JPS63136646A - 半導体装置の製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造法に関し、特ＫＵ形溝な利用
するアイソレージ曹ン（素子分離）技術に関する。

〔従来技術〕

半導体集積回路装置の製造法に８いて、素子の微細化分
離方式として、Ｓｉ半導体基体にＵ形溝を開けてポリ（
多結晶）Ｓｉで埋め込む方法については、例えばＮＩＫ
ＫＥＩ・ＥＬＥＣＴＲＯＮＩＣ８１９８２３２９号９９
４〜９８に記載されている。

このＵ形溝にポＩＪ　Ｓ　ｉを埋め込む素子分離方法に
ついては、本発明者におい一’Ｃも既に検討しており、
以下は公知された技術ではないが、本発明者によって検
討された技術の概要である。

第９図に示すように、Ｓｉ基体１の表面上にＳｉｎ、（
二酸化シリコン）膜２　、　Ｓ　ｒ　ｓＮ４　（シリコ
ン窒化物）膜３．及びＣＶＤ（化学的気相堆積）ＨＬＤ
（高温低圧堆積）　Ｓ　＋　Ｏｔ膜４からなるマスクを
形成し、このマスクを用いて基体１をドライエッチし、
Ｕ形溝５をあける。

マスクにしたＨＬＤ膜４を取り除き、熱酸化丁ることに
より第１０図に示すようにＵ形溝５内面にそって酸化膜
（５ｔａｙ　）６を生成する。

このあとＳｉ、Ｎ、膜を取り除きＵ形溝を埋めこむよう
にポリＳｉをデポジットし、上面に盛り上ったポリＳｉ
を平坦化エッチした後、第１１図′に示すように、ポリ
Ｓｉの上面を新たなＳｉ、Ｎ４膜８で覆い分離構造を完
成する。

このような方法によれば、Ｕ形溝はドライエッチにより
溝幅な狭く加工することができるから、デバイスの微細
化が実現でき、又、ポＩＪ　Ｓ　ｉはＳｉ基体と熱膨張
率が近似するため、Ｓｉ酸化膜のみの素子分離構造に比
して熱的ストレスを生じない等の利点がある。

〔発明が解決しようとする問題点〕

上述した素子分離方法におい℃、第１１図に示すように
、Ｕ形溝の上縁部でＳｉｎ、膜６とボＩＪＳｉ７の間に
Ｖ状の（ぼみ９が形成される。このくぼみを覆うように
ポＩＪ　Ｓ　ｉ　７の上に５ｉｌＮ４膜８をかげて（ば
みによる凹凸を緩和している。

この５ｉｌＮ４膜８はホトレジストマスクを用いてバタ
ーニングするものであり、このマスク合わせずれが少し
でもあると、上記くぼみが露出しエミッタ電極等のボＩ
Ｊ　Ｓ　ｉ配線をその上に形成した場合、このボＩＪＳ
ｉが上記くぼみに入り込んで短絡するおそれがある。

本発明は上記した問題点を克服するためになされたもの
であり、その目的はマスク工程を必要としないで、ボＩ
Ｊ　Ｓ　ｉとの短絡を防止できるＵ形溝塩め込みプロセ
スを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述ならびに添付図面から明らかになろう。

〔問題を解決するための手段〕

本願において開示される代表的なものの概要を簡単に説
明すれば下記のとおりである。

すなわち、Ｓｉ半導体基体の一主表面に第１のＳｉ、Ｎ
、膜、ポリＳｉ膜及び第２のＳｉ３Ｎ、膜からなるマス
クとし、このマスクを用い″Ｃ８ｉ基体をエッチしてＵ
形溝をあけ、このＵ形溝内面に第１の酸化膜（ＳｉＯ２
）膜を形成するとともに上記マスクに用いたボＵ　Ｓ　
ｉの側面の一部を酸化して第２の酸化膜を形成した後、
第２のｓｉ、Ｎ、膜を取り除き、上記Ｕ形溝内を埋める
ようにボ１７３　ｉを堆積し、上記第２の酸化膜をマス
クに第１の５ｉｓＮ。

膜の一部を残して露出部分を自己調整的にエッチ除去し
、しかる後にＵ形溝上のポＩＪ　Ｓ　ｉ表面に酸化膜を
形成することからなるものである。

〔作用〕

上記した手段によれば、ボＩＪ　Ｓ　ｉの埋め込みにあ
たりて、Ｕ形溝との間に生じるくぼみはＳ　ｉ　ｓ　Ｎ
。

膜によりて緩和され、しかも５ｉｌＮ４パターニングに
は自己整合によりマスク工程が必要であり、しかもポリ
Ｓｉによる短絡を防止するという目的を達成するもので
ある。

〔実施例〕

第１図乃至第６図は本発明の一実施例を示すものであっ
て、Ｕ形溝を利用する素子分離プロセス工程断面図であ
る。

以下図面を参照し工程順に説明する。

（１）第１図に示すように、Ｓｉ基体１１０表面にＳ　
ｓ　Ｏｓｓｉ２．第１のＳｉ３Ｎ、膜１３．ポリＳｉ膜
１４および第２のＳ　ｉｍ　Ｎ＊膜１５を順次積層し、
ホトレジスト（図示せず）工程を経てマスクとなし、こ
のマスクを用いてＲＩＥ等の手段で基体Ｓｉのドライエ
ツチングを行い、同図のようなＵ形溝１７をあける。

このＵ形溝１７を通して基体内にＢ（ボロン）イオン注
入することによりチャネルストッパ（アイソレージ嘗ン
）９層１８を形成する。

（２）ウェット雰囲気で酸化を行うことにより、第２図
に示すようにＵ形溝内面に酸化１１１Ｆ　（Ｓ　ｉＯｔ
　）１９を生成すると同時に上下のＳｉ３Ｎ、膜１３゜
１５の間で露出するボ９　Ｓ　ｉ膜１４を側面から横方
向に酸化しくセロックス）酸化膜２０を生成する。

（３）第２の５１ｇＮ４膜１５を熱リン酸等によりエッ
チ除去し、第３図に示すようにＵ形溝内を埋めるように
ポリ５ｉ２１をデポジットする。

（４）デポジットしたボ’）　Ｓ　ｉ　２１をドライエ
ッチによりエッチバックして第４図に示すようにＵ形溝
上面部分を平坦化する。このとき、基板上にマスクとし
て形成したポリＳ　ｒ膜１４はセロックス酸化膜２０を
残して同時にエッチ除去される。

（５）上記セロックス酸化膜２０をマスクに第１のＳ　
ｉ　＠Ｎ４膜１３の露出部分をエッチ除去する（第５図
）。

（６）Ｕ形溝上のボＩＪ　Ｓ　ｉを酸化し、全面を５ｉ
ｆｔ膜２２で覆うことになり、Ｕ形溝の埋めこみは完了
する（第６図）。

第７図、第８図は本発明による素子分離プロセスを応用
した半導体デバイス（バイポーラｎｐｎトランジスタ）
の−例を示す拡散パターン平面図及び同Ａ−Ａ視断面図
である。

同図において第６図と共通の構成部分は同一の指示番号
が与えである。

２３はｎ十埋込層、２４はｐ　　Ｓｉ基板、２５はエピ
タキシャルｎ層である。このエピタキシャルｎ層の一部
は第７図に示されるようにアイソレーション（ポリ５ｉ
２１．ＳｉＯ＊膜１９）により囲まれた島領域であり、
その表面にｎｐｎ）ランジスタが形成されている。

２６はペース９層、２７はエミッタｎ十層、２８はコレ
クタ取出しｎ十層である。２９は表面酸化膜、３０はベ
ース、エミッタ電極となるポＩＪ　Ｓ　ｉ膜、３１はｉ
ｔ極（配線）である。

上記実施例から得られた作用効果は下記のとおりである
。

（１）　　ポリＳｔのセロックス酸化によりｓｉ、Ｎ、
膜のバターニングかセルファラインで形成でき、Ｕ形溝
アイソレーションプロセスを簡易化でき、微小の素子分
離構造が得られる。

（２）上記（１１によりマスク合わせ余裕の拡大が図ら
れるとともにＳｉ、Ｎ４膜が蓋になってＵ形溝の（ぼみ
が緩和され、この上に設けられる配線と溝内ポリＳｉと
の短絡を防止できる。

以上本発明者によりてなされた発明を、実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で稽々変更
可能である。

たとえば、第１のＳｉ３Ｎ４膜の除去とＵ形溝のボＩＪ
　Ｓ　ｉ酸化を逆の順序で行ってもよい。

本発明はＵ形溝の簡易プロセスを採用している半導体製
品の全てに適用することができる。

〔効果〕

本願におい℃開示される発明のうち代表的゛なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。

すなわち、Ｕ形溝アイソレージ目ン・プロセスを簡易化
でき、内部ボＵ　Ｓ　ｉと内部配線との短絡を防止でき
る。

【図面の簡単な説明】

第１図乃至第６図は本発明の一実施例を示すＵ形溝アイ
ソレーション・プロセスの工程断面図である。 第７図、第８図は本発明の応用実施例を示し、このうち
、第７図は平面図、第８図は第７図のＡ−人使断面図で
ある。 第９図乃至第１１図はＵ形溝アイソレーション・プロセ
スの他の例を示す工程断面図である。 １１・・・Ｓｉ基体、１２・・・Ｓｉｎ、膜、１３・・
・第１のＳｉ、Ｎ、膜、１４・・・ポリＳｉ膜、１５・
・・第２のＳｉ、Ｎ、、１６・・・ＨＬＤ膜、１７・・
・Ｕ形溝、１８・・・７８７２９層、１９・・・溝内面
ＳｉＱ、膜、２１・・・セロックス酸化膜、２２・・・
５ｉ０２膜。 代理人　弁理士　　小　川　勝　男 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の一主表面に第１の半導体窒化膜、多結
   晶半導体膜及び第２の半導体窒化膜からなるマスクを形
   成し、このマスクを用いて半導体基体にＵ形溝を開け、
   このＵ形溝の内面に酸化膜を形成すると同時に、上記多
   結晶半導体膜の一部を酸化した後、上記Ｕ形溝内に多結
   晶半導体を堆積し、上記多結晶半導体膜の酸化部分をマ
   スクにして第１の半導体窒化膜の一部を残して他部を自
   己整合的に除去することを特徴とする半導体装置の製造
   法。 ２、上記第１の半導体窒化膜の残された部分はＵ形溝と
   多結晶半導体とのくぼみ部分を覆うものとする特許請求
   の範囲第１項記載の半導体装置の製造法。