KR100204416B1 - 반도체 소자 분리방법 - Google Patents

반도체 소자 분리방법 Download PDF

Info

Publication number
KR100204416B1
KR100204416B1 KR1019950069586A KR19950069586A KR100204416B1 KR 100204416 B1 KR100204416 B1 KR 100204416B1 KR 1019950069586 A KR1019950069586 A KR 1019950069586A KR 19950069586 A KR19950069586 A KR 19950069586A KR 100204416 B1 KR100204416 B1 KR 100204416B1
Authority
KR
South Korea
Prior art keywords
oxide film
silicon substrate
trench
forming
region
Prior art date
Application number
KR1019950069586A
Other languages
English (en)
Other versions
KR970053492A (ko
Inventor
박상훈
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019950069586A priority Critical patent/KR100204416B1/ko
Publication of KR970053492A publication Critical patent/KR970053492A/ko
Application granted granted Critical
Publication of KR100204416B1 publication Critical patent/KR100204416B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자 분리방법에 관한 것으로, 영역 분리가 요구되는 실리콘 기판상에 패드 산화막과 질화막을 형성하는 단계; 상기 질화막과 패드 산화막을 선택적으로 식각하여 소자 분리 영역을 구축한 후 이 소자 분리 영역의 실리콘 기판에 소정 깊이의 트렌치를 형성하고 이 트렌치의 내부에 이온을 주입하여 채널 스톱 영역을 형성하는 단계; 상기 질화막을 산화 방지층으로 열산화법을 이용하여 트렌치 내부에 열산화막을 형성하는 단계; 산화 방지층으로 사용된 질화막을 제거한 후 전체 구조의 상부에 테오스 산화막을 증착하는 단계; 상기 테오스 산화막과 패드 산화막을 실리콘 기판과 동일 평면이 되도록 연마하여 필드 산화막을 형성하는 단계; 상기 필드 산화막과 실리콘 기판의 저농도 채널 스톱 영역을 포함하지 않는 소정의 감광막 패턴을 형성한 후 이 감광막 패턴을 이온 저지층으로 소자 분리 영역 양측의 실리콘 기판상에 저농도 채널 스톱용 불순물과 동일한 조건으로 이온을 주입하고 고농도 채널 스톱 영역을 형성하는 단계; 및 이온 저지층으로 사용된 감광막 패턴을 제거하는 단계로 구성한 것이다. 이와 같은 본 발명에 의한 반도체 소자 분리방법은 질화막을 사용하지 않는 트렌치 형태의 필드 산화막을 형성하여 소자를 분리하는 방법으로써, 질화막을 사용하지 않음으로 인한 파티클의 오염을 줄일 수 있고, 또한 활성 영역을 충분히 확보할 수 있으므로 반도체 소자의 집적도 및 전기적 특성을 개선시킬 수 있다.

Description

반도체 소자 분리방법
제1도 및 제2도는 종래 반도체 소자 분리방법을 설명하기 위한 도면으로써,
제1도는 종래 열산화공정에 의한 필드 산화막 형성후의 단면도.
제2도는 종래 트렌치 형태의 필드산화막 형성후의 단면도.
제3도는 (a)(b)(c)(d)(e)(f)는 본 발명의 반도체 소자 분리방법에 대한 공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 패드 산화막
13 : 질화막 14 : 트렌치
15 : 저농도 채널 스톱 영역 16 : 열산화막
17 : 테오스 산화막 18 : 필드 산화막
19 : 감광막 패턴 20 : 고농도 채널 스톱 영역
본 발명은 반도체 소자 분리방법에 관한 것으로, 특히 넓은 활성 영역을 확보하면서도 실리콘 기판과의 단차를 완화시킬 수 있는 반도체 소자 분리방법에 관한 것이다.
일반적으로, 반도체 회로의 제조에 있어서, 소자간의 전기적 분리는 중요한 관심 대상중의 하나이며, 집적 회로의 집적도를 높이려는 측면에서 매우 중요한 문제로 떠오르고 있다.
이와 같은 반도체 소자의 분리방법에는 접합 분리방법, 산화 분리방법 및 트렌치 분리방법 등이 알려져 있으나, 이 중에서 공정의 편의와 우수한 격리 특성 및 실리콘 기판과의 산화 마스크로 질화막을 이용할 수 있는 산화 분리방법, 특히 소자 사이에 두껍고 일렬로 늘어선 산화물층을 제공하는 로코스(LOCOS) 공정이 주로 사용되고 있다.
첨부한 제1도는 종래 산화 분리방법에 의한 필드 산화막을 형성한 후의 단면도를 나타낸 것으로, 이를 참고로 종래 기술을 개략적으로 살펴보면 다음과 같다.
도시한 바와 같은 구조의 소자 분리방법은 실리콘 기판(1)에 패드 산화막(2)과 질화막(3)을 형성한 다음, 상기 질화막(3), 패드 산화막(3)을 선택적으로 식각하여 소자 분리 영역의 실리콘 기판(1)을 노출시킨 후, 열산화 공정을 통하여 필드 산화막(4)을 형성하는 방법이다.
그러나, 상기한 바와 같은 종래의 소자 분리구조는 도면에서 명백한 바와 같이, 질화막(3)의 하부로 필드 산화막(4)이 침투하면서 새부리 형상의 버즈 빅이 유발됨으로써 활성 영역이 감소되는 단점을 내포하고 있는 방법으로써, 저밀도 집적 회로의 소자 제조에는 유용하게 사용되나, 고밀도 집적 회로의 소자 제조에는 사용할 수 없다는 문제가 있었다.
제2도는 제1도에 도시한 열산화막에 의한 문제점을 해결하기 위하여 개발된 트렌치 형태의 필드 산화막을 이용하는 소자 분리구조를 보인 단면도로서, 도면에서 참조 부호 1은 실리콘 기판, 4 및 4'는 필드 산화막, L은 트렌치 영역의 폭, H는 트렌치 영역의 깊이를 나타낸다.
도시된 바와 같이, 이러한 소자 분리구조는 실리콘 기판(1)에 소정의 트렌치를 형성한 후 이 트렌치에 필드 산화막(4)(4')을 형성하여서 된 것으로, 제1도에 도시한 필드 산화막에 비하여 활성 영역이 감소되는 문제를 어느 정도 개선할 수 있으나, 트렌치 영역의 폭에 대한 깊이의 비(L/H)인 종횡비(aspect ratio)에 따라 매립 상태가 결정되며, 종횡비가 다른 트렌치가 동일한 기판내에 형성될 경우 필드 산화막의 폭과 깊이가 달라짐으로써 집적도 및 전기적 특성을 저하시키는 문제로 작용하는 단점이 있었다.
본 발명은 상기와 같은 문제를 해소하기 위하여 안출한 것으로, 열공정으로 인한 활성 영역의 침투를 방지하면서, 종횡비가 서로 다른 트렌치 영역이 형성된 실리콘 기판에 일정 폭의 필드 산화막을 형성할 수 있어, 넓은 활성 영역을 확보함과 동시에 실리콘 기판과의 단차를 완화시킬 수 있는 반도체 소자 분리방법을 제공하는데 그 목적이 있다.
상기와 같은 본 발명의 목적은, 영역 분리가 요구되는 실리콘 기판상에 패드 산화막과 질화막을 형성하는 단계; 상기 질화막과 패드 산화막을 선택적으로 식각하여 소자 분리 영역을 구축한 후 이 소자 분리 영역의 실리콘 기판에 소정 깊이의 트렌치를 형성하고 이 트렌치의 내부에 이온을 주입하여 채널 스톱 영역을 형성하는 단계; 상기 질화막을 산화 방지층으로 열산화법을 이용하여 트렌치 내부에 열산화막을 형성하는 단계; 산화 방지층으로 사용된 질화막을 제거한 후 전체 구조의 상부 에테오스 산화막을 증착하는 단계; 상기 테오스 산화막과 패드 산화막을 실리콘 기판과 동일 평면이 되도록 연마하여 필드 산화막을 형성하는 단계; 상기 필드 산화막과 실리콘 기판의 저농도 채널 스톱 영역을 포함하지 않는 소정의 감광막 패턴을 형성한 후 이 감광막 패턴을 이온 저지층으로 소자 분리 영역 양측의 실리콘 기판상에 저농도 채널 스톱용 불순물과 동일한 조건으로 이온을 주입하여 고농도 채널 스톱 영역을 형성하는 단계; 및 이온 저지층으로 사용된 감광막 패턴을 제거하는 단계로 구성함을 특징으로 하는 반도체 소자 분리방법을 제공함으로써 달성된다.
이와 같은 본 발명에 의한 반도체 소자 분리방법은 질화막을 사용하지 않는 트렌치 형태의 필드 산화막을 형성하여 소자를 분리하는 방법으로써, 질화막을 사용하지 않음으로 인한 파티클의 오염을 줄일 수 있고, 또한 활성 영역을 충분히 확보할 수 있으므로 반도체 소자의 집적도 및 전기적 특성을 개선시킬 수 있다.
이하, 상기한 바와 같은 본 발명의 바람직한 실시예를 첨부도면에 의거하여 보다 상세히 설명한다.
첨부한 제3도의 (a)(b)(c)(d)(e)(f)는 본 발명의 반도체 소자 분리방법에 대한 공정도를 나타낸 것이다.
도면에서 참조 부호 11은 실리콘 기판, 12는 패드 산화막, 13은 질화막, 14는 트렌치, 15는 저농도 채널 스톱 영역, 16은 열산화막, 17은 테오스 산화막, 18은 필드 산화막, 19는 감광막 패턴, 20은 고농도 채널 스톱 영역이다.
(a)에 도시된 바와 같이, 본 발명에 의한 반도체 소자 분리방법의 첫 번째 단계는, 영역분리가 요구되는 실리콘 기판(11)상에 약 150 - 250 Å 정도의 두께를 갖는 패드 산화막(12)과, 약 100~1200A 정도의 두께를 갖는 질화막(13)을 증착, 형성하는 단계이다.
두 번째 단계는, 상기한 질화막(13)과 패드 산화막(12)을 식각하여 소자 분리 영역을 구축한 후, 이 소자 분리 영역의 실리콘 기판(11)에 약 0.5 - 1.2 ㎛ 정도의 깊이를 갖는 트렌치(14)를 형성하고, 이 트렌치(14)의 내부에 채널 스톱용 이온을 주입하여 채널 스톱 영역(15)을 형성하는 단계이다. 여기서 채널 스톱용으로는 BF₂ 불순물을 사용하는 바, 이 불순물을 20 - 50KeV, 1×1012- 1×1017원자/C㎥의 조건으로 트렌치(14)의 내부에 주입하여 소정의 채널 스톱 영역을 형성한다. 이와 같은 공정 후의 상태가 (b)도에 도시되어 있다.
상기와 같은 단계후에는 (c)도에서 보는 바와 같이, 상기 질화막(13)을 산화 방지층으로 통상의 열산화법을 이용하여 트렌치(14) 내부에 약 1000 - 2000Å 정도의 두께로 열산화막(16)을 형성한다.
그런 다음, (d)도와 같이, 산화 방지층으로 사용된 상기 질화막(13)을 인산 용액을 이용한 식각으로 제거하고, 질화막(13)이 제거된 기판 전체 구조의 상부에 약 3000 - 8000Å 정도의 테오스 산화막(17)을 증착, 형성한다.
이 후, (d)도의 구조를 위하여 증착한 테오스 산화막(17)과, 그 하부의 패드 산화막(12)을 연마하여 실리콘 기판(11)과 동일 평면을 유지하도록 노출시켜 필드 산화막(18)을 형성한 다음, 상기 필드 산화막(18)과 실리콘 기판(11)의 일정 부위, 즉 저농도 채널 스톱 영역(15)을 포함하지 않는 소정의 감광막(19)을 형성하고, 이 감광막(19)을 이온 저지층으로하여 실리콘 기판(11)으로 노출된 채널 스톱 영역(15)을 포함하는 일정 부위에 전술한 단계에서 주입한 채널 스톱용 불순물과 동일한 조건으로 이온 주입을 실시하여 고농도 채널 스톱 영역(20)을 형성한다. 여기서 상기한 테오스 산화막(17)과 패드 산화막(12)을 연마함에 있어서는, 강산의 슬러리를 사용한 화학 - 기계적 연마법으로 연마한다. 또한 본 단게에서 고농도 채널 스톱 영역(20)을 형성하는 이유는, 상술한 트렌치(14)에 채널 스톱 영역(15)을 형성하기 위해 주입한 채널 스톱용 불순물 이온이 필드 산화막, 즉 열산화막(16)의 형성시 고온의 열공정에 의해 외부로 확산됨에 따라 채널 스톱 영역이 저농도 상태가 됨으로써 야기되는 문제를 해소하기 위하여 행하는 것이다. 부연하면, 저농도의 채널 스톱 영역에서 소자를 동작시키게 되면, 채널 스톱 영역에서 필드 반전이 발생하게 되고, 결국에는 필드 산화막의 하부에 쉽게 채널이 형성되어 활성 영역과 이에 이웃하는 다른 활성 영역간에 용이하게 전기적으로 턴-온되는 문제점이 발생하게 되는데 이를 고농도의 채널 스톱 영역을 형성함으로써 방지하기 위한 것이다.
상술한 바와 같은 단계를 거친 후에는 마지막으로, (f)도와 같이 감광막(19) 패턴을 제거하여 소정의 필드 산화막을 형성함으로써 소자간의 전기적 분리를 하는 것이다.
즉, 본 발명은 열산화 공정과 트렌치 구조의 필드 산화막을 혼용하여 열공정으로 인한 활성 영역의 침투를 방지하면서 종횡비가 서로 다른 트렌치 영역이 형성된 실리콘 기판에 일정 폭의 필드 산화막을 형성함으로써 활성 영역을 충분히 확보함과 아울러 기판과의 단차가 없는 소자 분리구조를 이룰 수 있도록 한 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자 분리방법은 질화막을 사용하지 않는 트렌치 형태의 필드 산화막을 형성하여 소자를 분리하는 방법으로써, 질화막을 사용하지 않음으로 인한 파티클의 오염을 줄일 수 있고, 또한 활성 영역을 충분히 확보할 수 있으므로 반도체 소자의 집적도 및 전기적 특성을 개선시킬 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 소자 분리방법을 실시하기 위한 하나의 실시예에 불과한 것으로, 이하 청구범위에서 청구하는 본 발명의요지를 벗어남이 없이 당해 고안이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (6)

  1. 영역 분리가 요구되는 실리콘 기판상에 패트 산화막과 질화막을 형성하는 단계; 상기 질화막과 패드 산화막을 선택적으로 식각하여 소자 분리 영역을 구축한 후 이 소자 분리 영역의 실리콘 기판에 소정 깊이의 트렌치를 형성하고 이 트렌치의 내부에 이온을 주입하여 채널 스톱 영역을 형성하는 단계; 상기 질화막을 산화 방지층으로 열산화법을 이용하여 트렌치 내부에 열산화막을 형성하는 단계; 산화 방지층으로 사용된 질화막을 제거한 후 전체 구조의 상부에 테오스 산화막을 증착하는 단계; 상기 테오스 산화막과 패드 산화막을 실리콘 기판과 동일 평면이 되도록 연마하여 필드 산화막을 형성하는 단계; 상기 필드 산화막과 실리콘 기판의 저농도 채널 스톱 영역을 포함하지 않는 소정의 감광막 패턴을 형성한 후 이 감광막 패턴을 이온 저지층으로 소자 분리 영역 양측의 실리콘 기판상에 저농도 채널 스톱용 불순물과 동일한 조건으로 이온을 주입하여 고농도 채널 스톱 영역을 형성하는 단계; 및 이온 저지층으로 사용된 감광막 패턴을 제거하는 단계로 구성함을 특징으로 하는 반도체 소자 분리 방법.
  2. 제1항에 있어서, 상기 트렌치는 약 0.5 - 1.2㎛ 정도의 깊이로 형성하는 것을 특징으로 하는 반도체 소자 분리방법.
  3. 제1항에 있어서, 상기 채널 스톱용으로 주입되는 이온은 BF2이며, 이 불순물을 20 - 50KeV, 1×1012- 1×1017원자/C㎥의 조건으로 트렌치의 내부에 주입하는 것을 특징으로 하는 반도체 소자 분리 방법.
  4. 제1항에 있어서, 상기 열산화막은 1000 - 2000 Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자 분리방법.
  5. 제1항에 있어서, 상기 테오스 산화막은 3000 - 8000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자 분리방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 테모스 산화막 및 패드 산화막의 연마는 강산의 슬러리를 사용한 화학 - 기계적 연마법인 것을 특징으로 하는 반도체 소자 분리방법.
KR1019950069586A 1995-12-30 1995-12-30 반도체 소자 분리방법 KR100204416B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950069586A KR100204416B1 (ko) 1995-12-30 1995-12-30 반도체 소자 분리방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950069586A KR100204416B1 (ko) 1995-12-30 1995-12-30 반도체 소자 분리방법

Publications (2)

Publication Number Publication Date
KR970053492A KR970053492A (ko) 1997-07-31
KR100204416B1 true KR100204416B1 (ko) 1999-06-15

Family

ID=19448513

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950069586A KR100204416B1 (ko) 1995-12-30 1995-12-30 반도체 소자 분리방법

Country Status (1)

Country Link
KR (1) KR100204416B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401527B1 (ko) * 1996-04-24 2003-12-24 주식회사 하이닉스반도체 반도체장치의소자분리방법
KR100487513B1 (ko) * 1998-07-10 2005-07-07 삼성전자주식회사 트렌치 격리의 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480571B1 (ko) * 1997-11-13 2005-07-25 삼성전자주식회사 반도체장치의소자분리방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401527B1 (ko) * 1996-04-24 2003-12-24 주식회사 하이닉스반도체 반도체장치의소자분리방법
KR100487513B1 (ko) * 1998-07-10 2005-07-07 삼성전자주식회사 트렌치 격리의 제조 방법

Also Published As

Publication number Publication date
KR970053492A (ko) 1997-07-31

Similar Documents

Publication Publication Date Title
CA1120609A (en) Method for forming a narrow dimensioned mask opening on a silicon body
EP0444836B1 (en) Process for forming semiconductor device isolation regions
US4987093A (en) Through-field implant isolated devices and method
US6835629B2 (en) Power integrated circuit with vertical current flow and related manufacturing process
US5874769A (en) Mosfet isolation structure with planar surface
EP0055521A1 (en) Method of filling a groove in a semiconductor substrate
US6784042B2 (en) Integration process on a SOI substrate of a semiconductor device comprising at least a dielectrically isolated well
US7064387B2 (en) Silicon-on-insulator (SOI) substrate and method for manufacturing the same
US6420730B1 (en) Elevated transistor fabrication technique
US6184105B1 (en) Method for post transistor isolation
KR970000552B1 (ko) 기판의 표면 접촉부를 갖고 있는 딥 트렌치 분리 구조물 및 이의 제조 방법
KR100204416B1 (ko) 반도체 소자 분리방법
US4890147A (en) Through-field implant isolated devices and method
US6727569B1 (en) Method of making enhanced trench oxide with low temperature nitrogen integration
KR19990071491A (ko) 적어도 하나 이상의 mos 트랜지스터를 가진 집적 회로장치를 제조하기 위한 방법
KR100204417B1 (ko) 반도체 소자 분리방법
JPH0653315A (ja) 半導体装置およびその製造方法
US5668043A (en) Method for forming isolated regions in a semiconductor device
KR0172724B1 (ko) 반도체 소자의 필드 산화막 형성방법
KR100204418B1 (ko) 반도체 소자 분리방법
JP2783200B2 (ja) 半導体装置の製造方法
KR100209765B1 (ko) 바이모스 제조방법
KR100226256B1 (ko) 반도체 디바이스의 소자 분리 방법
KR910008978B1 (ko) 반도체 장치의 제조방법
KR100203897B1 (ko) 반도체 소자의 소자분리막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080218

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee