KR19990076326A

KR19990076326A - 반도체장치의 소자 격리 방법

Info

Publication number: KR19990076326A
Application number: KR1019980011204A
Authority: KR
Inventors: 김영훈; 정구철
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-03-31
Filing date: 1998-03-31
Publication date: 1999-10-15
Also published as: KR100249022B1

Abstract

본 발명은 반도체장치의 소자 격리 방법에 관한 것으로서, 반도체기판과 매립절연층에 의해 전기적으로 분리된 활성층 상에 소정 부분을 노출시키는 마스크층을 형성하고 상기 마스크층이 형성되지 않아 노출된 부분의 상기 활성층 및 매립절연층을 패터닝하여 상기 반도체기판의 소정 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 접촉홀의 측면에 도전성 측벽을 형성하고 상기 도전성 측벽의 상부의 소정 부분이 노출되도록 상기 접촉홀 내에 필드산화막을 형성하는 공정과, 상기 도전성 측벽의 노출된 부분을 산화하여 산화층을 형성하는 공정과, 상기 마스크층을 제거하는 공정을 구비한다. 따라서, 본 발명에 따른 SOI구조를 갖는 소자의 격리 방법은 도전성 측벽의 저항 증가 및 필드산화막 내의 보이드 발생을 방지하고, 열산화 과정 중에 활성층의 측면이 라운딩 되어 전계의 집중을 방지하는 이점이 있다.

Description

반도체장치의 소자 격리 방법

본 발명은 반도체장치의 소자 격리 방법에 관한 것으로서, 특히, SOI(Silicon On Insulator) 구조를 갖는 반도체장치에서 활성층의 측면 부분의 라운딩에 적당한 반도체장치의 소자 격리 방법에 관한 것이다.

SOI(Silicon On Insulator) 구조는 매립절연층 상에 실리콘 단결정 박막을 형성하고 그 위에 트랜지스터를 포함하는 반도체소자를 형성한 구조이다. SOI 구조는 완전한 소자 분리 구조를 실현할 수 있으므로 고속 동작이 가능하고, PN 접합 분리 구조에서 나타나는 기생 MOS(Metal Oxide Semiconductor) 트랜지스터나 기생 바이폴러 트랜지스터 등의 능동적 기생 효과가 없으므로 래치 업(latch up) 현상이나 소프트 에러 현상이 없는 회로를 구성할 수 있는 이점이 있다.

SOI 구조를 형성하는 방법으로는 매립절연층인 산화실리콘 상에 다결정 또는 비정질 실리콘 박막을 퇴적하고 이 실리콘 박막을 가로방향으로 용융 재결정시키고 또한 고상 성장시키는 퇴적막 재결정화법, 사파이어 등의 단결정 절연층 상에 단결정을 성장시키는 에피텍셜 퇴적법, 반도체기판 중에 산화실리콘 등의 절연층을 매입하는 단결정 분리법 등이 있다.

도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 소자 격리 방법을 도시하는 단면 공정도이다.

종래에는 도 1a에 나타낸 바와 같이 도전형을 띤 반도체기판(11)에 SIMOX(Separation by IMplanted OXygen) 등과 같은 통상적인 SOI 형성 방법으로 매립절연층(12)을 형성한다. 상기에서 매립절연층(12)으로 분리된 반도체기판(11)에서 상기 매립절연층(12)의 상부가 활성층(13)이 된다. 그리고, 상기 활성층(13) 상에 버퍼산화막(15) 및 질화막(17)을 순차적으로 형성하고 상기 질화막(17), 버퍼산화막(15), 활성층(13) 및 매립절연층(12)을 순차적으로 패터닝하여 상기 반도체기판(11)의 소정 부분을 노출시키는 바디 콘택홀(18)을 형성한다. 상기에서 질화막(17)은 필드산화막의 형성 시에 마스크층으로 사용된다.

그런 다음, 도 1b와 같이 상기 노출된 반도체기판(11) 상에 상기 질화막(17)을 덮도록 폴리실리콘(Polysilicon)을 증착하여 폴리실리콘층을 형성하고 상기 폴리실리콘층에 상기 반도체기판(11)과 같은 도전형을 갖는 불순물을 경사 이온주입(Tilted Ion Implantation)하여 상기 폴리실리콘층(polysilicon : 19)을 도핑한다.

도 1c에 나타낸 바와 같이 상기 반도체기판과 같은 도전형을 갖는 불순물이 도핑된 폴리실리콘층(19)을 오버 에치백(over etch-back)하여 상기 활성층(13) 및 매립절연층(12)의 측면에 상기 활성층(13)과 반도체기판(11)을 연결하는 도전성 측벽(poly side-wall : 20)을 형성한다. 그리고, 도전성 측벽(20)을 열산화하여 상기 도전성 측벽(20) 및 노출된 반도체기판(11)의 표면에 산화층(21)을 형성한다.

그런 후에, 도 1d와 같이 상기 도전성 측벽(20)이 형성된 바디 콘택홀(18)을 채우도록 산화물을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화층을 형성하고 상기 산화층을 상기 질화막(17)이 드러나도록 화학기계연마(Chemical Mechanical Polishing : 이하, CMP라 칭함), 또는, 에치백(etch-back)하여 필드산화막(23)을 형성한다.

이후에, 도 1e에 나타낸 바와 같이 상기 질화막(17)을 인산(H₃PO₄)과 같은 질화물 식각액을 사용하여 습식 식각 방법으로 제거하고, 상기 질화막(17)의 제거로 노출된 버퍼산화막(15) 역시 제거하여 트랜지스터가 형성될 상기 활성층(13)을 노출시킨다. 상기에서 산화층(21)은 상기 질화막(17)의 습식 식각시에, 상기 도전성 측벽(20)을 보호하기 위한 목적으로 형성된다.

상술한 바와 같이 종래에는 SOI 구조를 갖는 반도체장치의 소자를 격리하는 방법은 반도체기판에 매립절연층을 형성하여 활성층을 한정하고 상기 활성층 상에 버퍼산화막 및 질화막의 마스크층을 형성하고 상기 마스크층, 활성층, 및 매립절연층을 패터닝하여 상기 반도체기판의 소정 부분을 노출시키는 바디 콘택홀을 형성하고 상기 바디 콘택홀의 측면에 불순물이 도핑된 도전성 측벽을 형성하여 상기 활성층 및 반도체기판을 연결하여 준다. 그런 다음 상기 도전성 측벽을 열산화하여 산화층을 형성하고 상기 바디 콘택홀에 산화물질을 채워 필드산화막을 형성한다. 그런 후에 상기 마스크층으로 사용된 질화막 및 버퍼산화막을 제거하여 상기 활성층을 노출시킨다.

그러나, 상기에서 질화막의 식각시에 도전성 측벽을 보호하기 위한 산화층의 형성으로 전기적인 통로 역할을 하는 상기 도전성 측벽의 두께가 감소하여 저항이 커지게 된다. 또한, 도전성 측벽 및 그 열산화로 생긴 산화층의 두께가 증가하면 상기 필드산화막을 형성하기 위한 산화물의 CVD시에 바디 콘택홀에 보이드가 발생하여 후속 열 공정시 소자의 신뢰도를 열화 시킨다. 이러한 보이드의 발생을 방지하기 위해 산화층을 얇게 형성할 경우 활성층 측면이 라운딩 되지 않아 활성층 엣지부분에 전계가 집중하여 전기적 특성이 열화되는 문제가 발생한다.

따라서, 본 발명의 목적은 SOI구조를 갖는 반도체장치의 소자 격리 방법을 개선하여 저항의 증가를 방지하고 소자의 신뢰성을 향상시킬 수 있는 반도체장치의 소자 격리 방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 소자 격리 방법은 반도체기판과 매립절연층에 의해 전기적으로 분리된 활성층 상에 소정 부분을 노출시키는 마스크층을 형성하고 상기 마스크층이 형성되지 않아 노출된 부분의 상기 활성층 및 매립절연층을 패터닝하여 상기 반도체기판의 소정 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 접촉홀의 측면에 도전성 측벽을 형성하고 상기 도전성 측벽의 상부의 소정 부분이 노출되도록 상기 접촉홀 내에 필드산화막을 형성하는 공정과, 상기 도전성 측벽의 노출된 부분을 산화하여 산화층을 형성하는 공정과, 상기 마스크층을 제거하는 공정을 구비한다.

도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 소자 격리 방법을 도시하는 단면 공정도.

도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체장치의 소자 격리 방법을 도시하는 공정도.

<도면의 주요 부분에 대한 부호의 간단한 설명>

31 : 반도체기판 32 : 매립절연층

33 : 활성층 37 : 질화막

40 : 도전성 측벽 41 : 필드산화막

43 : 산화층

이하, 첨부된 도면을 참조하여 본 발명을 설명한다.

도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체장치의 소자 격리 방법을 도시하는 공정도이다.

본 방법은 도 2a에 나타낸 바와 같이 제 1 도전형을 띤 반도체기판(31)에 SIMOX 등과 같은 통상적인 SOI 형성 방법으로 매립절연층(32)을 형성한다. 상기에서 매립절연층(32)으로 분리된 반도체기판(30)에서 상기 매립절연층(32)의 상부가 활성층(33)이 된다. 그리고, 상기 활성층(33) 상에 버퍼산화막(35) 및 질화막(37)을 순차적으로 형성하고 상기 질화막(37), 버퍼산화막(35), 활성층(33) 및 매립절연층(32)을 순차적으로 패터닝하여 상기 반도체기판(31)의 소정 부분을 노출시키는 바디 콘택홀(38)을 형성한다. 상기에서 질화막(37)은 필드산화막의 형성 시에 마스크층으로 사용된다.

그런 후에, 도 2b와 같이 상기 노출된 반도체기판(31) 상에 상기 질화막(37)을 덮도록 폴리실리콘을 증착하여 폴리실리콘층(39)을 형성하고 상기 폴리실리콘층(39)에 상기 반도체기판(31)과 같은 불순물을 경사 이온주입하여 상기 폴리실리콘층(39)을 상기 반도체기판(31)과 같은 제 1 도전형으로 도핑한다.

그리고, 도 2c에 나타낸 바와 같이 상기 제 1 도전형의 불순물이 도핑된 폴리실리콘층(39)을 오버 에치백하여 상기 활성층(33) 및 매립절연층(32)의 측면에 상기 활성층(33)과 반도체기판(31)을 연결하는 도전성 측벽(40)을 형성한 후, 상기 도전성 측벽(40)이 형성된 상기 바디 콘택홀(38)을 채우도록 산화물을 CVD 방법으로 증착하여 필드산화막(41)을 형성하고 상기 필드산화막(41)을 상기 질화막(37)이 드러나도록 CMP, 또는, 에치백하여 상기 질화막(37)과 평탄화시킨다. 그리고, 상기 필드산화막(41)을 습식식각하여 상기 도전성 측벽(40)의 상부를 노출시킨다.

그런 다음에, 도 2d와 같이 상기 노출된 도전성 측벽(40)의 상부를 선택적으로 열산화하여 상기 도전성 측벽(40)의 상부 및 상기 활성층(33)의 엣지 부분에 산화층(43)을 형성한다.

이후에, 도 2e에 나타낸 바와 같이 상기 필드산화막(41)의 형성을 위한 마스크로 사용된 질화막(37)을 인산(H₃PO₄)과 같은 질화물 식각액을 사용하여 습식 식각 방법으로 제거하고, 상기 질화막(37)의 제거로 노출된 버퍼산화막(35) 역시 제거하여 트랜지스터가 형성될 상기 활성층(33)을 노출시킨다. 상기에서 산화층(43)은 상기 질화막(37)을 식각할 때, 상기 도전성 측벽(40)을 보호하기 위한 목적으로 형성된다.

상술한 바와 같이 본 발명에 의한 SOI 구조를 갖는 반도체장치의 소자격리 방법은 활성층과 반도체기판을 연결하는 도전성 측벽을 형성하고 상기 도전성 측벽의 상부만 노출되도록 바디 콘택홀을 채우는 필드산화막을 형성한 후, 상기 노출된 도전성 측벽의 상부만을 부분적으로 산화시켜 전체적인 도전성 측벽의 두께 감소를 방지하고, 열산화 이전에 필드산화막을 형성하므로 필드산화막의 내부에 보이드의 발생을 방지한다. 그리고, 도전성 측벽의 상부를 열산화하는 과정에서 활성층의 측면도 소정 부분 열산화되어 라운딩이 이루어진다.

따라서, 본 발명에 따른 SOI구조를 갖는 소자의 격리 방법은 도전성 측벽의 저항 증가 및 필드산화막 내의 보이드 발생을 방지하고, 열산화 과정 중에 활성층의 측면이 라운딩되어 전계의 집중을 방지하는 이점이 있다.

Claims

반도체기판과 매립절연층에 의해 전기적으로 분리된 활성층 상에 소정 부분을 노출시키는 마스크층을 형성하고 상기 마스크층이 형성되지 않아 노출된 부분의 상기 활성층 및 매립절연층을 패터닝하여 상기 반도체기판의 소정 부분을 노출시키는 콘택홀을 형성하는 공정과,

상기 접촉홀의 측면에 도전성 측벽을 형성하고 상기 도전성 측벽의 상부의 소정 부분이 노출되도록 상기 접촉홀 내에 필드산화막을 형성하는 공정과,

상기 도전성 측벽의 노출된 부분을 산화하여 산화층을 형성하는 공정과,

상기 마스크층을 제거하는 공정을 구비하는 반도체장치의 소자 격리 방법.
청구항 1에 있어서 상기 도전성 측벽을 불순물이 도핑된 다결정실리콘 또는 비정질실리콘으로 형성하는 반도체장치의 소자 격리 방법.