JP4797495B2 - 半導体装置の製造方法 - Google Patents
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好適なものである。
また、例えば、特許文献1には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をCMP(化学的機械的研磨)にて平坦化する方法が開示されている。
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
これにより、半導体層を積層することで、電界効果型トランジスタ下にバックゲート電極を配置することができ、バックゲート電極を安定して形成することができる。
また、本発明の一態様に係る半導体装置によれば、前記半導体基板の一部にウェルを有し、前記バックゲート電極は前記ウェル内に形成されることを特徴とする。
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極と前記バックゲート電極とを接続する配線層をさらに備えることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第1半導体層を成膜する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に成膜する工程と、前記第1半導体層と同一の組成を持つ第3半導体層を前記第2半導体層上に成膜する工程と、前記第2半導体層と同一の組成を持つ第4半導体層を前記第3半導体層上に成膜する工程と、前記第2半導体層の一部に不純物が選択的にイオン注入されたイオン注入領域を形成する工程と、前記第1から第4半導体層を貫通して前記半導体基板を露出させる第1露出部を形成する工程と、前記第1露出部を介して前記第2および第4半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体が形成された前記第1および第3半導体層の少なくとも一部を前記第2および第4半導体層から露出させる第2露出部を形成する工程と、前記第2露出部を介して前記第1および第3半導体層ならびに前記イオン注入領域を選択的にエッチングすることにより、前記第1および第3半導体層がそれぞれ除去された第1および第2空洞部を形成するとともに、前記イオン注入領域を薄膜化する工程と、前記薄膜化されたイオン注入領域を覆うようにして前記第1および第2空洞部にそれぞれ埋め込まれた埋め込み絶縁層を形成する工程と、前記第4半導体層上にゲート絶縁膜を形成する工程と、前記薄膜化されたイオン注入領域上を避けるようにして前記ゲート絶縁膜を介して前記第4半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース/ドレイン層を前記薄膜化されたイオン注入領域上の前記第4半導体層に形成する工程とを備えることを特徴とする。
これにより、半導体基板、第1から第4半導体層間の格子整合をとることを可能としつつ、半導体基板、第2および第4半導体層よりも第1および第3半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2および第4半導体層を第1および第3半導体層上に形それぞれ形成することが可能となり、第2および第4半導体層の品質を損なうことなく、第2および第4半導体層と半導体基板との間の絶縁を図ることが可能となる。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す断面図である。
図1において、半導体基板1上には埋め込み絶縁層2が形成され、埋め込み絶縁層2には、バックゲート電極3が埋め込まれている。そして、バックゲート電極3上には、埋め込み絶縁層2を介して半導体層4が積層されている。なお、半導体基板1、バックゲート電極3および半導体層4の材質としては、例えば、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどを用いることができる。また、バックゲート電極3および半導体層4としては、単結晶半導体層の他、多結晶半導体層またはアモルファス半導体層を用いるようにしてもよい。
ここで、バックゲート電極3には膜厚が互いに異なる部分が設けられている。そして、バックゲート電極3の膜厚の厚い部分に対応して、埋め込み絶縁層2が薄膜化されるとともに、バックゲート電極3の膜厚の薄い部分に対応して、埋め込み絶縁層2が厚膜化されている。そして、半導体層4に形成されるチャネル領域は、薄膜化された埋め込み絶縁層2上にくるように配置されるとともに、半導体層4に形成されたソース層8aおよびドレイン層8bは厚膜化された埋め込み絶縁層2上にくるように配置されている。
図2において、半導体基板11上にはウェル層12が形成され、ウェル層12の一部には高濃度不純物拡散層からなるバックゲート電極13が形成されている。そして、バックゲート電極13が形成されたウェル層12上には、埋め込み絶縁層14を介して半導体層16が積層されている。また、ウェル自体をバックゲート電極として用いても良い。
図3において、半導体基板31上には、単結晶半導体層51、33、52、35が順次積層されている。なお、単結晶半導体層51、52は、半導体基板31および単結晶半導体層33、35よりもエッチングレートが大きな材質を用いることができる。特に、半導体基板31がSiの場合、単結晶半導体層51、52としてSiGe、単結晶半導体層33、35としてSiを用いることが好ましい。これにより、単結晶半導体層51、52と単結晶半導体層33、35との間の格子整合をとることを可能としつつ、単結晶半導体層51、52と単結晶半導体層33、35との間の選択比を確保することができる。また、単結晶半導体層51、33、52、35の代わりに、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、単結晶半導体層51、52の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、単結晶半導体層51、33、52、35の膜厚は、例えば、1〜100nm程度とすることができる。
さらに、フォトリソグラフィー技術を用いることにより、酸化防止膜54上にレジストパターンRを形成する。そして、レジストパターンRをマスクとしてBなどの不純物のイオン注入IPを単結晶半導体層33に行うことにより、単結晶半導体層33にイオン注入領域40を形成する。なお、イオン注入領域40に注入される不純物の濃度は1019cm3以上とすることが好ましい。
なお、単結晶半導体層33の表面を露出させる代わりに、単結晶半導体層52の表面でエッチングを止めるようにしてもよいし、単結晶半導体層52をオーバーエッチングして単結晶半導体層52の途中までエッチングするようにしてもよい。ここで、単結晶半導体層52のエッチングを途中で止めることにより、溝36内の単結晶半導体層33の表面が露出されることを防止することができる。このため、単結晶半導体層51、52をエッチング除去する際に、溝36内の単結晶半導体層33がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝36内の単結晶半導体層33のオーバーエッチングを抑制することができる。
次に、図6に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜54、犠牲酸化膜53、単結晶半導体層35、52、33、51をパターニングすることにより、半導体基板31を露出させる溝38を溝36と直交する方向に沿って形成する。なお、半導体基板31を露出させる場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。また、溝38の配置位置は、単結晶半導体層33、35の素子分離領域に対応させることができる。
ここで、単結晶半導体層33の一部に不純物が選択的にイオン注入されたイオン注入領域40を設けることにより、単結晶半導体層33のエッチングレートを選択的に速めることが可能となり、単結晶半導体層51、52をエッチング除去する時に単結晶半導体層33の一部を選択的にエッチングし、単結晶半導体層33の膜厚を異ならせることが可能となる。
次に、図10に示すように、CMP(化学的機械的研磨)などの方法を用いて埋め込み絶縁体57および支持体56を薄膜化するとともに、酸化防止膜54および犠牲酸化膜53を除去することにより、単結晶半導体層35の表面を露出させる。
Claims (3)
- 半導体基板上に第1半導体層を成膜する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に成膜する工程と、
前記第1半導体層と同一の組成を持つ第3半導体層を前記第2半導体層上に成膜する工程と、
前記第2半導体層と同一の組成を持つ第4半導体層を前記第3半導体層上に成膜する工程と、
前記第2半導体層の両端部分に不純物が選択的にイオン注入されたイオン注入領域を形成する工程と、
前記第1から第4半導体層を貫通して前記半導体基板を露出させる第1露出部を形成する工程と、
前記第1露出部を介して前記第2および第4半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記支持体が形成された前記第1および第3半導体層の少なくとも一部を前記第2および第4半導体層から露出させるとともに、前記イオン注入領域を露出させる第2露出部を形成する工程と、
前記第2露出部を介して前記第1および第3半導体層ならびに前記イオン注入領域を選択的にエッチングすることにより、前記第1および第3半導体層がそれぞれ除去された第1および第2空洞部を形成するとともに、前記第2半導体層に、第1の部分と前記第1の部分より膜厚の薄い第2の部分を形成する工程と、
前記第2の部分を覆うようにして前記第1および第2空洞部にそれぞれ埋め込まれた埋め込み絶縁層を形成する工程と、
前記第4半導体層上にゲート絶縁膜を形成する工程と、
前記第2の部分上を避けるようにして前記ゲート絶縁膜を介して前記第4半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース/ドレイン層を前記第2の部分上の前記第4半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記半導体基板および前記第2および第4半導体層はSi、前記第1および第3半導体層はSiGeであることを特徴とする請求項1記載の半導体装置の製造方法。
- 半導体基板上に第1半導体層を成膜する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に成膜する工程と、
前記第2半導体層の両端部分に不純物が選択的にイオン注入されたイオン注入領域を形成する工程と、
前記第1および第2半導体層を貫通して前記半導体基板を露出させる第1露出部を形成する工程と、
前記第1露出部を介して前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記支持体が形成された前記第1半導体層の少なくとも一部を前記第2半導体層から露出させるとともに、前記イオン注入領域を露出させる第2露出部を形成する工程と、
前記第2露出部を介して前記第1半導体層および前記イオン注入領域を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を形成するとともに、前記第2半導体層に、第1の部分と前記第1の部分より膜厚の薄い第2の部分を形成する工程と、
前記第2の部分を覆うようにして前記空洞部に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第2半導体層上にゲート絶縁膜を形成する工程と、
前記前記第2の部分上を避けるようにして前記ゲート絶縁膜を介して前記第2半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース/ドレイン層を前記第2の部分上の前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
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