JPH1041380A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1041380A JPH1041380A JP18900296A JP18900296A JPH1041380A JP H1041380 A JPH1041380 A JP H1041380A JP 18900296 A JP18900296 A JP 18900296A JP 18900296 A JP18900296 A JP 18900296A JP H1041380 A JPH1041380 A JP H1041380A
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- film
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Abstract
(57)【要約】
【課題】素子分離に用いているトレンチの側壁上の選択
酸化膜に溝が生じるのを防ぎ、ポリシリコン配線間のシ
ョートの発生を防止する半導体装置の製造方法を提供す
ること。 【解決手段】素子分離領域内に形成され、ポリシリコン
１３を埋め込んであるトレンチ１０の内壁に形成された
トレンチ絶縁膜１１を表面から所定の深さまでエッチン
グし、このエッチングした部分に側壁埋め込みポリシリ
コン１５を埋め込む。その後、このトレンチ１０上に選
択酸化膜１６を形成し、素子分離構造を完成させる。
酸化膜に溝が生じるのを防ぎ、ポリシリコン配線間のシ
ョートの発生を防止する半導体装置の製造方法を提供す
ること。 【解決手段】素子分離領域内に形成され、ポリシリコン
１３を埋め込んであるトレンチ１０の内壁に形成された
トレンチ絶縁膜１１を表面から所定の深さまでエッチン
グし、このエッチングした部分に側壁埋め込みポリシリ
コン１５を埋め込む。その後、このトレンチ１０上に選
択酸化膜１６を形成し、素子分離構造を完成させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法のうち、特にトレンチ構造及び選択酸化法を素子分
離構造に用いている半導体装置の製造方法に関する。
方法のうち、特にトレンチ構造及び選択酸化法を素子分
離構造に用いている半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法について、
図１４乃至図２５を参照して説明する。図１４乃至図２
５は、従来のＮＰＮバイポーラトランジスタの製造工程
図である。
図１４乃至図２５を参照して説明する。図１４乃至図２
５は、従来のＮＰＮバイポーラトランジスタの製造工程
図である。
【０００３】まず、図１４に示すように、例えば、面方
位（１００）、比抵抗１０Ω・ｃｍ程度のＰ型シリコン
基板１０１上に拡散マスク用の絶縁膜である熱酸化膜
（図示せず）を形成する。次に、砒素をイオン注入し、
熱拡散して濃度１×１０Ｅ１８ｃｍ-3〜１×１０Ｅ２０
ｃｍ-3程度のＮ+型拡散層１０２を形成する。熱酸化膜
を除去した後、厚さ１μｍ〜５μｍ程度、比抵抗０．５
Ω・ｃｍ〜１０Ω・ｃｍ程度のＮ型エピタキシャル層１
０３を形成する。
位（１００）、比抵抗１０Ω・ｃｍ程度のＰ型シリコン
基板１０１上に拡散マスク用の絶縁膜である熱酸化膜
（図示せず）を形成する。次に、砒素をイオン注入し、
熱拡散して濃度１×１０Ｅ１８ｃｍ-3〜１×１０Ｅ２０
ｃｍ-3程度のＮ+型拡散層１０２を形成する。熱酸化膜
を除去した後、厚さ１μｍ〜５μｍ程度、比抵抗０．５
Ω・ｃｍ〜１０Ω・ｃｍ程度のＮ型エピタキシャル層１
０３を形成する。
【０００４】次に、選択酸化をおこなう際にバッファ膜
となる第１の酸化膜１０４を９０ｎｍ程度、及び第１の
ポリシリコン層１０５を１００ｎｍ程度形成する。次
に、選択酸化をおこなう際にマスク材となる第１の窒化
膜１０６を２００ｎｍ程度、トレンチを形成する際にマ
スク材となる第２の酸化膜１０７を１０００ｎｍ程度形
成する。その後、フォトレジスト１０８をパターニング
して、このフォトレジスト１０８をマスクとして、異方
性エッチング（例えばＲＩＥ（Reactive Ion Etchin
g））法により第２の酸化膜１０７、第１の窒化膜１０
６、第１のポリシリコン層１０５及び第１の酸化膜１０
４をエッチングする。次に、開口部にドーズ量１×１０
Ｅ１５ｃｍ-2程度のリンをイオン注入し、温度：１００
０℃、時間：６０分の条件で熱拡散を行い、Ｎ+型コレ
クタ取り出し領域１０９を形成する。
となる第１の酸化膜１０４を９０ｎｍ程度、及び第１の
ポリシリコン層１０５を１００ｎｍ程度形成する。次
に、選択酸化をおこなう際にマスク材となる第１の窒化
膜１０６を２００ｎｍ程度、トレンチを形成する際にマ
スク材となる第２の酸化膜１０７を１０００ｎｍ程度形
成する。その後、フォトレジスト１０８をパターニング
して、このフォトレジスト１０８をマスクとして、異方
性エッチング（例えばＲＩＥ（Reactive Ion Etchin
g））法により第２の酸化膜１０７、第１の窒化膜１０
６、第１のポリシリコン層１０５及び第１の酸化膜１０
４をエッチングする。次に、開口部にドーズ量１×１０
Ｅ１５ｃｍ-2程度のリンをイオン注入し、温度：１００
０℃、時間：６０分の条件で熱拡散を行い、Ｎ+型コレ
クタ取り出し領域１０９を形成する。
【０００５】次に、図１５に示すように、フォトレジス
ト１０８を除去した後、第２の酸化膜１０７をマスクに
してＲＩＥ法によりＮ+型拡散層１０２及びＰ型シリコ
ン基板１０１の一部をエッチングし、トレンチ１１０を
形成する。次に、等方性エッチング（例えばＣＤＥ（Ch
emical Dry Etching））法によりトレンチ１１０の内壁
の欠陥層を除去した後、トレンチ１１０の内壁を酸化
し、トレンチ絶縁膜１１１を５０ｎｍ程度形成する。
ト１０８を除去した後、第２の酸化膜１０７をマスクに
してＲＩＥ法によりＮ+型拡散層１０２及びＰ型シリコ
ン基板１０１の一部をエッチングし、トレンチ１１０を
形成する。次に、等方性エッチング（例えばＣＤＥ（Ch
emical Dry Etching））法によりトレンチ１１０の内壁
の欠陥層を除去した後、トレンチ１１０の内壁を酸化
し、トレンチ絶縁膜１１１を５０ｎｍ程度形成する。
【０００６】次に、図１６に示すように、トレンチ１１
０の底部にドーズ量１×１０Ｅ１５ｃｍ-2程度のボロン
をイオン注入し、Ｐ型インプラ層１１２を形成する。次
に、第２のポリシリコン層１１３を形成し、トレンチ１
１０を埋め込む。その後、第２の酸化膜１０７をエッチ
ングストップ材にして、第２の酸化膜１０７上に形成さ
れているトレンチ１１０部以外の第２酸化膜１０７上に
形成されている第２のポリシリコン層１１３を研磨によ
り除去する。次に、ＮＨ4Ｆを用いて第２の酸化膜１０
７を除去し、その後、第１の窒化膜１０６をエッチング
ストップ材にして、第１の窒化膜１０６と同等の高さに
なるようにトレンチ１１０部の第２のポリシリコン層１
１３を研磨により除去する。
０の底部にドーズ量１×１０Ｅ１５ｃｍ-2程度のボロン
をイオン注入し、Ｐ型インプラ層１１２を形成する。次
に、第２のポリシリコン層１１３を形成し、トレンチ１
１０を埋め込む。その後、第２の酸化膜１０７をエッチ
ングストップ材にして、第２の酸化膜１０７上に形成さ
れているトレンチ１１０部以外の第２酸化膜１０７上に
形成されている第２のポリシリコン層１１３を研磨によ
り除去する。次に、ＮＨ4Ｆを用いて第２の酸化膜１０
７を除去し、その後、第１の窒化膜１０６をエッチング
ストップ材にして、第１の窒化膜１０６と同等の高さに
なるようにトレンチ１１０部の第２のポリシリコン層１
１３を研磨により除去する。
【０００７】次に、図１７に示すように、第１の窒化膜
１０６をパターニングする際に、第２のポリシリコン層
１１３がエッチングされるのを防ぐため、トレンチ１１
０上部の第２のポリシリコン層１１３を酸化して５００
ｎｍ程度の第３の酸化膜１１４を形成する。次に、第１
の窒化膜１０６上にフォトレジスト（図示せず）をパタ
ーニングし、このフォトレジストをマスクにして、第１
の窒化膜１０６をＲＩＥ法によりエッチングする。
１０６をパターニングする際に、第２のポリシリコン層
１１３がエッチングされるのを防ぐため、トレンチ１１
０上部の第２のポリシリコン層１１３を酸化して５００
ｎｍ程度の第３の酸化膜１１４を形成する。次に、第１
の窒化膜１０６上にフォトレジスト（図示せず）をパタ
ーニングし、このフォトレジストをマスクにして、第１
の窒化膜１０６をＲＩＥ法によりエッチングする。
【０００８】次に、図１８に示すように、フォトレジス
トを剥離した後、第１の窒化膜１０６をマスクにして選
択酸化を行い、厚さ６００ｎｍ程度の選択酸化膜１１５
を形成する。その後、第１の窒化膜１０６及び第１のポ
リシリコン層１０５をＣＤＥ法により除去する。
トを剥離した後、第１の窒化膜１０６をマスクにして選
択酸化を行い、厚さ６００ｎｍ程度の選択酸化膜１１５
を形成する。その後、第１の窒化膜１０６及び第１のポ
リシリコン層１０５をＣＤＥ法により除去する。
【０００９】次に、図１９に示すように、真性ベース形
成領域があらわれるようにフォトレジスト（図示せず）
をパターニングし、開口部にボロンをドーズ量１×１０
Ｅ１３ｃｍ-2程度イオン注入する。
成領域があらわれるようにフォトレジスト（図示せず）
をパターニングし、開口部にボロンをドーズ量１×１０
Ｅ１３ｃｍ-2程度イオン注入する。
【００１０】次に、図２０に示すように、フォトレジス
トを除去した後、ＮＨ4Ｆを用いて第１の酸化膜１０４
をエッチングする。次に、第１の酸化膜１０４をエッチ
ングした領域及び選択酸化膜１１５上にエミッタ及びコ
レクタの電極取り出しとなる第３のポリシリコン層１１
７を１００ｎｍ程度形成し、この第３のポリシリコン層
１１７にエミッタ及びコレクタの拡散源となる砒素をド
ーズ量１×１０Ｅ１６ｃｍ-2程度イオン注入する。次
に、絶縁酸化膜１１８を４００ｎｍ程度形成する。その
後、ベース取り出し部形成領域があらわれるようにフォ
トレジスト（図示せず）をパターニングし、このフォト
レジストをマスクにして絶縁酸化膜１１８及び第３のポ
リシリコン層１１７をＲＩＥ法によりエッチングする。
トを除去した後、ＮＨ4Ｆを用いて第１の酸化膜１０４
をエッチングする。次に、第１の酸化膜１０４をエッチ
ングした領域及び選択酸化膜１１５上にエミッタ及びコ
レクタの電極取り出しとなる第３のポリシリコン層１１
７を１００ｎｍ程度形成し、この第３のポリシリコン層
１１７にエミッタ及びコレクタの拡散源となる砒素をド
ーズ量１×１０Ｅ１６ｃｍ-2程度イオン注入する。次
に、絶縁酸化膜１１８を４００ｎｍ程度形成する。その
後、ベース取り出し部形成領域があらわれるようにフォ
トレジスト（図示せず）をパターニングし、このフォト
レジストをマスクにして絶縁酸化膜１１８及び第３のポ
リシリコン層１１７をＲＩＥ法によりエッチングする。
【００１１】次に、図２１に示すように、フォトレジス
トを除去した後、再度、フォトレジスト（図示せず）を
パターニングし、真性ベース形成領域近傍にボロンをド
ーズ量１×１０Ｅ１４ｃｍ-2程度イオン注入する。
トを除去した後、再度、フォトレジスト（図示せず）を
パターニングし、真性ベース形成領域近傍にボロンをド
ーズ量１×１０Ｅ１４ｃｍ-2程度イオン注入する。
【００１２】次に、図２２に示すように、フォトレジス
トを除去した後、酸化膜を５０００ｎｍ程度形成する。
次に、温度：８５０℃、時間：２０分の条件で熱拡散を
おこなう。これによって、真性ベース領域１１６及びベ
ースリンク領域１１９が形成され、また、第３のポリシ
リコン層１１７からの砒素の固相拡散によってＮ+型エ
ミッタ領域１２１及びＮ+型コレクタ取り出し領域１２
２が形成される。次に、ＲＩＥ法により酸化膜の全面を
エッチングし、サイドウォール１２０を形成する。
トを除去した後、酸化膜を５０００ｎｍ程度形成する。
次に、温度：８５０℃、時間：２０分の条件で熱拡散を
おこなう。これによって、真性ベース領域１１６及びベ
ースリンク領域１１９が形成され、また、第３のポリシ
リコン層１１７からの砒素の固相拡散によってＮ+型エ
ミッタ領域１２１及びＮ+型コレクタ取り出し領域１２
２が形成される。次に、ＲＩＥ法により酸化膜の全面を
エッチングし、サイドウォール１２０を形成する。
【００１３】次に、図２３に示すように、第４のポリシ
リコン層を１０００ｎｍ程度形成し、この第４のポリシ
リコン層にボロンをドーズ量５×１０Ｅ１５ｃｍ-2程度
イオン注入する。その後、温度：８５０℃、時間：２０
分の条件で熱拡散をして第４のポリシリコン層からの固
相拡散によりＰ+型ベース取り出し領域１２３を形成す
る。次に、フォトレジスト（図示せず）をパターニング
して、このフォトレジストをマスクにして第４のポリシ
リコン層をＣＤＥ法によりエッチングしてベース取り出
し電極１２４を形成する。
リコン層を１０００ｎｍ程度形成し、この第４のポリシ
リコン層にボロンをドーズ量５×１０Ｅ１５ｃｍ-2程度
イオン注入する。その後、温度：８５０℃、時間：２０
分の条件で熱拡散をして第４のポリシリコン層からの固
相拡散によりＰ+型ベース取り出し領域１２３を形成す
る。次に、フォトレジスト（図示せず）をパターニング
して、このフォトレジストをマスクにして第４のポリシ
リコン層をＣＤＥ法によりエッチングしてベース取り出
し電極１２４を形成する。
【００１４】次に、図２４に示すように、フォトレジス
トを除去した後、全面に厚さ１５００ｎｍ程度の層間絶
縁膜１２５を形成する。次に、ベース取り出し電極１２
４があらわれるように層間絶縁膜１２５をエッチング
し、この開口部が埋まるように７０ｎｍ程度のＴｉＮ及
び６００ｎｍ程度のＡｌをスパッタリング法により形成
する。その後、フォトレジスト（図示せず）をパターニ
ングし、このフォトレジストをマスクにして余分な部分
のＴｉＮ及びＡｌをＲＩＥ法により除去する。最後に、
フォトレジストを剥離し、配線１２６を形成する。以上
により、従来の半導体装置の製造工程が終了する。
トを除去した後、全面に厚さ１５００ｎｍ程度の層間絶
縁膜１２５を形成する。次に、ベース取り出し電極１２
４があらわれるように層間絶縁膜１２５をエッチング
し、この開口部が埋まるように７０ｎｍ程度のＴｉＮ及
び６００ｎｍ程度のＡｌをスパッタリング法により形成
する。その後、フォトレジスト（図示せず）をパターニ
ングし、このフォトレジストをマスクにして余分な部分
のＴｉＮ及びＡｌをＲＩＥ法により除去する。最後に、
フォトレジストを剥離し、配線１２６を形成する。以上
により、従来の半導体装置の製造工程が終了する。
【００１５】
【発明が解決しようとする課題】従来、図１８に示され
るように、選択酸化の際トレンチ１１０の側壁には酸化
膜であるトレンチ絶縁膜１１１が形成されているため、
トレンチ１１０の側壁上には酸化の対象となるシリコン
が供給されにくくなってしまう。従って、この状態で選
択酸化を行うと、トレンチ１１０の側壁上に形成される
選択酸化膜１１５の厚さが十分でなく、その部分だけ低
くなり溝１３１ができてしまうという問題があった。
るように、選択酸化の際トレンチ１１０の側壁には酸化
膜であるトレンチ絶縁膜１１１が形成されているため、
トレンチ１１０の側壁上には酸化の対象となるシリコン
が供給されにくくなってしまう。従って、この状態で選
択酸化を行うと、トレンチ１１０の側壁上に形成される
選択酸化膜１１５の厚さが十分でなく、その部分だけ低
くなり溝１３１ができてしまうという問題があった。
【００１６】図２５の従来の半導体装置の上面図に示さ
れるように、第３のポリシリコン層１１７をＲＩＥ法に
よりエッチングする際にトレンチ領域１３２上の溝１３
１にエッチング残りが生じ、選択酸化活性領域１３５上
のエミッタ取り出しポリシリコン領域１３３とコレクタ
取り出しポリシリコン領域１３４とがショートしてしま
う可能性があるという問題があった。
れるように、第３のポリシリコン層１１７をＲＩＥ法に
よりエッチングする際にトレンチ領域１３２上の溝１３
１にエッチング残りが生じ、選択酸化活性領域１３５上
のエミッタ取り出しポリシリコン領域１３３とコレクタ
取り出しポリシリコン領域１３４とがショートしてしま
う可能性があるという問題があった。
【００１７】本発明は上記のような事情を考慮し、素子
分離にトレンチ構造及び選択酸化膜を用いる半導体装置
において、トレンチの側壁上の選択酸化膜に溝が生じる
のを防止し、ポリシリコン配線間のショートが発生しな
い半導体装置の製造方法を提供することを目的としてい
る。
分離にトレンチ構造及び選択酸化膜を用いる半導体装置
において、トレンチの側壁上の選択酸化膜に溝が生じる
のを防止し、ポリシリコン配線間のショートが発生しな
い半導体装置の製造方法を提供することを目的としてい
る。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置の製造方法は、半導体基板内に用
意された素子分離領域にトレンチを形成する工程と、前
記トレンチの側壁に絶縁膜を形成する工程と、前記絶縁
膜を所定の深さまでエッチングする工程と、前記エッチ
ングされたトレンチの側壁にシリコンを埋め込む工程
と、前記トレンチ上に選択酸化膜を構成する工程とを具
備したことを特徴とするものである。
に本発明の半導体装置の製造方法は、半導体基板内に用
意された素子分離領域にトレンチを形成する工程と、前
記トレンチの側壁に絶縁膜を形成する工程と、前記絶縁
膜を所定の深さまでエッチングする工程と、前記エッチ
ングされたトレンチの側壁にシリコンを埋め込む工程
と、前記トレンチ上に選択酸化膜を構成する工程とを具
備したことを特徴とするものである。
【００１９】また、半導体基板内に素子分離領域を形成
する工程と、前記半導体基板上にシリコン層を形成する
工程と、前記シリコン層上に酸化膜を形成する工程と、
前記酸化膜、前記シリコン層及び前記半導体基板の所定
部分をエッチングして前記素子分離領域内にトレンチを
形成する工程と、前記トレンチの内壁に絶縁膜を形成す
る工程と、前記絶縁膜を所定の深さまでエッチングする
工程と、前記絶縁膜のエッチングされた箇所にシリコン
を埋め込む工程と、前記酸化膜上に形成された窒化膜を
マスクにして、前記トレンチ上の酸化膜及びシリコン膜
を選択酸化する工程とを具備したことを特徴とする半導
体装置の製造方法がある。
する工程と、前記半導体基板上にシリコン層を形成する
工程と、前記シリコン層上に酸化膜を形成する工程と、
前記酸化膜、前記シリコン層及び前記半導体基板の所定
部分をエッチングして前記素子分離領域内にトレンチを
形成する工程と、前記トレンチの内壁に絶縁膜を形成す
る工程と、前記絶縁膜を所定の深さまでエッチングする
工程と、前記絶縁膜のエッチングされた箇所にシリコン
を埋め込む工程と、前記酸化膜上に形成された窒化膜を
マスクにして、前記トレンチ上の酸化膜及びシリコン膜
を選択酸化する工程とを具備したことを特徴とする半導
体装置の製造方法がある。
【００２０】更に、前記トレンチの側壁の絶縁膜をエッ
チングする工程において、エッチングする深さは、選択
酸化膜の厚さの３０％から４０％であることが望まし
い。更に、前記トレンチ内部はポリシリコンで埋め込む
ことが望ましい。
チングする工程において、エッチングする深さは、選択
酸化膜の厚さの３０％から４０％であることが望まし
い。更に、前記トレンチ内部はポリシリコンで埋め込む
ことが望ましい。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態に係る半導体装置の製造方法について説明す
る。図１乃至図１３は、本発明の実施の形態にかかる半
導体装置の製造工程図である。
施の形態に係る半導体装置の製造方法について説明す
る。図１乃至図１３は、本発明の実施の形態にかかる半
導体装置の製造工程図である。
【００２２】まず、図１に示すように、例えば、面方位
（１００）、比抵抗１０Ω・ｃｍ程度のＰ型シリコン基
板１上に拡散マスク用の絶縁膜である熱酸化膜（図示せ
ず）を形成する。次に、砒素をイオン注入し、熱拡散し
て濃度１×１０Ｅ１８ｃｍ-3〜１×１０Ｅ２０ｃｍ-3程
度のＮ+型拡散層２を形成する。熱酸化膜を除去した後
厚さ１μｍ〜５μｍ程度、比抵抗０．５Ω・ｃｍ〜１０
Ω・ｃｍ程度のＮ型エピタキシャル層３を形成する。
（１００）、比抵抗１０Ω・ｃｍ程度のＰ型シリコン基
板１上に拡散マスク用の絶縁膜である熱酸化膜（図示せ
ず）を形成する。次に、砒素をイオン注入し、熱拡散し
て濃度１×１０Ｅ１８ｃｍ-3〜１×１０Ｅ２０ｃｍ-3程
度のＮ+型拡散層２を形成する。熱酸化膜を除去した後
厚さ１μｍ〜５μｍ程度、比抵抗０．５Ω・ｃｍ〜１０
Ω・ｃｍ程度のＮ型エピタキシャル層３を形成する。
【００２３】次に、選択酸化をおこなう際にバッファ膜
となる第１の酸化膜４を９０ｎｍ程度、及び第１のポリ
シリコン層５を１００ｎｍ程度形成する。次に、選択酸
化をおこなう際にマスク材となる第１の窒化膜６を２０
０ｎｍ程度、トレンチを形成する際にマスク材となる第
２の酸化膜７を１０００ｎｍ程度形成する。その後、フ
ォトレジスト８をパターニングして、このフォトレジス
ト８をマスクとして、異方性エッチング（例えばＲＩＥ
（Reactive Ion Etching））法により第２の酸化膜７、
第１の窒化膜６、第１のポリシリコン層５及び第１の酸
化膜４をエッチングする。次に、開口部にドーズ量１×
１０Ｅ１５ｃｍ-2程度のリンをイオン注入し、温度：１
０００℃、時間：６０分の条件で熱拡散を行い、Ｎ+型
コレクタ取り出し領域９を形成する。
となる第１の酸化膜４を９０ｎｍ程度、及び第１のポリ
シリコン層５を１００ｎｍ程度形成する。次に、選択酸
化をおこなう際にマスク材となる第１の窒化膜６を２０
０ｎｍ程度、トレンチを形成する際にマスク材となる第
２の酸化膜７を１０００ｎｍ程度形成する。その後、フ
ォトレジスト８をパターニングして、このフォトレジス
ト８をマスクとして、異方性エッチング（例えばＲＩＥ
（Reactive Ion Etching））法により第２の酸化膜７、
第１の窒化膜６、第１のポリシリコン層５及び第１の酸
化膜４をエッチングする。次に、開口部にドーズ量１×
１０Ｅ１５ｃｍ-2程度のリンをイオン注入し、温度：１
０００℃、時間：６０分の条件で熱拡散を行い、Ｎ+型
コレクタ取り出し領域９を形成する。
【００２４】次に、図２に示すように、フォトレジスト
８を除去した後、第２の酸化膜７をマスクにしてＲＩＥ
法によりＮ+型拡散層２及びＰ型シリコン基板１の一部
をエッチングし、トレンチ１０を形成する。次に、等方
性エッチング（例えばＣＤＥ（Chemical Dry Etchin
g））法によりトレンチ１０の内壁の欠陥層を除去した
後、トレンチ１０の内壁を酸化し、トレンチ絶縁膜１１
を５０ｎｍ程度形成する。
８を除去した後、第２の酸化膜７をマスクにしてＲＩＥ
法によりＮ+型拡散層２及びＰ型シリコン基板１の一部
をエッチングし、トレンチ１０を形成する。次に、等方
性エッチング（例えばＣＤＥ（Chemical Dry Etchin
g））法によりトレンチ１０の内壁の欠陥層を除去した
後、トレンチ１０の内壁を酸化し、トレンチ絶縁膜１１
を５０ｎｍ程度形成する。
【００２５】次に、図３に示すように、トレンチ１０の
底部にドーズ量１×１０Ｅ１５ｃｍ-2程度のボロンをイ
オン注入し、Ｐ型インプラ層１２を形成する。次に、第
２のポリシリコン層１３を形成し、トレンチ１０を埋め
込む。その後、第２の酸化膜７をエッチングストップ材
にして、第２の酸化膜７上に形成されているトレンチ１
０部以外の第２の酸化膜７上に形成されている第２のポ
リシリコン層１３を研磨により除去する。次に、ＮＨ4
Ｆを用いて第２の酸化膜７を除去し、その後、第１の窒
化膜６をエッチングストップ材にして、第１の窒化膜６
と同等の高さになるようにトレンチ１０部の第２のポリ
シリコン層１３を研磨により除去する。
底部にドーズ量１×１０Ｅ１５ｃｍ-2程度のボロンをイ
オン注入し、Ｐ型インプラ層１２を形成する。次に、第
２のポリシリコン層１３を形成し、トレンチ１０を埋め
込む。その後、第２の酸化膜７をエッチングストップ材
にして、第２の酸化膜７上に形成されているトレンチ１
０部以外の第２の酸化膜７上に形成されている第２のポ
リシリコン層１３を研磨により除去する。次に、ＮＨ4
Ｆを用いて第２の酸化膜７を除去し、その後、第１の窒
化膜６をエッチングストップ材にして、第１の窒化膜６
と同等の高さになるようにトレンチ１０部の第２のポリ
シリコン層１３を研磨により除去する。
【００２６】次に、図４に示すように、第１の窒化膜６
をパターニングする際に、第２のポリシリコン層１３が
エッチングされるのを防ぐため、トレンチ１０上部の第
２のポリシリコン層１３を酸化して５００ｎｍ程度の第
３の酸化膜１４を形成する。次に、第１の窒化膜６上に
フォトレジスト（図示せず）をパターニングし、このフ
ォトレジストをマスクにして、第１窒化膜６をＲＩＥ法
によりエッチングする。
をパターニングする際に、第２のポリシリコン層１３が
エッチングされるのを防ぐため、トレンチ１０上部の第
２のポリシリコン層１３を酸化して５００ｎｍ程度の第
３の酸化膜１４を形成する。次に、第１の窒化膜６上に
フォトレジスト（図示せず）をパターニングし、このフ
ォトレジストをマスクにして、第１窒化膜６をＲＩＥ法
によりエッチングする。
【００２７】次に、図５に示すように、フォトレジスト
を剥離した後、ＮＨ4Ｆを用いた等方性ウェットエッチ
ング法により、第１の酸化膜４の表面から深さ２００ｎ
ｍのところまでトレンチ絶縁膜１１をエッチングする。
を剥離した後、ＮＨ4Ｆを用いた等方性ウェットエッチ
ング法により、第１の酸化膜４の表面から深さ２００ｎ
ｍのところまでトレンチ絶縁膜１１をエッチングする。
【００２８】次に、図６に示すように、ポリシリコンを
５０ｎｍ形成し、トレンチ絶縁膜１１のエッチングされ
た部分を埋め込む。その後、ＣＤＥ法あるいはＲＩＥ法
によりトレンチ絶縁膜１１のエッチングされた部分に埋
め込んだポリシリコン以外のポリシリコンをエッチング
する。これによって、側壁埋め込みポリシリコン１５を
形成する。
５０ｎｍ形成し、トレンチ絶縁膜１１のエッチングされ
た部分を埋め込む。その後、ＣＤＥ法あるいはＲＩＥ法
によりトレンチ絶縁膜１１のエッチングされた部分に埋
め込んだポリシリコン以外のポリシリコンをエッチング
する。これによって、側壁埋め込みポリシリコン１５を
形成する。
【００２９】次に、図７に示すように、第１の窒化膜６
をマスクにして選択酸化を行い、厚さ６００ｎｍ程度の
選択酸化膜１６を形成する。その後、第１の窒化膜６及
び第１のポリシリコン層５をＣＤＥ法により除去する。
をマスクにして選択酸化を行い、厚さ６００ｎｍ程度の
選択酸化膜１６を形成する。その後、第１の窒化膜６及
び第１のポリシリコン層５をＣＤＥ法により除去する。
【００３０】次に、図８に示すように、真性ベース形成
領域があらわれるようにフォトレジスト（図示せず）を
パターニングし、開口部にボロンをドーズ量１×１０Ｅ
１３ｃｍ-2程度イオン注入する。
領域があらわれるようにフォトレジスト（図示せず）を
パターニングし、開口部にボロンをドーズ量１×１０Ｅ
１３ｃｍ-2程度イオン注入する。
【００３１】次に、図９に示すように、フォトレジスト
を除去した後、ＮＨ4Ｆを用いて第１の酸化膜４をエッ
チングする。次に、第１の酸化膜４をエッチングした領
域及び選択酸化膜１６上にエミッタ及びコレクタの電極
取り出しとなる第３のポリシリコン層１８を１００ｎｍ
程度形成し、この第３のポリシリコン層１８にエミッタ
及びコレクタの拡散源となる砒素をドーズ量１×１０Ｅ
１６ｃｍ-2程度イオン注入する。次に、絶縁酸化膜１９
を４００ｎｍ程度形成する。その後、ベース取り出し部
形成領域があらわれるようにフォトレジスト（図示せ
ず）をパターニングし、このフォトレジストをマスクに
して絶縁酸化膜１９及び第３のポリシリコン層１８をＲ
ＩＥ法によりエッチングする。
を除去した後、ＮＨ4Ｆを用いて第１の酸化膜４をエッ
チングする。次に、第１の酸化膜４をエッチングした領
域及び選択酸化膜１６上にエミッタ及びコレクタの電極
取り出しとなる第３のポリシリコン層１８を１００ｎｍ
程度形成し、この第３のポリシリコン層１８にエミッタ
及びコレクタの拡散源となる砒素をドーズ量１×１０Ｅ
１６ｃｍ-2程度イオン注入する。次に、絶縁酸化膜１９
を４００ｎｍ程度形成する。その後、ベース取り出し部
形成領域があらわれるようにフォトレジスト（図示せ
ず）をパターニングし、このフォトレジストをマスクに
して絶縁酸化膜１９及び第３のポリシリコン層１８をＲ
ＩＥ法によりエッチングする。
【００３２】次に、図１０に示すように、フォトレジス
トを除去した後、再度、フォトレジスト（図示せず）を
パターニングし、真性ベース形成領域近傍にボロンをド
ーズ量１×１０Ｅ１４ｃｍ-2程度イオン注入する。
トを除去した後、再度、フォトレジスト（図示せず）を
パターニングし、真性ベース形成領域近傍にボロンをド
ーズ量１×１０Ｅ１４ｃｍ-2程度イオン注入する。
【００３３】次に、図１１に示すように、フォトレジス
トを除去した後、酸化膜を５０００ｎｍ程度形成する。
次に、温度：８５０℃、時間：２０分の条件で熱拡散を
おこなう。これによって、真性ベース領域１７及びベー
スリンク領域２０が形成され、また、第３のポリシリコ
ン層１８からの砒素の固相拡散によってＮ+型エミッタ
領域２２及びＮ+型コレクタ取り出し領域２３が形成さ
れる。次に、ＲＩＥ法により酸化膜の全面をエッチング
し、サイドウォール２１を形成する。
トを除去した後、酸化膜を５０００ｎｍ程度形成する。
次に、温度：８５０℃、時間：２０分の条件で熱拡散を
おこなう。これによって、真性ベース領域１７及びベー
スリンク領域２０が形成され、また、第３のポリシリコ
ン層１８からの砒素の固相拡散によってＮ+型エミッタ
領域２２及びＮ+型コレクタ取り出し領域２３が形成さ
れる。次に、ＲＩＥ法により酸化膜の全面をエッチング
し、サイドウォール２１を形成する。
【００３４】次に、図１２に示すように、第４のポリシ
リコン層を１０００ｎｍ程度形成し、この第４のポリシ
リコン層にボロンをドーズ量５×１０Ｅ１５ｃｍ-2程度
イオン注入する。その後、温度：８５０℃、時間：２０
分の条件で熱拡散をして第４のポリシリコン層からの固
相拡散によりＰ+型ベース取り出し領域２４を形成す
る。次に、フォトレジスト（図示せず）をパターニング
して、このフォトレジストをマスクにして第４のポリシ
リコン層をＣＤＥ法によりエッチングしてベース取り出
し電極２５を形成する。
リコン層を１０００ｎｍ程度形成し、この第４のポリシ
リコン層にボロンをドーズ量５×１０Ｅ１５ｃｍ-2程度
イオン注入する。その後、温度：８５０℃、時間：２０
分の条件で熱拡散をして第４のポリシリコン層からの固
相拡散によりＰ+型ベース取り出し領域２４を形成す
る。次に、フォトレジスト（図示せず）をパターニング
して、このフォトレジストをマスクにして第４のポリシ
リコン層をＣＤＥ法によりエッチングしてベース取り出
し電極２５を形成する。
【００３５】次に、図１３に示すように、フォトレジス
トを除去した後、全面に厚さ１５００ｎｍ程度の層間絶
縁膜２６を形成する。次に、ベース取り出し電極２５が
あらわれるように層間絶縁膜２６をエッチングし、この
開口部が埋まるように７０ｎｍ程度のＴｉＮ及び６００
ｎｍ程度のＡｌをスパッタリング法により形成する。そ
の後、フォトレジスト（図示せず）をパターニングし、
このフォトレジストをマスクにして余分な部分のＴｉＮ
及びＡｌをＲＩＥ法により除去する。最後に、フォトレ
ジストを剥離し、配線２７を形成する。以上により、本
発明の実施の形態にかかる半導体装置の製造工程が終了
する。
トを除去した後、全面に厚さ１５００ｎｍ程度の層間絶
縁膜２６を形成する。次に、ベース取り出し電極２５が
あらわれるように層間絶縁膜２６をエッチングし、この
開口部が埋まるように７０ｎｍ程度のＴｉＮ及び６００
ｎｍ程度のＡｌをスパッタリング法により形成する。そ
の後、フォトレジスト（図示せず）をパターニングし、
このフォトレジストをマスクにして余分な部分のＴｉＮ
及びＡｌをＲＩＥ法により除去する。最後に、フォトレ
ジストを剥離し、配線２７を形成する。以上により、本
発明の実施の形態にかかる半導体装置の製造工程が終了
する。
【００３６】トレンチ絶縁膜１１の上部を側壁埋め込み
ポリシリコン１５で埋め込むことによって、選択酸化を
おこなう際に酸化の対象となるポリシリコンが、トレン
チ絶縁膜１１上に十分に供給されることになるので、選
択酸化膜１６を均一に且つ十分な厚さに成長させること
ができる。従って、選択酸化膜１６の表面が均一になる
ので第３のポリシリコン層１８のエッチングが容易にな
り、エッチング残りが発生しにくくなるので、エミッタ
取り出し領域２２とコレクタ取り出し領域２３とのショ
ートの発生を防止することができる。
ポリシリコン１５で埋め込むことによって、選択酸化を
おこなう際に酸化の対象となるポリシリコンが、トレン
チ絶縁膜１１上に十分に供給されることになるので、選
択酸化膜１６を均一に且つ十分な厚さに成長させること
ができる。従って、選択酸化膜１６の表面が均一になる
ので第３のポリシリコン層１８のエッチングが容易にな
り、エッチング残りが発生しにくくなるので、エミッタ
取り出し領域２２とコレクタ取り出し領域２３とのショ
ートの発生を防止することができる。
【００３７】また、本発明をＮＰＮトランジスタに用い
た場合、ポリシリコンのエミッタ電極とコレクタ電極と
のショートによる歩留まりは、従来の０．９９９９５か
ら０．９９９９９５程度に改善された。
た場合、ポリシリコンのエミッタ電極とコレクタ電極と
のショートによる歩留まりは、従来の０．９９９９５か
ら０．９９９９９５程度に改善された。
【００３８】尚、本発明においてトレンチ絶縁膜１１を
エッチングする深さは、選択酸化の際にトレンチ絶縁膜
１１上に十分にシリコンが供給され、且つ選択酸化膜１
６形成後にトレンチ１０の側壁が十分に酸化されている
ように、形成される選択酸化膜１６の厚さの３０％〜４
０％程度であることが望ましい。
エッチングする深さは、選択酸化の際にトレンチ絶縁膜
１１上に十分にシリコンが供給され、且つ選択酸化膜１
６形成後にトレンチ１０の側壁が十分に酸化されている
ように、形成される選択酸化膜１６の厚さの３０％〜４
０％程度であることが望ましい。
【００３９】また、側壁埋め込みポリシリコン１５を形
成する際にトレンチ絶縁膜１１のエッチングされた部分
以外に形成されたポリシリコンは、選択酸化膜１６が形
成されるのと同一工程で酸化し、ＳｉＯ2にしてからＮ
Ｈ4Ｆによるエッチングで除去してもよい。
成する際にトレンチ絶縁膜１１のエッチングされた部分
以外に形成されたポリシリコンは、選択酸化膜１６が形
成されるのと同一工程で酸化し、ＳｉＯ2にしてからＮ
Ｈ4Ｆによるエッチングで除去してもよい。
【００４０】また、本発明は、上記実施の形態に限定さ
れず、ＮＰＮトランジスタの製造工程以外でも、トレン
チ１０及び選択酸化膜１６上にまたがって２種類の電極
が形成されているような構造を有する半導体装置を製造
する際に用いることができる。
れず、ＮＰＮトランジスタの製造工程以外でも、トレン
チ１０及び選択酸化膜１６上にまたがって２種類の電極
が形成されているような構造を有する半導体装置を製造
する際に用いることができる。
【００４１】
【発明の効果】本発明によれば、トレンチの側壁の一部
をポリシリコンで埋め込むことによって、選択酸化膜を
均一な厚さに形成することができる。その結果、選択酸
化膜上に生じた溝部分のポリシリコンのエッチング残り
が解消され、ポリシリコン電極間のショートを防止する
ことができる。
をポリシリコンで埋め込むことによって、選択酸化膜を
均一な厚さに形成することができる。その結果、選択酸
化膜上に生じた溝部分のポリシリコンのエッチング残り
が解消され、ポリシリコン電極間のショートを防止する
ことができる。
【図１】本発明の実施の形態にかかる半導体装置の製造
工程を説明する断面図。
工程を説明する断面図。
【図２】本発明の実施の形態にかかる半導体装置の製造
工程を説明する断面図。
工程を説明する断面図。
【図３】本発明の実施の形態にかかる半導体装置の製造
工程を説明する断面図。
工程を説明する断面図。
【図４】本発明の実施の形態にかかる半導体装置の製造
工程を説明する断面図。
工程を説明する断面図。
【図５】本発明の実施の形態にかかる半導体装置の製造
工程を説明する断面図。
工程を説明する断面図。
【図６】本発明の実施の形態にかかる半導体装置の製造
工程を説明する断面図。
工程を説明する断面図。
【図７】本発明の実施の形態にかかる半導体装置の製造
工程を説明する断面図。
工程を説明する断面図。
【図８】本発明の実施の形態にかかる半導体装置の製造
工程を説明する断面図。
工程を説明する断面図。
【図９】本発明の実施の形態にかかる半導体装置の製造
工程を説明する断面図。
工程を説明する断面図。
【図１０】本発明の実施の形態にかかる半導体装置の製
造工程を説明する断面図。
造工程を説明する断面図。
【図１１】本発明の実施の形態にかかる半導体装置の製
造工程を説明する断面図。
造工程を説明する断面図。
【図１２】本発明の実施の形態にかかる半導体装置の製
造工程を説明する断面図。
造工程を説明する断面図。
【図１３】本発明の実施の形態にかかる半導体装置の製
造工程を説明する断面図。
造工程を説明する断面図。
【図１４】従来の半導体装置の製造工程を説明する断面
図。
図。
【図１５】従来の半導体装置の製造工程を説明する断面
図。
図。
【図１６】従来の半導体装置の製造工程を説明する断面
図。
図。
【図１７】従来の半導体装置の製造工程を説明する断面
図。
図。
【図１８】従来の半導体装置の製造工程を説明する断面
図。
図。
【図１９】従来の半導体装置の製造工程を説明する断面
図。
図。
【図２０】従来の半導体装置の製造工程を説明する断面
図。
図。
【図２１】従来の半導体装置の製造工程を説明する断面
図。
図。
【図２２】従来の半導体装置の製造工程を説明する断面
図。
図。
【図２３】従来の半導体装置の製造工程を説明する断面
図。
図。
【図２４】従来の半導体装置の製造工程を説明する断面
図。
図。
【図２５】従来の半導体装置の上面図。
１，１０１…Ｐ型シリコン基板、 ２，１０２…Ｎ型埋め込み層、 ３，１０３…Ｎ型エピタキシャル層、 ４，１０４…第１の酸化膜、 ５，１０５…第１のポリシリコン層、 ６，１０６…第１の窒化膜、 ７，１０７…第２の酸化膜、 ８，１０８…フォトレジスト、 ９，１０９…Ｎ+型コレクタ引き出し領域、 １０，１１０…トレンチ、 １１，１１１…トレンチ絶縁膜、 １２，１１２…Ｐ型インプラ層、 １３，１１３…第２のポリシリコン層、 １４，１１４…第３の酸化膜、 １５…側壁埋め込みポリシリコン、 １６，１１５…選択酸化膜、 １７，１１６…真性ベース領域、 １８，１１７…第３のポリシリコン、 １９，１１８…絶縁酸化膜、 ２０，１１９…ベースリンク領域、 ２１，１２０…サイドウォール、 ２２，１２１…Ｎ+型エミッタ取り出し領域、 ２３，１２２…Ｎ+型コレクタ取り出し領域、 ２４，１２３…Ｐ+型ベース取り出し領域、 ２５，１２４…ベース取り出し電極、 ２６，１２５…層間絶縁膜、 ２７，１２６…配線、 １３１…溝、 １３２…トレンチ領域、 １３３…エミッタ取り出しポリシリコン領域、 １３４…コレクタ取り出しポリシリコン領域、 １３５…選択酸化活性領域
Claims (4)
- 【請求項１】 半導体基板内に用意された素子分離領域
にトレンチを形成する工程と、 前記トレンチの側壁に絶縁膜を形成する工程と、 前記絶縁膜を所定の深さまでエッチングする工程と、 前記エッチングされたトレンチの側壁にシリコンを埋め
込む工程と、 前記トレンチ上に選択酸化膜を形成する工程と を具備したことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板内に素子分離領域を形成する
工程と、 前記半導体基板上にシリコン層を形成する工程と、 前記シリコン層上に酸化膜を形成する工程と、 前記酸化膜、前記シリコン層及び前記半導体基板の所定
部分をエッチングして前記素子分離領域内にトレンチを
形成する工程と、 前記トレンチの内壁に絶縁膜を形成する工程と、 前記絶縁膜を所定の深さまでエッチングする工程と、 前記絶縁膜のエッチングされた箇所にシリコンを埋め込
む工程と、 前記酸化膜上に形成された窒化膜をマスクにして、前記
トレンチ上の酸化膜及びシリコン層を選択酸化する工程
とを具備したことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記トレンチの側壁に形成された絶縁膜
をエッチングする工程において、 エッチングする深さは、前記トレンチ上に形成する選択
酸化膜の厚さの３０％から４０％であることを特徴とす
る請求項１または請求項２記載の半導体装置の製造方
法。 - 【請求項４】 前記トレンチ内部はポリシリコンで埋め
込むことを特徴とする請求項１または請求項２記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18900296A JPH1041380A (ja) | 1996-07-18 | 1996-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18900296A JPH1041380A (ja) | 1996-07-18 | 1996-07-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041380A true JPH1041380A (ja) | 1998-02-13 |
Family
ID=16233662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18900296A Pending JPH1041380A (ja) | 1996-07-18 | 1996-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041380A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6750526B2 (en) | 2001-11-22 | 2004-06-15 | Renesas Technology Corp. | Semiconductor device with trench isolation having reduced leak current |
-
1996
- 1996-07-18 JP JP18900296A patent/JPH1041380A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6750526B2 (en) | 2001-11-22 | 2004-06-15 | Renesas Technology Corp. | Semiconductor device with trench isolation having reduced leak current |
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