JPH05109884A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05109884A JPH05109884A JP27146791A JP27146791A JPH05109884A JP H05109884 A JPH05109884 A JP H05109884A JP 27146791 A JP27146791 A JP 27146791A JP 27146791 A JP27146791 A JP 27146791A JP H05109884 A JPH05109884 A JP H05109884A
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- soi
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- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 ＳＯＩ構造の半導体装置において基板からＳ
ＯＩ層上へ電源供給を行うＵ溝の形成方法に関し、電源
電圧のドロップを小さくすることを目的とする。 【構成】 導電性支持基板１上に絶縁膜２を介し積層さ
れている半導体層３上に、支持基板１に導通する導電体
層を導出するに際し、半導体層３及びその下部の絶縁膜
２を貫通し底部に支持基板面が表出されたＵ字形溝６を
形成し、Ｕ字形溝６の内面及び半導体層の上面に沿い且
つ接して延在するシリコン層９を気相成長手段により形
成し、導電性不純物を含んだスピンオングラス層10をＵ
字形溝６内を埋め且つシリコン層９上を覆うように塗布
し、熱処理により該スピンオングラス層10中の不純物を
シリコン層９内に固相拡散させてシリコン層９に導電性
を付与し、Ｕ字形溝６の内部以外のスピンオングラス層
10を選択的に除去しＵ字形溝の上面を平坦化する工程を
含むように構成する。
ＯＩ層上へ電源供給を行うＵ溝の形成方法に関し、電源
電圧のドロップを小さくすることを目的とする。 【構成】 導電性支持基板１上に絶縁膜２を介し積層さ
れている半導体層３上に、支持基板１に導通する導電体
層を導出するに際し、半導体層３及びその下部の絶縁膜
２を貫通し底部に支持基板面が表出されたＵ字形溝６を
形成し、Ｕ字形溝６の内面及び半導体層の上面に沿い且
つ接して延在するシリコン層９を気相成長手段により形
成し、導電性不純物を含んだスピンオングラス層10をＵ
字形溝６内を埋め且つシリコン層９上を覆うように塗布
し、熱処理により該スピンオングラス層10中の不純物を
シリコン層９内に固相拡散させてシリコン層９に導電性
を付与し、Ｕ字形溝６の内部以外のスピンオングラス層
10を選択的に除去しＵ字形溝の上面を平坦化する工程を
含むように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特にＳＯＩ(Silicon On Insulator)構造の半導体装置に
おいて基板からＳＯＩ層上へ電源供給を行うＵ溝（Ｕ字
型溝）の形成方法に関する。
特にＳＯＩ(Silicon On Insulator)構造の半導体装置に
おいて基板からＳＯＩ層上へ電源供給を行うＵ溝（Ｕ字
型溝）の形成方法に関する。
【０００２】半導体集積回路（ＩＣ）の性能を維持する
ためには、それを構成する各々のトランジスタに均一な
電源電圧を印加することが重要になるが、特にバイポー
ラＩＣやＢｉ−ＣＭＯＳＩＣにおいては、バイポーラト
ランジスタの電流容量が大きいので、各々のトランジス
タの電源配線の抵抗を極力低下させる必要ある。そのた
め配線幅の拡大が余儀なくされ、基板上面に形成する薄
膜配線のみを用いた際には高集積化が制限されるという
問題を生ずる。そこでＳＯＩ層の支持基板に電源電圧を
供給し、この支持基板からＵ溝を用いてＳＯＩ層の上面
の必要個所に電源電圧を導出して表面配線長を短くする
構造が開発されているが、従来このＵ溝の抵抗が十分に
低く出来ず、その部分の電圧降下によるＩＣ性能の低下
を生じている。そこで抵抗を十分に低くできるようなＵ
溝の形成手段が望まれている。
ためには、それを構成する各々のトランジスタに均一な
電源電圧を印加することが重要になるが、特にバイポー
ラＩＣやＢｉ−ＣＭＯＳＩＣにおいては、バイポーラト
ランジスタの電流容量が大きいので、各々のトランジス
タの電源配線の抵抗を極力低下させる必要ある。そのた
め配線幅の拡大が余儀なくされ、基板上面に形成する薄
膜配線のみを用いた際には高集積化が制限されるという
問題を生ずる。そこでＳＯＩ層の支持基板に電源電圧を
供給し、この支持基板からＵ溝を用いてＳＯＩ層の上面
の必要個所に電源電圧を導出して表面配線長を短くする
構造が開発されているが、従来このＵ溝の抵抗が十分に
低く出来ず、その部分の電圧降下によるＩＣ性能の低下
を生じている。そこで抵抗を十分に低くできるようなＵ
溝の形成手段が望まれている。
【０００３】
【従来の技術】図５は、従来のＳＯＩ構造バイポーラＩ
Ｃにおける、Ｕ溝によって支持基板からＳＯＩ層上に電
源導出を行う構造を示す模式断面図で、図中、51はｎ+
型シリコン(Si)支持基板、52はＳＯＩ基体を支持する酸
化シリコン(SiO2)膜（ＳＯＩ用酸化膜）、53はＳＯＩ基
体、53A はｎ+ 型ＳＯＩ層（ｎ+ 型埋込みコレクタ
層）、53B はｎ型エピタキシャル層（ｎ型コレクタ
層）、54はフィールド酸化膜、55は素子分離用Ｕ溝、56
は基板コンタクト用Ｕ溝、57は素子分離用酸化膜、58は
ＳＯＩ用酸化膜除去部、59は埋込みポリSi層、60はｎ+
型ポリSi基板コンタクト電極、61はｐ+ 型ポリSiベース
引出し電極、62は層間絶縁膜、63B 、63E 、63C 、63S
はコンタクト窓、64はｎ+ 型拡散源用ポリSi層、65はｎ
+ 型コレクタコンタクト領域、66はｐ+ 型外部ベース領
域、67はｐ型内部ベース領域、68はｎ+ 型エミッタ領
域、69はｎ++型コレクタコンタクト領域、70はバリアメ
タル層、71B はアルミニウム合金等からなるベース配
線、71E は同エミッタ配線、71C は同コレクタ配線、71
S は同基板コンタクト(VCC) 配線、72は基板コンタクト
形成領域を示す。
Ｃにおける、Ｕ溝によって支持基板からＳＯＩ層上に電
源導出を行う構造を示す模式断面図で、図中、51はｎ+
型シリコン(Si)支持基板、52はＳＯＩ基体を支持する酸
化シリコン(SiO2)膜（ＳＯＩ用酸化膜）、53はＳＯＩ基
体、53A はｎ+ 型ＳＯＩ層（ｎ+ 型埋込みコレクタ
層）、53B はｎ型エピタキシャル層（ｎ型コレクタ
層）、54はフィールド酸化膜、55は素子分離用Ｕ溝、56
は基板コンタクト用Ｕ溝、57は素子分離用酸化膜、58は
ＳＯＩ用酸化膜除去部、59は埋込みポリSi層、60はｎ+
型ポリSi基板コンタクト電極、61はｐ+ 型ポリSiベース
引出し電極、62は層間絶縁膜、63B 、63E 、63C 、63S
はコンタクト窓、64はｎ+ 型拡散源用ポリSi層、65はｎ
+ 型コレクタコンタクト領域、66はｐ+ 型外部ベース領
域、67はｐ型内部ベース領域、68はｎ+ 型エミッタ領
域、69はｎ++型コレクタコンタクト領域、70はバリアメ
タル層、71B はアルミニウム合金等からなるベース配
線、71E は同エミッタ配線、71C は同コレクタ配線、71
S は同基板コンタクト(VCC) 配線、72は基板コンタクト
形成領域を示す。
【０００４】この図に示すような従来のＳＯＩ構造バイ
ポーラＩＣにおいて、支持基板51の電位をＳＯＩ基体53
上に導出するための基板コンタクト用Ｕ溝56は、素子分
離用Ｕ溝55と同時にＳＯＩ基体53を貫通しＳＯＩ用酸化
膜52の上面が表出するように形成し、その側壁面に素子
分離用Ｕ溝55の側壁面と同時に素子分離用酸化膜57が形
成された後、基板コンタクト形成領域72以外のＳＯＩ基
体53上をレジスト膜で覆い、弗酸系の液によるウェット
エッチングを行って基板コンタクト用Ｕ溝56の側壁面の
素子分離用酸化膜57を除去し、更にその下部のＳＯＩ用
酸化膜52をサイドエッチング部が形成されるように選択
的に除去して基板コンタクト用Ｕ溝56の下部にＳＯＩ用
酸化膜除去部58を形成し、次いでＣＶＤ法により前記素
子分離用Ｕ溝55の内部に埋込みポリSi層59を堆積すると
同時に前記ＳＯＩ用酸化膜除去部58及び基板コンタクト
用Ｕ溝56の内部にも埋込みポリSi層59を堆積することに
より形成していた。
ポーラＩＣにおいて、支持基板51の電位をＳＯＩ基体53
上に導出するための基板コンタクト用Ｕ溝56は、素子分
離用Ｕ溝55と同時にＳＯＩ基体53を貫通しＳＯＩ用酸化
膜52の上面が表出するように形成し、その側壁面に素子
分離用Ｕ溝55の側壁面と同時に素子分離用酸化膜57が形
成された後、基板コンタクト形成領域72以外のＳＯＩ基
体53上をレジスト膜で覆い、弗酸系の液によるウェット
エッチングを行って基板コンタクト用Ｕ溝56の側壁面の
素子分離用酸化膜57を除去し、更にその下部のＳＯＩ用
酸化膜52をサイドエッチング部が形成されるように選択
的に除去して基板コンタクト用Ｕ溝56の下部にＳＯＩ用
酸化膜除去部58を形成し、次いでＣＶＤ法により前記素
子分離用Ｕ溝55の内部に埋込みポリSi層59を堆積すると
同時に前記ＳＯＩ用酸化膜除去部58及び基板コンタクト
用Ｕ溝56の内部にも埋込みポリSi層59を堆積することに
より形成していた。
【０００５】
【発明が解決しようとする課題】しかし上記のように前
記ＳＯＩ用酸化膜除去部58及び基板コンタクト用Ｕ溝56
の内部に完全にポリSi層59を埋込む方法においては、バ
イポーラＩＣ用のＳＯＩ基体53の厚さが４〜５μｍ程度
と厚いために、１〜1.5 μｍ程度の狭い幅で前記厚さに
対応して深く形成される基板コンタクト用Ｕ溝56及びそ
の下部のＳＯＩ用酸化膜除去部58内に埋め込まれたポリ
Si層59を低抵抗化するために不純物のガス拡散を行って
も、上部から底部まで均一な高濃度に不純物を分布させ
ることが困難で、コンタクト抵抗を十分に下げることが
できない。そしてコンタクト抵抗を十分に低くしようと
する際には、ポリSi層の埋込みを何回かに分けて行い、
且つその都度不純物のガス拡散を行う必要があるので、
工程が大幅に複雑化するという問題があった。
記ＳＯＩ用酸化膜除去部58及び基板コンタクト用Ｕ溝56
の内部に完全にポリSi層59を埋込む方法においては、バ
イポーラＩＣ用のＳＯＩ基体53の厚さが４〜５μｍ程度
と厚いために、１〜1.5 μｍ程度の狭い幅で前記厚さに
対応して深く形成される基板コンタクト用Ｕ溝56及びそ
の下部のＳＯＩ用酸化膜除去部58内に埋め込まれたポリ
Si層59を低抵抗化するために不純物のガス拡散を行って
も、上部から底部まで均一な高濃度に不純物を分布させ
ることが困難で、コンタクト抵抗を十分に下げることが
できない。そしてコンタクト抵抗を十分に低くしようと
する際には、ポリSi層の埋込みを何回かに分けて行い、
且つその都度不純物のガス拡散を行う必要があるので、
工程が大幅に複雑化するという問題があった。
【０００６】そこで、コンタクト抵抗低減の手段とし
て、上記埋込みポリSi層59に低比抵抗を有するドープド
ポリSiを用いることも試みられたが、ドープドポリSiは
気相成長に際してのステップカバレージ性が非常に悪
く、上記のように幅１〜1.5 μｍ程度で深さ４〜５μｍ
程度の高アスペクト比を有する基板コンタクト用Ｕ溝56
の底部までドープドポリSiを均一に埋込むことは不可能
であった。
て、上記埋込みポリSi層59に低比抵抗を有するドープド
ポリSiを用いることも試みられたが、ドープドポリSiは
気相成長に際してのステップカバレージ性が非常に悪
く、上記のように幅１〜1.5 μｍ程度で深さ４〜５μｍ
程度の高アスペクト比を有する基板コンタクト用Ｕ溝56
の底部までドープドポリSiを均一に埋込むことは不可能
であった。
【０００７】このような従来の問題点に鑑み、本発明
は、ＳＯＩ層（ＳＯＩ基体）上にＳＯＩ層の支持基板に
印加された電源電圧を低抵抗で、しかも平坦性を損なわ
ずに容易に導出することが可能な製造方法を提供し、Ｓ
ＯＩ構造の半導体装置の性能向上を図ることを目的とす
る。
は、ＳＯＩ層（ＳＯＩ基体）上にＳＯＩ層の支持基板に
印加された電源電圧を低抵抗で、しかも平坦性を損なわ
ずに容易に導出することが可能な製造方法を提供し、Ｓ
ＯＩ構造の半導体装置の性能向上を図ることを目的とす
る。
【０００８】
【課題を解決するための手段】上記課題の解決は、導電
性支持基板上に絶縁膜を介し積層されている半導体層上
に、該支持基板に導通する導電体層を導出するに際し
て、該半導体層及びその下部の該絶縁膜を貫通し底部に
該支持基板面が表出されたＵ字形溝を形成する工程、該
Ｕ字形溝の内面及び該半導体層の上面に沿い且つ接して
延在するシリコン層を気相成長手段により形成する工
程、シリコンに導電性を与える不純物を含んだスピンオ
ングラス層を該Ｕ字形溝内を埋め且つ該シリコン層上を
覆うように塗布形成する工程、熱処理により該スピンオ
ングラス層に含まれる該不純物を該シリコン層内に固相
拡散せしめ該シリコン層に導電性を付与する工程、該Ｕ
字形溝の内部以外の該スピンオングラス層を選択的に除
去し、内面に該シリコン層が被覆された該Ｕ字形溝の上
面を平坦化する工程を含む本発明による半導体装置の製
造方法によって達成される。
性支持基板上に絶縁膜を介し積層されている半導体層上
に、該支持基板に導通する導電体層を導出するに際し
て、該半導体層及びその下部の該絶縁膜を貫通し底部に
該支持基板面が表出されたＵ字形溝を形成する工程、該
Ｕ字形溝の内面及び該半導体層の上面に沿い且つ接して
延在するシリコン層を気相成長手段により形成する工
程、シリコンに導電性を与える不純物を含んだスピンオ
ングラス層を該Ｕ字形溝内を埋め且つ該シリコン層上を
覆うように塗布形成する工程、熱処理により該スピンオ
ングラス層に含まれる該不純物を該シリコン層内に固相
拡散せしめ該シリコン層に導電性を付与する工程、該Ｕ
字形溝の内部以外の該スピンオングラス層を選択的に除
去し、内面に該シリコン層が被覆された該Ｕ字形溝の上
面を平坦化する工程を含む本発明による半導体装置の製
造方法によって達成される。
【０００９】
【作用】図１は本発明の原理説明用工程断面図である。
本発明の方法においては、同図(a) に示すように、導電
性を有する支持基板１上に絶縁膜即ちＳＯＩ用酸化膜２
を介して積層されている半導体層即ちＳＯＩ基体３を貫
通してその下部のＳＯＩ用酸化膜２を表出する基板コン
タクト用Ｕ溝６を形成し、更にその下部のＳＯＩ用酸化
膜２を上記基板コンタクト用Ｕ溝６を介してのウェット
エッチング処理により選択的に除いた後（８はＳＯＩ用
酸化膜除去部）、同図(b) に示すように、ＳＯＩ用酸化
膜２の除去部８の内面を含む基板コンタクト用Ｕ溝６の
側壁面及びＳＯＩ基体３の表面上に、それらの面に沿い
且つ直に接するノンドープポリSi層９をＣＶＤ法により
堆積し、次いで同図(c)に示すように、上記Ｕ溝６内及
びＳＯＩ用酸化膜除去部８内を埋め且つＳＯＩ基体３表
面上のノンドープポリSi層９上に延在する導電性不純物
を含んだスピンオングラス（ＳＯＧ）層10を塗布形成し
た後、熱処理を施してＳＯＧ層10から前記不純物を固相
拡散させて支持基板１面からＳＯＩ基体３上に導出され
ているノンドープポリSi層９に導電性を付与し（９′は
導電性が付与されたポリSi層）、次いで同図(d) に示す
ように、エッチバック手段によりＳＯＩ基体３上のＳＯ
Ｇ層10を選択的に除去し、基板コンタクト用Ｕ溝６の上
面を溝内に埋め込まれて残留するＳＯＧ層10によって平
坦化する。
本発明の方法においては、同図(a) に示すように、導電
性を有する支持基板１上に絶縁膜即ちＳＯＩ用酸化膜２
を介して積層されている半導体層即ちＳＯＩ基体３を貫
通してその下部のＳＯＩ用酸化膜２を表出する基板コン
タクト用Ｕ溝６を形成し、更にその下部のＳＯＩ用酸化
膜２を上記基板コンタクト用Ｕ溝６を介してのウェット
エッチング処理により選択的に除いた後（８はＳＯＩ用
酸化膜除去部）、同図(b) に示すように、ＳＯＩ用酸化
膜２の除去部８の内面を含む基板コンタクト用Ｕ溝６の
側壁面及びＳＯＩ基体３の表面上に、それらの面に沿い
且つ直に接するノンドープポリSi層９をＣＶＤ法により
堆積し、次いで同図(c)に示すように、上記Ｕ溝６内及
びＳＯＩ用酸化膜除去部８内を埋め且つＳＯＩ基体３表
面上のノンドープポリSi層９上に延在する導電性不純物
を含んだスピンオングラス（ＳＯＧ）層10を塗布形成し
た後、熱処理を施してＳＯＧ層10から前記不純物を固相
拡散させて支持基板１面からＳＯＩ基体３上に導出され
ているノンドープポリSi層９に導電性を付与し（９′は
導電性が付与されたポリSi層）、次いで同図(d) に示す
ように、エッチバック手段によりＳＯＩ基体３上のＳＯ
Ｇ層10を選択的に除去し、基板コンタクト用Ｕ溝６の上
面を溝内に埋め込まれて残留するＳＯＧ層10によって平
坦化する。
【００１０】この方法によれば、ＳＯＧに含有せしめる
不純物の濃度は極めて高くすることができ、且つ不純物
のポリSi層９の底面までの拡散距離が極めて短くなるの
で、導電性が付与されたポリSi層９′の比抵抗は十分に
低くなり、従って基板コンタクト用Ｕ溝６を介し前記導
電性が付与されたポリSi層９′によって支持基板１上か
らＳＯＩ基体３上に導出される電源電極（図示せず）の
支持基板１に対するコンタクト抵抗は十分に低く形成さ
れる。
不純物の濃度は極めて高くすることができ、且つ不純物
のポリSi層９の底面までの拡散距離が極めて短くなるの
で、導電性が付与されたポリSi層９′の比抵抗は十分に
低くなり、従って基板コンタクト用Ｕ溝６を介し前記導
電性が付与されたポリSi層９′によって支持基板１上か
らＳＯＩ基体３上に導出される電源電極（図示せず）の
支持基板１に対するコンタクト抵抗は十分に低く形成さ
れる。
【００１１】
【実施例】以下本発明の方法を、図２、図３及び図４の
工程断面図を参照し、一実施例により具体的に説明す
る。
工程断面図を参照し、一実施例により具体的に説明す
る。
【００１２】図２(a) 参照 本発明の方法によりＳＯＩ構造のバイポーラＩＣを形成
するに際しては、例えば30〜50ｍΩ程度の低比抵抗を有
するｎ+ 型Si支持基板11上に厚さ 0.5〜１μｍ程度のＳ
ＯＩ用酸化膜12を介して３μｍ程度の厚さを有し比抵抗
30〜50ｍΩ程度のコレクタ埋込み層となるｎ+ 型Si層13
A が貼着されてなり、且つ前記ｎ+ 型Si層3A上に２〜３
Ω程度の比抵抗を有しコレクタ層となる厚さ１〜２μｍ
程度のｎ型エピタキシャルSi層13Bが形成されてなるＳ
ＯＩ基板を用いる。なおｎ+ 型Si層13A とｎ型エピタキ
シャルSi層13B を合わせてＳＯＩ基体13と称する。
するに際しては、例えば30〜50ｍΩ程度の低比抵抗を有
するｎ+ 型Si支持基板11上に厚さ 0.5〜１μｍ程度のＳ
ＯＩ用酸化膜12を介して３μｍ程度の厚さを有し比抵抗
30〜50ｍΩ程度のコレクタ埋込み層となるｎ+ 型Si層13
A が貼着されてなり、且つ前記ｎ+ 型Si層3A上に２〜３
Ω程度の比抵抗を有しコレクタ層となる厚さ１〜２μｍ
程度のｎ型エピタキシャルSi層13Bが形成されてなるＳ
ＯＩ基板を用いる。なおｎ+ 型Si層13A とｎ型エピタキ
シャルSi層13B を合わせてＳＯＩ基体13と称する。
【００１３】そして窒化シリコン(Si3N4) 膜32A 、32B
、32C を耐酸化マスクにし、通常の選択酸化法(LOCOS
法）により上記ｎ型エピタキシャルSi層13B 上に基板コ
ンタクト形成領域33、コレクタコンタクト形成領域34、
ベース形成領域35を画定するフィールド酸化膜14を形成
する。なお、Si3N4 膜の下部には通常下敷きの薄い酸化
膜が設けられるが、この実施例においてはその説明を省
略する。
、32C を耐酸化マスクにし、通常の選択酸化法(LOCOS
法）により上記ｎ型エピタキシャルSi層13B 上に基板コ
ンタクト形成領域33、コレクタコンタクト形成領域34、
ベース形成領域35を画定するフィールド酸化膜14を形成
する。なお、Si3N4 膜の下部には通常下敷きの薄い酸化
膜が設けられるが、この実施例においてはその説明を省
略する。
【００１４】図２(b) 参照 次いで、この基板上に通常のフォトリソグラフィ技術に
より素子分離用Ｕ溝形成用の開孔36A 及び基板コンタク
ト用Ｕ溝形成用の開孔36B を有する第１のレジスト膜37
を形成し、このレジスト膜37をマスクにしてリアクティ
ブイオンエッチング(RIE) 処理を行い、フィールド酸化
膜14或いはSi3N4 膜32A を貫通しＳＯＩ基体13に、ＳＯ
Ｉ用酸化膜12面に達する幅１〜1.5 μｍ程度の素子分離
用Ｕ溝15及び基板コンタクト用Ｕ溝16を形成する。な
お、上記RIE 処理におけるエッチングガスは、酸化膜及
びSi3N4 膜には(CF4＋CHF3) ガス等、Siに対しては(CF4
＋O2) ガス等が用いられる。
より素子分離用Ｕ溝形成用の開孔36A 及び基板コンタク
ト用Ｕ溝形成用の開孔36B を有する第１のレジスト膜37
を形成し、このレジスト膜37をマスクにしてリアクティ
ブイオンエッチング(RIE) 処理を行い、フィールド酸化
膜14或いはSi3N4 膜32A を貫通しＳＯＩ基体13に、ＳＯ
Ｉ用酸化膜12面に達する幅１〜1.5 μｍ程度の素子分離
用Ｕ溝15及び基板コンタクト用Ｕ溝16を形成する。な
お、上記RIE 処理におけるエッチングガスは、酸化膜及
びSi3N4 膜には(CF4＋CHF3) ガス等、Siに対しては(CF4
＋O2) ガス等が用いられる。
【００１５】図２(c) 参照 次いで、熱酸化により素子分離用Ｕ溝15の内面に厚さ20
00〜3000Å程度の素子分離用酸化膜17を形成する。この
際、基板コンタクト用Ｕ溝16の内面にも同様に上記酸化
膜17が形成される。
00〜3000Å程度の素子分離用酸化膜17を形成する。この
際、基板コンタクト用Ｕ溝16の内面にも同様に上記酸化
膜17が形成される。
【００１６】図２(d) 参照 次いで、基板コンタクト形成領域33の上部に開孔を有す
る基板コンタクト形成用開孔38を有する第２のレジスト
膜39を形成し、このレジスト膜39をマスクにし前記開孔
38を介して弗酸系の液によるウェットエッチングを行
い、基板コンタクト形成領域33の上面及び基板コンタク
ト用Ｕ溝16の内面の前記素子分離用酸化膜17を除去し、
且つ上記基板コンタクト用Ｕ溝16を介しその下部のＳＯ
Ｉ用酸化膜12を選択的に除去しＳＯＩ用酸化膜除去部18
を形成する。
る基板コンタクト形成用開孔38を有する第２のレジスト
膜39を形成し、このレジスト膜39をマスクにし前記開孔
38を介して弗酸系の液によるウェットエッチングを行
い、基板コンタクト形成領域33の上面及び基板コンタク
ト用Ｕ溝16の内面の前記素子分離用酸化膜17を除去し、
且つ上記基板コンタクト用Ｕ溝16を介しその下部のＳＯ
Ｉ用酸化膜12を選択的に除去しＳＯＩ用酸化膜除去部18
を形成する。
【００１７】図３(a) 参照 次いで通常のＣＶＤ法により上記素子分離用酸化膜17を
有する素子分離用Ｕ溝15、基板コンタクト用Ｕ溝16の内
面及び、ＳＯＩ用酸化膜除去部18の内部を含む上記基板
上に厚さ3000〜5000Å程度のノンドープのポリSi層を形
成した後、この基板上にスピンコート法により燐混入Ｓ
ＯＧ層40を5000Å程度の厚さに塗布し、次いで基板を 7
00〜900 ℃程度に加熱して上記ＳＯＧ層40から燐を固相
拡散させて前記ノンドープポリSi層を高電導度を有する
ｎ+ 型ポリSi層19とする。
有する素子分離用Ｕ溝15、基板コンタクト用Ｕ溝16の内
面及び、ＳＯＩ用酸化膜除去部18の内部を含む上記基板
上に厚さ3000〜5000Å程度のノンドープのポリSi層を形
成した後、この基板上にスピンコート法により燐混入Ｓ
ＯＧ層40を5000Å程度の厚さに塗布し、次いで基板を 7
00〜900 ℃程度に加熱して上記ＳＯＧ層40から燐を固相
拡散させて前記ノンドープポリSi層を高電導度を有する
ｎ+ 型ポリSi層19とする。
【００１８】なお、燐混入ＳＯＧは通常のSi(OR)組成
（R=CH3,C2H5等のアルキル基）を有するＳＯＧ溶液に五
酸化燐(P2O5)を加えて形成する。図３(b) 参照 次いで、(CF4＋CHF3) ガス等による等方性のドライエッ
チング手段により上記ＳＯＧ層40をｎ+ 型ポリSi層19の
上面が表出するようにエッチバックして素子分離用Ｕ溝
15及び基板コンタクト用Ｕ溝16内部をＳＯＧ層40で埋
め、且つその上面をＳＯＩ基体13の上面とほぼ等しい高
さにした後、基板上面に表出したｎ+ 型ポリSi層19をポ
リッシング技術により研摩して除去し、Si3N4 膜32A 、
32B 、32Cおよずフィールド酸化膜14を表出せしめる。
ここでＳＯＧ層40が埋込まれ上面が平坦化された基板コ
ンタクト用Ｕ溝16及び素子分離用Ｕ溝15が形成される。
図３(c) 参照 次いで、燐酸煮沸によりSi3N4 膜32A 、32B 、32C を除
去する。（下敷き酸化膜が有る場合はそれを弗酸系の液
によりウォッシュアウトする。）図３(d) 参照 次いで、上記基板の上面にＣＶＤ法により厚さ2000〜30
00Å程度のノンドープポリSiを堆積し、ベース引出し電
極となる領域にｐ型不純物（例えば硼素）を、基板コン
タクト電極となる領域にｎ型不純物（例えば燐）を、そ
れぞれ高濃度にイオン注入し、パターニングしてｐ+ 型
ベース引出し電極21及び、ｎ+ 型Si支持基板11に基板コ
ンタクト用Ｕ溝16内のｎ+ 型ポリSi層19を介して接続す
るｎ+ 型基板コンタクト電極20を形成する。
（R=CH3,C2H5等のアルキル基）を有するＳＯＧ溶液に五
酸化燐(P2O5)を加えて形成する。図３(b) 参照 次いで、(CF4＋CHF3) ガス等による等方性のドライエッ
チング手段により上記ＳＯＧ層40をｎ+ 型ポリSi層19の
上面が表出するようにエッチバックして素子分離用Ｕ溝
15及び基板コンタクト用Ｕ溝16内部をＳＯＧ層40で埋
め、且つその上面をＳＯＩ基体13の上面とほぼ等しい高
さにした後、基板上面に表出したｎ+ 型ポリSi層19をポ
リッシング技術により研摩して除去し、Si3N4 膜32A 、
32B 、32Cおよずフィールド酸化膜14を表出せしめる。
ここでＳＯＧ層40が埋込まれ上面が平坦化された基板コ
ンタクト用Ｕ溝16及び素子分離用Ｕ溝15が形成される。
図３(c) 参照 次いで、燐酸煮沸によりSi3N4 膜32A 、32B 、32C を除
去する。（下敷き酸化膜が有る場合はそれを弗酸系の液
によりウォッシュアウトする。）図３(d) 参照 次いで、上記基板の上面にＣＶＤ法により厚さ2000〜30
00Å程度のノンドープポリSiを堆積し、ベース引出し電
極となる領域にｐ型不純物（例えば硼素）を、基板コン
タクト電極となる領域にｎ型不純物（例えば燐）を、そ
れぞれ高濃度にイオン注入し、パターニングしてｐ+ 型
ベース引出し電極21及び、ｎ+ 型Si支持基板11に基板コ
ンタクト用Ｕ溝16内のｎ+ 型ポリSi層19を介して接続す
るｎ+ 型基板コンタクト電極20を形成する。
【００１９】図４(a) 参照 以後、周知のセルフアライン方式のバイポーラトランジ
スタの製造方法に従い、上記基板上に層間絶縁膜22を形
成し、この層間絶縁膜22に内部ベース形成用窓（図示せ
ず）及びコレクタコンタクト形成用窓（図示せず）を形
成し、コレクタコンタクト形成用窓から燐を高濃度にイ
オン注入し、この燐を深く拡散させてｎ + 型コレクタコ
ンタクト領域25を形成し、次いで前記内部ベース形成用
窓から内部ベース形成用の硼素を低濃度にイオン注入し
た後、前記内部ベース形成用窓及びコレクタコンタクト
形成用窓の側壁にSiO2膜サイドウォールを被着させてエ
ミッタコンタクト窓23E 及びコレクタコンタクト窓23C
を形成し、次いでエミッタコンタクト窓23E とコレクタ
コンタクト窓23C 上に砒素の高濃度に導入されたｎ + 型
ポリSi層24を形成し、熱処理を行い、前記イオン注入さ
れた硼素を活性化してｐ型内部ベース領域27を、ｐ+ 型
ベース引出し電極21からの硼素の固相拡散によりｐ+ 型
外部ベース領域26を、前記ｎ+ 型ポリSi層24からの砒素
の固相拡散によりｎ+ 型エミッタ領域28及びｎ++型コレ
クタコンタクト領域29をそれぞれ形成する。
スタの製造方法に従い、上記基板上に層間絶縁膜22を形
成し、この層間絶縁膜22に内部ベース形成用窓（図示せ
ず）及びコレクタコンタクト形成用窓（図示せず）を形
成し、コレクタコンタクト形成用窓から燐を高濃度にイ
オン注入し、この燐を深く拡散させてｎ + 型コレクタコ
ンタクト領域25を形成し、次いで前記内部ベース形成用
窓から内部ベース形成用の硼素を低濃度にイオン注入し
た後、前記内部ベース形成用窓及びコレクタコンタクト
形成用窓の側壁にSiO2膜サイドウォールを被着させてエ
ミッタコンタクト窓23E 及びコレクタコンタクト窓23C
を形成し、次いでエミッタコンタクト窓23E とコレクタ
コンタクト窓23C 上に砒素の高濃度に導入されたｎ + 型
ポリSi層24を形成し、熱処理を行い、前記イオン注入さ
れた硼素を活性化してｐ型内部ベース領域27を、ｐ+ 型
ベース引出し電極21からの硼素の固相拡散によりｐ+ 型
外部ベース領域26を、前記ｎ+ 型ポリSi層24からの砒素
の固相拡散によりｎ+ 型エミッタ領域28及びｎ++型コレ
クタコンタクト領域29をそれぞれ形成する。
【００２０】図４(b) 参照 次いで、前記層間絶縁膜22にベース引出し電極21を表出
するベースコンタクト窓23B 及び基板コンタクト電極20
を表出する基板コンタクト窓23S を形成し、次いでこの
基板上に、スパッタ法により、チタン(Ti)＋窒化チタン
(TiN) 等からなる周知のバリアメタル層30を形成し、次
いでアルミニウム若しくはその合金等からなる配線材料
層を形成し、周知のパターニングを行って、バリアメタ
ル層30を下部に有するベース配線31B 、エミッタ配線31
E 、コレクタ配線31C、基板コンタクト配線31S を形成
し、本発明の方法によるＳＯＩ構造バイポーラＩＣが完
成する。
するベースコンタクト窓23B 及び基板コンタクト電極20
を表出する基板コンタクト窓23S を形成し、次いでこの
基板上に、スパッタ法により、チタン(Ti)＋窒化チタン
(TiN) 等からなる周知のバリアメタル層30を形成し、次
いでアルミニウム若しくはその合金等からなる配線材料
層を形成し、周知のパターニングを行って、バリアメタ
ル層30を下部に有するベース配線31B 、エミッタ配線31
E 、コレクタ配線31C、基板コンタクト配線31S を形成
し、本発明の方法によるＳＯＩ構造バイポーラＩＣが完
成する。
【００２１】上記実施例に示したように本発明の方法に
より形成されるＳＯＩ構造のバイポーラＩＣにおいて
は、ＳＯＩ基体(13)及びその下部のＳＯＩ用酸化膜(12)
を貫通し、導電性を有するＳＯＩ用支持基板(11)を表出
するＵ溝(16)を介して支持基板(11)上からＳＯＩ基体(1
3)の上面に導出される不純物が高濃度に且つ均一にドー
プされて極く低抵抗に形成されたポリSi層(19)によっ
て、ＳＯＩ用支持基板(11)に印加される電源電圧がＳＯ
Ｉ基体(13)の上面に導出される。従ってＳＯＩ基体(13)
上に形成されるトランジスタ等の素子にたいする電源配
線が大幅に短縮され且つ低抵抗化されるので、上記トラ
ンジスタや素子に印加される電源電圧のドロップを生ぜ
ず、ＩＣの性能が向上する。また前記Ｕ溝(16)は上記基
板電圧導出用のポリSi(19)に導電性を付与するための固
相拡散源に用いたＳＯＧ(40)により平坦に埋められるの
で、上記基板電極形成によってＳＯＩ基体(13)上面の平
坦性が損なわれることもなく、配線層のステップカバレ
ージ性に起因する信頼性低下も防止される。
より形成されるＳＯＩ構造のバイポーラＩＣにおいて
は、ＳＯＩ基体(13)及びその下部のＳＯＩ用酸化膜(12)
を貫通し、導電性を有するＳＯＩ用支持基板(11)を表出
するＵ溝(16)を介して支持基板(11)上からＳＯＩ基体(1
3)の上面に導出される不純物が高濃度に且つ均一にドー
プされて極く低抵抗に形成されたポリSi層(19)によっ
て、ＳＯＩ用支持基板(11)に印加される電源電圧がＳＯ
Ｉ基体(13)の上面に導出される。従ってＳＯＩ基体(13)
上に形成されるトランジスタ等の素子にたいする電源配
線が大幅に短縮され且つ低抵抗化されるので、上記トラ
ンジスタや素子に印加される電源電圧のドロップを生ぜ
ず、ＩＣの性能が向上する。また前記Ｕ溝(16)は上記基
板電圧導出用のポリSi(19)に導電性を付与するための固
相拡散源に用いたＳＯＧ(40)により平坦に埋められるの
で、上記基板電極形成によってＳＯＩ基体(13)上面の平
坦性が損なわれることもなく、配線層のステップカバレ
ージ性に起因する信頼性低下も防止される。
【００２２】
【発明の効果】以上説明のように本発明の方法によれ
ば、ＳＯＩ構造の半導体装置において、ＳＯＩ基体の支
持基板からＳＯＩ基体の上面に低抵抗で電極を導出する
ことができるので、バイポーラトランジスタ等の高駆動
電流を有するデバイスをＳＯＩ基体上に形成する際、こ
れらデバイスに供給される電源電圧の電圧降下を小さく
抑えることができて、高駆動電流を有する例えばバイポ
ーラＩＣやＢｉ−ＭＯＳＩＣの性能向上が図れると共
に、前記のように信頼性の低下も防止される。
ば、ＳＯＩ構造の半導体装置において、ＳＯＩ基体の支
持基板からＳＯＩ基体の上面に低抵抗で電極を導出する
ことができるので、バイポーラトランジスタ等の高駆動
電流を有するデバイスをＳＯＩ基体上に形成する際、こ
れらデバイスに供給される電源電圧の電圧降下を小さく
抑えることができて、高駆動電流を有する例えばバイポ
ーラＩＣやＢｉ−ＭＯＳＩＣの性能向上が図れると共
に、前記のように信頼性の低下も防止される。
【図１】 本発明の原理説明用工程断面図
【図２】 本発明の方法の一実施例の工程断面図（その
１）
１）
【図３】 本発明の方法の一実施例の工程断面図（その
２）
２）
【図４】 本発明の方法の一実施例の工程断面図（その
３）
３）
【図５】 従来のＳＯＩ構造バイポーラＩＣの模式断面
図
図
１ 支持基板 ２ ＳＯＩ用酸化膜 ３ ＳＯＩ基体 ４ フィールド酸化膜 ６ 基板コンタクト用Ｕ溝 ８ ＳＯＩ用酸化膜除去部 ９ ノンドープポリSi層 ９′導電性が付与されたポリSi層 10 導電性不純物を含んだスピンオングラス層
Claims (1)
- 【請求項１】 導電性支持基板上に絶縁膜を介し積層さ
れている半導体層上に、該支持基板に導通する導電体層
を導出するに際して、 該半導体層及びその下部の該絶縁膜を貫通し底部に該支
持基板面が表出されたＵ字形溝を形成する工程、 該Ｕ字形溝の内面及び該半導体層の上面に沿い且つ接し
て延在するシリコン層を気相成長手段により形成する工
程、 シリコンに導電性を与える不純物を含んだスピンオング
ラス層を該Ｕ字形溝内を埋め且つ該シリコン層上を覆う
ように塗布形成する工程、 熱処理により該スピンオングラス層に含まれる該不純物
を該シリコン層内に固相拡散せしめ該シリコン層に導電
性を付与する工程、 該Ｕ字形溝の内部以外の該スピンオングラス層を選択的
に除去し、内面に該シリコン層が被覆された該Ｕ字形溝
の上面を平坦化する工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27146791A JPH05109884A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27146791A JPH05109884A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109884A true JPH05109884A (ja) | 1993-04-30 |
Family
ID=17500447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27146791A Withdrawn JPH05109884A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109884A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130842A (ja) * | 1993-10-30 | 1995-05-19 | Nec Corp | 半導体装置 |
| US7968970B2 (en) | 2008-05-14 | 2011-06-28 | Renesas Electronics Corporation | Semiconductor device, method for manufacturing semiconductor device, and power amplifier element |
-
1991
- 1991-10-18 JP JP27146791A patent/JPH05109884A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130842A (ja) * | 1993-10-30 | 1995-05-19 | Nec Corp | 半導体装置 |
| US7968970B2 (en) | 2008-05-14 | 2011-06-28 | Renesas Electronics Corporation | Semiconductor device, method for manufacturing semiconductor device, and power amplifier element |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |