JP2554831B2 - 基板分離トレンチを形成するための半導体処理方法 - Google Patents
基板分離トレンチを形成するための半導体処理方法Info
- Publication number
- JP2554831B2 JP2554831B2 JP5090106A JP9010693A JP2554831B2 JP 2554831 B2 JP2554831 B2 JP 2554831B2 JP 5090106 A JP5090106 A JP 5090106A JP 9010693 A JP9010693 A JP 9010693A JP 2554831 B2 JP2554831 B2 JP 2554831B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- trench
- etching
- isolation trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 title claims description 109
- 238000002955 isolation Methods 0.000 title claims description 63
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000003672 processing method Methods 0.000 title claims description 16
- 239000000463 material Substances 0.000 claims description 122
- 238000000034 method Methods 0.000 claims description 58
- 238000005530 etching Methods 0.000 claims description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 229920005591 polysilicon Polymers 0.000 claims description 36
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 96
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 239000007943 implant Substances 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 241000293849 Cordylanthus Species 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/05—Etch and refill
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/959—Mechanical polishing of wafer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体処理におけるト
レンチ分離方法に関する。
レンチ分離方法に関する。
【０００２】
【従来の技術】集積回路は、基板の領域をパターニング
し且つ基板上の層をパターニングすることによって、シ
リコンウエーハ等の基板に化学的及び物理的に集積され
る。上記領域及び層を伝導性とし、導体及び抵抗を製造
することができる。また、上記領域及び層に異なったタ
イプの伝導性をもたせることができ、これはトランジス
タ及びダイオードの製造に必須の要件である。基板の中
に種々の回路素子すなわちデバイスを形成する時には、
そのようなデバイスを互いに分離すなわち絶縁すること
が必要となる。
し且つ基板上の層をパターニングすることによって、シ
リコンウエーハ等の基板に化学的及び物理的に集積され
る。上記領域及び層を伝導性とし、導体及び抵抗を製造
することができる。また、上記領域及び層に異なったタ
イプの伝導性をもたせることができ、これはトランジス
タ及びダイオードの製造に必須の要件である。基板の中
に種々の回路素子すなわちデバイスを形成する時には、
そのようなデバイスを互いに分離すなわち絶縁すること
が必要となる。
【０００３】集積回路を製造する際に、バルク基板の中
に形成されたデバイスを電気的に絶縁するための種々の
技術が開発されてきた。開発されたある周知の技術は、
シリコンの部分的な酸化（ＬＯｃａｌ Ｏｘｉｄａｔｉ
ｏｎ ｏｆ Ｓｉｌｉｃｏｎ）を略してＬＯＣＯＳ分離
と呼ばれており、この技術においては、基板のノンアク
ティブ（又はフィールド）領域に半凹所型の酸化物を形
成する。ＬＯＣＯＳ法の原理は、所望のフィールド領域
に酸化物を選択的に成長させることである。このような
酸化物の成長は、アクティブ領域を窒化ケイ素の薄い層
で覆うことによって行われ、上記窒化ケイ素の薄い層は
その下で酸化が起こるのを防止する。窒化物の層はパタ
ーニング及びエッチングされ、その中にフィールド酸化
物が必要とされるシリコン領域を上方に露出させて成長
させる。その後、ウエーハを酸化条件に露呈する。マス
キング窒化物のない部分には酸化体が成長する。しかし
ながら、窒化物のマスキングの周縁部においては、幾分
かの酸化物が側方に拡散する。
に形成されたデバイスを電気的に絶縁するための種々の
技術が開発されてきた。開発されたある周知の技術は、
シリコンの部分的な酸化（ＬＯｃａｌ Ｏｘｉｄａｔｉ
ｏｎ ｏｆ Ｓｉｌｉｃｏｎ）を略してＬＯＣＯＳ分離
と呼ばれており、この技術においては、基板のノンアク
ティブ（又はフィールド）領域に半凹所型の酸化物を形
成する。ＬＯＣＯＳ法の原理は、所望のフィールド領域
に酸化物を選択的に成長させることである。このような
酸化物の成長は、アクティブ領域を窒化ケイ素の薄い層
で覆うことによって行われ、上記窒化ケイ素の薄い層は
その下で酸化が起こるのを防止する。窒化物の層はパタ
ーニング及びエッチングされ、その中にフィールド酸化
物が必要とされるシリコン領域を上方に露出させて成長
させる。その後、ウエーハを酸化条件に露呈する。マス
キング窒化物のない部分には酸化体が成長する。しかし
ながら、窒化物のマスキングの周縁部においては、幾分
かの酸化物が側方に拡散する。
【０００４】これにより、窒化物の周縁部の下で酸化物
が成長し、該周縁部を持ち上げる。窒化物の周縁部の酸
化物の形状は、緩やかに傾斜する酸化物のクサビを形成
し、このクサビは下層のパッドの酸化物層に合流する。
上記クサビは鳥の嘴（ｂｉｒｄ’ｓ ｂｅａｋ）と呼ば
れている。鳥の嘴はフィールド酸化物の側方に伸長し、
デバイスのアクティブ領域に入る。そのような分離技術
の欠点の１つは、上記鳥の嘴が、窒化物にマスク開口を
形成するために用いられる写真機能の最小寸法よりも大
きな横方向の寸法を有するフィールド酸化物を生ずるこ
とである。
が成長し、該周縁部を持ち上げる。窒化物の周縁部の酸
化物の形状は、緩やかに傾斜する酸化物のクサビを形成
し、このクサビは下層のパッドの酸化物層に合流する。
上記クサビは鳥の嘴（ｂｉｒｄ’ｓ ｂｅａｋ）と呼ば
れている。鳥の嘴はフィールド酸化物の側方に伸長し、
デバイスのアクティブ領域に入る。そのような分離技術
の欠点の１つは、上記鳥の嘴が、窒化物にマスク開口を
形成するために用いられる写真機能の最小寸法よりも大
きな横方向の寸法を有するフィールド酸化物を生ずるこ
とである。
【０００５】従って、デバイスの幾何学的な形状がサブ
ミクロンの寸法に近づくに連れ、通常のＬＯＣＯＳ分離
技術の有効性はその限界に近づき、ＣＭＯＳ及びバイポ
ーラ技術用の代替的な分離プロセスが必要とされてい
る。そのような技術の１つとしてトレンチ分離がある。
この技術においては、充填されて分離されたトレンチ
は、基板の中で垂直方向に配列され、該トレンチの両側
にある電気デバイスを分離すなわち絶縁する。本発明
は、上述の如き基板分離トレンチを形成するための処理
方法に関するものである。
ミクロンの寸法に近づくに連れ、通常のＬＯＣＯＳ分離
技術の有効性はその限界に近づき、ＣＭＯＳ及びバイポ
ーラ技術用の代替的な分離プロセスが必要とされてい
る。そのような技術の１つとしてトレンチ分離がある。
この技術においては、充填されて分離されたトレンチ
は、基板の中で垂直方向に配列され、該トレンチの両側
にある電気デバイスを分離すなわち絶縁する。本発明
は、上述の如き基板分離トレンチを形成するための処理
方法に関するものである。
【０００６】従来技術のある分離トレンチ技術並びにそ
の技術に伴う問題点を図１乃至図５を参照して説明す
る。図１は、バルク基板１２と、パッド酸化物の薄い層
１４と、ホトレジストの層１６とから構成される半導体
基板１０を示している。ホトレジスト層１６はパターニ
ングされて接触開口２０を形成しており、該開口にはこ
れを貫通するトレンチが形成されることになる。
の技術に伴う問題点を図１乃至図５を参照して説明す
る。図１は、バルク基板１２と、パッド酸化物の薄い層
１４と、ホトレジストの層１６とから構成される半導体
基板１０を示している。ホトレジスト層１６はパターニ
ングされて接触開口２０を形成しており、該開口にはこ
れを貫通するトレンチが形成されることになる。
【０００７】図２を参照すると、パッド酸化物層１４及
びバルク基板１２が図示のようにエッチングされ、空所
すなわちトレンチ２２を形成している。
びバルク基板１２が図示のようにエッチングされ、空所
すなわちトレンチ２２を形成している。
【０００８】図３を参照すると、ＳｉＯ2の層２４がト
レンチ２２の中で成長している。
レンチ２２の中で成長している。
【０００９】図示のように、追加の分離インプラント２
６をトレンチ２２の基部に設けることもできる。例え
ば、バルク基板１２が、ｎチャンネルのデバイスが設け
られることになる（ｐ−）シリコンから構成される場合
には、インプラント２６を（ｐ＋）インプラントとし、
トレンチ２２の両側に形成されるべき回路要素の間に電
気的な分離効果すなわち絶縁効果を更にもたらすことが
できる。そのインプラントは一般に、図１に示すマスク
層を除去する前に設けられる。
６をトレンチ２２の基部に設けることもできる。例え
ば、バルク基板１２が、ｎチャンネルのデバイスが設け
られることになる（ｐ−）シリコンから構成される場合
には、インプラント２６を（ｐ＋）インプラントとし、
トレンチ２２の両側に形成されるべき回路要素の間に電
気的な分離効果すなわち絶縁効果を更にもたらすことが
できる。そのインプラントは一般に、図１に示すマスク
層を除去する前に設けられる。
【００１０】図４を参照すると、トレンチ充填材料から
成る層２８がウエーハの頂部に設けられてトレンチ２２
を充填している。層２８の材料は、トレンチ２２の容積
を充填する嵩を有するポリシリコン又は酸化物、あるい
は他の材料とすることができる。層２８の材料は必ずし
も絶縁材料とする必要はない。その理由は、酸化物の層
２６が、トレンチ２２の側方の領域に電気的な絶縁効果
をもたらすからである。そのような層は一般に等角状に
堆積され、図示のような凹所すなわちＶ字型の部分３０
を形成する。
成る層２８がウエーハの頂部に設けられてトレンチ２２
を充填している。層２８の材料は、トレンチ２２の容積
を充填する嵩を有するポリシリコン又は酸化物、あるい
は他の材料とすることができる。層２８の材料は必ずし
も絶縁材料とする必要はない。その理由は、酸化物の層
２６が、トレンチ２２の側方の領域に電気的な絶縁効果
をもたらすからである。そのような層は一般に等角状に
堆積され、図示のような凹所すなわちＶ字型の部分３０
を形成する。
【００１１】図５を参照すると、層２８は適宜なエッチ
ングに露呈され、概ね充填されたトレンチ２２を残す点
まで除去される。しかしながら、層２８の等角状に堆積
する性質により、一般にはエッチングの後にも図示のよ
うにＶ字型の部分３０ａが残ってしまい、これは望まし
くない。
ングに露呈され、概ね充填されたトレンチ２２を残す点
まで除去される。しかしながら、層２８の等角状に堆積
する性質により、一般にはエッチングの後にも図示のよ
うにＶ字型の部分３０ａが残ってしまい、これは望まし
くない。
【００１２】
【発明が解決しようとする課題】基板分離トレンチを形
成する上述の技術及び他の技術を改善することが望まし
い。
成する上述の技術及び他の技術を改善することが望まし
い。
【００１３】
【課題を解決するための手段】本発明のある特徴によれ
ば、基板分離トレンチを形成するための半導体処理方法
は、選択された厚みを有し、選択された材料から成る層
を基板の上に設ける工程と、選択された厚みを有し、選
択されたエッチストップ材料から成る犠牲層を上記選択
された材料から成る層の上に設ける工程と、上記犠牲層
及び上記選択された材料から成る層を通して上記基板の
中へパターニング並びにエッチングを行い、分離トレン
チを形成する工程と、選択された厚みを有するトレンチ
充填材料を上記基板の上方並びに上記分離トレンチの中
に堆積させ、上記分離トレンチを充填する工程と、平坦
化エッチングを行うための効果的なエッチストップとし
て上記犠牲層を用い、上記トレンチ充填材料を平坦化エ
ッチングする工程と、上記基板から上記犠牲層をエッチ
ングし、これにより、基板の上面に対して相対的に上方
へ突出するトレンチ充填材料のピラーを残す工程と、上
記突出するピラーを上記基板の上面に対して選択的にエ
ッチングする工程とを備える。
ば、基板分離トレンチを形成するための半導体処理方法
は、選択された厚みを有し、選択された材料から成る層
を基板の上に設ける工程と、選択された厚みを有し、選
択されたエッチストップ材料から成る犠牲層を上記選択
された材料から成る層の上に設ける工程と、上記犠牲層
及び上記選択された材料から成る層を通して上記基板の
中へパターニング並びにエッチングを行い、分離トレン
チを形成する工程と、選択された厚みを有するトレンチ
充填材料を上記基板の上方並びに上記分離トレンチの中
に堆積させ、上記分離トレンチを充填する工程と、平坦
化エッチングを行うための効果的なエッチストップとし
て上記犠牲層を用い、上記トレンチ充填材料を平坦化エ
ッチングする工程と、上記基板から上記犠牲層をエッチ
ングし、これにより、基板の上面に対して相対的に上方
へ突出するトレンチ充填材料のピラーを残す工程と、上
記突出するピラーを上記基板の上面に対して選択的にエ
ッチングする工程とを備える。
【００１４】更に詳細に言えば、本発明の別の特徴によ
れば、基板分離トレンチを形成するための方法は、第１
の選択された厚みを有し、第１の材料から成る層を基板
の上に設ける工程と、第２の選択された厚みを有し、ポ
リシリコンから成る層を上記基板の上方に設ける工程
と、第３の選択された厚みを有し、ポリシリコンに対し
て選択的にエッチング可能な選択されたエッチストップ
材料から成る犠牲層を上記ポリシリコンから成る層の上
に設ける工程と、上記犠牲層、上記ポリシリコンから成
る層、及び上記第１の材料から成る層を通して上記基板
の中へパターニング並びにエッチングを行い、分離トレ
ンチを形成する工程と、上記エッチストップ材料に対し
て選択的にエッチング可能な酸化物から成る層を上記基
板の上方に第４の選択された厚みまで堆積させると共
に、上記分離トレンチの中に堆積させて該分離トレンチ
を充填する工程と、平坦化エッチングを行うための効果
的なエッチストップとして上記犠牲層を用い、上記トレ
ンチ充填材料を平坦化エッチングする工程と、上記トレ
ンチ充填酸化物及び上記ポリシリコンから成る層に対し
て選択的に上記犠牲層を上記基板からエッチングし、こ
れにより、ポリシリコンから成る層に対して相対的に上
方へ突出する酸化物のピラーを残す工程と、上記突出す
るピラーを上記ポリシリコンから成る層に対して選択的
にエッチングする工程と、上記第１の材料及び上記トレ
ンチ充填酸化物に対して選択的に上記ポリシリコンから
成る層を上記基板からエッチングする工程とを備える。
れば、基板分離トレンチを形成するための方法は、第１
の選択された厚みを有し、第１の材料から成る層を基板
の上に設ける工程と、第２の選択された厚みを有し、ポ
リシリコンから成る層を上記基板の上方に設ける工程
と、第３の選択された厚みを有し、ポリシリコンに対し
て選択的にエッチング可能な選択されたエッチストップ
材料から成る犠牲層を上記ポリシリコンから成る層の上
に設ける工程と、上記犠牲層、上記ポリシリコンから成
る層、及び上記第１の材料から成る層を通して上記基板
の中へパターニング並びにエッチングを行い、分離トレ
ンチを形成する工程と、上記エッチストップ材料に対し
て選択的にエッチング可能な酸化物から成る層を上記基
板の上方に第４の選択された厚みまで堆積させると共
に、上記分離トレンチの中に堆積させて該分離トレンチ
を充填する工程と、平坦化エッチングを行うための効果
的なエッチストップとして上記犠牲層を用い、上記トレ
ンチ充填材料を平坦化エッチングする工程と、上記トレ
ンチ充填酸化物及び上記ポリシリコンから成る層に対し
て選択的に上記犠牲層を上記基板からエッチングし、こ
れにより、ポリシリコンから成る層に対して相対的に上
方へ突出する酸化物のピラーを残す工程と、上記突出す
るピラーを上記ポリシリコンから成る層に対して選択的
にエッチングする工程と、上記第１の材料及び上記トレ
ンチ充填酸化物に対して選択的に上記ポリシリコンから
成る層を上記基板からエッチングする工程とを備える。
【００１５】本発明の更に別の特徴によれば、基板分離
トレンチを形成するための方法は、第１の選択された厚
みを有し、酸化物から成る第１の層を基板の上に設ける
工程と、第３の選択された厚みを有し、酸化物に対して
選択的にエッチング可能な選択されたエッチストップ材
料から成る犠牲層をポリシリコンから成る上記酸化物層
の上に設ける工程と、上記犠牲層及び上記酸化物から成
る層を通して上記基板の中へパターニング並びにエッチ
ングを行い、分離トレンチを形成する工程と、上記トレ
ンチの中にトレンチをコーティングする絶縁層を設ける
工程と、上記エッチストップ材料に対して選択的にエッ
チング可能なポリシリコンから成る層を上記基板の上方
に第４の選択された厚みまで堆積させると共に、上記分
離トレンチの中に堆積させて該分離トレンチを充填する
工程と、平坦化エッチングを行うための効果的なエッチ
ストップとして上記犠牲層を用い、上記トレンチ充填ポ
リシリコンを平坦化エッチングする工程と、上記トレン
チ充填ポリシリコン及び上記酸化物から成る第１の層に
対して選択的に上記犠牲層を上記基板からエッチング
し、これにより、酸化物から成る上記第１の層に対して
相対的に上方へ突出するポリシリコンのピラーを残す工
程と、上記突出するピラーを上記酸化物から成る第１の
層に対して選択的にエッチングする工程とを備える。
トレンチを形成するための方法は、第１の選択された厚
みを有し、酸化物から成る第１の層を基板の上に設ける
工程と、第３の選択された厚みを有し、酸化物に対して
選択的にエッチング可能な選択されたエッチストップ材
料から成る犠牲層をポリシリコンから成る上記酸化物層
の上に設ける工程と、上記犠牲層及び上記酸化物から成
る層を通して上記基板の中へパターニング並びにエッチ
ングを行い、分離トレンチを形成する工程と、上記トレ
ンチの中にトレンチをコーティングする絶縁層を設ける
工程と、上記エッチストップ材料に対して選択的にエッ
チング可能なポリシリコンから成る層を上記基板の上方
に第４の選択された厚みまで堆積させると共に、上記分
離トレンチの中に堆積させて該分離トレンチを充填する
工程と、平坦化エッチングを行うための効果的なエッチ
ストップとして上記犠牲層を用い、上記トレンチ充填ポ
リシリコンを平坦化エッチングする工程と、上記トレン
チ充填ポリシリコン及び上記酸化物から成る第１の層に
対して選択的に上記犠牲層を上記基板からエッチング
し、これにより、酸化物から成る上記第１の層に対して
相対的に上方へ突出するポリシリコンのピラーを残す工
程と、上記突出するピラーを上記酸化物から成る第１の
層に対して選択的にエッチングする工程とを備える。
【００１６】
【実施例】以下に図面を参照して本発明の好ましい実施
例を説明する。
例を説明する。
【００１７】図６乃至図１３を参照してより詳細に説明
すれば、本発明のある処理工程にある半導体基板の全体
が参照符号３０で示されており、この半導体基板の一部
は大きな基板材料すなわちバルク基板３２から構成され
ている。一般にバルク基板３２は、軽度な導電性のドー
ピング処理を受けたシリコン（すなわち、ドーパント濃
度が２×１０15原子／ｃｍ3）から構成されるのが好ま
しい。第１の材料層３４が、第１の選択された厚みを有
するようにバルク基板３２の頂部に設けられる。この実
施例の層３４は、熱成長すなわち蒸着されたＳｉＯ2等
の酸化物から構成されるのが好ましい。上記第１の選択
された厚みは、約１００オングストロームから約５００
オングストロームであるのが好ましい。
すれば、本発明のある処理工程にある半導体基板の全体
が参照符号３０で示されており、この半導体基板の一部
は大きな基板材料すなわちバルク基板３２から構成され
ている。一般にバルク基板３２は、軽度な導電性のドー
ピング処理を受けたシリコン（すなわち、ドーパント濃
度が２×１０15原子／ｃｍ3）から構成されるのが好ま
しい。第１の材料層３４が、第１の選択された厚みを有
するようにバルク基板３２の頂部に設けられる。この実
施例の層３４は、熱成長すなわち蒸着されたＳｉＯ2等
の酸化物から構成されるのが好ましい。上記第１の選択
された厚みは、約１００オングストロームから約５００
オングストロームであるのが好ましい。
【００１８】第２の材料層３６が、第２の選択された厚
みを有するように基板の上方で層３４の上に設けられ
る。第２の材料層３６は、第１の材料層３４に対して選
択的にエッチング可能である。一例として、好ましい材
料はポリシリコンであり、上記第２の選択された厚み
は、約１００オングストロームから約１０００オングス
トロームであるのが好ましい。以下の記載においては、
層３６が基板の上面３７を画成するものとして説明す
る。
みを有するように基板の上方で層３４の上に設けられ
る。第２の材料層３６は、第１の材料層３４に対して選
択的にエッチング可能である。一例として、好ましい材
料はポリシリコンであり、上記第２の選択された厚み
は、約１００オングストロームから約１０００オングス
トロームであるのが好ましい。以下の記載においては、
層３６が基板の上面３７を画成するものとして説明す
る。
【００１９】選択されたエッチストップ（エッチング停
止）材料から成る犠牲層３８が、第３の選択された厚み
を有するように基板の上方で第２の材料層３６の上に設
けられる。エッチストップ材料は、第２の材料に対して
選択的にエッチング可能であり、Ｓｉ3Ｎ4の如き窒化物
から構成されるのが好ましい。上記第３の選択された厚
みは、約５００オングストロームから約３０００オング
ストロームであるのが好ましい。
止）材料から成る犠牲層３８が、第３の選択された厚み
を有するように基板の上方で第２の材料層３６の上に設
けられる。エッチストップ材料は、第２の材料に対して
選択的にエッチング可能であり、Ｓｉ3Ｎ4の如き窒化物
から構成されるのが好ましい。上記第３の選択された厚
みは、約５００オングストロームから約３０００オング
ストロームであるのが好ましい。
【００２０】図７を参照すると、犠牲層３８、第２の材
料層３６、第１の材料層３４及びバルク基板３２がパタ
ーニングされ且つ順次エッチングされて分離トレンチ４
０を形成している。必要であれば、図３に示す従来技術
のインプラント２６と同様な分離インプラントをトレン
チ４０の基部に設けることができる。
料層３６、第１の材料層３４及びバルク基板３２がパタ
ーニングされ且つ順次エッチングされて分離トレンチ４
０を形成している。必要であれば、図３に示す従来技術
のインプラント２６と同様な分離インプラントをトレン
チ４０の基部に設けることができる。
【００２１】図８を参照すると、トレンチ充填材料層４
２が、第４の選択された厚みを有するように基板の上方
に堆積されると共に、分離トレンチ４０の内部を充填し
ている。トレンチ充填材料は、第２の材料に対して選択
的にエッチング可能であり、また、第２の材料もトレン
チ充填材料に対して選択的にエッチング可能である。ま
た、エッチストップ材料は、トレンチ充填材料に対して
選択的にエッチング可能である。この実施例における好
ましいトレンチ充填材料の例は、ＳｉＯ2の如き酸化物
である。そのような酸化物は、ＴＥＯＳ蒸着の如き周知
の技術によって堆積させることができ、また、必要に応
じてホウ素及び／又はリンでドーピングすることができ
る。上記第４の選択された厚みは、トレンチの寸法に応
じて、約２０００オングストロームから約３０００オン
グストロームであるのが好ましい。例えば、トレンチが
浅くなると、好ましい第４の選択された厚みも薄くな
る。
２が、第４の選択された厚みを有するように基板の上方
に堆積されると共に、分離トレンチ４０の内部を充填し
ている。トレンチ充填材料は、第２の材料に対して選択
的にエッチング可能であり、また、第２の材料もトレン
チ充填材料に対して選択的にエッチング可能である。ま
た、エッチストップ材料は、トレンチ充填材料に対して
選択的にエッチング可能である。この実施例における好
ましいトレンチ充填材料の例は、ＳｉＯ2の如き酸化物
である。そのような酸化物は、ＴＥＯＳ蒸着の如き周知
の技術によって堆積させることができ、また、必要に応
じてホウ素及び／又はリンでドーピングすることができ
る。上記第４の選択された厚みは、トレンチの寸法に応
じて、約２０００オングストロームから約３０００オン
グストロームであるのが好ましい。例えば、トレンチが
浅くなると、好ましい第４の選択された厚みも薄くな
る。
【００２２】図９を参照すると、犠牲層３８を平坦化エ
ッチングのための効果的なエッチストップとして用い
て、層４２に平坦化エッチング技術が施されている。本
発明における極めて好ましい平坦化エッチング技術は、
化学機械的な研磨（ＣＭＰ）である。層４２が酸化物か
ら構成され、また、層３８が窒化物から構成される場合
のＣＭＰスラリの例は、ＫＯＨ中に摩耗性のＳｉＯ2を
含むスラリである。そのようなスラリは、１分間当たり
０．３ミクロンのエッチング速度をもたらし、図９に示
す構造を形成する。
ッチングのための効果的なエッチストップとして用い
て、層４２に平坦化エッチング技術が施されている。本
発明における極めて好ましい平坦化エッチング技術は、
化学機械的な研磨（ＣＭＰ）である。層４２が酸化物か
ら構成され、また、層３８が窒化物から構成される場合
のＣＭＰスラリの例は、ＫＯＨ中に摩耗性のＳｉＯ2を
含むスラリである。そのようなスラリは、１分間当たり
０．３ミクロンのエッチング速度をもたらし、図９に示
す構造を形成する。
【００２３】図１０を参照すると、犠牲層３８が、第２
の材料層３６及びトレンチ充填材料４２に対して相対的
に、基板から選択的にエッチングされ、第２の材料層３
６から上方に突出するトレンチ充填材料のピラー４４が
残されている。このようにして、犠牲層３８が基板から
エッチングされ、表面３７の如き基板の上面に対して相
対的に上方へ突出するトレンチ充填材料のピラーが形成
される。
の材料層３６及びトレンチ充填材料４２に対して相対的
に、基板から選択的にエッチングされ、第２の材料層３
６から上方に突出するトレンチ充填材料のピラー４４が
残されている。このようにして、犠牲層３８が基板から
エッチングされ、表面３７の如き基板の上面に対して相
対的に上方へ突出するトレンチ充填材料のピラーが形成
される。
【００２４】図１１を参照すると、突出するピラー４４
が、第２の材料層３６に対して相対的に、またこれに対
応して基板の上面３７に対して相対的に選択的にエッチ
ングされ、トレンチ４０の中には材料４２が残ってい
る。図示のように、そのようなエッチングは、第２の材
料層３６の直ぐ下方で且つシリコン基板材料３２の上面
よりも高いすなわち上方の高さまで、ピラー４４をエッ
チングすることにより実行するのが好ましい。
が、第２の材料層３６に対して相対的に、またこれに対
応して基板の上面３７に対して相対的に選択的にエッチ
ングされ、トレンチ４０の中には材料４２が残ってい
る。図示のように、そのようなエッチングは、第２の材
料層３６の直ぐ下方で且つシリコン基板材料３２の上面
よりも高いすなわち上方の高さまで、ピラー４４をエッ
チングすることにより実行するのが好ましい。
【００２５】図１２を参照すると、第２の材料層３６
が、第１の材料層３４及びトレンチ充填材料に対して相
対的に、基板から選択的にエッチングされている。層３
６がポリシリコンから構成される場合のエッチング条件
の例は、酸化物に対して優れた選択性を示す湿式ポリシ
リコンＨＦ／ＨＮＯ3／Ｈ2Ｏの化学作用を利用すること
である。
が、第１の材料層３４及びトレンチ充填材料に対して相
対的に、基板から選択的にエッチングされている。層３
６がポリシリコンから構成される場合のエッチング条件
の例は、酸化物に対して優れた選択性を示す湿式ポリシ
リコンＨＦ／ＨＮＯ3／Ｈ2Ｏの化学作用を利用すること
である。
【００２６】図１３を参照すると、層３４及びこれに対
応する等しい厚みのトレンチ材料４２がエッチングさ
れ、図示のような分離トレンチ４０がもたらされてい
る。
応する等しい厚みのトレンチ材料４２がエッチングさ
れ、図示のような分離トレンチ４０がもたらされてい
る。
【００２７】本発明の代替的なプロセスが図１４乃至図
１９に示されている。適正な範囲で、図６乃至図１３の
実施例の層の参照符号と同じ参照符号を用いている。図
１４は、トレンチ４０が形成されている代替的な基板３
０ａを示している。図１４の実施例が図７に示す第１の
実施例と異なる点は、図７の層３６の如きポリシリコン
層が何等設けられていないことである。他の層は、図６
乃至図１３の実施例に示される通りである。必要であれ
ば、図３に示す従来技術のインプラントと同様な分離イ
ンプラントをトレンチ４０の基部に設けることができ
る。
１９に示されている。適正な範囲で、図６乃至図１３の
実施例の層の参照符号と同じ参照符号を用いている。図
１４は、トレンチ４０が形成されている代替的な基板３
０ａを示している。図１４の実施例が図７に示す第１の
実施例と異なる点は、図７の層３６の如きポリシリコン
層が何等設けられていないことである。他の層は、図６
乃至図１３の実施例に示される通りである。必要であれ
ば、図３に示す従来技術のインプラントと同様な分離イ
ンプラントをトレンチ４０の基部に設けることができ
る。
【００２８】図１５を参照すると、絶縁材料製のトレン
チコーティング５０が、トレンチ４０の側壁の内側並び
にトレンチの側壁及び基部の周囲に設けられている。ト
レンチコーティング５０は、基板３０ａを酸化条件に露
呈させることにより成長させるすなわち設けることがで
きる。
チコーティング５０が、トレンチ４０の側壁の内側並び
にトレンチの側壁及び基部の周囲に設けられている。ト
レンチコーティング５０は、基板３０ａを酸化条件に露
呈させることにより成長させるすなわち設けることがで
きる。
【００２９】図１６を参照すると、ポリシリコンから形
成されるのが好ましいトレンチ充填材料の層４２ａが、
第４の選択された厚みまで堆積されている。層４２ａ
は、この実施例においては、シリコンのバルク基板３２
と同一の主要な材料から形成されるポリシリコンで構成
されているので、絶縁すなわち分離する材料のトレンチ
コーティング５０を設け、バルク基板３２（シリコン）
がトレンチ４０の中のポリシリコン材料４２ａに接触す
るのを防止している。
成されるのが好ましいトレンチ充填材料の層４２ａが、
第４の選択された厚みまで堆積されている。層４２ａ
は、この実施例においては、シリコンのバルク基板３２
と同一の主要な材料から形成されるポリシリコンで構成
されているので、絶縁すなわち分離する材料のトレンチ
コーティング５０を設け、バルク基板３２（シリコン）
がトレンチ４０の中のポリシリコン材料４２ａに接触す
るのを防止している。
【００３０】図１７を参照すると、層４２ａは平坦化エ
ッチングを受けており、このエッチングは、そのような
平坦化エッチングに対する有効なエッチストップとして
エッチストップ層３８を用いて、ＣＭＰによって行うの
が好ましい。
ッチングを受けており、このエッチングは、そのような
平坦化エッチングに対する有効なエッチストップとして
エッチストップ層３８を用いて、ＣＭＰによって行うの
が好ましい。
【００３１】図１８を参照すると、犠牲層３８は、トレ
ンチ充填ポリシリコン及び第１の酸化物層３４に対して
相対的に、基板から選択的にエッチングされ、材料４２
ａから成る突出したピラー４４を残している。
ンチ充填ポリシリコン及び第１の酸化物層３４に対して
相対的に、基板から選択的にエッチングされ、材料４２
ａから成る突出したピラー４４を残している。
【００３２】図１９を参照すると、突出するピラー４４
が、第１の酸化物層３４に対して相対的に選択的にエッ
チングされている。この代替実施例は、追加の層３６を
堆積させる必要性を排除し且つトレンチコーティング層
５０をもたらすことに注意する必要がある。必要に応じ
て、その後層３４及びこれに等しい材料４２ａの厚みを
ウエーハからエッチングすることができる。
が、第１の酸化物層３４に対して相対的に選択的にエッ
チングされている。この代替実施例は、追加の層３６を
堆積させる必要性を排除し且つトレンチコーティング層
５０をもたらすことに注意する必要がある。必要に応じ
て、その後層３４及びこれに等しい材料４２ａの厚みを
ウエーハからエッチングすることができる。
【００３３】上述の技術は従来技術よりも優れた効果を
もたらし、特に、シリコンの表面／トレンチの縁部と同
一平面にある比較的平坦なトレンチ充填材料を提供す
る。トレンチエッチと組み合わせて本発明のエッチスト
ップ材料を用いることは、新規且つ非自明であり、その
理由は、上記エッチストップ材料の使用により、その後
トランジスタが形成されるシリコン表面に悪影響を与え
ることなく、ＣＭＰ又は他の平坦化エッチングの後にト
レンチ充填材料のエッチバックを可能とするからであ
る。
もたらし、特に、シリコンの表面／トレンチの縁部と同
一平面にある比較的平坦なトレンチ充填材料を提供す
る。トレンチエッチと組み合わせて本発明のエッチスト
ップ材料を用いることは、新規且つ非自明であり、その
理由は、上記エッチストップ材料の使用により、その後
トランジスタが形成されるシリコン表面に悪影響を与え
ることなく、ＣＭＰ又は他の平坦化エッチングの後にト
レンチ充填材料のエッチバックを可能とするからであ
る。
【００３４】
【発明の効果】本発明によれば、優れた基板分離トレン
チを形成できる。
チを形成できる。
【図１】従来の技術の項で説明した従来技術の方法に従
って処理された半導体ウエーハの断片の概略的な断面図
である。
って処理された半導体ウエーハの断片の概略的な断面図
である。
【図２】図１に示す処理工程の次の従来技術の処理工程
にある図１のウエーハを示す断面図である。
にある図１のウエーハを示す断面図である。
【図３】図２に示す処理工程の次の従来技術の処理工程
にある図１のウエーハを示す断面図である。
にある図１のウエーハを示す断面図である。
【図４】図３に示す処理工程の次の従来技術の処理工程
にある図１のウエーハを示す断面図である。
にある図１のウエーハを示す断面図である。
【図５】図４に示す処理工程の次の従来技術の処理工程
にある図１のウエーハを示す断面図である。
にある図１のウエーハを示す断面図である。
【図６】本発明のある処理工程にある半導体ウエーハの
断片を示す概略的な断面図である。
断片を示す概略的な断面図である。
【図７】図６に示す処理工程の次の処理工程にある図６
のウエーハを示す断面図である。
のウエーハを示す断面図である。
【図８】図７に示す処理工程の次の処理工程にある図６
のウエーハを示す断面図である。
のウエーハを示す断面図である。
【図９】図８に示す処理工程の次の処理工程にある図６
のウエーハを示す断面図である。
のウエーハを示す断面図である。
【図１０】図９に示す処理工程の次の処理工程にある図
６のウエーハを示す断面図である。
６のウエーハを示す断面図である。
【図１１】図１０に示す処理工程の次の処理工程にある
図６のウエーハを示す断面図である。
図６のウエーハを示す断面図である。
【図１２】図１１に示す処理工程の次の処理工程にある
図６のウエーハを示す断面図である。
図６のウエーハを示す断面図である。
【図１３】図１２に示す処理工程の次の処理工程にある
図６のウエーハを示す断面図である。
図６のウエーハを示す断面図である。
【図１４】本発明の代替的な方法のある処理工程にある
半導体ウエーハの断片の概略的な断面図である。
半導体ウエーハの断片の概略的な断面図である。
【図１５】図１４に示す処理工程の次の処理工程にある
図１４のウエーハを示す断面図である。
図１４のウエーハを示す断面図である。
【図１６】図１５に示す処理工程の次の処理工程にある
図１４のウエーハを示す断面図である。
図１４のウエーハを示す断面図である。
【図１７】図１６に示す処理工程の次の処理工程にある
図１４のウエーハを示す断面図である。
図１４のウエーハを示す断面図である。
【図１８】図１７に示す処理工程の次の処理工程にある
図１４のウエーハを示す断面図である。
図１４のウエーハを示す断面図である。
【図１９】図１８に示す処理工程の次の処理工程にある
図１４のウエーハを示す断面図である。
図１４のウエーハを示す断面図である。
３０ 半導体基板 ３２ バルク基板 ３４ 第１の材料層 ３６ 第２の材料
層 ３７ 基板の上面 ３８ 犠牲層 ４０ トレンチ ４２ トレンチ充
填材料 ４２ トレンチ充填材料層 ４４ ピラー ５０ トレンチコーティング
層 ３７ 基板の上面 ３８ 犠牲層 ４０ トレンチ ４２ トレンチ充
填材料 ４２ トレンチ充填材料層 ４４ ピラー ５０ トレンチコーティング
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−42540（ＪＰ，Ａ)
Claims (11)
- 【請求項１】 基板分離トレンチを形成するための半導
体処理方法において、 選択された厚みを有し、選択された材料から成る層を基
板の上に設ける工程と、 選択された厚みを有し、選択されたエッチストップ材料
から成る犠牲層を前記選択された材料から成る層の上に
設ける工程と、 前記犠牲層及び前記選択された材料から成る層を通して
前記基板の中へパターニング並びにエッチングを行い、
分離トレンチを形成する工程と、 選択された厚みを有するトレンチ充填材料を前記基板の
上方並びに前記分離トレンチの中に堆積させ、前記分離
トレンチを充填する工程と、 平坦化エッチングを行うための効果的なエッチストップ
として前記犠牲層を用い、前記トレンチ充填材料を化学
機械的な研磨処理により平坦化エッチングする工程と、 前記基板から前記犠牲層をエッチングし、これにより、
基板の上面に対して相対的に上方へ突出するトレンチ充
填材料のピラーを残す工程と、 前記突出するピラーを前記基板の上面に対して選択的に
エッチングする工程とを備える基板分離トレンチを形成
するための半導体処理方法。 - 【請求項２】 基板分離トレンチを形成するための半導
体処理方法において、 選択された厚みを有し、選択されたポリシリコンを含む
材料から成る層を基板の上に設ける工程と、 選択された厚みを有し、選択されたエッチストップ材料
から成る犠牲層を前記選択された材料から成る層の上に
設ける工程と、 前記犠牲層及び前記選択された材料から成る層を通して
前記基板の中へパターニング並びにエッチングを行い、
分離トレンチを形成する工程と、 選択された厚みを有するトレンチ充填材料を前記基板の
上方並びに前記分離トレンチの中に堆積させ、前記分離
トレンチを充填する工程と、 平坦化エッチングを行うための効果的なエッチストップ
として前記犠牲層を用い、前記トレンチ充填材料を平坦
化エッチングする工程と、 前記基板から前記犠牲層をエッチングし、これにより、
基板の上面に対して相対的に上方へ突出するトレンチ充
填材料のピラーを残す工程と、 前記突出するピラーを前記基板の上面に対して選択的に
エッチングする工程とを備える基板分離トレンチを形成
するための半導体処理方法。 - 【請求項３】 基板分離トレンチを形成するための半導
体処理方法において、 約１００〜約５００オングストロームの範囲で選択され
た厚みを有し、選択された酸化物を含む材料から成る層
を基板の上に設ける工程と、 選択された厚みを有し、選択されたエッチストップ材料
から成る犠牲層を前記選択された材料から成る層の上に
設ける工程と、 前記犠牲層及び前記選択された材料から成る層を通して
前記基板の中へパターニング並びにエッチングを行い、
分離トレンチを形成する工程と、 選択された厚みを有するトレンチ充填材料を前記基板の
上方並びに前記分離トレンチの中に堆積させ、前記分離
トレンチを充填する工程と、 平坦化エッチングを行うための効果的なエッチストップ
として前記犠牲層を用い、前記トレンチ充填材料を平坦
化エッチングする工程と、 前記基板から前記犠牲層をエッチングし、これにより、
基板の上面に対して相対的に上方へ突出するトレンチ充
填材料のピラーを残す工程と、 前記突出するピラーを前記基板の上面に対して選択的に
エッチングする工程とを備える基板分離トレンチを形成
するための半導体処理方法。 - 【請求項４】 基板分離トレンチを形成するための半導
体処理方法において、 第１の選択された厚みを有し、第１の材料から成る層を
基板の上に設ける工程と、 第２の選択された厚みを有し、前記第１の材料に対して
選択的にエッチング可能な第２の材料から成る層を前記
基板の上方に設ける工程と、 第３の選択された厚みを有し、前記第２の材料に対して
選択的にエッチング可能な選択されたエッチストップ材
料から成る犠牲層を前記第２の材料から成る層の上に設
ける工程と、 前記犠牲層、前記第２の材料から成る層、及び前記第１
の材料から成る層を通して前記基板の中へパターニング
並びにエッチングを行い、分離トレンチを形成する工程
と、 前記第２の材料に対して選択的にエッチング可能なトレ
ンチ充填材料であって、前記第２の材料は該トレンチ充
填材料に対して選択的にエッチング可能であり、また、
前記エッチストップ材料は該トレンチ充填材料に対して
選択的にエッチング可能であるトレンチ充填材料から成
る層を前記基板の上方に第４の選択された厚みまで堆積
させると共に、前記分離トレンチの中に堆積させる工程
と、 平坦化エッチングを行うための効果的なエッチストップ
として前記犠牲層を用い、前記トレンチ充填材料を平坦
化エッチングする工程と、 前記第２の材料及び前記トレンチ充填材料に対して選択
的に前記犠牲層を前記基板からエッチングし、これによ
り、基板の前記第２の材料から成る層に対して相対的に
上方へ突出するトレンチ充填材料のピラーを残す工程
と、 前記突出するピラーを前記第２の材料から成る層
に対して選択的にエッチングする工程と、前記第１の材
料及び前記トレンチ充填材料に対して選択的に前記第２
の材料を前記基板からエッチングする工程とを備える基
板分離トレンチを形成するための半導体処理方法。 - 【請求項５】 請求項４の基板分離トレンチを形成する
ための半導体処理方法において、前記第１の材料が酸化
物を含むことを特徴とする基板分離トレンチを形成する
ための半導体処理方法。 - 【請求項６】 請求項４の基板分離トレンチを形成する
ための半導体処理方法において、前記第２の材料がポリ
シリコンを含むことを特徴とする基板分離トレンチを形
成するための半導体処理方法。 - 【請求項７】 請求項４の基板分離トレンチを形成する
ための半導体処理方法において、前記突出するピラーを
エッチングする工程が、前記第２の材料から成る層の下
方の高さまで前記ピラーを下方にエッチングする段階を
含むことを特徴とする基板分離トレンチを形成するため
の半導体処理方法。 - 【請求項８】 基板分離トレンチを形成するための半導
体処理方法において、 第１の選択された厚みを有し、第１の材料から成る層を
基板の上に設ける工程と、 第２の選択された厚みを有し、ポリシリコンから成る層
を前記基板の上方に設ける工程と、 第３の選択された厚みを有し、ポリシリコンに対して選
択的にエッチング可能な選択されたエッチストップ材料
から成る犠牲層を前記ポリシリコンから成る層の上に設
ける工程と、 前記犠牲層、前記ポリシリコンから成る層、及び前記第
１の材料から成る層を通して前記基板の中へパターニン
グ並びにエッチングを行い、分離トレンチを形成する工
程と、 前記エッチストップ材料に対して選択的にエッチング可
能な酸化物から成る層を前記基板の上方に第４の選択さ
れた厚みまで堆積させると共に、前記分離トレンチの中
に堆積させて該分離トレンチを充填する工程と、 平坦化エッチングを行うための効果的なエッチストップ
として前記犠牲層を用い、前記トレンチ充填材料を平坦
化エッチングする工程と、 前記トレンチ充填酸化物及び前記ポリシリコンから成る
層に対して選択的に前記犠牲層を前記基板からエッチン
グし、これにより、ポリシリコンから成る層に対して相
対的に上方へ突出する酸化物のピラーを残す工程と、 前記突出するピラーを前記ポリシリコンから成る層に対
して選択的にエッチングする工程と、 前記第１の材料及び前記トレンチ充填酸化物に対して選
択的に前記ポリシリコンから成る層を前記基板からエッ
チングする工程とを備える基板分離トレンチを形成する
ための半導体処理方法。 - 【請求項９】 請求項８の基板分離トレンチを形成する
ための半導体処理方法において、前記突出するピラーを
エッチングする工程が、前記ポリシリコンから成る層の
下方の高さまで前記ピラーを下方にエッチングする段階
を含むことを特徴とする基板分離トレンチを形成するた
めの半導体処理方法。 - 【請求項１０】 基板分離トレンチを形成するための半
導体処理方法において、 第１の選択された厚みを有し、酸化物から成る第１の層
を基板の上に設ける工程と、 第２の選択された厚みを有し、酸化物に対して選択的に
エッチング可能な選択されたエッチストップ材料から成
る犠牲層を前記酸化物層の上に設ける工程と、 前記犠牲層及び前記酸化物から成る層を通して前記基板
の中へパターニング並びにエッチングを行い、分離トレ
ンチを形成する工程と、 前記トレンチの中にトレンチをコーティングする絶縁層
を設ける工程と、 前記エッチストップ材料に対して選択的にエッチング可
能なポリシリコンから成る層を前記基板の上方に第３の
選択された厚みまで堆積させると共に、前記分離トレン
チの中に堆積させて該分離トレンチを充填する工程と、 平坦化エッチングを行うための効果的なエッチストップ
として前記犠牲層を用い、前記トレンチ充填ポリシリコ
ンを平坦化エッチングする工程と、 前記トレンチ充填ポリシリコン及び前記酸化物から成る
第１の層に対して選択的に前記犠牲層を前記基板からエ
ッチングし、これにより、酸化物から成る前記第１の層
に対して相対的に上方へ突出するポリシリコンのピラー
を残す工程と、 前記突出するピラーを前記酸化物から成る第１の層に対
して選択的にエッチングする工程とを備える基板分離ト
レンチを形成するための半導体処理方法。 - 【請求項１１】 請求項１乃至１０のいずれか１項に記
載の方法によって作製された基板分離トレンチを備えた
半導体基板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/869,614 US5229316A (en) | 1992-04-16 | 1992-04-16 | Semiconductor processing method for forming substrate isolation trenches |
| US869614 | 1992-04-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645432A JPH0645432A (ja) | 1994-02-18 |
| JP2554831B2 true JP2554831B2 (ja) | 1996-11-20 |
Family
ID=25353917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5090106A Expired - Lifetime JP2554831B2 (ja) | 1992-04-16 | 1993-04-16 | 基板分離トレンチを形成するための半導体処理方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5229316A (ja) |
| JP (1) | JP2554831B2 (ja) |
| DE (1) | DE4310954C2 (ja) |
Families Citing this family (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2946920B2 (ja) * | 1992-03-09 | 1999-09-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3311044B2 (ja) * | 1992-10-27 | 2002-08-05 | 株式会社東芝 | 半導体装置の製造方法 |
| US5292683A (en) * | 1993-06-09 | 1994-03-08 | Micron Semiconductor, Inc. | Method of isolating semiconductor devices and arrays of memory integrated circuitry |
| JP2956455B2 (ja) * | 1993-11-17 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| TW299458B (ja) * | 1994-11-10 | 1997-03-01 | Intel Corp | |
| US5521422A (en) * | 1994-12-02 | 1996-05-28 | International Business Machines Corporation | Corner protected shallow trench isolation device |
| JP2715972B2 (ja) * | 1995-03-04 | 1998-02-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3438446B2 (ja) * | 1995-05-15 | 2003-08-18 | ソニー株式会社 | 半導体装置の製造方法 |
| US6281562B1 (en) | 1995-07-27 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device which reduces the minimum distance requirements between active areas |
| JP2687948B2 (ja) * | 1995-10-05 | 1997-12-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5682455A (en) * | 1996-02-29 | 1997-10-28 | Northern Telecom Limited | Semiconductor optical waveguide |
| US5904539A (en) * | 1996-03-21 | 1999-05-18 | Advanced Micro Devices, Inc. | Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties |
| JP2000508474A (ja) * | 1996-04-10 | 2000-07-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 改善された平坦化方法を伴う半導体トレンチアイソレーション |
| US5926713A (en) * | 1996-04-17 | 1999-07-20 | Advanced Micro Devices, Inc. | Method for achieving global planarization by forming minimum mesas in large field areas |
| US5899727A (en) * | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| US5683945A (en) * | 1996-05-16 | 1997-11-04 | Siemens Aktiengesellschaft | Uniform trench fill recess by means of isotropic etching |
| US6225230B1 (en) | 1996-05-28 | 2001-05-01 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| KR980006093A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 소자의 소자분리 방법 |
| US5923991A (en) * | 1996-11-05 | 1999-07-13 | International Business Machines Corporation | Methods to prevent divot formation in shallow trench isolation areas |
| US5994202A (en) * | 1997-01-23 | 1999-11-30 | International Business Machines Corporation | Threshold voltage tailoring of the corner of a MOSFET device |
| KR100230817B1 (ko) * | 1997-03-24 | 1999-11-15 | 김영환 | 반도체 소자의 셜로우 트렌치 아이솔레이션 방법 |
| US6097076A (en) * | 1997-03-25 | 2000-08-01 | Micron Technology, Inc. | Self-aligned isolation trench |
| KR100601150B1 (ko) * | 1997-03-28 | 2006-07-13 | 가부시키가이샤 히타치세이사쿠쇼 | 불휘발성 반도체 기억장치 및 그 제조방법 및 반도체 장치및 그 제조방법 |
| JP3904676B2 (ja) * | 1997-04-11 | 2007-04-11 | 株式会社ルネサステクノロジ | トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造 |
| US5886391A (en) * | 1997-04-18 | 1999-03-23 | Micron Technology, Inc. | Antireflective structure |
| AU7147798A (en) | 1997-04-23 | 1998-11-13 | Advanced Chemical Systems International, Inc. | Planarization compositions for cmp of interlayer dielectrics |
| JP3063686B2 (ja) * | 1997-06-13 | 2000-07-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5837612A (en) * | 1997-08-01 | 1998-11-17 | Motorola, Inc. | Silicon chemical mechanical polish etch (CMP) stop for reduced trench fill erosion and method for formation |
| US5895253A (en) * | 1997-08-22 | 1999-04-20 | Micron Technology, Inc. | Trench isolation for CMOS devices |
| FR2797603B1 (fr) * | 1997-09-01 | 2004-01-16 | United Microelectronics Corp | Machine et procede de polissage chimio-mecanique et manchon de retenue utilise dans cette machine |
| US6309947B1 (en) * | 1997-10-06 | 2001-10-30 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device with improved isolation region to active region topography |
| US5963814A (en) * | 1997-10-28 | 1999-10-05 | Micron Technology, Inc. | Method of forming recessed container cells by wet etching conductive layer and dissimilar layer formed over conductive layer |
| US6583457B1 (en) | 1997-10-28 | 2003-06-24 | Micron Technology, Inc. | Recessed container cells and method of forming the same |
| US7235856B1 (en) * | 1997-12-18 | 2007-06-26 | Micron Technology, Inc. | Trench isolation for semiconductor devices |
| US5930645A (en) * | 1997-12-18 | 1999-07-27 | Advanced Micro Devices, Inc. | Shallow trench isolation formation with reduced polish stop thickness |
| US5933378A (en) * | 1998-02-26 | 1999-08-03 | Micron Technology, Inc. | Integrated circuit having forced substrate test mode with improved substrate isolation |
| US5980657A (en) * | 1998-03-10 | 1999-11-09 | Micron Technology, Inc. | Alloy for enhanced filling of high aspect ratio dual damascene structures |
| US6316356B1 (en) | 1998-03-10 | 2001-11-13 | Micron Technology, Inc. | Thermal processing of metal alloys for an improved CMP process in integrated circuit fabrication |
| US6197656B1 (en) | 1998-03-24 | 2001-03-06 | International Business Machines Corporation | Method of forming planar isolation and substrate contacts in SIMOX-SOI. |
| US6333274B2 (en) * | 1998-03-31 | 2001-12-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a seamless shallow trench isolation step |
| US6033961A (en) * | 1998-04-30 | 2000-03-07 | Hewlett-Packard Company | Isolation trench fabrication process |
| US6245691B1 (en) * | 1998-05-29 | 2001-06-12 | Taiwan Semiconductor Manufacturing Company | Ozone-teos method for forming with attenuated surface sensitivity a silicon oxide dielectric layer upon a thermally oxidized silicon substrate layer |
| TW373297B (en) * | 1998-07-14 | 1999-11-01 | United Microelectronics Corp | Shallow trench isolation zone producing method |
| US6037236A (en) * | 1998-08-17 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company | Regeneration of alignment marks after shallow trench isolation with chemical mechanical polishing |
| US6010948A (en) * | 1999-02-05 | 2000-01-04 | Taiwan Semiconductor Manufacturing Company | Shallow trench isolation process employing a BPSG trench fill |
| US6159821A (en) * | 1999-02-12 | 2000-12-12 | Vanguard International Semiconductor Corporation | Methods for shallow trench isolation |
| US6232203B1 (en) | 1999-07-23 | 2001-05-15 | Taiwan Semiconductor Manufacturing Company | Process for making improved shallow trench isolation by employing nitride spacers in the formation of the trenches |
| US6420240B1 (en) * | 2000-06-01 | 2002-07-16 | Advanced Micro Devices, Inc. | Method for reducing the step height of shallow trench isolation structures |
| US6805614B2 (en) * | 2000-11-30 | 2004-10-19 | Texas Instruments Incorporated | Multilayered CMP stop for flat planarization |
| US7060573B2 (en) * | 2001-01-16 | 2006-06-13 | Chartered Semiconductor Manufacturing Ltd. | Extended poly buffer STI scheme |
| US6613646B1 (en) | 2002-03-25 | 2003-09-02 | Advanced Micro Devices, Inc. | Methods for reduced trench isolation step height |
| US6569747B1 (en) | 2002-03-25 | 2003-05-27 | Advanced Micro Devices, Inc. | Methods for trench isolation with reduced step height |
| US7087498B2 (en) * | 2003-09-30 | 2006-08-08 | Agere Systems Inc. | Method for controlling trench depth in shallow trench isolation features |
| US7034352B2 (en) * | 2004-02-11 | 2006-04-25 | Infineon Technologies Ag | DRAM with very shallow trench isolation |
| US7271464B2 (en) * | 2004-08-24 | 2007-09-18 | Micron Technology, Inc. | Liner for shallow trench isolation |
| US7446046B2 (en) * | 2005-01-06 | 2008-11-04 | Intel Corporation | Selective polish for fabricating electronic devices |
| US20060166458A1 (en) * | 2005-01-26 | 2006-07-27 | Yi-Lung Cheng | Method for forming shallow trench isolation structures |
| US8101497B2 (en) | 2008-09-11 | 2012-01-24 | Micron Technology, Inc. | Self-aligned trench formation |
| US9142400B1 (en) | 2012-07-17 | 2015-09-22 | Stc.Unm | Method of making a heteroepitaxial layer on a seed area |
| GB2567421B (en) * | 2017-10-03 | 2022-09-28 | Flexenable Ltd | Photo-active devices |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4307180A (en) * | 1980-08-22 | 1981-12-22 | International Business Machines Corp. | Process of forming recessed dielectric regions in a monocrystalline silicon substrate |
| JPS57102045A (en) * | 1980-12-18 | 1982-06-24 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0620098B2 (ja) * | 1983-01-27 | 1994-03-16 | 日本電気株式会社 | 半導体装置の素子分離方法 |
| JPS618945A (ja) * | 1984-06-25 | 1986-01-16 | Nec Corp | 半導体集積回路装置 |
| US4571819A (en) * | 1984-11-01 | 1986-02-25 | Ncr Corporation | Method for forming trench isolation structures |
| JPS61166041A (ja) * | 1985-01-17 | 1986-07-26 | Matsushita Electronics Corp | 絶縁分離方法 |
| US4631803A (en) * | 1985-02-14 | 1986-12-30 | Texas Instruments Incorporated | Method of fabricating defect free trench isolation devices |
| JPS61220353A (ja) * | 1985-03-26 | 1986-09-30 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63257244A (ja) * | 1987-04-14 | 1988-10-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5047815A (en) * | 1988-08-18 | 1991-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a trench-stacked capacitor |
| US4965217A (en) * | 1989-04-13 | 1990-10-23 | International Business Machines Corporation | Method of making a lateral transistor |
| EP0424608B1 (en) * | 1989-10-25 | 1993-12-01 | International Business Machines Corporation | Forming wide dielectric filled isolation trenches in semiconductors |
| JPH03165050A (ja) * | 1989-11-22 | 1991-07-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2980651B2 (ja) * | 1990-07-13 | 1999-11-22 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JP3134324B2 (ja) * | 1991-02-13 | 2001-02-13 | ソニー株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-04-16 US US07/869,614 patent/US5229316A/en not_active Expired - Lifetime
-
1993
- 1993-04-02 DE DE4310954A patent/DE4310954C2/de not_active Expired - Lifetime
- 1993-04-16 JP JP5090106A patent/JP2554831B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4310954A1 (de) | 1993-10-21 |
| US5229316A (en) | 1993-07-20 |
| DE4310954C2 (de) | 1998-07-16 |
| JPH0645432A (ja) | 1994-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2554831B2 (ja) | 基板分離トレンチを形成するための半導体処理方法 | |
| KR100213196B1 (ko) | 트렌치 소자분리 | |
| KR0151051B1 (ko) | 반도체장치의 절연막 형성방법 | |
| US6979878B1 (en) | Isolation structure having implanted silicon atoms at the top corner of the isolation trench filling vacancies and interstitial sites | |
| US5858858A (en) | Annealing methods for forming isolation trenches | |
| JP2002512736A (ja) | トレンチで分離されたバイポーラデバイス | |
| US4887144A (en) | Topside substrate contact in a trenched semiconductor structure and method of fabrication | |
| JPH04234146A (ja) | 半導体装置のフィールド酸化膜形成方法 | |
| US6127244A (en) | Method of manufacturing semiconductor device | |
| US5733813A (en) | Method for forming planarized field isolation regions | |
| KR100234416B1 (ko) | 반도체장치의 소자분리방법 | |
| JPH09191047A (ja) | 半導体素子の素子分離膜及びその形成方法 | |
| US6794269B1 (en) | Method for and structure formed from fabricating a relatively deep isolation structure | |
| US6271147B1 (en) | Methods of forming trench isolation regions using spin-on material | |
| US5851901A (en) | Method of manufacturing an isolation region of a semiconductor device with advanced planarization | |
| US6103581A (en) | Method for producing shallow trench isolation structure | |
| EP1109216B1 (en) | Process of making a semiconductor device having regions of insulating material formed in a semiconductor substrate | |
| US6342432B1 (en) | Shallow trench isolation formation without planarization mask | |
| US5952707A (en) | Shallow trench isolation with thin nitride as gate dielectric | |
| JP2812013B2 (ja) | 半導体装置の製造方法 | |
| KR100214530B1 (ko) | 트렌치 소자격리구조 형성방법 | |
| US6436831B1 (en) | Methods of forming insulative plugs and oxide plug forming methods | |
| JPS5992546A (ja) | バイポ−ラ集積回路装置 | |
| JP3190144B2 (ja) | 半導体集積回路の製造方法 | |
| KR100202196B1 (ko) | 반도체장치의 소자분리방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960626 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100822 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130822 Year of fee payment: 17 |
|
| EXPY | Cancellation because of completion of term |