JP3063686B2 - 半導体装置の製造方法 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にトレンチ素子分離の形成方法に関する。
法に関し、特にトレンチ素子分離の形成方法に関する。
【０００２】
【従来の技術】図６は、従来のトレンチ素子分離形成方
法の一例を説明するための図であり、半導体基板の断面
を製造工程順に模式的に示した工程断面図である。
法の一例を説明するための図であり、半導体基板の断面
を製造工程順に模式的に示した工程断面図である。
【０００３】まず、図６（ａ）に示すように、シリコン
基板１６上に熱酸化によりシリコン酸化膜１７を膜厚３
００Ａ（オングストローム）（３０ｎｍ）形成し、シリ
コン酸化膜１７上に、ＣＭＰ（chemical mechanical
polishing;化学機械的研磨）のストッパー膜１８とし
て、ＣＭＰによる研磨速度が素子分離に利用する絶縁膜
（シリコン酸化膜）より小さいシリコン窒化膜を、ＣＶ
Ｄ（chemical vapor deposition；化学気相成長）に
より膜厚１０００Ａ（１００ｎｍ）で形成する。
基板１６上に熱酸化によりシリコン酸化膜１７を膜厚３
００Ａ（オングストローム）（３０ｎｍ）形成し、シリ
コン酸化膜１７上に、ＣＭＰ（chemical mechanical
polishing;化学機械的研磨）のストッパー膜１８とし
て、ＣＭＰによる研磨速度が素子分離に利用する絶縁膜
（シリコン酸化膜）より小さいシリコン窒化膜を、ＣＶ
Ｄ（chemical vapor deposition；化学気相成長）に
より膜厚１０００Ａ（１００ｎｍ）で形成する。
【０００４】最初に形成するシリコン酸化膜１７の役割
は、ストッパー膜１８であるシリコン窒化膜とシリコン
基板１６間の応力を緩和するためのものである。
は、ストッパー膜１８であるシリコン窒化膜とシリコン
基板１６間の応力を緩和するためのものである。
【０００５】次に、周知のフォトリソグラフィー技術に
より、拡散層となる領域に選択的にマスク１９を形成す
る。
より、拡散層となる領域に選択的にマスク１９を形成す
る。
【０００６】次に図６（ｂ）のように、マスク１９で覆
われていない領域、すなわち素子分離領域のストッパー
膜１８、シリコン酸化膜１７を異方性エッチング技術に
より除去する。さらにシリコン基板１６を、深さ３００
０Ａ（３００ｎｍ）程、異方性エッチングし、素子分離
領域にトレンチ２０を形成する。
われていない領域、すなわち素子分離領域のストッパー
膜１８、シリコン酸化膜１７を異方性エッチング技術に
より除去する。さらにシリコン基板１６を、深さ３００
０Ａ（３００ｎｍ）程、異方性エッチングし、素子分離
領域にトレンチ２０を形成する。
【０００７】トレンチ２０を形成した後、マスク１９を
除去し、半導体基板上全面に、絶縁膜２１として、シリ
コン酸化膜を、膜厚４５００Ａ（４５０ｎｍ）程、ＣＶ
Ｄにより形成し、トレンチ２０を埋め込む。
除去し、半導体基板上全面に、絶縁膜２１として、シリ
コン酸化膜を、膜厚４５００Ａ（４５０ｎｍ）程、ＣＶ
Ｄにより形成し、トレンチ２０を埋め込む。
【０００８】次に、図６（ｃ）に示すように、拡散層上
のストッパー膜１８が完全に露出するまで、ＣＭＰによ
り平坦化を行う。ＣＭＰ後には、ストッパー膜１８も少
し研磨され、その膜厚は６００Ａ（６０ｎｍ）程度にな
る。
のストッパー膜１８が完全に露出するまで、ＣＭＰによ
り平坦化を行う。ＣＭＰ後には、ストッパー膜１８も少
し研磨され、その膜厚は６００Ａ（６０ｎｍ）程度にな
る。
【０００９】また当然、素子分離領域上の絶縁膜の上面
とストッパー膜１８の上面とは、ほぼ同じ高さになる。
とストッパー膜１８の上面とは、ほぼ同じ高さになる。
【００１０】次に図６（ｄ）に示すように、エッチング
によりストッパー膜１８を除去する。エッチングには、
通常、シリコン酸化膜との選択比が高い、燐酸によるウ
ェットエッチが用いられる。
によりストッパー膜１８を除去する。エッチングには、
通常、シリコン酸化膜との選択比が高い、燐酸によるウ
ェットエッチが用いられる。
【００１１】この結果、素子分離領域には、ウェハー表
面より６００Ａ（６０ｎｍ）程突き出した絶縁膜２１ａ
ができる。
面より６００Ａ（６０ｎｍ）程突き出した絶縁膜２１ａ
ができる。
【００１２】次に図６（ｅ）に示すように、シリコン酸
化膜の除去のため、膜厚３００Ａ（３０ｎｍ）のシリコ
ン酸化膜１７のウェットエッチングが行われる。このウ
ェットエッチングには、下地への影響が少ない、フッ
酸、もしくはフッ酸を含む液が用いられる。
化膜の除去のため、膜厚３００Ａ（３０ｎｍ）のシリコ
ン酸化膜１７のウェットエッチングが行われる。このウ
ェットエッチングには、下地への影響が少ない、フッ
酸、もしくはフッ酸を含む液が用いられる。
【００１３】この時、絶縁膜２１ａもシリコン酸化膜で
あるのでエッチングされるが、ＣＶＤによるシリコン酸
化膜は、熱酸化によるシリコン酸化膜よりも粗であり、
ウェットエッチングによるエッチング速度は、典型的に
は、ＣＶＤによるものが熱酸化によるものよりも３倍程
度大きい。
あるのでエッチングされるが、ＣＶＤによるシリコン酸
化膜は、熱酸化によるシリコン酸化膜よりも粗であり、
ウェットエッチングによるエッチング速度は、典型的に
は、ＣＶＤによるものが熱酸化によるものよりも３倍程
度大きい。
【００１４】このため、図６（ｅ）に示すように、素子
分離領域の絶縁膜２１ａの周縁部には、半径３００Ａ
（３０ｎｍ）の窪み２２ができ、トレンチ２０の側壁が
露出する。
分離領域の絶縁膜２１ａの周縁部には、半径３００Ａ
（３０ｎｍ）の窪み２２ができ、トレンチ２０の側壁が
露出する。
【００１５】窪み２２ができる過程について、図７を参
照して説明する。図７は、図６（ｄ）のトレンチ素子分
離領域周縁部分を拡大して示した断面図である。
照して説明する。図７は、図６（ｄ）のトレンチ素子分
離領域周縁部分を拡大して示した断面図である。
【００１６】熱酸化による膜厚３００Ａ（３０ｎｍ）の
シリコン酸化膜１７のウェットエッチングを行うと、Ｃ
ＶＤによるシリコン酸化膜である絶縁膜２１ａは約９０
０Ａ（９０ｎｍ）エッチングされ、上面の高さはシリコ
ン基板１６に等しくなる。
シリコン酸化膜１７のウェットエッチングを行うと、Ｃ
ＶＤによるシリコン酸化膜である絶縁膜２１ａは約９０
０Ａ（９０ｎｍ）エッチングされ、上面の高さはシリコ
ン基板１６に等しくなる。
【００１７】しかし、ウェットエッチは等方的であるた
め、素子分離領域周縁部では、図７の破線１から破線３
の順に進行し、最終的には、図６（ｅ）で示したような
窪み２２が生じる。
め、素子分離領域周縁部では、図７の破線１から破線３
の順に進行し、最終的には、図６（ｅ）で示したような
窪み２２が生じる。
【００１８】この状態のまま、ゲート酸化膜、ゲート電
極を形成し、トランジスタを作成した場合、Ａｎｄｒｅ
ｓ Ｂｒｙａｎｔ氏らが、論文（“Characteristics o
f CMOS Device Isolation for the ULSI Age.”
ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｐ６７１，１９９
４）で述べているように、拡散層のトレンチ側壁部、特
に、電界の集中する角の部分に意図しないトランジスタ
が形成され、本来のトランジスタ特性にハンプ、キンク
等と呼ばれる悪影響を及ぼす。
極を形成し、トランジスタを作成した場合、Ａｎｄｒｅ
ｓ Ｂｒｙａｎｔ氏らが、論文（“Characteristics o
f CMOS Device Isolation for the ULSI Age.”
ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｐ６７１，１９９
４）で述べているように、拡散層のトレンチ側壁部、特
に、電界の集中する角の部分に意図しないトランジスタ
が形成され、本来のトランジスタ特性にハンプ、キンク
等と呼ばれる悪影響を及ぼす。
【００１９】また、ゲート電極エッチングの際には、窪
みによる急峻な段差のため、ゲート電極材料が窪みにサ
イドウォール状に残り、例えば、ゲート電極間がショー
トする場合もある。
みによる急峻な段差のため、ゲート電極材料が窪みにサ
イドウォール状に残り、例えば、ゲート電極間がショー
トする場合もある。
【００２０】
【発明が解決しようとする課題】以上説明したように、
従来のトレンチ素子分離形成方法では、素子分離領域周
縁部に、窪みが生じるため、拡散層のトレンチ側壁部、
特に電界の集中する角の部分に、意図しないトランジス
タが形成され、本来のトランジスタ特性にハンプ、キン
ク等と呼ばれる悪影響を及ぼしやすい、という問題点を
有している。
従来のトレンチ素子分離形成方法では、素子分離領域周
縁部に、窪みが生じるため、拡散層のトレンチ側壁部、
特に電界の集中する角の部分に、意図しないトランジス
タが形成され、本来のトランジスタ特性にハンプ、キン
ク等と呼ばれる悪影響を及ぼしやすい、という問題点を
有している。
【００２１】また、ゲートエッチングの際には窪みによ
る急峻な段差のため、ゲート電極材料が窪みにサイドウ
ォール状に残り、ゲート電極間がショートしやすいとい
う問題点もある。
る急峻な段差のため、ゲート電極材料が窪みにサイドウ
ォール状に残り、ゲート電極間がショートしやすいとい
う問題点もある。
【００２２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、トレンチ素子分
離形成の際に、半導体基板上のシリコン酸化膜をウェッ
トエッチングする際に、トレンチ素子分離領域の第１の
絶縁膜がエッチングされて、素子分離端に窪みが形成さ
れることを防ぎ、半導体装置の歩留り、信頼性、生産性
を向上する半導体装置の製造方法を提供することにあ
る。
てなされたものであって、その目的は、トレンチ素子分
離形成の際に、半導体基板上のシリコン酸化膜をウェッ
トエッチングする際に、トレンチ素子分離領域の第１の
絶縁膜がエッチングされて、素子分離端に窪みが形成さ
れることを防ぎ、半導体装置の歩留り、信頼性、生産性
を向上する半導体装置の製造方法を提供することにあ
る。
【００２３】
【課題を解決するための手段】前記目的を達成する本発
明は、その概略を述べれば、絶縁膜を、予め窪みが生じ
やすいトレンチ周縁部に、選択的に形成し、窪みの形成
を防止する、あるいは、窪みが形成された後に窪みの中
に、選択的に絶縁膜を形成することにより、ゲート酸化
膜形成前に窪みを無くしたものである。
明は、その概略を述べれば、絶縁膜を、予め窪みが生じ
やすいトレンチ周縁部に、選択的に形成し、窪みの形成
を防止する、あるいは、窪みが形成された後に窪みの中
に、選択的に絶縁膜を形成することにより、ゲート酸化
膜形成前に窪みを無くしたものである。
【００２４】より詳細には、本発明の半導体装置の製造
方法は、（ａ）半導体基板上に平坦化のためのストッパ
ー膜を形成する工程と、（ｂ）素子分離領域の前記スト
ッパー膜をエッチングにより除去し、さらに前記半導体
基板をエッチングしトレンチを形成する工程と、（ｃ）
前記半導体基板上に第１の絶縁膜を形成し前記トレンチ
を埋め込む工程と、（ｄ）平坦化により前記ストッパー
膜上の前記第１の絶縁膜を除去する工程と、（ｅ）前記
ストッパー膜を除去する工程と、（ｆ）前記ストッパー
膜を除去した後、ゲート酸化膜を形成する前に、第２の
絶縁物を形成する工程と、（ｇ）前記第２の絶縁膜をエ
ッチングする工程と、を含むことを特徴とする。
方法は、（ａ）半導体基板上に平坦化のためのストッパ
ー膜を形成する工程と、（ｂ）素子分離領域の前記スト
ッパー膜をエッチングにより除去し、さらに前記半導体
基板をエッチングしトレンチを形成する工程と、（ｃ）
前記半導体基板上に第１の絶縁膜を形成し前記トレンチ
を埋め込む工程と、（ｄ）平坦化により前記ストッパー
膜上の前記第１の絶縁膜を除去する工程と、（ｅ）前記
ストッパー膜を除去する工程と、（ｆ）前記ストッパー
膜を除去した後、ゲート酸化膜を形成する前に、第２の
絶縁物を形成する工程と、（ｇ）前記第２の絶縁膜をエ
ッチングする工程と、を含むことを特徴とする。
【００２５】本発明においては、前記第１、第２の絶縁
膜をＣＶＤ（化学気相成長）法により形成する、ことを
特徴とする。
膜をＣＶＤ（化学気相成長）法により形成する、ことを
特徴とする。
【００２６】また、本発明においては、前記平坦化を、
ＣＭＰ（化学機械的研磨）で行う、ことを特徴とする。
ＣＭＰ（化学機械的研磨）で行う、ことを特徴とする。
【００２７】さらに、本発明においては、前記第２の絶
縁膜のエッチングを等方的なエッチングで行う、ことを
特徴とする。このエッチングは、好ましくは、ウェット
エッチングで行われる。
縁膜のエッチングを等方的なエッチングで行う、ことを
特徴とする。このエッチングは、好ましくは、ウェット
エッチングで行われる。
【００２８】そして、本発明においては、前記第２の絶
縁膜が、シリコン酸化膜である、ことを特徴とする。
縁膜が、シリコン酸化膜である、ことを特徴とする。
【００２９】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置の製造方法は、その好
ましい実施の形態において、半導体基板内に設けられる
トレンチに第１の絶縁膜を埋め込み平坦化してトレンチ
素子分離領域を形成するに際して、平坦化処理後におい
て、平坦化のためのストッパー膜を除去後、ゲート電極
形成工程前に、第２の絶縁膜を形成し、この第２の絶縁
膜をエッチングすることによりトレンチ素子分離領域の
基板表面よりも高い該第１の絶縁膜の側壁周辺部に、選
択的に前記第２の絶縁膜を残し、これにより、つづいて
行われるエッチング工程でトレンチ素子分離領域周辺部
に窪みが形成されることを防ぐ、ようにしたものであ
る。
に説明する。本発明の半導体装置の製造方法は、その好
ましい実施の形態において、半導体基板内に設けられる
トレンチに第１の絶縁膜を埋め込み平坦化してトレンチ
素子分離領域を形成するに際して、平坦化処理後におい
て、平坦化のためのストッパー膜を除去後、ゲート電極
形成工程前に、第２の絶縁膜を形成し、この第２の絶縁
膜をエッチングすることによりトレンチ素子分離領域の
基板表面よりも高い該第１の絶縁膜の側壁周辺部に、選
択的に前記第２の絶縁膜を残し、これにより、つづいて
行われるエッチング工程でトレンチ素子分離領域周辺部
に窪みが形成されることを防ぐ、ようにしたものであ
る。
【００３０】より詳細には、本発明の半導体装置の製造
方法は、その好ましい実施の形態において、（ａ）半導
体基板（図１の１）上に、応力緩和用の絶縁膜であるシ
リコン酸化膜（図１の２）を介して、平坦化のためのス
トッパー膜（図１の３）を形成する工程（図１（ａ）参
照）と、（ｂ）素子分離領域の、ストッパー膜（図１の
３）及びシリコン酸化膜（図１の２）をエッチングによ
り除去し、さらに半導体基板（図１の１）をエッチング
してトレンチ（図１の５）を形成した後、基板上に、第
１の絶縁膜（図１の６）を形成し、トレンチを埋め込む
工程（図１（ｂ）参照）と、（ｃ）平坦化によりストッ
パー膜（図１の３）上の第１の絶縁膜（図１の６）を除
去する工程（図１（ｃ）参照）と、（ｄ）ストッパー膜
を除去する工程（図１（ｄ）参照）と、（ｅ）ストッパ
ー膜を除去した後、ゲート酸化膜を形成する前に、第２
の絶縁膜（図２の７）を形成する工程（図２（ｅ）参
照）と、（ｆ）第２の絶縁膜をエッチング除去する工程
（図２（ｆ）参照）と、（ｇ）シリコン酸化膜（図１の
２）をエッチング除去する工程（図２（ｇ）参照）と、
を含む。
方法は、その好ましい実施の形態において、（ａ）半導
体基板（図１の１）上に、応力緩和用の絶縁膜であるシ
リコン酸化膜（図１の２）を介して、平坦化のためのス
トッパー膜（図１の３）を形成する工程（図１（ａ）参
照）と、（ｂ）素子分離領域の、ストッパー膜（図１の
３）及びシリコン酸化膜（図１の２）をエッチングによ
り除去し、さらに半導体基板（図１の１）をエッチング
してトレンチ（図１の５）を形成した後、基板上に、第
１の絶縁膜（図１の６）を形成し、トレンチを埋め込む
工程（図１（ｂ）参照）と、（ｃ）平坦化によりストッ
パー膜（図１の３）上の第１の絶縁膜（図１の６）を除
去する工程（図１（ｃ）参照）と、（ｄ）ストッパー膜
を除去する工程（図１（ｄ）参照）と、（ｅ）ストッパ
ー膜を除去した後、ゲート酸化膜を形成する前に、第２
の絶縁膜（図２の７）を形成する工程（図２（ｅ）参
照）と、（ｆ）第２の絶縁膜をエッチング除去する工程
（図２（ｆ）参照）と、（ｇ）シリコン酸化膜（図１の
２）をエッチング除去する工程（図２（ｇ）参照）と、
を含む。
【００３１】また、本発明の半導体装置の製造方法は、
その好ましい実施の形態において、半導体基板内に設け
られるトレンチに第１の絶縁膜を埋め込み平坦化してト
レンチ素子分離領域を形成するに際して、平坦化処理後
において、平坦化のためのストッパー膜を除去後、ゲー
ト電極形成工程前に、該半導体基板と該ストッパー膜間
の応力緩和用の絶縁膜をエッチング除去し、つづいて第
２の絶縁膜を形成して該応力緩和用の絶縁膜のエッチン
グ除去の際に生じたトレンチ素子分離領域周辺部の窪み
を埋め込み、これにより、つづいて行われるエッチング
工程でトレンチ素子分離領域周辺部に窪みが形成される
ことを防ぐようにしたものである。
その好ましい実施の形態において、半導体基板内に設け
られるトレンチに第１の絶縁膜を埋め込み平坦化してト
レンチ素子分離領域を形成するに際して、平坦化処理後
において、平坦化のためのストッパー膜を除去後、ゲー
ト電極形成工程前に、該半導体基板と該ストッパー膜間
の応力緩和用の絶縁膜をエッチング除去し、つづいて第
２の絶縁膜を形成して該応力緩和用の絶縁膜のエッチン
グ除去の際に生じたトレンチ素子分離領域周辺部の窪み
を埋め込み、これにより、つづいて行われるエッチング
工程でトレンチ素子分離領域周辺部に窪みが形成される
ことを防ぐようにしたものである。
【００３２】より詳細には、本発明の半導体装置の製造
方法は、その好ましい実施の形態において、（ａ）半導
体基板（図４の８）上に、応力緩和用のシリコン酸化膜
（図４の９）を介して、平坦化のためのストッパー膜
（図４の１０）を形成する工程（図４（ａ）参照）と、
（ｂ）素子分離領域の、ストッパー膜及び前記シリコン
酸化膜をエッチングにより除去し、さらに半導体基板を
エッチングしてトレンチ（図４の１２）を形成し、基板
上に第１の絶縁膜を形成しトレンチを埋め込む工程（図
４（ｂ）参照）と、（ｃ）平坦化により前記ストッパー
膜上の第１の絶縁膜を除去する工程（図４（ｃ）参照）
と、（ｄ）前記ストッパー膜を除去する工程（図４
（ｄ）参照）と、（ｅ）前記ストッパー膜を除去した後
に、シリコン酸化膜（図４の９）をエッチングにより除
去する工程（図５（ｅ）参照）と、（ｆ）前記工程
（ｅ）で生じたトレンチ周辺部の窪みを覆うように第２
の絶縁膜（図５の１５）を形成する工程（図５（ｆ）参
照）と、（ｇ）第２の絶縁膜をエッチング除去する工程
（図５（ｇ））と、を含む。
方法は、その好ましい実施の形態において、（ａ）半導
体基板（図４の８）上に、応力緩和用のシリコン酸化膜
（図４の９）を介して、平坦化のためのストッパー膜
（図４の１０）を形成する工程（図４（ａ）参照）と、
（ｂ）素子分離領域の、ストッパー膜及び前記シリコン
酸化膜をエッチングにより除去し、さらに半導体基板を
エッチングしてトレンチ（図４の１２）を形成し、基板
上に第１の絶縁膜を形成しトレンチを埋め込む工程（図
４（ｂ）参照）と、（ｃ）平坦化により前記ストッパー
膜上の第１の絶縁膜を除去する工程（図４（ｃ）参照）
と、（ｄ）前記ストッパー膜を除去する工程（図４
（ｄ）参照）と、（ｅ）前記ストッパー膜を除去した後
に、シリコン酸化膜（図４の９）をエッチングにより除
去する工程（図５（ｅ）参照）と、（ｆ）前記工程
（ｅ）で生じたトレンチ周辺部の窪みを覆うように第２
の絶縁膜（図５の１５）を形成する工程（図５（ｆ）参
照）と、（ｇ）第２の絶縁膜をエッチング除去する工程
（図５（ｇ））と、を含む。
【００３３】本発明の実施の形態において、前記第１、
第２の絶縁膜は、好ましくはＣＶＤにより形成される。
また平坦化はＣＭＰ（化学機械的研磨）で行われる。前
記第２の絶縁膜のエッチングは、好ましくは、ウェット
エッチングで行われる。
第２の絶縁膜は、好ましくはＣＶＤにより形成される。
また平坦化はＣＭＰ（化学機械的研磨）で行われる。前
記第２の絶縁膜のエッチングは、好ましくは、ウェット
エッチングで行われる。
【００３４】本発明の実施の形態によれば、ゲート酸化
膜形成前にトレンチ素子分離領域周辺部の窪みを無くし
たことにより、トランジスタ特性のハンプ、ゲート電極
エッチの際の段残りの発生を防止することができる。
膜形成前にトレンチ素子分離領域周辺部の窪みを無くし
たことにより、トランジスタ特性のハンプ、ゲート電極
エッチの際の段残りの発生を防止することができる。
【００３５】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００３６】［実施例１］本発明の第１の実施例を図面
を参照して説明する。図１及び図２は、本発明の第一実
施例の製造方法を説明するための図であり、半導体基板
の断面を製造工程順に模式的に示した工程断面図であ
る。なお、図１及び図２は、単に図面作成の都合で分図
されたものである。
を参照して説明する。図１及び図２は、本発明の第一実
施例の製造方法を説明するための図であり、半導体基板
の断面を製造工程順に模式的に示した工程断面図であ
る。なお、図１及び図２は、単に図面作成の都合で分図
されたものである。
【００３７】まず、図１（ａ）に示すように、シリコン
基板１上に、熱酸化により、シリコン酸化膜２を膜厚３
００Ａ（オングストローム）（３０ｎｍ）形成し、シリ
コン酸化膜２上に、ＣＭＰのストッパー膜３として、Ｃ
ＭＰによる研磨速度が、素子分離に利用する絶縁膜（本
実施例ではシリコン酸化膜を用いる）よりも小さいシリ
コン窒化膜を、ＣＶＤにより、膜厚１０００Ａ（１００
ｎｍ）形成する。最初に、形成するシリコン酸化膜２の
役割は、ストッパー膜３であるシリコン窒化膜とシリコ
ン基板１間の応力を緩和するためのものである。
基板１上に、熱酸化により、シリコン酸化膜２を膜厚３
００Ａ（オングストローム）（３０ｎｍ）形成し、シリ
コン酸化膜２上に、ＣＭＰのストッパー膜３として、Ｃ
ＭＰによる研磨速度が、素子分離に利用する絶縁膜（本
実施例ではシリコン酸化膜を用いる）よりも小さいシリ
コン窒化膜を、ＣＶＤにより、膜厚１０００Ａ（１００
ｎｍ）形成する。最初に、形成するシリコン酸化膜２の
役割は、ストッパー膜３であるシリコン窒化膜とシリコ
ン基板１間の応力を緩和するためのものである。
【００３８】ついで、周知のフォトリソグラフィー技術
により、拡散層となる領域に選択的にマスク４を形成す
る。
により、拡散層となる領域に選択的にマスク４を形成す
る。
【００３９】次に、図１（ｂ）に示すように、マスク４
で覆われていない領域、すなわち素子分離領域のストッ
パー膜４、シリコン酸化膜２を、異方性エッチング技術
により除去する。さらに、素子分離領域のシリコン基板
１を、深さ３０００Ａ（３００ｎｍ）、異方性エッチン
グし、素子分離領域にトレンチ５を形成する。
で覆われていない領域、すなわち素子分離領域のストッ
パー膜４、シリコン酸化膜２を、異方性エッチング技術
により除去する。さらに、素子分離領域のシリコン基板
１を、深さ３０００Ａ（３００ｎｍ）、異方性エッチン
グし、素子分離領域にトレンチ５を形成する。
【００４０】そして、トレンチ５を形成した後、マスク
４を除去し、半導体基板上全面に、第１の絶縁膜６とし
て、シリコン酸化膜を、膜厚４５００Ａ（４５０ｎ
ｍ）、ＣＶＤにより形成し、トレンチ５を埋め込む。
４を除去し、半導体基板上全面に、第１の絶縁膜６とし
て、シリコン酸化膜を、膜厚４５００Ａ（４５０ｎ
ｍ）、ＣＶＤにより形成し、トレンチ５を埋め込む。
【００４１】次に、図１（ｃ）に示すように、拡散層上
のストッパー膜４が完全に露出するまで、ＣＭＰにより
平坦化を行う。
のストッパー膜４が完全に露出するまで、ＣＭＰにより
平坦化を行う。
【００４２】ＣＭＰ後には、ストッパー膜３も研磨さ
れ、膜厚６００Ａ（６０ｎｍ）程度になる。また、当
然、素子分離領域上の第１の絶縁膜６ａの上面と、スト
ッパー膜３の上面とは、ほぼ同じ高さになる。
れ、膜厚６００Ａ（６０ｎｍ）程度になる。また、当
然、素子分離領域上の第１の絶縁膜６ａの上面と、スト
ッパー膜３の上面とは、ほぼ同じ高さになる。
【００４３】次に、図１（ｄ）に示すように、エッチン
グにより、ストッパー膜３を除去する。このエッチング
には、通常、シリコン酸化膜との選択比が高い、燐酸に
よるウェットエッチが用いられる。
グにより、ストッパー膜３を除去する。このエッチング
には、通常、シリコン酸化膜との選択比が高い、燐酸に
よるウェットエッチが用いられる。
【００４４】この結果、素子分離領域には、ウェハー
（基板）表面よりも高さが６００Ａ（６０ｎｍ）突き出
した第１の絶縁膜６ａができる。
（基板）表面よりも高さが６００Ａ（６０ｎｍ）突き出
した第１の絶縁膜６ａができる。
【００４５】次に、図２（ｅ）に示すように、第２の絶
縁膜７として、シリコン酸化膜を半導体基板上に、膜厚
６００Ａ（６０ｎｍ）成長する。
縁膜７として、シリコン酸化膜を半導体基板上に、膜厚
６００Ａ（６０ｎｍ）成長する。
【００４６】次に、図２（ｆ）に示すように、エッチン
グにより、膜厚６００Ａ（６０ｎｍ）の第２の絶縁膜７
を除去する。その際、エッチング方法として、本実施例
では、下地に与えるダメージが少ない、フッ酸系のエッ
チング液によるウェットエッチングを用いる。
グにより、膜厚６００Ａ（６０ｎｍ）の第２の絶縁膜７
を除去する。その際、エッチング方法として、本実施例
では、下地に与えるダメージが少ない、フッ酸系のエッ
チング液によるウェットエッチングを用いる。
【００４７】すると、平面部では第２の絶縁膜７が無く
なり、最初のシリコン酸化膜２のみが残るが、素子分離
領域端（第１の絶縁膜６ａの側壁部）では、シリコン酸
化膜２の上に、絶縁膜７ａが残る。
なり、最初のシリコン酸化膜２のみが残るが、素子分離
領域端（第１の絶縁膜６ａの側壁部）では、シリコン酸
化膜２の上に、絶縁膜７ａが残る。
【００４８】この過程について、図２（ｅ）の素子分離
領域端を拡大して示した図３を参照して説明する。
領域端を拡大して示した図３を参照して説明する。
【００４９】ここで、最初に形成したシリコン酸化膜２
を除き、平面部には、膜厚６００Ａ（６０ｎｍ）の第２
の絶縁膜７が形成されているが、素子分離領域端の角の
部分からは、水平から４５度の角度に、（√２）×６０
０≒８５０Ａ（８５ｎｍ）の第２の絶縁膜７が形成され
ていることになる。
を除き、平面部には、膜厚６００Ａ（６０ｎｍ）の第２
の絶縁膜７が形成されているが、素子分離領域端の角の
部分からは、水平から４５度の角度に、（√２）×６０
０≒８５０Ａ（８５ｎｍ）の第２の絶縁膜７が形成され
ていることになる。
【００５０】ここで、６００Ａ（６０ｎｍ）のウェット
エッチを行うと、平面部の第２の絶縁膜７は無くなる
が、素子分離領域端の角の部分では、 （√２）×６００−６００Ａ≒２５０Ａ（２５ｎｍ） の絶縁膜７ａが残る。
エッチを行うと、平面部の第２の絶縁膜７は無くなる
が、素子分離領域端の角の部分では、 （√２）×６００−６００Ａ≒２５０Ａ（２５ｎｍ） の絶縁膜７ａが残る。
【００５１】次に図２（ｇ）に示すように、シリコン酸
化膜２をウェットエッチングで除去する。この時、第１
の絶縁膜６ａは、６００Ａ（６０ｎｍ）エッチングされ
るが、第１の絶縁膜６ａの窪みは、半径５０Ａ（５ｎ
ｍ）程度であり、問題にならない。
化膜２をウェットエッチングで除去する。この時、第１
の絶縁膜６ａは、６００Ａ（６０ｎｍ）エッチングされ
るが、第１の絶縁膜６ａの窪みは、半径５０Ａ（５ｎ
ｍ）程度であり、問題にならない。
【００５２】従って、この後、ゲート酸化、ゲート電極
の形成を行っても、トランジスタ特性のハンプや、ゲー
ト電極材料の残りの問題は発生しない。
の形成を行っても、トランジスタ特性のハンプや、ゲー
ト電極材料の残りの問題は発生しない。
【００５３】本実施例では、理解を容易とするため、い
ったん素子分離領域端部に第２の絶縁膜７ａを残してか
ら、シリコン酸化膜２をエッチング除去するように、説
明したが、本実施例においては、第２の絶縁膜７ａも酸
化膜であり、実際の製造への適用に当たっては、この二
つのエッチングを一度に行っても、本質的な違いはない
のはもちろんである。
ったん素子分離領域端部に第２の絶縁膜７ａを残してか
ら、シリコン酸化膜２をエッチング除去するように、説
明したが、本実施例においては、第２の絶縁膜７ａも酸
化膜であり、実際の製造への適用に当たっては、この二
つのエッチングを一度に行っても、本質的な違いはない
のはもちろんである。
【００５４】［実施例２］次に本発明の第２の実施例を
図面を参照して説明する。図４及び図５は、本発明の第
２の実施例の製造方法を説明するための図であり、半導
体基板の断面を製造工程順に模式的に示した工程断面図
である。なお、図４及び図５は、単に図面作成の都合で
分図されたものである。
図面を参照して説明する。図４及び図５は、本発明の第
２の実施例の製造方法を説明するための図であり、半導
体基板の断面を製造工程順に模式的に示した工程断面図
である。なお、図４及び図５は、単に図面作成の都合で
分図されたものである。
【００５５】まず、図４（ａ）に示すように、シリコン
基板８上に熱酸化によりシリコン酸化膜９を膜厚３００
Ａ（３０ｎｍ）形成し、シリコン酸化膜９上に、ＣＭＰ
のストッパー膜１０として、ＣＭＰによる研磨速度が素
子分離に利用する絶縁膜（本実施例ではシリコン酸化
膜）よりも小さいシリコン窒化膜を、ＣＶＤにより、膜
厚１０００Ａ（１００ｎｍ）形成する。最初に形成する
シリコン酸化膜９の役割は、ストッパー膜１０であるシ
リコン窒化膜とシリコン基板８間の応力を緩和するため
のものである。
基板８上に熱酸化によりシリコン酸化膜９を膜厚３００
Ａ（３０ｎｍ）形成し、シリコン酸化膜９上に、ＣＭＰ
のストッパー膜１０として、ＣＭＰによる研磨速度が素
子分離に利用する絶縁膜（本実施例ではシリコン酸化
膜）よりも小さいシリコン窒化膜を、ＣＶＤにより、膜
厚１０００Ａ（１００ｎｍ）形成する。最初に形成する
シリコン酸化膜９の役割は、ストッパー膜１０であるシ
リコン窒化膜とシリコン基板８間の応力を緩和するため
のものである。
【００５６】次に、周知のフォトリソグラフィー技術に
より、拡散層となる領域に選択的にマスク１１を形成す
る。
より、拡散層となる領域に選択的にマスク１１を形成す
る。
【００５７】次に、図４（ｂ）に示すように、マスク１
１で覆われていない領域、すなわち素子分離領域のスト
ッパー膜１０、シリコン酸化膜９を異方性エッチング技
術により除去する。さらにシリコン基板８を、３０００
Ａ（３００ｎｍ）異方性エッチングし、素子分離領域に
トレンチ１２を形成する。
１で覆われていない領域、すなわち素子分離領域のスト
ッパー膜１０、シリコン酸化膜９を異方性エッチング技
術により除去する。さらにシリコン基板８を、３０００
Ａ（３００ｎｍ）異方性エッチングし、素子分離領域に
トレンチ１２を形成する。
【００５８】トレンチ１２を形成した後マスク１１を除
去し、半導体基板上全面に、第１の絶縁膜１３としてシ
リコン酸化膜を膜厚４５００Ａ（４５０ｎｍ）、ＣＶＤ
により形成し、トレンチ１２を埋め込む。
去し、半導体基板上全面に、第１の絶縁膜１３としてシ
リコン酸化膜を膜厚４５００Ａ（４５０ｎｍ）、ＣＶＤ
により形成し、トレンチ１２を埋め込む。
【００５９】次に図４（ｃ）に示すように、拡散層上の
ストッパー膜１０が完全に露出するまでＣＭＰにより平
坦化を行う。ＣＭＰ後にはストッパー膜１０も研磨さ
れ、６００Ａ（６０ｎｍ）程度になる。また当然、素子
分離領域上の第１の絶縁膜１３ａの上面とストッパー膜
１０の上面はほぼ同じ高さになる。
ストッパー膜１０が完全に露出するまでＣＭＰにより平
坦化を行う。ＣＭＰ後にはストッパー膜１０も研磨さ
れ、６００Ａ（６０ｎｍ）程度になる。また当然、素子
分離領域上の第１の絶縁膜１３ａの上面とストッパー膜
１０の上面はほぼ同じ高さになる。
【００６０】次に図４（ｄ）に示すように、エッチング
によりストッパー膜１０を除去する。エッチングには通
常、シリコン酸化膜との選択比が高い、燐酸によるウェ
ットエッチが用いられる。この結果、素子分離領域には
ウェハー表面より６００Ａ（６０ｎｍ）突き出した第１
の絶縁膜１３ａができる。
によりストッパー膜１０を除去する。エッチングには通
常、シリコン酸化膜との選択比が高い、燐酸によるウェ
ットエッチが用いられる。この結果、素子分離領域には
ウェハー表面より６００Ａ（６０ｎｍ）突き出した第１
の絶縁膜１３ａができる。
【００６１】次に図５（ｅ）に示すように、シリコン酸
化膜９の除去のため、３００Ａ（３０ｎｍ）のウェット
エッチングを行う。
化膜９の除去のため、３００Ａ（３０ｎｍ）のウェット
エッチングを行う。
【００６２】すると、上記従来技術で説明したように、
素子分離領域の第１の絶縁膜１３ａの周縁部には、半径
約３００Ａ（３０ｎｍ）の窪み１４ができ、トレンチの
側壁が露出する。
素子分離領域の第１の絶縁膜１３ａの周縁部には、半径
約３００Ａ（３０ｎｍ）の窪み１４ができ、トレンチの
側壁が露出する。
【００６３】次に図５（ｆ）に示すように、その上に、
第２の絶縁膜１５として、好ましくはシリコン酸化膜
を、ＣＶＤにより膜厚１０００Ａ（１００ｎｍ）成長さ
せ、窪みを埋める。
第２の絶縁膜１５として、好ましくはシリコン酸化膜
を、ＣＶＤにより膜厚１０００Ａ（１００ｎｍ）成長さ
せ、窪みを埋める。
【００６４】次に図５（ｇ）に示すように、第２の絶縁
膜１５をエッチングにより１０００Ａ（１００ｎｍ）除
去する。このエッチングは、本実施例では、下地に対す
る影響の少ない、フッ酸系のエッチング液によるウェッ
トエッチで行う。
膜１５をエッチングにより１０００Ａ（１００ｎｍ）除
去する。このエッチングは、本実施例では、下地に対す
る影響の少ない、フッ酸系のエッチング液によるウェッ
トエッチで行う。
【００６５】素子分離領域の第１の絶縁膜１３ａの周縁
部の窪み１４があった場所には、第２の絶縁膜１５ａが
残り、これにより、窪みのないトレンチ素子分離が実現
できる。したがって、本実施例によっても、ハンプ、ゲ
ート電極の段残りを防止できる。
部の窪み１４があった場所には、第２の絶縁膜１５ａが
残り、これにより、窪みのないトレンチ素子分離が実現
できる。したがって、本実施例によっても、ハンプ、ゲ
ート電極の段残りを防止できる。
【００６６】
【発明の効果】以上説明したように、本発明によれば、
トレンチ素子分離周縁部の窪みを無くすことができるた
め、トランジスタの電気特性にハンプ、キンク等の悪影
響がでることを防ぎ、またゲートエッチングの際のサイ
ドウォール状のエッチング残りを防ぐことができ、歩留
り、及び信頼性を向上する、という効果を奏する。
トレンチ素子分離周縁部の窪みを無くすことができるた
め、トランジスタの電気特性にハンプ、キンク等の悪影
響がでることを防ぎ、またゲートエッチングの際のサイ
ドウォール状のエッチング残りを防ぐことができ、歩留
り、及び信頼性を向上する、という効果を奏する。
【図１】本発明の第１の実施例の製造方法を説明する工
程断面図である。
程断面図である。
【図２】本発明の第１の実施例の製造方法を説明する工
程断面図である。
程断面図である。
【図３】図２（ｅ）の素子分離端の部分を拡大して示し
た半導体基板の断面図である。
た半導体基板の断面図である。
【図４】本発明の第２の実施例の製造方法を説明する工
程断面図である。
程断面図である。
【図５】本発明の第２の実施例の製造方法を説明する工
程断面図である。
程断面図である。
【図６】従来のトレンチ素子分離形成の製造方法を説明
する工程断面図である。
する工程断面図である。
【図７】図６（ｄ）の素子分離端の部分を拡大して示し
た半導体基板の断面図である。
た半導体基板の断面図である。
１、８、１６ シリコン基板 ２、９、１７ シリコン酸化膜 ３、１０、１８ ストッパー膜 ４、１１、１９ マスク ５、１２、２０ トレンチ ６、６ａ、１３、１３ａ 第１の絶縁膜 ７、７ａ、１５、１５ａ 第２の絶縁膜 １４、２２ 窪み ２１、２１ａ 絶縁膜
Claims (13)
- 【請求項１】（ａ）半導体基板上に平坦化のためのスト
ッパー膜を形成する工程と、 （ｂ）素子分離領域の前記ストッパー膜をエッチングに
より除去し、さらに前記半導体基板をエッチングしトレ
ンチを形成する工程と、 （ｃ）前記半導体基板上に第１の絶縁膜を形成し前記ト
レンチを埋め込む工程と、 （ｄ）平坦化により前記ストッパー膜上の前記第１の絶
縁膜を除去する工程と、 （ｅ）前記ストッパー膜を除去する工程と、 （ｆ）前記ストッパー膜を除去した後、ゲート酸化膜を
形成する前に、第２の絶縁物を形成する工程と、 （ｇ）前記第２の絶縁膜をエッチングし、前記トレンチ
の側壁に前記第２の絶縁膜を残す工程と、（ｈ）つづいて前記トレンチ側壁の第２の絶縁膜と前記
トレンチ上部とを同時にエッチングする工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】前記第１、及び第２の絶縁膜をＣＶＤ（化
学気相成長）法により形成する、ことを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項３】前記平坦化を、ＣＭＰ（化学機械的研磨）
で行う、ことを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項４】前記第２の絶縁膜のエッチングを等方的な
エッチングで行う、ことを特徴とする請求項２記載の半
導体装置の製造方法。 - 【請求項５】前記エッチングが、ウェットエッチングで
ある、ことを特徴とする請求項３記載の半導体装置の製
造方法。 - 【請求項６】前記第２の絶縁膜が、シリコン酸化膜であ
る、ことを特徴とする請求項４記載の半導体装置の製造
方法。 - 【請求項７】半導体基板内に設けられるトレンチに第１
の絶縁膜を埋め込み平坦化してトレンチ素子分離領域を
形成するに際して、平坦化処理後において、平坦化のス
トッパー膜を除去後、ゲート電極形成工程前に、第２の
絶縁膜を形成し、この第２の絶縁膜をエッチングするこ
とにより、トレンチ素子分離領域の基板表面よりも突き
出した表面前記第１の絶縁膜の側壁周辺部に、選択的に
前記第２の絶縁膜を残し、つづいて行われるエッチング
工程でトレンチ素子分離領域周辺部に窪みが形成される
ことを防ぐようにしたことを特徴とする半導体装置の製
造方法。 - 【請求項８】半導体基板内に設けられるトレンチに第１
の絶縁膜を埋め込み平坦化してトレンチ素子分離領域を
形成するに際して、平坦化処理後において、平坦化のト
ッパー膜を除去後、ゲート電極形成工程前に、前記半導
体基板と前記ストッパー膜間の応力緩和用の絶縁膜をエ
ッチング除去し、 つづいて第２の絶縁膜を形成して前記応力緩和用の絶縁
膜のエッチング除去の際に生じたトレンチ素子分離領域
周辺部の窪みを埋め込み、つづいて行われるエッチング
工程でトレンチ素子分離領域周辺部に窪みが形成される
ことを防ぐようにしたことを特徴とする半導体装置の製
造方法。 - 【請求項９】（ａ）半導体基板上に、応力緩和用の絶縁
膜を介して、平坦化のためのストッパー膜を形成する工
程と、 （ｂ）素子分離領域の、前記ストッパー膜及び応力緩和
用絶縁膜をエッチングにより除去し、さらに前記半導体
基板をエッチングしてトレンチを形成する工程と、 （ｃ）前記半導体基板上に第１の絶縁膜を形成し前記ト
レンチを埋め込む工程と、 （ｄ）平坦化により前記ストッパー膜上の前記第１の絶
縁膜を除去する工程と、 （ｅ）前記ストッパー膜を除去する工程と、 （ｆ）前記ストッパー膜を除去した後、ゲート酸化膜を
形成する前に、第２の絶縁膜を形成する工程と、 （ｇ）前記第２の絶縁膜をエッチング除去し、素子分離
領域端の前記第１の絶縁膜の角部に前記第２の絶縁膜を
一部残す工程と、 （ｈ）前記応力緩和用絶縁膜をエッチング除去する工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１０】（ａ）半導体基板上に、応力緩和用の絶
縁膜を介して、平坦化のためのストッパー膜を形成する
工程と、 （ｂ）素子分離領域の、前記ストッパー膜及び前記応力
緩和用絶縁膜をエッチングにより除去し、さらに前記半
導体基板をエッチングしてトレンチを形成する工程と、 （ｃ）前記半導体基板上に第１の絶縁膜を形成し前記ト
レンチを埋め込む工程と、 （ｄ）平坦化により前記ストッパー膜上の前記第１の絶
縁膜を除去する工程と、 （ｅ）前記ストッパー膜を除去する工程と、 （ｆ）前記ストッパー膜を除去した後に、前記応力緩和
用絶縁膜をエッチングにより除去する工程と、 （ｇ）基板全面に第２の絶縁膜を形成し、素子分離領域
端の窪みを埋め込む工程と、 （ｈ）前記第２の絶縁膜をエッチング除去する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１１】前記第１、第２の絶縁膜をＣＶＤ（化学
気相成長）法により形成する、ことを特徴とする請求項
７、８、９、１０のいずれか一に記載の半導体装置の製
造方法。 - 【請求項１２】前記平坦化を、ＣＭＰ（化学機械的研
磨）で行う、ことを特徴とする請求項７、８、９、１０
のいずれか一に記載の半導体装置の製造方法。 - 【請求項１３】前記第２の絶縁膜のエッチングをウェッ
トエッチングで行う、ことを特徴とする請求項７、８、
９、１０のいずれか一に記載の半導体装置の製造方法。
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