JP2014063895A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】工程数を増やすことなく、またトランジスタ特性の劣化を防ぎつつ、トレンチ素子分離構造の膜減りを解消できるようにした半導体装置の製造方法を提供する。
【解決手段】シリコン基板１のトレンチ素子分離領域をエッチングしてトレンチ２を形成する工程と、トレンチ２内に熱酸化膜からなるＳＴＩ層３を形成する工程と、ＳＴＩ層３が形成されたシリコン基板１上にポリシリコン膜７を堆積する工程と、ポリシリコン膜７上にＯＮ膜１０を形成する工程と、ＯＮ膜１０及びポリシリコン膜７をエッチングして、シリコン基板１のメモリ領域上にポリシリコン膜７からなるフローティングゲート電極１３を形成すると共に、ＯＮ膜１０及びポリシリコン膜７下からＳＴＩ層３を露出させる工程と、シリコン基板１上にＣＶＤ法で保護酸化膜２０を堆積して、ＳＴＩ層３と、フローティングゲート電極１３及びＯＮ膜１０を覆う工程と、を有する。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、特に、工程数を増やすことなく、またトランジスタ特性の劣化を防ぎつつ、トレンチ素子分離構造の膜減りを解消できるようにした半導体装置の製造方法に関する。

従来から、半導体基板の各素子領域を電気的に分離するための素子分離構造として、ＳＴＩ（Shallow Trench Isolation）が知られている。また、ＳＴＩは、半導体洗浄工程で膜減りすることが知られている。このため、従来から、ＳＴＩの膜減り対策を取り入れた半導体装置の製造方法が知られている（例えば、特許文献１、２参照）。

特開平７−９８３３０号公報 特開２００９−２００２７２号公報

しかしながら、特許文献１、２に記載されているような前述の技術では、以下の３つの課題が存在する。
一つ目の課題は、工程数の増加である。前述の技術では、トレンチ充填材を保護する保護膜を基板上に堆積する工程と、この保護膜をエッチバックする工程とが追加となる。これらの追加工程は、ＳＴＩの膜減りを防止、解消するためだけの専用工程であるため、工程数が増加する。
二つ目の課題は、界面準位の増加である。前述の技術では、エッチバック時のプラズマダメージにより界面準位及びＳｉ基板表面の電荷が増大してしまう。その影響としては、ｆ／１ノイズ増加、ミスマッチ特性劣化が挙げられる。

三つ目の課題は、トランジスタ特性の劣化である。前述の技術では、エッチバック後に残されるサイドウォール状保護膜の幅（即ち、サイドウォール幅）は１５０ｎｍ程度と推定される。トランジスタの閾値電圧（Ｖｔｈ）調整用のイオン注入工程では、サイドウォール幅が増加すると、正常にイオン注入されない領域が増えるため、駆動電流が減少する可能性がある。
そこで、本発明は、これらの課題に鑑みてなされたものであって、工程数を増やすことなく、またトランジスタ特性の劣化を防ぎつつ、トレンチ素子分離構造の膜減りを解消できるようにした半導体装置の製造方法を提供することを目的とする。

上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、トレンチ素子分離領域を有する半導体装置の製造方法であって、前記基板の前記トレンチ素子分離領域をエッチングして、該トレンチ素子分離領域にトレンチを形成する工程と、前記トレンチ内に熱酸化膜からなるトレンチ素子分離層を形成する工程と、前記トレンチ素子分離層が形成された前記基板上に第１の半導体層を堆積する工程と、前記第１の半導体層上に、酸化膜に窒化膜を積層した構造のＯＮ膜を形成する工程と、前記ＯＮ膜及び前記第１の半導体層をエッチングして、前記基板のメモリ領域上に前記第１の半導体層からなるフローティングゲート電極を形成すると共に、前記ＯＮ膜及び前記第１の半導体層下から前記トレンチ素子分離層を露出させる工程と、前記基板上にＣＶＤ（Chemical Vapor Deposition）法で保護酸化膜を堆積して、前記トレンチ素子分離層と、前記フローティングゲート電極及び前記ＯＮ膜を覆う工程と、を有することを特徴とする。

また、上記の半導体装置の製造方法において、前記保護酸化膜上に第２の半導体層を堆積する工程と、前記第２の半導体層をエッチングして、前記フローティングゲート電極上に前記ＯＮ膜及び前記保護酸化膜を介して、前記第２の半導体層からなるコントロールゲート電極を形成する工程と、をさらに有することを特徴としてもよい。
また、上記の半導体装置の製造方法において、前記第２の半導体層をエッチングする工程では、前記基板の第１のトランジスタ領域上に前記保護酸化膜を介して、前記第２の半導体層からなる第１のゲート電極を形成することを特徴としてもよい。

また、上記の半導体装置の製造方法において、前記第２の半導体層を堆積する工程の前に、前記基板の第２のトランジスタ領域に前記保護酸化膜を通して不純物をイオン注入する工程と、前記不純物をイオン注入する工程の後で、前記第２のトランジスタ領域上から前記保護酸化膜を除去する工程と、前記保護酸化膜が除去された前記第２のトランジスタ領域上にゲート酸化膜を形成する工程と、をさらに有し、前記第２の半導体層をエッチングする工程では、前記第２のトランジスタ領域上に前記ゲート酸化膜を介して、前記第２の半導体層からなる第２のゲート電極を形成することを特徴としてもよい。

また、上記の半導体装置の製造方法において、前記ＯＮ膜及び前記第１の半導体層をエッチングする工程では、前記基板のキャパシタ領域上に前記第１の半導体層からなる下部電極を形成し、前記第２の半導体層をエッチングする工程では、前記下部電極上に前記ＯＮ膜及び前記保護酸化膜を介して、前記第２の半導体層からなる上部電極を形成することを特徴としてもよい。
また、上記の半導体装置の製造方法において、前記保護酸化膜を堆積する工程の前に、前記基板に熱酸化処理を施して前記フローティングゲート電極の側壁に側壁酸化膜を形成する工程、をさらに有することを特徴としてもよい。ここで、フローティングゲート電極の側壁（側面）に形成される酸化膜の膜厚制御性は、ＣＶＤ法よりも熱酸化の方が高い。

本発明の別の態様に係る半導体装置の製造方法は、トレンチ素子分離領域を有する半導体装置の製造方法であって、前記基板の前記トレンチ素子分離領域をエッチングして、該トレンチ素子分離領域にトレンチを形成する工程と、前記トレンチ内に熱酸化膜からなるトレンチ素子分離層を形成する工程と、前記トレンチ素子分離層が形成された前記基板上に第１の半導体層を堆積する工程と、前記第１の半導体層上に、酸化膜に窒化膜を積層した構造のＯＮ膜を形成する工程と、前記ＯＮ膜及び前記第１の半導体層をエッチングして、前記基板のキャパシタ領域上に前記第１の半導体層からなる下部電極を形成すると共に、前記ＯＮ膜及び前記第１の半導体層下から前記トレンチ素子分離層を露出させる工程と、ＣＶＤ法により前記基板上に保護酸化膜を堆積して、前記トレンチ素子分離層と、前記下部電極及び前記ＯＮ膜を覆う工程と、を有することを特徴とする。

本発明の一態様によれば、トレンチ素子分離層を露出させた後で、基板上にＣＶＤ法で保護酸化膜を堆積する。これにより、トレンチのコーナー部（即ち、トレンチの上側角部）周辺で、トレンチ素子分離層が削られて窪みが生じた場合でも、この窪みを保護酸化膜で埋めることができる。また、保護酸化膜を形成した後は、トレンチ素子分離層の表面を保護酸化膜で覆って保護することができる。これにより、トレンチ素子分離構造の膜減りを解消することができる。

また、メモリ領域及びキャパシタ領域の少なくとも一方では、ＯＮ膜と保護酸化膜とによってＯＮＯ膜が構成され、保護酸化膜はＯＮＯ膜の一部として用いられる。保護酸化膜の形成工程は、トレンチ素子分離構造の膜減り解消のみを目的とした専用工程ではなく、ＯＮＯ膜の形成と兼用した工程であるため、工程数の増加を防ぐことができる。さらに、保護酸化膜をエッチバックする必要はないので、エッチバックに起因するトランジスタ特性の劣化を防ぐことができる。

本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図。 本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図。 本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図。 トレンチ素子分離構造の拡大断面図。

以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成で同一の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
＜製造方法＞
図１（ａ）〜図３（ｄ）は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。ここでは、シリコン（Ｓｉ）基板に素子分離膜としてＳＴＩ層が形成され、このＳＴＩ層によって、メモリ領域、中耐圧ＭＯＳ領域、中電圧駆動ＭＯＳ領域、低電圧駆動ＭＯＳ領域及びキャパシタ領域がそれぞれ電気的に分離された構造の半導体装置を製造する場合について説明する。

図１（ａ）に示すように、まず始めに、シリコン基板１に素子分離膜として、ＳＴＩ層３を形成する。ＳＴＩ層３の形成方法は、例えば、シリコン基板１のトレンチ素子分離領域を深くエッチングして、トレンチ２を形成する。トレンチ２の深さ（即ち、シリコン基板１表面からトレンチ２の底面までの長さ）は、例えば３５００Åである。次に、トレンチ２を形成したシリコン基板１に熱酸化処理を施して、トレンチ２の底面及び側面（側壁）を含むシリコン基板１の表面に熱酸化膜（ＳｉＯ_２）を形成する。更に、ＣＶＤ法を用いて、Ｏ_３ＴＥＯＳを埋め込む。そして、ＣＭＰ技術を用いて、熱酸化膜を平坦化する。これにより、トレンチ２内に、熱酸化膜からなるＳＴＩ層３を形成する。なお、熱酸化膜をＳＴＩ−ＣＭＰ技術にて、平坦化することにより、シリコン基板１のトレンチ２以外の領域では熱酸化膜が除去される。

次に、図１（ｂ）に示すように、シリコン基板１上に熱酸化膜（ＳｉＯ_２）５と、ポリシリコン膜７と、シリコン酸化膜（ＳｉＯ_２）９と、シリコン窒化膜（Ｓｉ_３Ｎ_４）１１とを順次形成する。熱酸化膜５は、シリコン基板１に熱酸化処理を施すことによって、例えば７５Åの厚さに形成する。また、ポリシリコン膜７は、例えばＣＶＤ法で２５００Åの厚さに形成する。なお、ポリシリコン膜７はフローティングゲート電極又は下部電極として使用するため、導電性を持たせる必要がある。このため、ポリシリコン膜７に例えばリン又はボロン等の不純物を高濃度に導入する。不純物の導入は、成膜後のポリシリコン膜７に不純物をイオン注入することにより行ってもよいし、成膜中に（即ち、ｉｎ−ｓｉｔｕで）行ってもよい。また、シリコン酸化膜９は熱酸化技術、シリコン窒化膜１１は、例えばＣＶＤ法で形成する。以下、シリコン酸化膜９及びシリコン窒化膜１１を合わせてＯＮ（SiO₂-Nitride）膜１０という。ＯＮ膜１０の厚さ（即ち、シリコン酸化膜９及びシリコン窒化膜１１を合わせた厚さ）は、例えば１７０Åである。

次に、図１（ｃ）に示すように、ＯＮ膜１０及びポリシリコン膜７を予め設定した形状にドライエッチングして（即ち、パターニングして）、メモリ領域にフローティングゲート電極１３を形成すると共に、キャパシタ領域に下部電極１５を形成する。なお、エッチ残膜（即ち、ＯＮ膜１０及びポリシリコン膜７をエッチングすることによりその下から露出した熱酸化膜５）の厚さは、例えば２０Å程度である。

次に、図２（ａ）に示すように、フローティングゲート電極１３及び下部電極１５が形成されたシリコン基板１に熱酸化処理を施して、フローティングゲート電極１３の側面及び下部電極１５の側面にそれぞれＩＰＯ（Inter Poly Silicon Oxide）膜１７を形成する。そして、ＣＶＤ法を用いて、シリコン基板１上に保護酸化膜２０を形成する。この保護酸化膜２０は例えば、ＣＶＤ法で形成されたシリコン酸化膜であり、その厚さは例えば１７０Åである。

この保護酸化膜２０によって、ＳＴＩ層３の窪みを解消することができる。即ち、保護酸化膜２０を形成する前までに行った、各種の半導体洗浄工程やエッチング工程では、ＳＴＩ層３の表面が洗浄液やエッチャントに晒されて削られる。そして、その削れが大きい場合は、図４（ａ）に示すように、トレンチ２のコーナー部（即ち、トレンチ２の上側角部）周辺２ａに窪みが生じる場合がある。このような場合でも、この窪みを保護酸化膜２０で埋める（即ち、窪みを解消する）ことができる。特に、保護酸化膜２０をＣＶＤ法で形成する場合、窪みに面するトレンチ内壁にも保護酸化膜２０を容易に堆積することができるので、窪みを隙間なく埋めることができる。よって、この後の半導体形成フローの洗浄膜減り分を補填することができる。

また、保護酸化膜２０は、ＣＶＤ法で形成される酸化膜の中でも、ＨＬＤ（High Temperature Low pressure Deposition）膜であることが好ましい。ＨＬＤ膜はカバレジが良く、１００Å程度均一に堆積させるには適した膜である。そのカバレジの良さから、コーナー部周辺２ａの窪みにも均一に堆積できる。そのため、コーナー部周辺２ａの窪みを解消できる。さらに、保護酸化膜２０下から熱酸化膜が露出したりすることをより十分に防ぐことができる。つまり、保護酸化膜２０にＨＬＤ膜を用いることにより、保護酸化膜２０により、ＳＴＩ層３の膜減り（リセス）を抑制することができる。
また、この保護酸化膜２０は酸化膜であるため、図２（ａ）に示すように、メモリ領域とキャパシタ領域では、保護酸化膜２０とＯＮ膜１０とによってＯＮＯ膜３０が構成される。

次に、図２（ｂ）に示すように、中電圧駆動ＭＯＳ領域及び低電圧駆動ＭＯＳ領域の上方を開口し、それ以外の素子領域を覆うレジストパターン３１をシリコン基板１の上方に形成する。そして、保護酸化膜２０を残したまま、レジストパターン３１をマスクに用いて、シリコン基板１に不純物をイオン注入する。このイオン注入工程は、中電圧駆動ＭＯＳ領域及び低電圧駆動ＭＯＳ領域（即ち、周辺回路領域）に形成される、中電圧駆動ＭＯＳトランジスタ及び低電圧駆動ＭＯＳトランジスタ（即ち、周辺回路トランジスタ）の閾値電圧（Ｖｔｈ）を調整するためのイオン注入工程である。

本実施形態では、このイオン注入に際し、従来技術で用いられてきたような熱酸化膜によるスルー膜は作成しない。本実施形態では、中電圧駆動ＭＯＳ領域及び低電圧駆動ＭＯＳ領域に形成された保護酸化膜２０をそのまま、スルー膜として用いる。つまり、スルー膜を専用工程で形成するのではなく、既に形成された保護酸化膜２０をそのままスルー膜として活用する。イオン注入を実施した後、活性化アニールを実施する。

次に、例えばレジストパターン３１をマスクに、中電圧駆動ＭＯＳ領域及び低電圧駆動ＭＯＳ領域に残されている保護酸化膜２０及び熱酸化膜５をウェットエッチングして除去し、両領域でシリコン基板１の表面を露出させる。このウェットエッチング工程では、レジストパターン３１下から露出しているＳＴＩ層３上の保護酸化膜２０もエッチャントに晒されてエッチングされる。しかしながら、図４（ａ）に示したように、保護酸化膜２０はＳＴＩ層３とその周辺部を連続して覆っており、トレンチ２のコーナー部周辺２ａはエッチングの開始位置とはならない。

このため、図４（ｂ）に示すように、保護酸化膜２０のうちのコーナー部周辺２ａに埋められた部分を容易に残すことができる。また、これ以降の半導体洗浄工程及びエッチング工程でも、残された保護酸化膜２０によってコーナー部周辺２ａを保護することができる。なお、図２（ｃ）に示すように、レジストパターン３１で覆われている保護酸化膜２０は、エッチャントに晒されないので、エッチングされずにそのまま残る。
次に、レジストパターン３１を除去する。そして、図３（ａ）に示すように、シリコン基板１に熱酸化処理を施して、中電圧駆動ＭＯＳ領域及び低電圧駆動ＭＯＳ領域にそれぞれゲート酸化膜３３を形成する。例えば、ウェット酸化にてゲート酸化膜３３を１２０Åの厚さに形成する。

次に、図３（ｂ）に示すように、低電圧駆動ＭＯＳ領域の上方を開口し、それ以外の素子領域を覆うレジストパターン３５をシリコン基板１の上方に形成する。そして、このレジストパターン３５をマスクに用いて、低電圧駆動ＭＯＳ領域のゲート酸化膜３３をエッチングして除去し、該領域のシリコン基板１の表面を露出させる。レジストパターン３５を除去した後、シリコン基板１に再び熱酸化処理を施して、低電圧駆動ＭＯＳ領域にゲート酸化膜４１を形成する。例えば、ウェット酸化にてゲート酸化膜４１を２０Åの厚さに形成する。次に、通常、上記ゲート酸化膜４１上に、ＮＯ窒化膜を形成する。これは、チャネル拡散層がＳｉ基板外に外方拡散を防ぐためである。しかし、このＮＯ窒化膜は工程削減及びＳｉ界面準位の増加防止を目的に、工程削除することも可能である。

次に、図３（ｃ）に示すように、例えばＣＶＤ法にて、シリコン基板１の上方にポリシリコン膜４５を堆積する。このポリシリコン膜４５の堆積厚は例えば２５００Åである。次に、このポリシリコン膜４５をパターニングする。これにより、図３（ｄ）に示すように、メモリ領域にコントロールゲート電極５１を、中耐圧ＭＯＳ領域にゲート電極５３を、中電圧駆動ＭＯＳ領域にゲート電極５５を、低電圧駆動ＭＯＳ領域にゲート電極５７を、キャパシタ領域に上部電極５９をそれぞれ同時に形成する。

メモリ領域では、コントロールゲート電極５１をＯＮＯ膜３０を介してフローティングゲート電極１３を覆うように形成する。また、中耐圧ＭＯＳ領域では、ゲート電極５３を熱酸化膜５及び保護酸化膜２０上に形成する。これにより、熱酸化膜５及び保護酸化膜２０は、中耐圧ＭＯＳ領域のゲート絶縁膜として機能する。さらに、中電圧駆動ＭＯＳ領域ではゲート電極５５をゲート酸化膜３３上に形成し、低電圧駆動ＭＯＳ領域ではゲート電極５７をゲート酸化膜４１上に形成する。また、キャパシタ領域では、上部電極５９をＯＮＯ膜３０を介して下部電極１５を覆うように形成する。

以後は、一般的の半導体製造装置の製造方法に従い、ＬＤＤ（Lightly Doped Drain)やＤＤＤ（Double Diffused Drain）形成のためのインプラ注入、ソース、ドレインを形成するためのイオン注入を施す。そして、シリコン基板１の上方全面に層間絶縁膜を堆積する。層間絶縁膜は例えばＣＶＤ法により形成されるシリコン酸化膜である。ホトリソグラフィ、エッチングにより層間絶縁膜にコンタクトホールを形成する。最終的には、シリコン基板１の上方全面にメタル膜を堆積し、ホトリソグラフィとエッチングによりメタル膜にパターンニングを施して、メタル配線を形成する。このメタル配線は、メモリ、トランジスタ、キャパシタとコンタクトホールを通して導通させる。

なお、メモリ領域に形成された、フローティングゲート電極１３、ＯＮＯ膜３０及びコントロールゲート電極５１を有するメモリは、例えばＥＰＲＯＭ（Erasable Programmable Read Only Memory）又はＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等の不揮発性メモリである。
その後、必要に応じて水素処理を施し、パッシベーション膜を形成する。水素処理はパッシベーション膜を形成した後に行ってもよい。以上の工程を経て、半導体装置が完成する。

この実施形態では、シリコン基板１が本発明の「基板」に対応し、ＳＴＩ層３が本発明の「トレンチ素子分離層」に対応している。また、ポリシリコン膜７が本発明の「第１の半導体層」に対応し、ＩＰＯ膜１７が本発明の「側壁酸化膜」に対応し、ポリシリコン膜４５が本発明の「第２の半導体層」に対応している。さらに、中耐圧ＭＯＳ領域が本発明の「第１のトランジスタ領域」に対応し、中電圧駆動ＭＯＳ領域及び低電圧駆動ＭＯＳ領域（即ち、周辺回路領域）が本発明の第２のトランジスタ領域に対応している。また、ゲート電極５３が本発明の「第１のゲート電極」に対応し、ゲート電極５５、５７が本発明の「第２のゲート電極」に対応している。さらに、ゲート酸化膜３３、４１が本発明の「ゲート酸化膜」に対応している。本実施形態では、ＳＴＩ層３と保護酸化膜２０とによって、トレンチ素子分離構造を構成している。

＜実施形態の効果＞
本発明の実施形態は、以下の効果を奏する。
（１）ＳＴＩ層３を露出させた後で、シリコン基板１上にＣＶＤ法で保護酸化膜２０を堆積する。これにより、例えば半導体洗浄工程で、コーナー部周辺２ａのＳＴＩ層３が削られて窪みが生じた場合でも、この窪みを保護酸化膜２０で埋めることができる。また、保護酸化膜２０を形成した後は、ＳＴＩ層３の表面やコーナー部周辺２ａのトレンチ内壁を保護酸化膜２０で覆って保護することができる。これにより、トレンチ素子分離構造の膜減りを解消することができ、コーナー部周辺２ａに電界が集中することを防ぐことができる。このため、例えば、トランジスタのゲート幅を狭くしていくと閾値電圧Ｖｔｈが次第に減少する逆狭チャネル効果や、トランジスタの電流−電圧特性が不規則に変化するキンク波形など、トランジスタ特性の異常を防ぐことができる。

（２）また、メモリ領域及びキャパシタ領域では、ＯＮ膜１０と保護酸化膜２０とによってＯＮＯ膜３０が構成され、保護酸化膜２０はＯＮＯ膜３０のＴＯＰ膜として用いられる。このように、保護酸化膜２０の形成工程は、トレンチ素子分離構造の膜減り解消のみを目的とした専用工程ではなく、ＯＮＯ膜３０の形成と兼用した工程である。このため、工程数の増加を防ぐことができる。

（３）また、中耐圧ＭＯＳ領域では、保護酸化膜２０をゲート絶縁膜の一部として用いる。中電圧駆動ＭＯＳ領域及び低電圧駆動ＭＯＳ領域では、保護酸化膜２０をイオン注入時のスルー膜として用いる。このように、保護酸化膜２０の形成工程は、トレンチ素子分離構造の膜減り解消のみを目的とした専用工程ではなく、ＯＮＯ膜３０の形成と、ゲート絶縁膜の形成と、スルー膜の形成とを兼用した工程である。このため、ゲート絶縁膜、スルー膜を別々に形成する場合と比べて、工程数を低減することができる。

（４）また、保護酸化膜２０をエッチバックする必要はないため、エッチバックによるプラズマダメージはない。これにより、プラズマダメージに起因する界面準位の増大や、シリコン基板１表面の電荷増大を防ぐことができるので、例えば、ｆ／１ノイズ増加、ミスマッチ特性劣化を防ぐことができる。

（５）また、保護酸化膜２０をエッチバックする必要はないため、保護酸化膜２０がサイドウォール状に残されることもない。このため、保護酸化膜２０がイオン注入の妨げとなることを防ぐことができる。例えば、図２（ｂ）のイオン注入工程で、保護酸化膜２０はイオン注入の妨げとはならない。中電圧駆動ＭＯＳ領域及び低電圧駆動ＭＯＳ領域にＶｔｈ調整用の不純物をそれぞれ正常にイオン注入することができるので、駆動電流の意図しない減少を防止することができる。

（６）また、メモリ領域に形成される不揮発性メモリや、キャパシタ領域に形成されるキャパシタには、電極間の絶縁膜としてＯＮＯ膜３０を用いている。ＯＮＯ膜３０は、窒化膜や、窒化膜と酸化膜との界面に電子や正孔を捕獲して、これらを長時間保持することができる。従って、電荷保持特性に優れた不揮発性メモリや、キャパシタを提供することができる。

（７）また、フローティングゲート電極１３や下部電極１５の各側壁には、側壁酸化膜として、ＩＰＯ膜１７を形成する。側壁酸化膜をＣＶＤ法のみで形成する場合と比較して、側壁酸化膜の膜厚制御性を向上させることができるため、例えば、側壁酸化膜の膜厚均一性を高めることができる。

＜その他＞
本発明は、以上に記載した実施形態に限定されうるものではない。当業者の知識に基づいて実施形態に設計の変更等を加えることが可能であり、そのような変形が加えられた態様も本発明の範囲に含まれる。

１ シリコン基板
２ トレンチ
２ａ コーナー部周辺
３ ＳＴＩ層
５ 熱酸化膜
７、４５ ポリシリコン膜
９ シリコン酸化膜
１０ ＯＮ膜
１１ シリコン窒化膜
１３ フローティングゲート電極
１５ 下部電極
１７ ＩＰＯ膜
２０ 保護酸化膜
３０ ＯＮＯ膜
３１、３５ レジストパターン
３３、４１ ゲート酸化膜
５１ コントロールゲート電極
５３、５５、５７ ゲート電極
５９ 上部電極

Claims (7)

1. トレンチ素子分離領域を有する半導体装置の製造方法であって、
   前記基板の前記トレンチ素子分離領域をエッチングして、該トレンチ素子分離領域にトレンチを形成する工程と、
   前記トレンチ内に熱酸化膜からなるトレンチ素子分離層を形成する工程と、
   前記トレンチ素子分離層が形成された前記基板上に第１の半導体層を堆積する工程と、
   前記第１の半導体層上に、酸化膜に窒化膜を積層した構造のＯＮ膜を形成する工程と、
   前記ＯＮ膜及び前記第１の半導体層をエッチングして、前記基板のメモリ領域上に前記第１の半導体層からなるフローティングゲート電極を形成すると共に、前記ＯＮ膜及び前記第１の半導体層下から前記トレンチ素子分離層を露出させる工程と、
   前記基板上にＣＶＤ法で保護酸化膜を堆積して、前記トレンチ素子分離層と、前記フローティングゲート電極及び前記ＯＮ膜を覆う工程と、を有することを特徴とする半導体装置の製造方法。
2. 前記保護酸化膜上に第２の半導体層を堆積する工程と、
   前記第２の半導体層をエッチングして、前記フローティングゲート電極上に前記ＯＮ膜及び前記保護酸化膜を介して、前記第２の半導体層からなるコントロールゲート電極を形成する工程と、をさらに有することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第２の半導体層をエッチングする工程では、
   前記基板の第１のトランジスタ領域上に前記保護酸化膜を介して、前記第２の半導体層からなる第１のゲート電極を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第２の半導体層を堆積する工程の前に、
   前記基板の第２のトランジスタ領域に前記保護酸化膜を通して不純物をイオン注入する工程と、
   前記不純物をイオン注入する工程の後で、前記第２のトランジスタ領域上から前記保護酸化膜を除去する工程と、
   前記保護酸化膜が除去された前記第２のトランジスタ領域上にゲート酸化膜を形成する工程と、をさらに有し、
   前記第２の半導体層をエッチングする工程では、
   前記第２のトランジスタ領域上に前記ゲート酸化膜を介して、前記第２の半導体層からなる第２のゲート電極を形成することを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
5. 前記ＯＮ膜及び前記第１の半導体層をエッチングする工程では、
   前記基板のキャパシタ領域上に前記第１の半導体層からなる下部電極を形成し、
   前記第２の半導体層をエッチングする工程では、
   前記下部電極上に前記ＯＮ膜及び前記保護酸化膜を介して、前記第２の半導体層からなる上部電極を形成することを特徴とする請求項２から請求項４の何れか一項に記載の半導体装置の製造方法。
6. 前記保護酸化膜を堆積する工程の前に、前記基板に熱酸化処理を施して前記フローティングゲート電極の側壁に側壁酸化膜を形成する工程、をさらに有することを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
7. トレンチ素子分離領域を有する半導体装置の製造方法であって、
   前記基板の前記トレンチ素子分離領域をエッチングして、該トレンチ素子分離領域にトレンチを形成する工程と、
   前記トレンチ内に熱酸化膜からなるトレンチ素子分離層を形成する工程と、
   前記トレンチ素子分離層が形成された前記基板上に第１の半導体層を堆積する工程と、
   前記第１の半導体層上に、酸化膜に窒化膜を積層した構造のＯＮ膜を形成する工程と、
   前記ＯＮ膜及び前記第１の半導体層をエッチングして、前記基板のキャパシタ領域上に前記第１の半導体層からなる下部電極を形成すると共に、前記ＯＮ膜及び前記第１の半導体層下から前記トレンチ素子分離層を露出させる工程と、
   ＣＶＤ法により前記基板上に保護酸化膜を堆積して、前記トレンチ素子分離層と、前記下部電極及び前記ＯＮ膜を覆う工程と、を有することを特徴とする半導体装置の製造方法。

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