JPH07176607A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07176607A JPH07176607A JP32286193A JP32286193A JPH07176607A JP H07176607 A JPH07176607 A JP H07176607A JP 32286193 A JP32286193 A JP 32286193A JP 32286193 A JP32286193 A JP 32286193A JP H07176607 A JPH07176607 A JP H07176607A
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- film
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Abstract
(57)【要約】
【目的】 この発明は、素子を分離するのに充分な形状
を有し、装置の特性に悪影響を与えない半導体装置の製
造方法を提供することを目的とする。 【構成】 この発明は、表面にシリコン酸化膜２が形成
されたシリコン基板１に溝５を選択的に形成する工程
と、溝５内に酸化膜６を埋め込むとともに酸化膜６を表
面より突出した状態に形成する工程と、溝５から突出し
た酸化膜６の側壁にレジスト材８を形成する工程と、レ
ジスト材８をマスクにしてシリコン酸化膜２を除去した
後レジスト材８を除去し、酸化膜６が埋め込まれた埋め
込み型素子分離領域を形成する工程とから構成される。
を有し、装置の特性に悪影響を与えない半導体装置の製
造方法を提供することを目的とする。 【構成】 この発明は、表面にシリコン酸化膜２が形成
されたシリコン基板１に溝５を選択的に形成する工程
と、溝５内に酸化膜６を埋め込むとともに酸化膜６を表
面より突出した状態に形成する工程と、溝５から突出し
た酸化膜６の側壁にレジスト材８を形成する工程と、レ
ジスト材８をマスクにしてシリコン酸化膜２を除去した
後レジスト材８を除去し、酸化膜６が埋め込まれた埋め
込み型素子分離領域を形成する工程とから構成される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に係わり、特に埋込型の素子分離領域を有する半導体
装置の製造方法に関する。
法に係わり、特に埋込型の素子分離領域を有する半導体
装置の製造方法に関する。
【０００２】
【従来の技術】集積回路の微細化に伴い、素子分離間の
距離も世代ごとに小さくなり、これに対応する方法とし
て埋込型の素子分離領域が考えられてきた。従来の埋込
型の素子分離領域をその製造方法とともに説明する。
距離も世代ごとに小さくなり、これに対応する方法とし
て埋込型の素子分離領域が考えられてきた。従来の埋込
型の素子分離領域をその製造方法とともに説明する。
【０００３】図８はそれぞれ、従来の埋込型の素子分離
領域を主要な工程毎に示した断面図である。
領域を主要な工程毎に示した断面図である。
【０００４】まず、図８（ａ）に示すように、シリコン
（Ｓｉ）基板１００上に、１００ｎｍ程度の膜厚を有す
るシリコン酸化膜（ＳｉＯ2 ）１０１を熱酸化法によっ
て形成する。次いで、写真蝕刻法を用いてホトレジスト
によるマスク（図示せず）を形成し、このマスクをマス
クに用いてＲＩＥ法により素子分離領域形成部の基板１
００に溝１０３に形成する。次いで、基板１００の上方
全面に、５００ｎｍ程度の膜厚を有するシリコン酸化膜
（ＳｉＯ2 ）１０４を形成し、溝１０３を埋め込む。
（Ｓｉ）基板１００上に、１００ｎｍ程度の膜厚を有す
るシリコン酸化膜（ＳｉＯ2 ）１０１を熱酸化法によっ
て形成する。次いで、写真蝕刻法を用いてホトレジスト
によるマスク（図示せず）を形成し、このマスクをマス
クに用いてＲＩＥ法により素子分離領域形成部の基板１
００に溝１０３に形成する。次いで、基板１００の上方
全面に、５００ｎｍ程度の膜厚を有するシリコン酸化膜
（ＳｉＯ2 ）１０４を形成し、溝１０３を埋め込む。
【０００５】次に、図８（ｂ）に示すように、基板１０
０の上方全面にＲＩＥ法によりシリコン酸化膜１０４を
エッチバックし、埋め込み素子分離領域１０５を得る。
０の上方全面にＲＩＥ法によりシリコン酸化膜１０４を
エッチバックし、埋め込み素子分離領域１０５を得る。
【０００６】しかし、素子分離領域１０５は、理論的に
は図８（ｂ）に示すような形状となるはずであるが、実
際には図８（ｃ）に示すように、分離領域１０５の縁が
溝１０３の側壁に沿って窪んだ形状となる。溝１０３の
側壁の部分は、シリコンとシリコン酸化膜との物質が異
なるものどうしの境界となっているため、応力が集中す
る。応力が集中する領域ではエッチングが、応力が集中
していない領域よりも速く進んでしまう。このために、
分離領域１０５の縁は溝１０３の側壁に沿って窪む。ま
た、製造中に基板１００がゲート酸化膜の形成／等方性
エッチング等、繰り返してエッチングされることも、窪
みが大きくなる原因である。
は図８（ｂ）に示すような形状となるはずであるが、実
際には図８（ｃ）に示すように、分離領域１０５の縁が
溝１０３の側壁に沿って窪んだ形状となる。溝１０３の
側壁の部分は、シリコンとシリコン酸化膜との物質が異
なるものどうしの境界となっているため、応力が集中す
る。応力が集中する領域ではエッチングが、応力が集中
していない領域よりも速く進んでしまう。このために、
分離領域１０５の縁は溝１０３の側壁に沿って窪む。ま
た、製造中に基板１００がゲート酸化膜の形成／等方性
エッチング等、繰り返してエッチングされることも、窪
みが大きくなる原因である。
【０００７】窪みが形成されると、図８（ｄ）に示すよ
うに、その後に形成された拡散層１０６との耐圧が低下
し、逆方向のリーク電流の増加の原因となるおそれがあ
る。さらに、ゲート電極が窪みを覆った場合、ゲート電
極から基板コーナーへの電界集中により、しきい値電圧
の局部的な低下や、リーク電流の増加によるゲート絶縁
耐圧の低下を生じさせる。
うに、その後に形成された拡散層１０６との耐圧が低下
し、逆方向のリーク電流の増加の原因となるおそれがあ
る。さらに、ゲート電極が窪みを覆った場合、ゲート電
極から基板コーナーへの電界集中により、しきい値電圧
の局部的な低下や、リーク電流の増加によるゲート絶縁
耐圧の低下を生じさせる。
【０００８】また、図８（ｃ）に示すように、例えば多
結晶シリコンを用いたゲート電極を異方性エッチングで
所定形状に形成する際に、多結晶シリコン１０７が分離
領域１０５の縁の窪みに残ってしまうと、残留多結晶シ
リコン１０７を介してのゲート電極間の短絡不良を起こ
すおそれもある。
結晶シリコンを用いたゲート電極を異方性エッチングで
所定形状に形成する際に、多結晶シリコン１０７が分離
領域１０５の縁の窪みに残ってしまうと、残留多結晶シ
リコン１０７を介してのゲート電極間の短絡不良を起こ
すおそれもある。
【０００９】
【発明が解決しようとする課題】以上のように、従来の
埋込型の素子分離領域では、溝の側壁に沿って窪みを生
じており、素子特性上、素子を分離するのに不十分な形
状である。
埋込型の素子分離領域では、溝の側壁に沿って窪みを生
じており、素子特性上、素子を分離するのに不十分な形
状である。
【００１０】この発明は、上記のような点に鑑みてなさ
れたものであり、その目的とするところは、素子を分離
するのに充分な形状を持ち、基板に形成される装置の特
性に悪影響を与えない埋込型の素子分離領域を有する半
導体装置の製造方法を提供することにある。
れたものであり、その目的とするところは、素子を分離
するのに充分な形状を持ち、基板に形成される装置の特
性に悪影響を与えない埋込型の素子分離領域を有する半
導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、表面に第１の酸化膜が形成
された半導体基板に溝を選択的に形成する工程と、溝内
に第２の酸化膜を埋め込むとともに第２の酸化膜を表面
より突出した状態に形成する工程と、溝から突出した第
２の酸化膜の側壁にレジスト材を形成する工程と、レジ
スト材をマスクとして第１の酸化膜を除去した後レジス
ト材を除去し、第２の酸化膜が埋め込まれた埋め込み型
素子分離領域を形成する工程とから構成される。
に、請求項１記載の発明は、表面に第１の酸化膜が形成
された半導体基板に溝を選択的に形成する工程と、溝内
に第２の酸化膜を埋め込むとともに第２の酸化膜を表面
より突出した状態に形成する工程と、溝から突出した第
２の酸化膜の側壁にレジスト材を形成する工程と、レジ
スト材をマスクとして第１の酸化膜を除去した後レジス
ト材を除去し、第２の酸化膜が埋め込まれた埋め込み型
素子分離領域を形成する工程とから構成される。
【００１２】請求項２記載の発明は、表面に第１の酸化
膜が形成された半導体基板に溝を選択的に形成する工程
と、溝内に第２の酸化膜を埋め込むとともに第２の酸化
膜を表面より突出した状態に形成する工程と、溝から突
出した第２の酸化膜の側壁に多結晶半導体膜を形成する
工程と、多結晶半導体膜を酸化して第３の酸化膜を形成
する工程と、第１及び第３の酸化膜並びに半導体基板表
面から突出したと第２の酸化膜を除去して、第２の酸化
膜が埋め込まれた埋め込み型素子分離領域を形成する工
程とから構成される。
膜が形成された半導体基板に溝を選択的に形成する工程
と、溝内に第２の酸化膜を埋め込むとともに第２の酸化
膜を表面より突出した状態に形成する工程と、溝から突
出した第２の酸化膜の側壁に多結晶半導体膜を形成する
工程と、多結晶半導体膜を酸化して第３の酸化膜を形成
する工程と、第１及び第３の酸化膜並びに半導体基板表
面から突出したと第２の酸化膜を除去して、第２の酸化
膜が埋め込まれた埋め込み型素子分離領域を形成する工
程とから構成される。
【００１３】請求項３記載の発明は、表面に第１の酸化
膜が形成された半導体基板に溝を選択的に形成する工程
と、溝の内壁面に第２の酸化膜及び耐酸化性膜を順次形
成する工程と、溝内に第３の酸化膜を埋め込むとともに
溝内の第２の酸化膜、耐酸化性膜及び第３の酸化膜を表
面より突出した状態に形成する工程と、第１の酸化膜を
除去して、第２の酸化膜が埋め込まれた埋め込み型素子
分離領域を形成する工程とから構成される。
膜が形成された半導体基板に溝を選択的に形成する工程
と、溝の内壁面に第２の酸化膜及び耐酸化性膜を順次形
成する工程と、溝内に第３の酸化膜を埋め込むとともに
溝内の第２の酸化膜、耐酸化性膜及び第３の酸化膜を表
面より突出した状態に形成する工程と、第１の酸化膜を
除去して、第２の酸化膜が埋め込まれた埋め込み型素子
分離領域を形成する工程とから構成される。
【００１４】請求項４記載の発明は、半導体基板上に第
１の酸化膜を形成した後第１の酸化膜上に耐酸化性膜を
形成する工程と、表面に耐酸化性膜が形成された半導体
基板に溝を選択的に形成する工程と、溝内に第２の酸化
膜を埋め込む工程と、耐酸化性膜をマスクとして溝上部
周縁部の半導体基板を選択的に酸化し、溝上部壁面と第
２の酸化膜との接合面を曲面状に形成する工程と、耐酸
化性膜を除去した後第１の酸化膜を除去して、第２の酸
化膜が埋め込まれた埋め込み型素子分離領域を形成する
工程とから構成される。
１の酸化膜を形成した後第１の酸化膜上に耐酸化性膜を
形成する工程と、表面に耐酸化性膜が形成された半導体
基板に溝を選択的に形成する工程と、溝内に第２の酸化
膜を埋め込む工程と、耐酸化性膜をマスクとして溝上部
周縁部の半導体基板を選択的に酸化し、溝上部壁面と第
２の酸化膜との接合面を曲面状に形成する工程と、耐酸
化性膜を除去した後第１の酸化膜を除去して、第２の酸
化膜が埋め込まれた埋め込み型素子分離領域を形成する
工程とから構成される。
【００１５】
【作用】上記構成において、請求項１、２又は３記載の
発明は、素子分離領域となる埋め込み材における表面か
らの突出部の周縁部に耐エッチング性の保護膜を形成し
た後基板表面に形成された酸化膜を除去して、素子形成
領域を形成するようにしている。
発明は、素子分離領域となる埋め込み材における表面か
らの突出部の周縁部に耐エッチング性の保護膜を形成し
た後基板表面に形成された酸化膜を除去して、素子形成
領域を形成するようにしている。
【００１６】請求項４記載の発明は、埋め込み材と基板
との上部接合面を曲面状に形成した後基板表面に形成さ
れた酸化膜を除去して、素子形成領域を形成するように
している。
との上部接合面を曲面状に形成した後基板表面に形成さ
れた酸化膜を除去して、素子形成領域を形成するように
している。
【００１７】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１８】図１及び図２は請求項１記載の発明の一実
施例に係わる半導体装置の製造方法の工程を示す断面図
である。
施例に係わる半導体装置の製造方法の工程を示す断面図
である。
【００１９】まず、方位［１００］で比抵抗が１〜２Ω
ｃｍ程度のＰ型のシリコン半導体基板１を１０００℃程
度の温度の酸化性雰囲気中で酸化することにより、基板
１の表面に保護膜として１５ｎｍ程度の厚さのシリコン
酸化膜２を形成し、その後シリコン酸化膜２上にＣＶＤ
法により２００ｎｍ程度の厚さの多結晶シリコン膜３を
形成する（図１（ａ））。
ｃｍ程度のＰ型のシリコン半導体基板１を１０００℃程
度の温度の酸化性雰囲気中で酸化することにより、基板
１の表面に保護膜として１５ｎｍ程度の厚さのシリコン
酸化膜２を形成し、その後シリコン酸化膜２上にＣＶＤ
法により２００ｎｍ程度の厚さの多結晶シリコン膜３を
形成する（図１（ａ））。
【００２０】次に、多結晶シリコン膜３上にレジストパ
ターン４を形成し、このレジストパターン４をマスクと
して異方性エッチングのＲＩＥ（反応性イオンエッチン
グ）法により素子分離領域の形成予定領域の多結晶シリ
コン膜３及びシリコン酸化膜２を順次選択的にエッチン
グ除去する（図１（ｂ））。
ターン４を形成し、このレジストパターン４をマスクと
して異方性エッチングのＲＩＥ（反応性イオンエッチン
グ）法により素子分離領域の形成予定領域の多結晶シリ
コン膜３及びシリコン酸化膜２を順次選択的にエッチン
グ除去する（図１（ｂ））。
【００２１】次に、レジストパターン４をマスクとし
て、ＲＩＥ法により基板１に０．５μｍ程度の深さの溝
５を形成する。（図１（ｃ））。
て、ＲＩＥ法により基板１に０．５μｍ程度の深さの溝
５を形成する。（図１（ｃ））。
【００２２】次に、レジストパターン４を除去した後、
溝５内及び表面に減圧ＣＶＤ法により１０００ｎｍ程度
の厚さのシリコン酸化膜６を堆積形成する。（図１
（ｄ））。
溝５内及び表面に減圧ＣＶＤ法により１０００ｎｍ程度
の厚さのシリコン酸化膜６を堆積形成する。（図１
（ｄ））。
【００２３】次に、ＣＭＰ（ケミカル・メカニカル・ポ
リッシング）法による研摩によりシリコン酸化膜６を上
部から研摩して除去し、多結晶シリコン３の表面が露出
した時点で研摩を停止する（図１（ｅ））。
リッシング）法による研摩によりシリコン酸化膜６を上
部から研摩して除去し、多結晶シリコン３の表面が露出
した時点で研摩を停止する（図１（ｅ））。
【００２４】次に、ＣＤＥ（ケミカルドライエッチン
グ）法により多結晶シリコン膜３を除去した後、基板１
の表面にレジスト膜７を塗布する（図１（ｆ））。
グ）法により多結晶シリコン膜３を除去した後、基板１
の表面にレジスト膜７を塗布する（図１（ｆ））。
【００２５】次に、ＲＩＥ法によりレジスト膜７をシリ
コン酸化膜２の表面が露出されるまでエッチバックす
る。これにより、シリコン酸化膜２の表面から突出した
シリコン酸化膜６の側壁を覆うようにレジスト膜８を付
着させる（図２（ｇ））。
コン酸化膜２の表面が露出されるまでエッチバックす
る。これにより、シリコン酸化膜２の表面から突出した
シリコン酸化膜６の側壁を覆うようにレジスト膜８を付
着させる（図２（ｇ））。
【００２６】次に、フッ酸溶液によりシリコン酸化膜２
を除去して基板１の表面を露出させる。この時に、突出
したシリコン酸化膜６の側壁はレジスト膜８で被覆され
ているため、シリコン酸化膜６の側壁がエッチングされ
て除去されることは回避される（図２（ｈ））。
を除去して基板１の表面を露出させる。この時に、突出
したシリコン酸化膜６の側壁はレジスト膜８で被覆され
ているため、シリコン酸化膜６の側壁がエッチングされ
て除去されることは回避される（図２（ｈ））。
【００２７】最後に、硫酸と過酸化水素の混合液によ
り、レジスト膜８を除去した後、周知の技術によって基
板１上に半導体装置を形成する（図２（ｉ））。
り、レジスト膜８を除去した後、周知の技術によって基
板１上に半導体装置を形成する（図２（ｉ））。
【００２８】このような製造工程にあっては、埋め込み
型の素子分離領域上部のシリコン酸化膜６と基板１との
間に窪みが生じることはなくなり、リーク電流の増加、
ゲート絶縁耐圧の低下、しきい値電圧の局部的な低下な
らびにゲート電極間や配線間の短絡不良等の不具合が発
生することは防止される。したがって、半導体装置の特
性に悪影響を与えることのない素子分離に充分な形状を
有する埋め込み型の素子分離領域を得ることが可能とな
る。
型の素子分離領域上部のシリコン酸化膜６と基板１との
間に窪みが生じることはなくなり、リーク電流の増加、
ゲート絶縁耐圧の低下、しきい値電圧の局部的な低下な
らびにゲート電極間や配線間の短絡不良等の不具合が発
生することは防止される。したがって、半導体装置の特
性に悪影響を与えることのない素子分離に充分な形状を
有する埋め込み型の素子分離領域を得ることが可能とな
る。
【００２９】図３は請求項２記載の発明の一実施例に係
わる半導体装置の製造方法の工程を示す断面図である。
わる半導体装置の製造方法の工程を示す断面図である。
【００３０】図３において、まず、面方位（１００）で
比抵抗が４〜６Ω／ｃｍ程度のＮ型のシリコン基板１１
上に、例えば９５０℃程度の温度による水素燃焼酸法に
より１０００Å程度の厚さの酸化膜１２を形成する。そ
の後、酸化膜１２上に、ＣＭＰ（ケミカル・メカニカル
・ポリッシング）法におけるストッパー材として例えば
多結晶シリコン膜１３を２０００Å程度の厚さに堆積形
成した後、基板１に溝を形成する際のマスクとなる例え
ばＣＶＤ酸化膜（図示せず）を４０００Å程度の厚さに
堆積形成する。続いて、パターニングされたレジスト材
（図示せず）をマスクにしてＲＩＥ法によりＣＶＤ酸化
膜、多結晶シリコン膜１３及び酸化膜を選択的にエッチ
ング除去し、その後、レジスト材を除去する。ひき続い
て、ＣＶＤ酸化膜をマスクにして基板１１を例えば２μ
ｍ程度の深さにエッチング除去して溝を形成する。その
後、ＣＶＤ酸化膜を除去し、例えばＣＶＤ法により酸化
膜１４を５０００Å程度の厚さに堆積形成してアニール
することによって、溝内に酸化膜１４を埋め込む。その
後、ＣＭＰ法により埋め込み酸化膜１４を研摩して多結
晶シリコン膜１３の表面が露出した時点で研摩を停止す
る（図３（ａ））。
比抵抗が４〜６Ω／ｃｍ程度のＮ型のシリコン基板１１
上に、例えば９５０℃程度の温度による水素燃焼酸法に
より１０００Å程度の厚さの酸化膜１２を形成する。そ
の後、酸化膜１２上に、ＣＭＰ（ケミカル・メカニカル
・ポリッシング）法におけるストッパー材として例えば
多結晶シリコン膜１３を２０００Å程度の厚さに堆積形
成した後、基板１に溝を形成する際のマスクとなる例え
ばＣＶＤ酸化膜（図示せず）を４０００Å程度の厚さに
堆積形成する。続いて、パターニングされたレジスト材
（図示せず）をマスクにしてＲＩＥ法によりＣＶＤ酸化
膜、多結晶シリコン膜１３及び酸化膜を選択的にエッチ
ング除去し、その後、レジスト材を除去する。ひき続い
て、ＣＶＤ酸化膜をマスクにして基板１１を例えば２μ
ｍ程度の深さにエッチング除去して溝を形成する。その
後、ＣＶＤ酸化膜を除去し、例えばＣＶＤ法により酸化
膜１４を５０００Å程度の厚さに堆積形成してアニール
することによって、溝内に酸化膜１４を埋め込む。その
後、ＣＭＰ法により埋め込み酸化膜１４を研摩して多結
晶シリコン膜１３の表面が露出した時点で研摩を停止す
る（図３（ａ））。
【００３１】次に、ＣＤＥ法により、ＣＭＰ法のストッ
パー材となった多結晶シリコン膜１３を除去する（図３
（ｂ））。
パー材となった多結晶シリコン膜１３を除去する（図３
（ｂ））。
【００３２】次に、全面に多結晶シリコン膜を例えば２
０００Å程度の厚さに堆積形成した後エッチバックす
る。これにより、埋め込み酸化膜１４の側壁に多結晶シ
リコン膜１５を残置形成する（図３（ｃ））。
０００Å程度の厚さに堆積形成した後エッチバックす
る。これにより、埋め込み酸化膜１４の側壁に多結晶シ
リコン膜１５を残置形成する（図３（ｃ））。
【００３３】最後に、９５０℃程度の温度による水素燃
料酸化法より多結晶リシコン膜１５を酸化して酸化膜と
する。その後、酸化膜１２、埋め込み酸化膜１４及び埋
め込み酸化膜１４の側壁の酸化膜を例えばフッ酸の溶液
により除去して基板１の表面を露出させ、素子が形成さ
れる領域を形成する（図３（ｄ））。
料酸化法より多結晶リシコン膜１５を酸化して酸化膜と
する。その後、酸化膜１２、埋め込み酸化膜１４及び埋
め込み酸化膜１４の側壁の酸化膜を例えばフッ酸の溶液
により除去して基板１の表面を露出させ、素子が形成さ
れる領域を形成する（図３（ｄ））。
【００３４】このように、上記製造方法においては、表
面から突出した埋め込み酸化膜１４の側壁に酸化膜を形
成して埋め込み酸化膜１４の一部ならびに酸化膜１２を
除去するようにしたので、溝の周囲の埋め込み酸化膜１
４がえぐれるということは回避され、前述した実施例と
同様の効果を得ることができる。
面から突出した埋め込み酸化膜１４の側壁に酸化膜を形
成して埋め込み酸化膜１４の一部ならびに酸化膜１２を
除去するようにしたので、溝の周囲の埋め込み酸化膜１
４がえぐれるということは回避され、前述した実施例と
同様の効果を得ることができる。
【００３５】なお、上記実施例において、埋め込み酸化
膜１４の側壁に残置した多結晶シリコン膜１５にリンを
ドープするようにしてもよい。
膜１４の側壁に残置した多結晶シリコン膜１５にリンを
ドープするようにしてもよい。
【００３６】図４は請求項３記載の発明の一実施例に係
わる半導体装置の製造方法の工程を示す図である。
わる半導体装置の製造方法の工程を示す図である。
【００３７】図４において、まず、シリコン基板２１上
に２５０Å程度の厚さのシリコン酸化膜２２、４０００
Å程度の厚さの多結晶シリコン膜２３、４０００Å程度
の厚さのＣＶＤ膜２４を順次形成する。その後、これら
の積層膜をマスクとしてＲＩＥ法により基板２１を０．
７μｍ程度の深さにエッチングして溝２５を形成する。
なお、この時に、マスク材のＣＶＤ膜２４の一部がエッ
チングされて除去される（図４（ａ））。
に２５０Å程度の厚さのシリコン酸化膜２２、４０００
Å程度の厚さの多結晶シリコン膜２３、４０００Å程度
の厚さのＣＶＤ膜２４を順次形成する。その後、これら
の積層膜をマスクとしてＲＩＥ法により基板２１を０．
７μｍ程度の深さにエッチングして溝２５を形成する。
なお、この時に、マスク材のＣＶＤ膜２４の一部がエッ
チングされて除去される（図４（ａ））。
【００３８】次に、表面にシリコン酸化膜２６を３５０
Å程度の厚さに形成した後、減圧ＣＶＤ法により耐酸化
性の膜例えばシリコン窒化膜２７を５００Å程度の厚さ
に形成し、さらにシリコン酸化膜２８を１５０Å程度の
厚さに形成する。これにより、表面に３層構造のＯＮＯ
膜を形成する（図４（ｂ））。
Å程度の厚さに形成した後、減圧ＣＶＤ法により耐酸化
性の膜例えばシリコン窒化膜２７を５００Å程度の厚さ
に形成し、さらにシリコン酸化膜２８を１５０Å程度の
厚さに形成する。これにより、表面に３層構造のＯＮＯ
膜を形成する（図４（ｂ））。
【００３９】次に、減圧ＣＶＤ法によりＴＥＯＳ膜２９
を８５００Å程度の厚さに堆積形成し、溝２５内にＴＥ
ＯＳ膜２９を埋め込む（図４（ｃ））。
を８５００Å程度の厚さに堆積形成し、溝２５内にＴＥ
ＯＳ膜２９を埋め込む（図４（ｃ））。
【００４０】次に、ＣＭＰ法によりＴＥＯＳ膜２９及び
ＯＮＯ膜を研摩して、多結晶シリコン膜２３の表面が露
出された時点で研摩を停止する（図４（ｄ））。
ＯＮＯ膜を研摩して、多結晶シリコン膜２３の表面が露
出された時点で研摩を停止する（図４（ｄ））。
【００４１】最後に、ＣＤＥ法により多結晶シリコン膜
２３をエッチングして除去する。この時に、多結晶シリ
コン膜２３とＯＮＯ膜との間にはエッチングに対して選
択比があるため、ＯＮＯ膜はエッチングされずにＴＥＯ
Ｓ膜２９の上部側壁に残存することになる（図４
（ｅ））。その後、フッ化アンモニウムによりシリコン
酸化膜２２をエッチングして除去する。この時に、ＴＥ
ＯＳ膜２９の上部側壁に形成されたシリコン窒化膜２７
によりＴＥＯＳ膜２９の側面からのエッチングは防止さ
れることになり、上述した実施例と同様の効果を得るこ
とができる。
２３をエッチングして除去する。この時に、多結晶シリ
コン膜２３とＯＮＯ膜との間にはエッチングに対して選
択比があるため、ＯＮＯ膜はエッチングされずにＴＥＯ
Ｓ膜２９の上部側壁に残存することになる（図４
（ｅ））。その後、フッ化アンモニウムによりシリコン
酸化膜２２をエッチングして除去する。この時に、ＴＥ
ＯＳ膜２９の上部側壁に形成されたシリコン窒化膜２７
によりＴＥＯＳ膜２９の側面からのエッチングは防止さ
れることになり、上述した実施例と同様の効果を得るこ
とができる。
【００４２】なお、上記実施例において、シリコン酸化
膜２８を形成しない方法にあっても、同様の効果を得る
ことが可能である。
膜２８を形成しない方法にあっても、同様の効果を得る
ことが可能である。
【００４３】図５〜図７は請求項４記載の発明の一実施
例に係わる半導体装置の製造方法の工程を示す断面図で
ある。
例に係わる半導体装置の製造方法の工程を示す断面図で
ある。
【００４４】まず、例えば９５０℃程度の温度の水蒸気
雰囲気中においてシリコン基板３１上に５００Å程度の
厚さのシリコン酸化膜３２を形成する（図５（ａ））。
雰囲気中においてシリコン基板３１上に５００Å程度の
厚さのシリコン酸化膜３２を形成する（図５（ａ））。
【００４５】次に、シリコン酸化膜３２上に、例えばＣ
ＶＤ法により１０００Å程度の厚さの耐酸化性のシリコ
ン窒化膜３３を堆積形成する（図５（ｂ））。
ＶＤ法により１０００Å程度の厚さの耐酸化性のシリコ
ン窒化膜３３を堆積形成する（図５（ｂ））。
【００４６】次に、シリコン酸化膜３３上に、同じくＣ
ＶＤ法によりＣＭＰ法におけるストッパー材となる多結
晶シリコン膜３４を例えば２０００Å程度の厚さに堆積
形成する（図５（ｃ））。
ＶＤ法によりＣＭＰ法におけるストッパー材となる多結
晶シリコン膜３４を例えば２０００Å程度の厚さに堆積
形成する（図５（ｃ））。
【００４７】次に、多結晶シリコン膜３４上にパターニ
ングされたレジスト材３５を形成する（図５（ｄ））。
ングされたレジスト材３５を形成する（図５（ｄ））。
【００４８】次に、例えばＲＩＥ法により多結晶シリコ
ン膜３４、シリコン窒化膜３３、シリコン酸化膜３２な
らびに基板３１を１０００Å程度の深さにエッチングし
て除去し、基板３１に溝を形成する。（図６（ｅ））。
ン膜３４、シリコン窒化膜３３、シリコン酸化膜３２な
らびに基板３１を１０００Å程度の深さにエッチングし
て除去し、基板３１に溝を形成する。（図６（ｅ））。
【００４９】次に、レジスト材を除去する（図６
（ｆ））。
（ｆ））。
【００５０】次に、ＣＶＤ法によりシリコン酸化膜３６
を１００００Å程度の厚さに堆積形成し、溝にシリコン
酸化膜３６を埋め込む（図６（ｇ））。
を１００００Å程度の厚さに堆積形成し、溝にシリコン
酸化膜３６を埋め込む（図６（ｇ））。
【００５１】次に、ＣＭＰ法によりシリコン酸化膜３６
を研摩して表面を平坦化する（図６（ｈ））。
を研摩して表面を平坦化する（図６（ｈ））。
【００５２】次に、ＣＤＥ法により多結晶シリコン膜３
４を全て除去する（図７（ｉ））。
４を全て除去する（図７（ｉ））。
【００５３】次に、例えば９５０℃程度の水蒸気雰囲気
中でシリコン窒化膜３３をマスクとしてシリコン基板３
１の表面角部を３０分程度酸化する。これにより、シリ
コン基板３１の表面角部が丸まり曲面状となる（図７
（ｊi ））。さらに、ここで、シリコン窒化膜３３をス
トッパーとしてＣＭＰ法により平坦化するようにしても
よい（図７（ｊii））。平坦化した場合には、基板３１
の表面の素子形成領域を露出させる最終工程において、
基板３１と埋め込み材のシリコン酸化膜６の段差をなく
すことができる。
中でシリコン窒化膜３３をマスクとしてシリコン基板３
１の表面角部を３０分程度酸化する。これにより、シリ
コン基板３１の表面角部が丸まり曲面状となる（図７
（ｊi ））。さらに、ここで、シリコン窒化膜３３をス
トッパーとしてＣＭＰ法により平坦化するようにしても
よい（図７（ｊii））。平坦化した場合には、基板３１
の表面の素子形成領域を露出させる最終工程において、
基板３１と埋め込み材のシリコン酸化膜６の段差をなく
すことができる。
【００５４】次に、ＣＤＥ法によりシリコン窒化膜３３
を除去する（図７（ｋ））。
を除去する（図７（ｋ））。
【００５５】最後に、フッ化アンモニウム溶液によりシ
リコン酸化膜３２をエッチングして除去する（図７
（ｌ））。この時、エッチングは等方的に進められる
が、シリコン基板３１の表面角部を酸化しているため、
基板３１と埋め込み材のシリコン酸化膜３６との間にえ
ぐれが生じることは回避される。また、仮に基板３１の
表面角部が露出されて基板３１とシリコン酸化膜３６と
の間に段差が生じる場合であっても、この段差の部分に
おいては曲面状となっているため、リーク電流は従来に
比べて少なくなり、ゲート耐圧も良好となる。
リコン酸化膜３２をエッチングして除去する（図７
（ｌ））。この時、エッチングは等方的に進められる
が、シリコン基板３１の表面角部を酸化しているため、
基板３１と埋め込み材のシリコン酸化膜３６との間にえ
ぐれが生じることは回避される。また、仮に基板３１の
表面角部が露出されて基板３１とシリコン酸化膜３６と
の間に段差が生じる場合であっても、この段差の部分に
おいては曲面状となっているため、リーク電流は従来に
比べて少なくなり、ゲート耐圧も良好となる。
【００５６】このように、この実施例においても上述し
た実施例と同様な効果を得ることができる。
た実施例と同様な効果を得ることができる。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
素子を分離するのに充分な形状を保ち得、基板に形成さ
れる装置の特性を低下させることがない埋め込み型素子
分離領域を有する半導体装置の製造方法を提供すること
ができる。
素子を分離するのに充分な形状を保ち得、基板に形成さ
れる装置の特性を低下させることがない埋め込み型素子
分離領域を有する半導体装置の製造方法を提供すること
ができる。
【図１】請求項１記載の発明の一実施例に係わる半導体
装置の製造方法の工程を示す断面図である。
装置の製造方法の工程を示す断面図である。
【図２】請求項１記載の発明の一実施例に係わる半導体
装置の製造方法の工程を示す断面図である。
装置の製造方法の工程を示す断面図である。
【図３】請求項２記載の発明の一実施例に係わる半導体
装置の製造方法の工程を示す断面図である。
装置の製造方法の工程を示す断面図である。
【図４】請求項３記載の発明の一実施例に係わる半導体
装置の製造方法の工程を示す断面図である。
装置の製造方法の工程を示す断面図である。
【図５】請求項４記載の発明の一実施例に係わる半導体
装置の製造方法の工程を示す断面図である。
装置の製造方法の工程を示す断面図である。
【図６】請求項４記載の発明の一実施例に係わる半導体
装置の製造方法の工程を示す断面図である。
装置の製造方法の工程を示す断面図である。
【図７】請求項４記載の発明の一実施例に係わる半導体
装置の製造方法の工程を示す断面図である。
装置の製造方法の工程を示す断面図である。
【図８】従来の半導体装置の製造方法の工程を示す断面
図である。
図である。
１，１１，２１，３１ シリコン基板 ２，６，１２，１４，２２，２６，２８，３２，３６
シリコン酸化膜 ３，１３，１５，２３，２４ 多結晶シリコン膜 ４，７，８，３５ レジスト材 ５，２５ 溝 ２４ ＣＶＤ膜 ２７，３３ シリコン窒化膜 ２９ ＴＥＯＳ膜
シリコン酸化膜 ３，１３，１５，２３，２４ 多結晶シリコン膜 ４，７，８，３５ レジスト材 ５，２５ 溝 ２４ ＣＶＤ膜 ２７，３３ シリコン窒化膜 ２９ ＴＥＯＳ膜
フロントページの続き (72)発明者 野口 祐一 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内
Claims (4)
- 【請求項１】 表面に第１の酸化膜が形成された半導体
基板に溝を選択的に形成する工程と、 溝内に第２の酸化膜を埋め込むとともに第２の酸化膜を
表面より突出した状態に形成する工程と、 溝から突出した第２の酸化膜の側壁にレジスト材を形成
する工程と、 レジスト材をマスクとして第１の酸化膜を除去した後レ
ジスト材を除去し、第２の酸化膜が埋め込まれた埋め込
み型素子分離領域を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 表面に第１の酸化膜が形成された半導体
基板に溝を選択的に形成する工程と、 溝内に第２の酸化膜を埋め込むとともに第２の酸化膜を
表面より突出した状態に形成する工程と、 溝から突出した第２の酸化膜の側壁に多結晶半導体膜を
形成する工程と、 多結晶半導体膜を酸化して第３の酸化膜を形成する工程
と、 第１及び第３の酸化膜ならびに半導体基板表面から突出
した第２の酸化膜を除去して、第２の酸化膜が埋め込ま
れた埋め込み型素子分離領域を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 表面に第１の酸化膜が形成された半導体
基板に溝を選択的に形成する工程と、 溝の内壁面に第２の酸化膜及び耐酸化性膜を順次形成す
る工程と、 溝内に第３の酸化膜を埋め込むとともに溝内の第２の酸
化膜、耐酸化性膜及び第３の酸化膜を表面より突出した
状態に形成する工程と、 第１の酸化膜を除去して、第２の酸化膜が埋め込まれた
埋め込み型素子分離領域を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上に第１の酸化膜を形成した
後第１の酸化膜上に耐酸化性膜を形成する工程と、 表面に耐酸化性膜が形成された半導体基板に溝を選択的
に形成する工程と、溝内に第２の酸化膜を埋め込む工程
と、 耐酸化性膜をマスクとして溝上部周縁部の半導体基板を
選択的に酸化し、溝上部壁面と第２の酸化膜との接合面
を曲面状に形成する工程と、 耐酸化性膜を除去した後第１の酸化膜を除去して、第２
の酸化膜が埋め込まれた埋め込み型素子分離領域を形成
する工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32286193A JPH07176607A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32286193A JPH07176607A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176607A true JPH07176607A (ja) | 1995-07-14 |
Family
ID=18148432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32286193A Pending JPH07176607A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176607A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990000070A (ko) * | 1997-06-02 | 1999-01-15 | 김영환 | 반도체소자의 소자분리막 제조방법 |
| JPH1174343A (ja) * | 1997-06-13 | 1999-03-16 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US6197657B1 (en) | 1997-06-13 | 2001-03-06 | Nec Corporation | Method for producing a semiconductor device |
| KR100287181B1 (ko) * | 1998-09-21 | 2001-04-16 | 윤종용 | 트렌치소자분리영역을갖는반도체소자및그제조방법 |
| KR100292616B1 (ko) * | 1998-10-09 | 2001-07-12 | 윤종용 | 트렌치격리의제조방법 |
| KR100422957B1 (ko) * | 1997-05-23 | 2004-06-26 | 주식회사 하이닉스반도체 | 반도체소자의 소자 분리막 형성방법 |
-
1993
- 1993-12-21 JP JP32286193A patent/JPH07176607A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422957B1 (ko) * | 1997-05-23 | 2004-06-26 | 주식회사 하이닉스반도체 | 반도체소자의 소자 분리막 형성방법 |
| KR19990000070A (ko) * | 1997-06-02 | 1999-01-15 | 김영환 | 반도체소자의 소자분리막 제조방법 |
| JPH1174343A (ja) * | 1997-06-13 | 1999-03-16 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US6197657B1 (en) | 1997-06-13 | 2001-03-06 | Nec Corporation | Method for producing a semiconductor device |
| KR100287181B1 (ko) * | 1998-09-21 | 2001-04-16 | 윤종용 | 트렌치소자분리영역을갖는반도체소자및그제조방법 |
| US6265284B1 (en) | 1998-09-21 | 2001-07-24 | Samsung Electronics Co., Ltd. | Method of manufacturing a trench isolation region in a semiconductor device |
| KR100292616B1 (ko) * | 1998-10-09 | 2001-07-12 | 윤종용 | 트렌치격리의제조방법 |
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