KR100476934B1 - 트렌치 소자분리막을 갖는 반도체소자 형성방법 - Google Patents

트렌치 소자분리막을 갖는 반도체소자 형성방법 Download PDF

Info

Publication number
KR100476934B1
KR100476934B1 KR10-2002-0061720A KR20020061720A KR100476934B1 KR 100476934 B1 KR100476934 B1 KR 100476934B1 KR 20020061720 A KR20020061720 A KR 20020061720A KR 100476934 B1 KR100476934 B1 KR 100476934B1
Authority
KR
South Korea
Prior art keywords
layer
film
forming
trench
semiconductor substrate
Prior art date
Application number
KR10-2002-0061720A
Other languages
English (en)
Other versions
KR20040032531A (ko
Inventor
신진현
윤재선
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0061720A priority Critical patent/KR100476934B1/ko
Priority to US10/601,937 priority patent/US6939780B2/en
Priority to JP2003302393A priority patent/JP4898083B2/ja
Publication of KR20040032531A publication Critical patent/KR20040032531A/ko
Priority to US11/046,965 priority patent/US7518210B2/en
Application granted granted Critical
Publication of KR100476934B1 publication Critical patent/KR100476934B1/ko
Priority to JP2011021972A priority patent/JP2011086971A/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Abstract

트렌치 소자분리막을 갖는 반도체소자의 형성방법을 제공한다. 이 방법은 반도체기판에 버퍼절연막 및 하드마스크막을 차례로 형성하는 단계를 구비한다. 하드마스크막 및 버퍼절연막을 연속적으로 패터닝하여 반도체기판의 소정영역을 노출시키는 개구부를 형성한다. 노출된 반도체기판을 선택적으로 식각하여 트렌치를 형성하고, 트렌치 내에 상부 측벽에 홈을 갖는 하부 소자분리막을 형성한다. 하부 소자분리막 상에 홈 및 트렌치를 채우는 상부 소자분리막을 형성하고, 하드마스크막 및 버퍼절연막을 반도체기판이 노출될때가지 식각하여 제거한다. 이때, 홈은 반도체기판의 표면으로 부터 소정의 깊이를 갖는다.

Description

트렌치 소자분리막을 갖는 반도체소자 형성방법{Method of forming semiconductor device having trench device isolation layer}
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히, 트렌치 소자분리막을 갖는 반도체 소자의 형성방법에 관한 것이다.
반도체 소자 중에 소자분리막은 서로 이웃하는 반도체 소자들을 전기적으로 격리시킨다. 반도체 소자의 고집적화 경향으로 인하여 작은 면적에서의 우수한 절연 특성을 갖는 소자분리 기술의 개발이 요구되고 있다.
현재, 널리 사용되고 있는 소자분리막은 트렌치 소자분리막이다. 트렌치 소자분리막은 반도체기판의 소정영역을 소정의 깊이로 식각하여 트렌치를 형성한 후, 트렌치 내부를 절연막으로 갭필하여 형성된다. 트렌치 소자분리막은 반도체기판의 소정영역에 열산화막으로 형성하는 로코스((LOCOS; LOCalOxidation of Silicon) 소자분리막에 비하여 작은 면적을 갖고, 절연 특성 역시 우수하다.
도 1 및 도 2는 종래의 트렌치 소자분리막의 형성방법을 설명하기 위한 단면도들이다.
도 1 및 도 2을 참조하면, 반도체기판(1) 상에 버퍼산화막(2) 및 하드마스크막(3)을 차례로 형성하고, 상기 하드마스크막(3) 및 상기 버퍼산화막(2)을 연속적으로 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시킨다. 상기 노출된 반도체기판(1)을 선택적으로 식각하여 상기 반도체기판(1)의 표면으로 부터 소정의 깊이를 갖는 트렌치(4)를 형성한다. 상기 트렌치(4) 내부 측벽 및 바닥에 측벽산화막(5)을 형성한다. 상기 버퍼산화막(2)은 실리콘산화막으로 형성하며, 상기 하드마스크막(3)은 실리콘질화막으로 형성하고, 상기 측벽산화막(5)은 열산화막으로 형성한다.
상기 트렌치(4)를 갖는 반도체기판(1) 전면에 콘포말한 라이너막(6)을 형성한다. 상기 라이너막(6) 상에 상기 트렌치(4) 내부를 채우는 소자분리절연막(7)을 형성한다. 상기 라이너막(6)은 실리콘질화막으로 형성하고, 상기 소자분리절연막(7)은 실리콘산화막으로 형성한다.
상기 소자분리절연막(7)을 상기 라이너막(6)이 노출될때까지 평탄화하여 상기 트렌치(4) 내에 소자분리막(7a)을 형성한다. 상기 노출된 라이너막(6) 및 상기 하드마스크막(3)을 습식식각으로 제거하여 상기 트렌치(4) 내부에 라이너(6a)를 형성한다. 이때, 상기 소자분리막(3)의 측벽 상부에 덴트(8, dent)가 발생할 수 있다. 다시 말해서, 상기 라이너(6a) 형성시, 상기 습식식각으로 인하여, 상기 라이너(6a)의 끝단이 식각되어 덴트(8)가 발생할 수 있다.
상기 버퍼산화막(2)을 제거하여 상기 반도체기판(1)을 노출시키고, 상기 반도체기판(1) 상에 차례로 적층된 게이트산화막(9) 및 게이트 전극(10)을 형성한다. 이때, 상기 게이트 전극(10)은 상기 덴트(8)내에 형성될 수 있다. 이로 인하여, 상기 게이트 전극(10)을 갖는 트랜지스터의 특성이 열화될 수 있다. 다시 말해서, 상기 트랜지스터에 험프(hump)현상 또는 역협곡현상(Inverse Narrow Width Effect)등이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 트렌치 소자분리막 형성시, 발생하는 덴트(dent)를 최소화할 수 있는 트렌치 소자분리막을 갖는 반도체 소자의 형성방법을 제공하는데 있다.
상술한 기술적 과제를 해결하기 위한 트렌치 소자분리막을 갖는 반도체소자의 형성방법을 제공한다. 이 방법은 반도체기판에 버퍼절연막 및 하드마스크막을 차례로 형성하는 단계를 포함한다. 상기 하드마스크막 및 상기 버퍼절연막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 개구부를 형성한다. 상기 노출된 반도체기판을 선택적으로 식각하여 트렌치를 형성하고, 상기 트렌치 내에 상부 측벽에 홈을 갖는 하부 소자분리막을 형성한다. 상기 하부 소자분리막 상에 상기 홈 및 상기 트렌치를 채우는 상부 소자분리막을 형성하고, 상기 하드마스크막 및 상기 버퍼절연막을 상기 반도체기판이 노출될때가지 식각하여 제거한다. 이때, 상기 홈은 상기 반도체기판의 표면으로 부터 소정의 깊이를 갖는다.
구체적으로, 상기 하부 소자분리막을 형성하는 방법은 상기 트렌치 내부를 포함하는 반도체기판 전면에 콘포말한 라이너막을 형성하고, 상기 라이너막 상에 상기 트렌치 내부를 채우는 하부 소자절연막을 형성한다. 상기 하부 소자절연막을 상기 개구부 측벽 상의 라이너막이 노출될때까지 등방성 식각하여 상기 트렌치 내부에 하부 소자절연막 패턴을 형성한다. 상기 라이너막을 등방성 식각하여 상기 트렌치 내에 형성되되, 끝단이 상기 반도체기판의 표면으로 부터 소정의 깊이로 이격된 라이너를 형성한다. 이때, 상기 라이너 및 상기 하부 소자절연막 패턴은 상기 하부 소자분리막을 구성하고, 상기 홈은 상기 라이너, 상기 하부 소자절연막 패턴의 상부 측벽 및 상기 트렌치의 상부측벽으로 둘러싸인 빈공간이다.
본 발명에 따른 트렌치 소자분리막을 갖는 반도체 소자의 형성방법은 비휘발성 기억소자에 적용될 수 있다. 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법은 반도체기판에 터널절연막, 제1 플로팅 게이트 도전막, 버퍼절연막 및 하드마스크막을 차례로 형성하는 단계를 포함한다. 상기 하드마스크막, 상기 버퍼절연막, 상기 제1 플로팅 게이트 도전막 및 상기 터널절연막을 연속적으로 패터닝하여 제1 플로팅 게이트 패턴 및 상기 반도체기판의 소정영역을 노출시키는 개구부를 형성한다. 상기 노출된 반도체기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치를 형성하고, 상기 트렌치 내에 상부 측벽에 홈을 갖는 하부 소자분리막을 형성한다. 상기 하부 소자분리막 상에 상기 홈 및 상기 트렌치를 채우는 상부 소자분리막을 형성하고, 상기 하드마스크막 및 상기 버퍼절연막을 상기 제1 플로팅 게이트 패턴이 노출될때까지 식각하여 제거한다. 이때, 상기 홈은 상기 반도체기판의 표면으로 부터 소정의 깊이를 갖는다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우는 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재 될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
(실시예 1)
도 3a, 도 3b, 도 4 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이고, 도 3b 및 도 4b는 일 실시예에 따른 반도체 소자 중에 하부 소자절연막 패턴을 형성하는 다른 방법을 설명하기 위한 단면도들이다.
도 3a, 도4a, 도3b 및 도 4b를 참조하면, 반도체기판(101) 상에 버퍼절연막(102) 및 하드마스크막(103)을 차례로 형성한다. 상기 버퍼절연막(102)은 실리콘산화막으로 형성할 수 있다. 상기 하드마스크막(103)은 상기 반도체기판(101)과 식각선택비를 갖는 물질막, 예컨대, 실리콘질화막으로 형성할 수 있다. 상기 하드마스크막(103) 및 상기 버퍼절연막(102)을 연속적으로 패터닝하여 상기 반도체기판(101)의 소정영역을 노출시키는 개구부(104)를 형성한다. 상기 개구부(104)의 측벽은 상기 하드마스크막(103) 및 상기 버퍼절연막(102)으로 구성된다. 상기 개구부(104)에 노출된 반도체기판(101)을 선택적으로 식각하여 활성영역을 한정하는 트렌치(105)를 형성한다. 상기 트렌치(105) 형성시, 손상된 상기 트렌치(105)의 내부측벽 및 바닥을 치유하기 위하여 상기 트렌치(105) 내부측벽 및 바닥에 측벽산화막(106)을 형성할 수 있다. 상기 측벽산화막(106)은 열산화막 또는 열산질화막으로 형성할 수 있다.
상기 측벽산화막(106)을 갖는 반도체기판(101)에 콘포말한 라이너막(107)을 형성한다. 상기 라이너막(107)은 장력스트레스에 내성을 갖는 절연막, 예컨대, 실리콘질화막으로 형성하는 것이 바람직하다. 상기 라이너막(107) 상에 식각보호막(108) 및 하부 소자절연막(109)을 차례로 형성한다. 상기 하부 소자절연막(109)은 갭필(gap-fill) 특성이 우수한 실리콘산화막, 예컨대, 고밀도 플라즈마 실리콘산화막(High Density Plasma SiO2)으로 형성하는 것이 바람직하다. 상기 식각보호막(108)은 상기 하부 소자절연막(109)이 상기 고밀도 플라즈마 실리콘산화막으로 형성될때, 상기 라이너막(107)을 보호하는 역할을 한다. 상기 식각보호막(108)은 절연막, 예컨대, 실리콘산화막으로 형성할 수 있다. 상기 식각보호막(108)은 생략될 수 있다. 상기 하부 소자절연막(109)은 상기 트랜치(105) 내부를 채우는 것이 바람직하다. 이때, 상기 하부 소자절연막(109)은 상기 개구부(104)의 일부분을 채우는 것이 바람직하다.
상기 하부 소자절연막(109) 및 상기 식각보호막(108)을 상기 개구부(104) 측벽의 상기 라이너막(107)이 노출될때까지 등방성 식각, 예컨대, 습식식각으로 식각하여 상기 트렌치(105) 내부에 차례로 적층된 식각보호막 패턴(108a) 및 하부 소자절연막 패턴(109a)을 형성한다. 상기 하부 소자절연막 패턴(109a)의 상부면은 그것의 중앙높이가 그것의 양측들보다 낮을 수 있다. 즉, 상기 트렌치(105)의 일부분은 빈공간일 수 있다.
다른 방법으로, 상기 하부 소자절연막 패턴(109a)은 적어도 2개의 보조절연막 패턴(110a)들이 적층된 구조로 형성될 수 있다. 이 방법은 도 3b 및 도 4b에 도시된 단면도들을 참조하여 설명한다. 상기 식각보호막(108) 상에 보조 절연막(110)을 형성한다. 상기 보조 절연막(110)은 상기 트렌치(105)의 일부분을 채운다. 상기 보조 절연막(110)은 갭필 특성이 우수한 실리콘산화막, 예컨대, 고밀도 플라즈마 실리콘산화막으로 형성하는 것이 바람직하다. 상기 보조 절연막(110)을 상기 개구부(104) 내측벽 상의 상기 식각보호막(108)이 노출될때까지 등방성식각하여 상기 트렌치(105) 내부 바닥으로 소정의 높이를 갖는 보조 절연막 패턴(110a)을 형성한다.
상기 보조 절연막(110) 및 상기 식각보호막(108)이 식각율이 같을 경우, 상기 개구부(104) 측벽의 상기 보조 절연막(110)의 두께에 대한 타임식각(time etching)으로 상기 보조 절연막(110)을 식각하여 상기 보조 절연막 패턴(110a)을 형성할 수 있다. 이와는 달리, 상기 개구부(104) 측벽의 상기 라이너막(107)이 노출될때까지 상기 보조절연막(110) 및 상기 식각 보호막(108)을 연속으로 식각할 수도 있다.(미도시함)
상기 보조 절연막 패턴(110a) 상에 상술한 방법을 반복하여 다른 보조절연막 패턴(110a)을 형성한다. 상기 하부 소자절연막 패턴(109a)를 구성한다. 상기 하부 소자절연막 패턴(109a)은 적어도 2개의 상기 보조절연막 패턴(110a)들이 적층된 구조로 형성될 수 있다. 상기 보조 절연막 패턴들(110a) 중에 최상부의 보조절연막 패턴(110a)을 형성할때, 상기 개구부(104) 측벽 상의 상기 식각보호막(108)을 상기 라이너막(107)이 노출될때까지 식각하여 상기 트렌치(105) 내에 식각보호막 패턴(108a)을 형성한다.
도 5 및 도 6을 참조하면, 상기 개구부(104) 내측벽 상의 상기 노출된 라이너막(107)을 등방성 식각하여 상기 트렌치(105) 내부에 라이너(107a)를 형성한다. 이때, 상기 라이너(107a)의 끝단은 상기 등방성 식각으로 인하여 상기 반도체기판의 표면으로 부터 소정의 깊이로 이격된다. 이로 인하여, 상기 하부 소자절연막 패턴(109a) 상부 측벽에 인접한 홈(k)이 형성된다. 다시 말해서, 상기 홈(k)은 상기 하부 소자절연막 패턴(109a)의 상부 측벽에 인접한 상기 식각보호막 패턴(108a), 상기 라이너(107a) 및 상기 트렌치(105)의 상부 측벽으로 둘러싸인 빈공간이다. 상기 하부 소자절연막 패턴(109a), 상기 식각보호막 패턴(108a) 및 상기 라이너(107a)는 하부 소자분리막(115)을 구성한다. 즉, 상기 하부 소자분리막(115)은 상부 측벽에 상기 홈(k)을 갖는다.
상기 홈(k)을 갖는 반도체기판(101) 전면에 상기 홈(k)을 채우는 캐핑절연막(117)을 콘포말하게 형성할 수 있다. 상기 캐핑절연막(117)은 상기 하드마스크막(103)에 대하여 식각선택비를 갖는 절연막, 예컨대, 실리콘산화막으로 형성할 수 있다. 상기 캐핑절연막(117) 상에 상기 트렌치(105) 및 상기 개구부(104)를 채우는 상부 소자절연막(119)을 형성한다. 상기 상부 소자절연막(119)은 상기 하드마스크막(103)에 대하여 식각선택비를 갖고, 갭필특성이 우수한 절연막으로 형성한다. 예를 들면, 고밀도 플라즈마 실리콘산화막으로 형성하는 것이 바람직하다. 상기 캐핑절연막(117)은 상기 상부 소자절연막(119)이 상기 고밀도 플라즈마 실리콘산화막으로 형성될때, 상기 홈(k)에 노출된 상기 트렌치(105)의 상부측벽을 보호하는 역할을 한다. 상기 캐핑절연막(117)은 생략될 수 있다. 상기 캐핑절연막(117)이 생략될 경우, 상기 홈(k)을 상기 상부 소자절연막(119)이 채운다. 상술한 방법에 의하여 종래의 하드마스크막 제거시, 라이너의 일부가 식각되어 발생하던 종래의 덴트를 방지할 수 있다. 다시 말해서, 종래의 덴트가 형성 되던 부분에 상기 홈(k)을 형성하고, 상기 홈(k)을 상기 캐핑절연막(117) 또는 상기 상부 소자절연막(119)으로 채움으로써, 상기 하드마스크막(103)을 식각할때, 발생하던 종래의 덴트를 방지할 수 있다.
도 7 및 도 8을 참조하면, 상기 상부 소자절연막(119) 및 상기 캐핑절연막(117)을 상기 하드마스크막(103)이 노출될때까지 평탄화시키어 상기 하부 소자분리막(115) 상에 적층된 캐핑절연막 패턴(117a) 및 상부 소자절연막 패턴(119a)을 형성한다. 상기 캐핑절연막 패턴(117a) 및 상기 상부 소자절연막 패턴(119a)은 상부 소자분리막(120)을 구성한다. 상기 캐핑절연막 패턴(117a)이 생략될 경우, 상기 상부 소자분리막(120)은 상기 상부 소자절연막 패턴(119a)이다. 상기 하부 소자분리막(115) 및 상기 상부 소자분리막(120)은 트렌치 소자분리막(130)을 구성한다.
상기 노출된 하드마스크막(103) 및 상기 버퍼절연막(102)을 상기 반도체기판(101)의 표면이 노출되도록 식각하여 제거한다. 이때, 라이너(107a)는 상기 상부 소자분리막(120)에 의해 보호됨으로써, 종래의 덴트가 발생하던 현상을 방지할 수 있다.
(실시예 2)
본 발명에 따른 다른 실시예에서는, 트렌치 소자분리막을 갖는 비휘발성 기억소자의 형성방법을 보여준다. 비휘발성 기억소자는 전하를 저장하는 플로팅 게이트 전극 및 프로그램, 소거 및 선택 동작을 제어하는 제어게이트 전극으로 구성될 수 있다. 본 실시예에서는, 상기 플로팅 게이트 전극과 트렌치가 자기정렬에 의해 형성된다.
도 9, 도 10, 도 11a, 도 12a, 도 13 및 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이며, 도 11b는 본 발명의 다른 실시예에 따른 반도체 소자 중 하부 소자절연막 패턴을 형성하는 다른 방법을 설명하기 위한 단면도이고, 도 12b는 본 발명의 다른 실시예에 따른 반도체 소자 중 식각완충막을 설명하기 위한 단면도이다. 도 15 및 도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 게이트 전극들의 형성방법을 설명하기 위한 사시도들이다.
도 9 및 도 10을 참조하면, 반도체기판(201) 상에 터널절연막(202), 제1 플로팅 게이트 도전막(203), 버퍼절연막(204) 및 하드마스크막(205)을 차례로 형성한다. 상기 터널절연막(202)은 열산화막 또는 열산질화막으로 형성할 수 있다. 상기 제1 플로팅 게이트 도전막(203)은 도전막, 예컨대, 도핑된 폴리실리콘막으로 형성할 수 있다. 상기 버퍼절연막(204)은 CVD 실리콘산화막으로 형성할 수 있다. 상기 버퍼절연막(204)은 생략될 수 있다. 상기 하드마스크막(205)은 상기 반도체기판(201)과 식각선택비를 갖는 물질막, 예컨대, 실리콘질화막으로 형성할 수 있다.
상기 하드마스크막(205), 상기 버퍼절연막(204), 상기 제1 플로팅 게이트 도전막(203) 및 상기 터널절연막(202)을 연속적으로 패터닝하여 상기 반도체기판(201)의 소정영역을 노출시키는 개구부(206)를 형성한다. 이때, 상기 제1 플로팅 게이트 도전막(203)은 제1 플로팅 게이트 패턴(203a)으로 형성된다. 상기 개구부(206)의 내측벽은 상기 하드마스크막(205), 상기 버퍼절연막(204), 상기 제1 플로팅 게이트 패턴(203a) 및 상기 터널절연막(202)으로 이루어진다. 상기 개구부(206)에 노출된 반도체기판(201)을 선택적으로 식각하여 활성영역을 한정하는 트렌치(207)를 형성한다. 이때, 상기 제1 플로팅 게이트 패턴(203a)은 상기 트렌치(207)와 자기정렬 된다. 즉, 상기 제1 플로팅 게이트 패턴(203a)은 상기 활성영역 상에 위치한다.
식각공정으로 야기된 상기 트렌치(207)의 손상된 내측벽 및 바닥에 측벽산화막(208)을 형성할 수 있다. 상기 측벽산화막(208)은 상기 트렌치(207)의 손상되 내측벽 및 바닥을 치유할 목적으로 형성된다. 상기 측벽산화막(208)을 갖는 반도체기판(201)에 콘포말한 라이너막(209)을 형성한다. 상기 라이너막(209)은 장력스트레스에 대한 내성을 갖는 절연막, 예컨대, 실리콘질화막으로 형성할 수 있다. 상기 라이너막(209) 상에 식각보호막(210) 및 하부 소자절연막(211)을 차례로 형성한다. 상기 하부 소자절연막(211)은 갭필 특성이 우수한 실리콘산화막, 예컨대, 고밀도 플라즈마 실리콘산화막(High Density Plasma SiO2)으로 형성하는 것이 바람직하다. 상기 식각보호막(210)은 상기 하부 소자절연막(108)이 상기 고밀도 플라즈마 실리콘산화막으로 형성될때, 상기 라이너막(209)을 보호하는 역할을 한다. 상기 식각보호막(210)은 절연막, 예컨대, CVD실리콘산화막으로 형성할 수 있다. 상기 식각보호막(210)은 생략될 수 있다. 상기 하부 소자절연막(211)은 상기 트랜치(207) 내부를 채우는 것이 바람직하다. 이때, 상기 하부 소자절연막(211)은 상기 개구부(206)의 일부분을 채우는 것이 바람직하다.
도 11a 및 도 11b를 참조하면, 상기 하부 소자절연막(211) 및 상기 식각보호막(210)을 상기 개구부(206) 측벽의 상기 라이너막(209)이 노출될때까지 등방성식각, 예컨대, 습식식각으로 식각하여 상기 트렌치(207) 내에 차례로 적층된 식각보호막 패턴(210a) 및 하부 소자절연막 패턴(211a)을 형성한다. 상기 하부 소자절연막 패턴(211a)의 상부면 양 측은 상기 반도체기판(201)의 표면과 같은 높이를 갖도록 형성할 수 있다. 이와는 다르게, 상기 하부 소자절연막 패턴(211a)의 상부면 양측은 상기 반도체기판(201)의 표면보다 낮은 높이를 갖도록 형성할 수 있다.
다른 방법으로, 도 11b에 도시된 바와 같이, 상기 하부 소자절연막 패턴(211a)은 적어도 2개의 보조절연막 패턴들(212a)이 적층된 구조로 형성될 수 있다. 상기 보조 절연막 패턴들(211a)의 형성방법은 도 3b 및 도 4b에 도시된 보조절연막(110) 및 보조절연막 패턴(110a) 형성방법과 동일한 방법으로 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 개구부(206) 내 측벽상의 상기 라이너막(209)을 등방성식각, 예컨대, 습식식각하여 트렌치(207) 내에 라이너(209a)를 형성한다. 이때, 상기 라이너(209a)의 끝단은 상기 등방성식각으로 인하여 상기 반도체기판(201)의 표면으로 부터 소정의 깊이로 이격된다. 즉, 상기 하부 소자절연막 패턴(211a)의 상부 측벽과 접하는 상기 식각보호막 패턴(210a), 상기 라이너(209a) 및 상기 트렌치(207)의 상부 측벽으로 둘러 싸인 홈(k)이 형성된다. 상기 라이너(209a), 상기 식각 보호막 패턴(210a) 및 상기 하부 소자절연막 패턴(211a)은 하부 소자분리막(215)을 구성한다. 즉, 상기 하부 소자분리막(215)은 양 측벽 상부에 각각 상기 홈(k)을 갖는다.
상기 라이너막(209)을 형성하기 전에, 식각완충막(250)을 형성할 수 있다. 상기 식각완충막(250)은 측벽산화막(208)을 갖는 반도체기판(201) 전면에 콘포말하게 형성한다. 이때, 상기 제1 플로팅 게이트 패턴(203a) 및 상기 터널절연막(202)의 양 측벽은 상기 식각완충막(250)으로 보호된다. 상기 식각완충막(250)은 상기 라이너막(209)을 등방성 식각인 습식식각으로 식각하여 상기 라이너(209a)를 형성할때, 상기 터널절연막(202) 및 상기 제1 플로팅 게이트 패턴(203a)의 측벽을 보호하는 역할을 한다. 상기 식각완충막(250)은 CVD실리콘산화막으로 형성할 수 있다. 도 12b에서 상기 식각완충막(250)의 점선 부분은 상기 라이너(209a) 형성시 식각되어 제거될 수 있는 부분을 나타낸 것이다. 이때, 상기 홈(k)의 바닥은 상기 식각완충막(250) 및 상기 라이너(209a)로 구성될 수 있다. 상기 식각완충막(250)은 제거될 수 있다.
도 13 및 도 14를 참조하면, 상기 홈(k)을 채우는 캐핑절연막(217)을 반도체기판(201) 전면에 콘포말하게 형성하고, 상기 캐핑절연막(217) 상에 상기 트렌치(207) 및 상기 개구부(206)를 채우는 상부 소자절연막(219)을 형성한다. 상기 캐핑절연막(217)은 하드마스크막(205)에 대하여 식각선택비를 갖는 절연막, 예컨대, 실리콘산화막으로 형성할 수 있다. 상기 상부 소자절연막(219)은 상기 하드마스크막(205)에 대하여 식각선택비를 갖는 절연막, 예컨대, 고밀도 플라즈마 실리콘산화막으로 형성하는 것이 바람직하다. 상기 캐핑절연막(217)은 상기 상부 소자절연막(219)이 상기 고밀도 플라즈마 실리콘산화막으로 형성할 시, 상기 홈(k)에 노출된 상기 트렌치(207)의 상부측벽을 보호하는 역할을 한다. 상기 캐핑절연막(217)은 생략될 수 있다. 이때에는, 상기 상부 소자절연막(219)이 상기 홈(k)을 채운다.
상기 상부 소자절연막(219) 및 상기 캐핑절연막(217)을 상기 하드마스크막(205)이 노출될때까지 평탄화하여 상기 하부 소자분리막(115) 상에 적층된 캐핑절연막 패턴(217a) 및 상부 소자절연막 패턴(219a)으로 구성된 상부 소자분리막(220)을 형성한다. 상기 캐핑절연막 패턴(217a)이 생략될 경우, 상기 상부 소자분리막(220)은 상기 소자절연막 패턴(219a)이다. 상기 하부 소자분리막(215) 및 상기 상부 소자분리막(220)은 트렌치 소자분리막(230)을 구성한다.
상기 노출된 하드마스크막(205) 및 버퍼절연막(204)을 제1 플로팅 게이트 패턴(203a)이 노출될때까지 식각하여 제거한다. 이때, 상기 라이너(209a)는 상기 상부 소자분리막(220)에 의하여 덮혀있음으로, 종래의 하드마스크막 식각시 라이너가 식각되어 발생하던 종래의 덴트를 방지할 수 있다. 다시 말해서, 상기 하드마스크막(205)을 제거하기 전에, 상기 라이너(209a)를 식각하여 상기 홈(k)을 형성하고, 상기 홈(k) 내부를 상기 하드마스크막(205)에 대하여 식각선택비를 갖는 상기 상부 소자분리막(220)으로 채운다. 이로 인하여, 종래의 하드마스크막 제거시 라이너 일부가 식각되어 발생하던 종래의 덴트를 방지할 수 있다.
다음으로, 도 14 및 도 15를 참조하여 본 발명의 다른 실시예에 따른 비휘발성 기억소자의 게이트 전극들의 형성방법을 설명한다.
도 14 및 도 15를 참조하면, 도 13의 노출된 제1 플로팅 게이트 패턴(203a)을 갖는 반도체기판(201) 전면에 제2 플로팅 게이트 도전막(미도시함)을 형성하고, 상기 제2 플로팅 게이트 도전막을 패터닝하여 상기 제1 플로팅 게이트 패턴(203a) 상에 제2 플로팅 게이트 패턴(221)을 형성한다. 상기 제2 플로팅 게이트 패턴(221)은 도전막, 예컨대, 도핑된 폴리실리콘막으로 형성할 수 있다. 상기 제2 플로팅 게이트 패턴(221)을 갖는 반도체기판(201) 전면에 유전막(223) 및 제어 게이트 도전막(224)을 차례로 형성한다. 상기 유전막(223)은 ONO(SiO2-SiN-SiO2)막으로 형성할 수 있다. 상기 제어 게이트 도전막(224)은 도전막, 예를 들면, 도핑된 폴리실리콘막 또는 폴리사이드막으로 형성할 수 있다. 상기 폴리사이드막은 적층된 도핑된 폴리실리콘막 및 금속실리사이드막으로 구성된다.
상기 제어 게이트 도전막(224), 상기 유전막(223), 상기 제2 플로팅 게이트 패턴(221) 및 상기 제1 플로팅 게이트 패턴(203a)을 연속적으로 패터닝하여 적층된 제1 플로팅 게이트 전극(203b), 제2 플로팅 게이트 전극(221a), 유전막 패턴(223a) 및 제어 게이트 전극(224a)를 형성한다. 이때, 상기 제1 및 제2 플로팅 게이트 전극들(203b,221a)은 상기 제어 게이트 전극(224a)에 자기정렬된다. 상기 제1 및 제2 플로팅 게이트 전극들(203b,221a)은 플로팅 게이트 전극(222)을 구성한다. 상기 플로팅 게이트 전극(222)은 전기적으로 격리된다. 상기 제어 게이트 전극(224a)은 상기 활성영역 상부를 가로지른다.
본 발명에 따르면, 하드마스크막을 제거하기전에, 양 측벽에 홈을 갖는 하부 소자분리막을 형성하고, 상기 홈을 상기 하드마스크막에 대하여 식각선택비를 갖는 상부 소자분리막으로 채움으로써, 라이너가 노출되지 않게 한다. 이로 인하여, 상기 하드마스크막이 제거될지라도, 라이너의 손실에 의한 종래의 덴트를 방지할 수 있다. 결과적으로, 종래의 덴트로 야기되는 험프 현상등에 의한 트랜지스터의 특성열화를 최소화할 수 있다.
도 1 및 도 2는 종래의 트렌치 소자분리막의 형성방법을 설명하기 위한 단면도들이다.
도 3a, 도 3b, 도 4 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 3b 및 도 4b는 일 실시예에 따른 반도체 소자 중에 하부 소자절연막 패턴을 형성하는 다른 방법을 설명하기 위한 단면도들이다.
도 9, 도 10, 도 11a, 도 12a, 도 13 및 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 11b는 본 발명의 다른 실시예에 따른 반도체 소자 중 하부 소자절연막 패턴을 형성하는 다른 방법을 설명하기 위한 단면도이다.
도 12b는 본 발명의 다른 실시예에 따른 반도체 소자 중 식각완충막을 설명하기 위한 단면도이다.
도 15 및 도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 게이트 전극들의 형성방법을 설명하기 위한 사시도들이다.

Claims (20)

  1. 반도체기판에 차례로 형성된 버퍼절연막 및 하드마스크막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 개구부를 형성하는 단계;
    상기 노출된 반도체기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 갖는 반도체기판에 콘포말한 라이너막을 형성하는 단계;
    상기 트렌치 내부를 채우는 하부 소자절연막을 형성하는 단계;
    상기 하부 소자절연막을 상기 개구부 측벽상의 라이너막이 노출될때까지 등방성 식각하여 하부 소자 절연막 패턴을 형성하는 단계;
    상기 라이너막을 등방성 식각하여 상기 트렌치 내에 형성되되, 끝단이 상기 반도체기판의 표면으로 부터 소정의 깊이로 이격된 라이너를 형성하여 상기 라이너, 상기 하부 소자절연막 패턴의 상부 측벽 및 상기 트렌치의 상부측벽으로 둘러싸인 빈공간인 홈을 형성하는 단계;
    상기 홈 및 상기 트렌치를 채우는 상부 소자분리막을 형성하는 단계; 및
    상기 하드마스크막 및 상기 버퍼절연막을 상기 반도체기판이 노출될때까지 식각하여 제거하는 단계를 포함하는 반도체 소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 트렌치 내측벽 및 바닥에 측벽산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 하부 소자절연막을 형성하기 전에,
    상기 라이너막 상에 콘포말한 식각보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  5. 제 1 항에 있어서,
    상기 하부 소자절연막은 고밀도 플라즈마 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  6. 제 1 항에 있어서,
    상기 하부 소자절연막 패턴은 적어도 2층의 보조절연막 패턴들이 적층된 구조로 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  7. 제 1 항, 제 4 항 또는 제 6 항 중에 어느 한 항에 있어서,
    상기 상부 소자 분리막을 형성하는 단계는,
    상기 반도체기판 전면에 상기 홈 및 상기 트렌치를 채우는 상부 소자절연막을 형성하는 단계; 및
    상기 상부 소자절연막을 상기 하드마스크막이 노출될때까지 평탄화시키는 단계를 포함하되, 상기 평탄화된 상부 소자절연막은 상기 상부 소자분리막에 포함되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 1 항, 제 4 항 또는 제 6 항 중에 어느 한 항에 있어서,
    상기 상부 소자 분리막을 형성하는 단계는,
    상기 반도체 기판 전면에, 상기 홈을 채우는 캐핑 절연막을 콘포말하게 형성하는 단계;
    상기 캐핑 절연막 상에 상기 트렌치를 채우는 상부 소자절연막을 형성하는 단계; 및
    상기 상부 소자절연막 및 상기 캐핑 절연막을 상기 하드마스크막이 노출될때까지 평탄화시키는 단계를 포함하되, 상기 캐핑 절연막은 상기 하드마스크막에 대하여 식각선택비를 갖는 절연막으로 형성하고, 상기 평탄화된 캐핑 절연막 및 상기 평탄화된 상부 소자절연막은 상기 상부 소자분리막에 포함되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 7 항에 있어서,
    상기 상부 소자절연막은 고밀도 플라즈마 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  10. 반도체기판 상에 차례로 형성된 터널절연막, 제1 플로팅 게이트 도전막, 버퍼절연막 및 하드마스크막을 연속적으로 패터닝하여 제1 플로팅 게이트 패턴 및 상기 반도체기판의 소정영역을 노출시키는 개구부를 형성하는 단계;
    상기 노출된 반도체기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치를 형성하는 단계;
    상기 트렌치를 갖는 반도체기판 전면에 콘포말한 라이너막을 형성하는 단계;
    상기 트렌치 내부를 채우는 하부 소자절연막을 형성하는 단계;
    상기 하부 소자절연막을 상기 개구부 측벽 상의 라이너막이 노출될때까지 등방성 식각하여 상기 트렌치 내부에 하부 소자절연막 패턴을 형성하는 단계;
    상기 라이너막을 등방성 식각하여 상기 트렌치 내에 형성되되, 끝단이 상기 반도체기판으로 부터 소정의 깊이로 이격된 라이너를 형성하여 상기 라이너, 상기 하부 소자절연막 패턴의 상부 측벽 및 상기 트렌치의 상부측벽으로 둘러싸인 빈공간인 홈을 형성하는 단계;
    상기 홈 및 상기 트렌치를 채우는 상부 소자분리막을 형성하는 단계; 및
    상기 하드마스크막 및 상기 버퍼절연막을 상기 제1 플로팅 게이트 패턴이 노출될때까지 식각하여 제거하는 단계를 포함하는 반도체 소자의 형성방법.
  11. 제 10 항에 있어서,
    상기 트렌치 내측벽 및 바닥에 측벽산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  12. 삭제
  13. 제 10 항에 있어서,
    상기 라이너막을 형성하기 전에,
    상기 트렌치 내부를 포함하는 반도체기판 전면에 콘포말한 식각완충막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  14. 제 10 항에 있어서,
    상기 하부 소자절연막을 형성하기 전에,
    상기 라이너막 상에 콘포말한 식각보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  15. 제 10 항에 있어서,
    상기 하부 소자절연막은 고밀도 플라즈마 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  16. 제 10 항에 있어서,
    상기 하부 소자절연막 패턴은 적어도 2개의 보조절연막 패턴들이 적층된 구조로 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  17. 제 10 항, 제 13 항, 제 14 항 또는 제 16 항 중에 어느 한 항에 있어서,
    상기 상부 소자분리막을 형성하는 단계는,
    상기 반도체기판 전면에 상기 홈 및 상기 트렌치를 채우는 상부 소자절연막을 형성하는 단계; 및
    상기 상부 소자절연막을 상기 하드마스크막이 노출될때까지 평탄화시키는 단계를 포함하되, 상기 평탄화된 상부 소자절연막은 상기 상부 소자분리막에 포함되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 제 10 항, 제 13 항, 제 14 항 또는 제 16 항 중에 어느 한 항에 있어서,
    상기 상부 소자분리막을 형성하는 단계는,
    상기 반도체기판 전면에 상기 홈을 채우는 캐핑 절연막을 콘포말하게 형성하는 단계;
    상기 트렌치를 채우는 상부 소자절연막을 형성하는 단계; 및
    상기 상부 소자절연막 및 상기 캐핑 절연막을 상기 하드마스크막이 노출될때까지 평탄화시키는 단계를 포함하되, 상기 캐핑 절연막은 상기 하드마스크막에 대하여 식각선택비를 갖는 절연막으로 형성하고, 상기 평탄화된 상부 소자절연막 및 상기 평탄화된 캐핑 절연막은 상기 상부 소자분리막에 포함되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 제 17 항에 있어서,
    상기 상부 소자절연막은 고밀도 플라즈마 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  20. 제 10 항, 제 13 항, 제 14 항 또는 제 16 항 중에 어느 한 항에 있어서,
    상기 하드마스크막 및 상기 버퍼절연막을 제거한 후에,
    상기 노출된 제1 플로팅 게이트 패턴 상에 제2 플로팅 게이트 패턴을 형성하는 단계;
    상기 제2 플로팅 게이트 패턴을 갖는 반도체기판 전면에 유전막 및 제어게이트 도전막을 차례로 형성하는 단계; 및
    상기 제어 게이트 도전막, 상기 유전막, 상기 제2 플로팅 게이트 패턴 및 상기 제1 플로팅 게이트 패턴을 연속적으로 식각하여 적층된 제1 플로팅 게이트 전극, 제2 플로팅 게이트 전극, 유전막 패턴 및 제어 게이트 전극을 형성하는 단계를 더 포함하되, 상기 제1 및 제2 플로팅 게이트 전극은 플로팅 게이트 전극을 구성하는 것을 특징으로 하는 반도체 소자의 형성방법.
KR10-2002-0061720A 2002-10-10 2002-10-10 트렌치 소자분리막을 갖는 반도체소자 형성방법 KR100476934B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2002-0061720A KR100476934B1 (ko) 2002-10-10 2002-10-10 트렌치 소자분리막을 갖는 반도체소자 형성방법
US10/601,937 US6939780B2 (en) 2002-10-10 2003-06-23 Methods of forming trench isolated integrated circuit devices including grooves
JP2003302393A JP4898083B2 (ja) 2002-10-10 2003-08-27 トレンチ隔離された半導体素子の形成方法及びそれによって形成されたトレンチ隔離された半導体素子
US11/046,965 US7518210B2 (en) 2002-10-10 2005-01-31 Trench isolated integrated circuit devices including grooves
JP2011021972A JP2011086971A (ja) 2002-10-10 2011-02-03 トレンチ隔離された半導体素子の形成方法及びそれによって形成されたトレンチ隔離された半導体素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0061720A KR100476934B1 (ko) 2002-10-10 2002-10-10 트렌치 소자분리막을 갖는 반도체소자 형성방법

Publications (2)

Publication Number Publication Date
KR20040032531A KR20040032531A (ko) 2004-04-17
KR100476934B1 true KR100476934B1 (ko) 2005-03-16

Family

ID=32064918

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0061720A KR100476934B1 (ko) 2002-10-10 2002-10-10 트렌치 소자분리막을 갖는 반도체소자 형성방법

Country Status (3)

Country Link
US (2) US6939780B2 (ko)
JP (2) JP4898083B2 (ko)
KR (1) KR100476934B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100781033B1 (ko) 2005-05-12 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 제조방법

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005085996A (ja) 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法
JP2005322859A (ja) * 2004-05-11 2005-11-17 Sony Corp 半導体装置およびその製造方法
JP2005332885A (ja) * 2004-05-18 2005-12-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101024335B1 (ko) * 2004-06-14 2011-03-23 매그나칩 반도체 유한회사 반도체 소자의 소자 분리막 형성방법 및 이를 이용한게이트 산화막 형성방법
US7332408B2 (en) * 2004-06-28 2008-02-19 Micron Technology, Inc. Isolation trenches for memory devices
KR100610017B1 (ko) * 2004-11-26 2006-08-08 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100568259B1 (ko) 2004-12-14 2006-04-07 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 그 형성 방법
KR100629606B1 (ko) * 2004-12-31 2006-09-27 동부일렉트로닉스 주식회사 고전압 소자 영역의 게이트 산화막 질 개선방법
KR100621888B1 (ko) * 2005-07-19 2006-09-11 삼성전자주식회사 소자 분리막 형성 방법 및 이를 이용 핀형 전계 효과트랜지스터의 제조방법
US20070045717A1 (en) * 2005-08-31 2007-03-01 Stefano Parascandola Charge-trapping memory device and method of production
KR100723501B1 (ko) * 2005-09-08 2007-06-04 삼성전자주식회사 플래시 메모리 제조방법
CN100463144C (zh) * 2005-09-20 2009-02-18 力晶半导体股份有限公司 非挥发性存储器及其制造方法
KR100763330B1 (ko) * 2005-12-14 2007-10-04 삼성전자주식회사 활성 핀들을 정의하는 소자분리 방법, 이를 이용하는반도체소자의 제조방법 및 이에 의해 제조된 반도체소자
US7972921B2 (en) * 2006-03-06 2011-07-05 Globalfoundries Singapore Pte. Ltd. Integrated circuit isolation system
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
US20070232019A1 (en) * 2006-03-30 2007-10-04 Hynix Semiconductor Inc. Method for forming isolation structure in nonvolatile memory device
KR100766232B1 (ko) * 2006-10-31 2007-10-10 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조 방법
KR100823703B1 (ko) * 2006-11-03 2008-04-21 삼성전자주식회사 소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체장치 및 그 제조 방법
KR100790296B1 (ko) * 2006-12-04 2008-01-02 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
DE102007008530B4 (de) * 2007-02-21 2015-11-12 Infineon Technologies Ag Verfahren zum Herstellen einer nichtflüchtigen Speichervorrichtung, nichtflüchtige Speichervorrichtung, Speicherkarte mit einer nichtflüchtigen Speichervorrichtung und elektrisches Gerät mit einer Speicherkarte
US7393751B1 (en) * 2007-03-13 2008-07-01 International Business Machines Corporation Semiconductor structure including laminated isolation region
KR100842749B1 (ko) * 2007-03-27 2008-07-01 주식회사 하이닉스반도체 반도체소자의 트렌치 소자분리막 형성방법
KR100922989B1 (ko) * 2007-04-25 2009-10-22 주식회사 하이닉스반도체 플래시 메모리 소자 및 그것의 제조방법
KR100894101B1 (ko) * 2007-09-07 2009-04-20 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100955935B1 (ko) * 2007-12-21 2010-05-03 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US20100059852A1 (en) * 2008-09-11 2010-03-11 Advanced Micro Devices, Inc. Semiconductor transistor device with improved isolation arrangement, and related fabrication methods
JP5522915B2 (ja) 2008-09-30 2014-06-18 ローム株式会社 半導体記憶装置およびその製造方法
JP2012235059A (ja) * 2011-05-09 2012-11-29 Toshiba Corp 半導体装置および半導体装置の製造方法
US8765608B2 (en) * 2012-05-01 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming trenches
US9059243B2 (en) * 2012-06-25 2015-06-16 International Business Machines Corporation Shallow trench isolation structures
US9082654B2 (en) 2013-05-30 2015-07-14 Rohm Co., Ltd. Method of manufacturing non-volatile memory cell with simplified step of forming floating gate
CN105789133B (zh) * 2014-12-24 2019-09-20 上海格易电子有限公司 一种闪存存储单元及制作方法
JP2017224857A (ja) * 2017-09-13 2017-12-21 ローム株式会社 半導体装置および半導体装置の製造方法
CN111799329A (zh) * 2019-04-08 2020-10-20 三星电子株式会社 半导体器件
CN111640703A (zh) * 2019-07-02 2020-09-08 福建省晋华集成电路有限公司 半导体结构及其形成方法
US11069774B2 (en) * 2019-09-26 2021-07-20 Fujian Jinhua Integrated Circuit Co., Ltd. Shallow trench isolation structure and semiconductor device with the same
CN116525533A (zh) * 2022-01-24 2023-08-01 长鑫存储技术有限公司 一种半导体结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010017202A (ko) * 1999-08-09 2001-03-05 윤종용 덴트 형성이 억제되는 트렌치 소자분리방법
KR20020045401A (ko) * 2000-12-08 2002-06-19 윤종용 트렌치 소자 분리막 형성 방법
US20020127817A1 (en) * 2001-03-12 2002-09-12 Samsung Electronics Co., Ltd. Semiconductor device having trench isolation layer and a method of forming the same
KR20020074716A (ko) * 2001-03-21 2002-10-04 삼성전자 주식회사 반도체 장치의 트렌치 소자분리 구조체 및 그 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0278247A (ja) * 1988-09-14 1990-03-19 Fujitsu Ltd 半導体装置の製造方法
JP3063686B2 (ja) * 1997-06-13 2000-07-12 日本電気株式会社 半導体装置の製造方法
KR19990066454A (ko) * 1998-01-26 1999-08-16 윤종용 반도체 장치의 트렌치 격리 형성 방법
KR100322531B1 (ko) * 1999-01-11 2002-03-18 윤종용 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자
US6265302B1 (en) * 1999-07-12 2001-07-24 Chartered Semiconductor Manufacturing Ltd. Partially recessed shallow trench isolation method for fabricating borderless contacts
US6093600A (en) * 1999-10-29 2000-07-25 United Silicon, Inc. Method of fabricating a dynamic random-access memory device
JP2002208629A (ja) * 2000-11-09 2002-07-26 Toshiba Corp 半導体装置、及び、半導体装置の製造方法
KR100389918B1 (ko) * 2000-11-14 2003-07-04 삼성전자주식회사 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이
US6531377B2 (en) * 2001-07-13 2003-03-11 Infineon Technologies Ag Method for high aspect ratio gap fill using sequential HDP-CVD
KR100428805B1 (ko) * 2001-08-09 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
US6750117B1 (en) * 2002-12-23 2004-06-15 Macronix International Co., Ltd. Shallow trench isolation process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010017202A (ko) * 1999-08-09 2001-03-05 윤종용 덴트 형성이 억제되는 트렌치 소자분리방법
KR20020045401A (ko) * 2000-12-08 2002-06-19 윤종용 트렌치 소자 분리막 형성 방법
US20020127817A1 (en) * 2001-03-12 2002-09-12 Samsung Electronics Co., Ltd. Semiconductor device having trench isolation layer and a method of forming the same
KR20020074716A (ko) * 2001-03-21 2002-10-04 삼성전자 주식회사 반도체 장치의 트렌치 소자분리 구조체 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100781033B1 (ko) 2005-05-12 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 제조방법

Also Published As

Publication number Publication date
US20040072408A1 (en) 2004-04-15
JP4898083B2 (ja) 2012-03-14
KR20040032531A (ko) 2004-04-17
US20050127472A1 (en) 2005-06-16
JP2011086971A (ja) 2011-04-28
US6939780B2 (en) 2005-09-06
JP2004134759A (ja) 2004-04-30
US7518210B2 (en) 2009-04-14

Similar Documents

Publication Publication Date Title
KR100476934B1 (ko) 트렌치 소자분리막을 갖는 반도체소자 형성방법
KR100816749B1 (ko) 소자분리막, 상기 소자분리막을 구비하는 비휘발성 메모리소자, 그리고 상기 소자분리막 및 비휘발성 메모리 소자형성 방법들
KR100399350B1 (ko) 부유 트랩형 소자를 가지는 비휘발성 반도체 메모리 장치및 그 제조방법
KR100487532B1 (ko) 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법
KR100684886B1 (ko) 플래시 기억 장치 및 그 제조 방법
US20230354594A1 (en) Vertical memory devices
KR100773356B1 (ko) 분리형 전하저장패턴들을 갖는 비 휘발성 메모리소자 및 그제조방법
KR100448911B1 (ko) 더미 패턴을 갖는 비휘발성 기억소자
US20090029523A1 (en) Method of Fabricating Flash Memory Device
US7160789B2 (en) Shallow trench isolation and method of forming the same
KR100454135B1 (ko) 비휘발성 기억소자의 형성방법
US7410870B2 (en) Methods of forming non-volatile memory devices and devices formed thereby
KR20210029871A (ko) 정보 저장 패턴을 포함하는 반도체 소자
US7432159B2 (en) Electrically erasable programmable read-only memory (EEPROM) device and methods of fabricating the same
KR20090017842A (ko) 부유게이트를 갖는 비휘발성 메모리소자의 형성방법 및관련된 소자
KR20120027944A (ko) 비휘발성 메모리 소자 및 이의 제조방법
US7514741B2 (en) Nonvolatile semiconductor memory device and related method
KR20080099460A (ko) 비휘발성 메모리 소자 및 그 제조방법
JP5090619B2 (ja) 半導体素子およびその製造方法
US20070181935A1 (en) Method of fabricating flash memory device and flash memory device fabricated thereby
US11672119B2 (en) Vertical memory devices
CN115867033A (zh) 半导体存储器结构及其制造方法
US20060081909A1 (en) Semiconductor device and manufacturing method therefor
KR101566921B1 (ko) 전하 트랩형 비휘발성 메모리 장치의 제조방법
US20060205163A1 (en) Method of fabricating a non-volatile memory

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120229

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee