CN111799329A - 半导体器件 - Google Patents

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fin
field insulating
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semiconductor device
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罗采昊
金成洙
安圭焕
卢东贤
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件包括衬底、第一鳍和第二鳍。所述第一鳍和所述第二鳍在所述衬底上沿第一方向彼此间隔开，并且在与所述第一方向相交的第二方向上延伸。所述半导体器件还包括：第一浅沟槽，所述第一浅沟槽形成在所述第一鳍与所述第二鳍之间；以及场绝缘膜，所述场绝缘膜填充所述第一浅沟槽的至少一部分。所述场绝缘膜包括第一部分、与所述第一部分相邻的第二部分以及与所述第二部分相邻并且与所述第一浅沟槽的侧壁相邻的第三部分。所述第一部分包括所述场绝缘膜的上表面的在所述第一方向上的中心部分。所述场绝缘膜的所述上表面为朝着所述衬底凹入的大括号形状。

Description

半导体器件
相关申请的交叉引用
本申请要求于2019年4月8日在韩国知识产权局提交的韩国专利申请No.10-2019-0040756以及于2019年9月4日在韩国知识产权局提交的韩国专利申请No.10-2019-0109469的优先权，上述韩国专利申请的公开内容通过整体引用包含于此。
技术领域
本发明构思的示例性实施例涉及半导体器件，更具体地，涉及包括使用原子层沉积(ALD)方法填充的浅沟槽隔离(STI)区域的半导体器件。
背景技术
半导体器件可以包括集成电路，该集成电路包括多个金属氧化物半导体场效应晶体管(MOSFET)。随着这种半导体器件的尺寸和设计规则逐渐减小，MOSFET的尺寸也缩小了。这种缩小可能导致短沟道效应，这可能使半导体器件的工作特性劣化。因此，正在研究在克服了与半导体器件的高集成度相关联的限制的同时，形成具有优异的性能特性、高可靠性和低功耗的半导体器件的各种方法。
发明内容
本发明构思的各方面提供具有改善的工作特性的半导体器件。
本发明构思的各方面还提供制造工艺被简化的半导体器件。
根据本发明构思的示例性实施例，一种半导体器件包括衬底、第一鳍和第二鳍。所述第一鳍和所述第二鳍在所述衬底上沿第一方向彼此间隔开，并且在与所述第一方向相交的第二方向上延伸。所述半导体器件还包括：第一浅沟槽，所述第一浅沟槽形成在所述第一鳍与所述第二鳍之间；以及场绝缘膜，所述场绝缘膜填充所述第一浅沟槽的至少一部分。所述场绝缘膜包括第一部分、与所述第一部分相邻的第二部分以及与所述第二部分相邻并且与所述第一浅沟槽的侧壁相邻的第三部分。所述第一部分包括所述场绝缘膜的上表面的在所述第一方向上的中心部分。所述场绝缘膜的所述上表面为朝着所述衬底凹入的大括号形状。
根据本发明构思的示例性实施例，一种半导体器件包括衬底、第一鳍和第二鳍。所述第一鳍和所述第二鳍在所述衬底上沿第一方向彼此间隔开，并且在与所述第一方向相交的第二方向上延伸。所述半导体器件还包括：第一浅沟槽，所述第一浅沟槽形成在所述第一鳍与所述第二鳍之间；以及场绝缘膜，所述场绝缘膜填充所述第一浅沟槽的至少一部分。所述场绝缘膜的上表面包括在第一方向上从所述第一浅沟槽的中心顺序定位的第一部分、第二部分和第三部分。由所述第一部分与所述第一方向形成的第一斜率大于由所述第二部分与所述第一方向形成的第二斜率，并且由所述第三部分与所述第一方向形成的第三斜率大于所述第二斜率。所述第一斜率、所述第二斜率和所述第三斜率的符号相同。
根据本发明构思的示例性实施例，一种半导体器件包括衬底、第一鳍和第二鳍。所述第一鳍和所述第二鳍在所述衬底上沿第一方向彼此间隔开，并且在与所述第一方向相交的第二方向上延伸。所述半导体器件还包括：浅沟槽，所述浅沟槽形成在所述第一鳍与所述第二鳍之间；以及场绝缘膜，所述场绝缘膜填充所述浅沟槽的至少一部分。所述场绝缘膜的上表面为具有拐点的形状。
根据本发明构思的示例性实施例，一种半导体器件包括：衬底；第一浅沟槽，所述第一浅沟槽设置在所述衬底的第一区域中；第一下部图案，所述第一下部图案设置在所述衬底的所述第一区域中，并且沿着第一方向延伸；以及第二下部图案，所述第二下部图案设置在所述衬底的所述第一区域中，并且沿着所述第一方向延伸。所述第一下部图案和所述第二下部图案通过所述第一浅沟槽间隔开，并且所述第一浅沟槽在第二方向上具有第一宽度。所述半导体器件还包括：第二浅沟槽，所述第二浅沟槽设置在所述衬底的第二区域中；第三下部图案，所述第三下部图案设置在所述衬底的所述第二区域中，并且沿着第三方向延伸；以及第四下部图案，所述第四下部图案设置在所述衬底的所述第二区域中，并且沿着所述第三方向延伸。所述第三下部图案和所述第四下部图案通过所述第二浅沟槽间隔开，并且所述第二浅沟槽在第四方向上具有大于所述第一宽度的第二宽度。所述半导体器件还包括：第一场绝缘膜，所述第一场绝缘膜填充所述第一浅沟槽的至少一部分；以及第二场绝缘膜，所述第二场绝缘膜填充所述第二浅沟槽的至少一部分。所述第一场绝缘膜的上表面包括与所述第一下部图案相邻的第一部分和与所述第二下部图案相邻的第二部分。所述第一场绝缘膜的所述上表面的所述第一部分的斜率随着其远离所述第一下部图案延伸而减小。所述第一场绝缘膜的所述上表面的所述第二部分的斜率随着其远离所述第二下部图案延伸而减小。所述第二场绝缘膜的上表面包括第三部分、以及设置在所述第三部分两侧的第四部分和第五部分。所述第二场绝缘膜的所述上表面的所述第三部分的斜率是恒定的。所述第二场绝缘膜的所述上表面的所述第四部分的斜率随着其远离所述第三下部图案延伸而减小。所述第二场绝缘膜的所述上表面的所述第五部分的斜率随着其远离所述第四下部图案延伸而减小。
根据本发明构思的示例性实施例，一种半导体器件包括：衬底；第一浅沟槽，所述第一浅沟槽设置在所述衬底的第一区域中；第一下部图案，所述第一下部图案设置在所述衬底的所述第一区域中，并且沿着第一方向延伸；以及第二下部图案，所述第二下部图案设置在所述衬底的所述第一区域中，并且沿着所述第一方向延伸。所述第一下部图案和所述第二下部图案通过所述第一浅沟槽间隔开，并且所述第一浅沟槽在第二方向上具有第一宽度。所述半导体器件还包括：第二浅沟槽，所述第二浅沟槽设置在所述衬底的第二区域中；第三下部图案，所述第三下部图案设置在所述衬底的所述第二区域中，并且沿着第三方向延伸；以及第四下部图案，所述第四下部图案设置在所述衬底的所述第二区域中，并且沿着所述第三方向延伸。所述第三下部图案和所述第四下部图案通过所述第二浅沟槽间隔开，并且所述第二浅沟槽在第四方向上具有小于所述第一宽度的第二宽度。所述半导体器件还包括：第一场绝缘膜，所述第一场绝缘膜填充所述第一浅沟槽的至少一部分；以及第二场绝缘膜，所述第二场绝缘膜填充所述第二浅沟槽的至少一部分。所述第一场绝缘膜包括设置在所述第一场绝缘膜中并且沿着所述衬底的上表面延伸的至少一个隔离层。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他方面以及特征将变得更加显而易见，其中：
图1是示出根据本发明构思的示例性实施例的半导体器件的布局图。
图2是根据本发明构思的示例性实施例的沿着图1的线A-A′截取的截面图。
图3是根据本发明构思的示例性实施例的图2的区域X的放大图。
图4是根据本发明构思的示例性实施例的图3的区域Y的放大图。
图5和图6是根据本发明构思的示例性实施例的沿着图3的线B-B′截取的截面图。
图7是根据本发明构思的示例性实施例的沿着图1的线C-C′和线D-D′截取的截面图。
图8是示出根据本发明构思的示例性实施例的半导体器件的截面图。
图9是示出根据本发明构思的示例性实施例的半导体器件的截面图。
图10是示出根据本发明构思的示例性实施例的半导体器件的截面图。
图11是示出根据本发明构思的示例性实施例的半导体器件的布局图。
图12是根据本发明构思的示例性实施例的沿着图11的线E-E′截取的截面图。
图13至图21是示出根据本发明构思的示例性实施例的用于制造半导体器件的方法的中间阶段图。
图22至图28是为了描述根据本发明构思的示例性实施例的半导体器件而提供的示图。
图29是为了描述根据本发明构思的示例性实施例的半导体器件而提供的示图。
图30和图31是为了描述根据本发明构思的示例性实施例的半导体器件而提供的示图。
图32和图33是为了描述根据本发明构思的示例性实施例的半导体器件而提供的示图。
图34和图35是为了描述根据本发明构思的示例性实施例的半导体器件而提供的示图。
图36至图40是为了描述根据本发明构思的示例性实施例的用于制造半导体器件的方法而提供的中间阶段图。
具体实施方式
在下文中，将参照附图更全面地描述本发明构思的示例性实施例。在整个附图中，相同的附图标记可以表示相同的元件。
将理解的是，在此使用术语“第一”、“第二”、“第三”等来区分一个元件与另一个元件，并且元件不受这些术语的限制。因此，一个示例性实施例中的“第一”元件可以在另一示例性实施例中被描述为“第二”元件。
应该理解，除非上下文另外明确指出，否则每个示例性实施例中的特征或方面的描述通常应被认为可用于其他示例性实施例中的其他类似特征或方面。
除非上下文另外明确指出，否则如在此所使用的，单数形式的“一个”、“一种”和“所述(该)”也意图包括复数形式。
为了便于描述，在此可以使用空间相对术语，诸如“在...下面”、“在...下方”、“下”、“在…之下”、“在...上方”、“…上”等，来描述附图中所示的一个元件或特征与另一元件或特征的关系。将理解的是，除了附图中描绘的方向之外，空间相对术语还意图涵盖器件在使用或操作中的不同方向。例如，如果附图中的器件被翻转，则被描述为在其他元件或特征“下方”或“下面”或“之下”的元件将被随后定向为在其他元件或特征“上方”。因此，示例性术语“在...下方”和“在…之下”可以包括上方和下方两个方位。
应该理解的是，当诸如膜、区域、层或元件之类的组件被称为“在”另一组件“上”、“连接到”、“耦合到”或“相邻于”另一组件时，该组件可以直接位于该另一组件上，直接连接到该另一组件，直接耦合到该另一组件或直接相邻于该另一组件，或者可以存在中间组件。还将理解，当组件被称为“位于”两个组件“之间”时，该组件可以是这两个组件之间的唯一组件，或者也可以存在一个或更多个中间组件。用于描述元件之间关系的其他词语应以类似的方式来解释。
在此，如本领域普通技术人员所理解的，当将两个或更多个元件或值描述为彼此基本相同或大约相等时，应理解为元件或值彼此相同，彼此不可区分，或彼此可区分但在功能上彼此相同。还将理解的是，如本领域普通技术人员所理解的，当两个组件或方向被描述为基本上彼此垂直或平行地延伸时，这两个组件或方向彼此精确地垂直或平行地延伸，或者在测量误差内彼此近似垂直或平行地延伸。此外，应当理解，尽管在此参数可以被描述为具有“大约”特定值，但是根据示例性实施例，如本领域普通技术人员所理解的，该参数可以精确地是该特定值，或在测量误差内近似该特定值。
在下文中，将参照图1至图7描述根据本发明构思的示例性实施例的半导体器件。
图1是示出根据本发明构思的示例性实施例的半导体器件的布局图。图2是根据本发明构思的示例性实施例的沿着图1的线A-A′截取的截面图。图3是根据本发明构思的示例性实施例的图2的区域X的放大图。图4是根据本发明构思的示例性实施例的图3的区域Y的放大图。图5和图6是根据本发明构思的示例性实施例的沿着图3的线B-B′截取的截面图。图7是根据本发明构思的示例性实施例的沿着图1的线C-C′和线D-D′截取的截面图。
参照图1至图5，根据本发明构思的示例性实施例的半导体器件包括衬底100、第一鳍F1、第二鳍F2、第三鳍F3、浅沟槽ST1、场绝缘膜200、源极/漏极310、第一层间绝缘膜300、硅化物330、接触350和第二层间绝缘膜500。
第一方向D1可以是在水平方向上的任何一个方向。第二方向D2可以是与第一方向D1相交的方向，例如，基本上垂直于第一方向D1的方向。第三方向D3可以是与第一方向D1和第二方向D2二者相交的方向。例如，第三方向D3可以是基本上垂直于第一方向D1和第二方向D2二者的方向。在这种情况下，第一方向D1和第二方向D2可以是基本上彼此垂直的水平方向，第三方向D3可以是竖直方向。例如，第一方向D1、第二方向D2和第三方向D3可以是彼此正交的方向。
衬底100可以由一种或更多种半导体材料制成，半导体材料包括例如Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP。可选择地，可以使用绝缘体上硅(SOI)衬底。
第一鳍F1、第二鳍F2和第三鳍F3可以在第二方向D2上延伸并且可以在第一方向D1上彼此间隔开。第一鳍F1、第二鳍F2和第三鳍F3可以在第一方向D1上顺序地设置。例如，第二鳍F2可以位于第一鳍F1与第三鳍F3之间。
尽管在此描述的示例性实施例包括三个鳍F1、F2和F3，但是本发明构思的示例性实施例不限于此。例如，根据示例性实施例，可以包括不同数量的鳍。
第一鳍F1、第二鳍F2和第三鳍F3可以包括衬底100的一些部分，并且可以包括从衬底100生长的外延层。第一鳍F1、第二鳍F2和第三鳍F3可以包括例如Si、SiGe等。
第一鳍F1、第二鳍F2和第三鳍F3可以包括化合物半导体，并且可以包括例如IV-IV族化合物半导体或III-V族化合物半导体。
例如，以IV-IV族化合物半导体为例，第一鳍F1、第二鳍F2和第三鳍F3可以是包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或者通过将这些元素与IV族元素掺杂而获得的化合物。
以III-V族化合物半导体为例，第一鳍F1、第二鳍F2和第三鳍F3可以是通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)之一进行组合而形成的二元化合物、三元化合物和四元化合物中的任何一种。
在根据在此描述的示例性实施例的半导体器件中，第一鳍F1、第二鳍F2和第三鳍F3将被描述为包括硅。然而，本发明构思的示例性实施例不限于此。
浅沟槽STl可以在第一方向Dl上分别形成在第一鳍F1、第二鳍F2和第三鳍F3的侧表面上。例如，浅沟槽ST1可以形成在第一鳍F1与第二鳍F2之间，浅沟槽ST1可以形成在第二鳍F2与第三鳍F3之间。例如，可以以相同的方式来形成在第一鳍F1、第二鳍F2和第三鳍F3之间形成的浅沟槽ST1。然而，本发明构思的示例性实施例不限于此，并且浅沟槽在形成时可以彼此不同地实现。
场绝缘膜200可以填充浅沟槽ST1。场绝缘膜200可以暴露第一鳍F1、第二鳍F2和第三鳍F3的上部和侧表面中的一些。
场绝缘膜200可以包括例如氧化硅、氮化硅、氮氧化硅和介电常数低于氧化硅的介电常数的低介电常数材料中的至少一种。低介电常数材料可以包括但不限于例如可流动氧化物(FOX)、东燃硅氮(Tonen SilaZene，TOSZ)、未掺杂硅石玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合。
场绝缘膜200可以包括将应力施加到第一鳍F1、第二鳍F2和第三鳍F3的材料。如果场绝缘膜200将应力施加到形成在第一鳍F1、第二鳍F2和第三鳍F3上的晶体管的沟道，则可以提高作为载流子的电子或空穴的迁移率。
栅电极420在第一方向D1上延伸，并且可以设置在第一鳍F1、第二鳍F2和第三鳍F3上，以与第一鳍F1、第二鳍F2和第三鳍F3中的每一者相交。
栅极绝缘膜410可以包括：包括氧化硅膜的界面膜以及包括高介电常数材料的高介电常数膜。高介电常数膜可以包括介电常数高于氧化硅膜的介电常数的高介电常数材料。高介电常数材料可以包括但不限于例如氮氧化硅、氮化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌中的一种或更多种。
高介电常数膜可以包括用于调整栅电极420的阈值电压的偶极子形成材料(dipole-forming material)。偶极子形成材料可以是例如La、Nd、Eu、Dy、Ho和Yb中的至少一种。然而，偶极子形成材料不限于此。
栅电极420可以包括第一导电膜和第二导电膜。第二导电膜可以形成在栅极绝缘膜410上。第一导电膜可以包括n型或p型功函数调节器(work function regulator)。功函数调节器可以包括例如TiN、TaN和TiAlC中的至少一种。然而，本发明构思的示例性实施例不限于此。可以在第二导电膜上形成第一导电膜。第二导电膜可以包括但不限于W和TiN中的至少一种。
间隔物膜430可以形成在栅电极420的两侧。尽管间隔物膜430被示为单层膜，但是本发明构思的示例性实施例不限于此。例如，在示例性实施例中，间隔物膜430可以是通过堆叠多个膜而形成的多层膜。根据制造工艺或应用，形成间隔物膜430的多个间隔物中的每一者的形状可以是例如I形或L形或它们的组合。间隔物膜430可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)和它们的组合中的至少一种。
源极/漏极310可以设置在栅电极420的两侧。源极/漏极310可以包括通过外延工艺形成的外延层。源极/漏极310可以是升高的源极/漏极。当源极/漏极310是n型晶体管时，其可以包括例如Si外延层或SiC外延层。源极/漏极310可以包括例如以高浓度掺杂P的SiP或SIPC。可选择地，当源极/漏极310是p型晶体管时，其可以包括例如SiGe外延层。
源极/漏极310的外周表面可以是例如菱形、圆形和矩形中的至少一种。图2示例性地示出了菱形(或五边形、或六边形)。
第一层间绝缘膜300可以覆盖衬底100(或第一鳍至第三鳍F1、F2和F3)的上表面、源极/漏极310的上表面和场绝缘膜200的上表面。第一层间绝缘膜300可以填充栅电极420的侧表面和虚设栅电极的侧表面之间的空间。第一层间绝缘膜300的上表面可以形成与间隔物膜430的上表面相同的平面。
第二层间绝缘膜500可以形成在第一层间绝缘膜300上。第一层间绝缘膜300和第二层间绝缘膜500均可以包括例如氧化硅、氮化硅、氮氧化硅和介电常数低于氧化硅的介电常数的低介电常数材料中的至少一种。
接触350可以穿透第一层间绝缘膜300和第二层间绝缘膜500，以与源极/漏极310接触。接触350可以比源极/漏极310的上表面深。源极/漏极310可以在与接触350的交界处形成硅化物330。接触350可以包括例如位于与第一层间绝缘膜300、第二层间绝缘膜500和源极/漏极310接触的表面上的阻挡金属。
硅化物330可以改善源极/漏极310与接触350之间的界面特性。硅化物330可以形成在源极/漏极310内部，以与接触350直接接触。
参照图3，根据本发明构思的示例性实施例的半导体器件可以包括以大括号(或波形括号)(例如，})形状形成的场绝缘膜200，其上表面朝着基板100凹入。例如，在图3中示出了这种大括号(或波形括号)形状。例如，大括号(或波形括号)形状可以包括：在朝向基板100的凹进(或凹入)处相接的弯曲部分。根据示例性实施例，弯曲部分可以如例如图3所示相对于凹进(或凹入)对称，或者可以如例如图8所示相对于凹进(或凹入)不对称。
填充第一鳍F1与第二鳍F2之间形成的浅沟槽ST1的场绝缘膜200，或填充第二鳍F2与第三鳍F3之间形成的浅沟槽ST1的场绝缘膜200可以在第一鳍F1、第二鳍F2和第三鳍F3在第一方向D1上彼此间隔开的区域的大约中心处具有最低的高度。在这种情况下，高度表示在第三方向D3上距除了第一鳍F1、第二鳍F2和第三鳍F3之外的衬底100的上表面的距离。如图3所示，场绝缘膜200可以包括：第一部分P1，其包括浅沟槽ST1的中心；以及第二部分P2和第三部分P3，其在第一方向D1上从中心顺序地形成。例如，第二部分P2可以与第一部分P1相邻，并且第三部分P3可以与第二部分P2相邻并与浅沟槽ST1的侧壁相邻。第一部分P1、第二部分P2和第三部分P3距衬底100的上表面分别具有第一高度H1、第二高度H2和第三高度H3。第二高度H2可以高于/大于第一高度H1，第三高度H3可以高于/大于第二高度H2。因此，在第一高度H1、第二高度H2和第三高度H3之中，第一高度H1可以最低/最小。
根据示例性实施例，填充浅沟槽ST1的场绝缘膜200的上表面可以具有拐点。根据示例性实施例，场绝缘膜200的上表面可以具有三个或更多个拐点。如图3所示，根据本发明构思的示例性实施例的场绝缘膜200的上表面可以具有第一拐点IP1、第二拐点IP2、第三拐点IP3和第四拐点IP4。此外，从衬底100的上表面到场绝缘膜200的上表面的高度可以在第二拐点IP2与第三拐点IP3之间的区域中最低。
参照图4，根据本发明构思的示例性实施例的半导体器件可以形成为使得第一鳍F1和第二鳍F2沿其彼此间隔开的第一方向D1与场绝缘膜200的上表面形成的斜率是不一致的。例如，由第一方向D1和场绝缘膜200的上表面形成的斜率可以从场绝缘膜200的上表面的中心朝着第一鳍F1或第二鳍F2的侧壁逐渐减小然后增大。如所示出的，场绝缘膜200可以包括与第一方向D1形成的斜率分别为第一斜率θ1、第二斜率θ2和第三斜率θ3的区域。第一斜率θ1、第二斜率θ2和第三斜率θ3可以分别是包括在图3的第一部分P1、第二部分P2和第三部分P3中的区域的斜率。根据示例性实施例，第一斜率θ1可以大于第二斜率θ2，第三斜率θ3可以大于第二斜率θ2。第一斜率θ1、第二斜率θ2和第三斜率θ3的符号相同。因此，在示例性实施例中，从衬底100到场绝缘膜200的上表面的高度是不一致的。
参照图5，根据本发明构思的示例性实施例的半导体器件还可以包括栅极结构400，栅极结构400形成在场绝缘膜200的上表面以及第一鳍F1、第二鳍F2和第三鳍F3的上表面和侧表面中的一些部分中，并且在第一方向D1上延伸。栅极结构400可以包括栅极绝缘膜410和栅电极420，并且栅极绝缘膜410的下表面和栅电极420的下表面可以形成为大括号形状。第一鳍F1、第二鳍F2和第三鳍F3可以穿进栅极结构400。
例如，栅极结构400的下表面可以对应于上述的场绝缘膜200的上表面的形状。例如，栅极结构400的下表面可以形成为大括号形状，并且相对于栅极结构400的其他部分，栅极结构400的下表面的中心部分距衬底100的高度可以最低。此外，由栅极结构400的下表面与第一方向D1形成的斜率可以从该中心朝着第一鳍F1、第二鳍F2和第三鳍F3的侧表面逐渐减小然后增大。
参照图6，根据本发明构思的示例性实施例的半导体器件可以包括：在第一方向D1上延伸的栅极结构400；在第二方向D2上延伸并且在第一方向D2上分隔开的穿过栅极结构400的多个有源图案AP1、AP2和AP3；形成在多个有源图案AP1、AP2和AP3之间的浅沟槽ST1；以及填充浅沟槽ST1的至少一部分并且以朝着衬底100凹入的大括号形状形成的场绝缘膜200。例如，根据示例性实施例，有源图案AP1、AP2和AP3可以被实现为纳米片元件。
根据如图6所示的示例性实施例，形成在第一有源图案AP1、第二有源图案AP2和第三有源图案AP3之间的浅沟槽ST1可以与形成在图2的第一鳍F1、第二鳍F2和第三鳍F3之间的浅沟槽ST1相同。
第一有源图案AP1、第二有源图案AP2和第三有源图案AP3均可以包括上部图案和下部图案，上部图案的外围被栅极结构400围绕，下部图案与上部图案间隔开并衬底100突出。
尽管图6示出了，对于有源图案AP1、AP2和AP3中的每一者，其外围被栅极结构400围绕的有源图案AP1、AP2和AP3的数量为两个，但是本发明构思的示例性实施例不限于此。例如，在示例性实施例中，其外围被栅极结构400围绕的有源图案AP1、AP2和AP3的数量可以是一个，或可以是三个或更多个。
参照图7，根据本发明构思的示例性实施例的半导体器件可以包括：在第三方向D3上具有不同高度的栅极结构400、场绝缘膜200和第一层间绝缘膜300。在此描述中，假设C-C′截面是图3的第一部分P1中包括的区域，D-D′截面是图3的第二部分P2中包括的区域。
场绝缘膜200在C-C′截面中的高度是第一高度H1，场绝缘膜200在D-D′截面中的高度是第二高度H2，并且如上所述，第二高度H2形成为高于第一高度H1。因此，形成在场绝缘膜200上的栅极结构400和间隔物膜430的下表面的形成高度可以彼此不同。例如，在C-C′截面中栅极结构400和间隔物膜430的下表面在第三方向D3上的高度形成为低于在D-D′截面中栅极结构400和间隔物膜430的下表面在第三方向上的高度。栅极结构400和间隔物膜430的下表面的高度表示在第三方向D3上距衬底100的上表面的高度。
通过平坦化工艺，第一层间绝缘膜300、栅极绝缘膜410、栅电极420和间隔物膜430可以具有相同平面的上表面，并且第二层间绝缘膜500形成在第一层间绝缘膜300、栅极绝缘膜410、栅电极420和间隔物膜430的上表面上。栅极结构400和第一层间绝缘膜300在第三方向D3上的高度在C-C′截面和D-D′截面之间也可以不同。例如，C-C′截面的栅极结构400和第一层间绝缘膜300的下表面的高度可以低于D-D′截面的栅极结构400和第一层间绝缘膜300的下表面的高度，并且C-C′截面的栅极结构400和第一层间绝缘膜300的高度可以大于D-D′截面的栅极结构400和第一层间绝缘膜300的高度。
在根据本发明构思的示例性实施例的半导体器件中，通过使用多次原子层沉积(ALD)循环和抑制剂等离子体形成多个隔离层，在浅沟槽ST1的上端部分处的沉积选择性地被抑制，并且浅沟槽ST1的下端部分处的沉积被抑制为小于上端部分，或者不被抑制。因此，可以改善场绝缘膜200的自下而上的填充，并且可以最小化或减少空隙或缝隙的发生。稍后将参照图13至图21来描述使用ALD循环和抑制剂等离子体制造根据本发明构思的示例性实施例的半导体器件的方法。
图8是示出根据本发明构思的示例性实施例的半导体器件的截面图。图8是根据本发明构思的示例性实施例的沿着图1的线A-A′截取的截面图。
参照图8，根据示例性实施例，场绝缘膜210的上表面可以在第一方向D1上不对称地形成。如所示出的，在示例性实施例中，从衬底100的上表面到场绝缘膜210的上表面具有最小高度的部分不是场绝缘膜210在第一方向D1上的中心部分。例如，根据示例性实施例，除了图3的第一部分P1之外的第二部分P2或第三部分P3的高度可以相对于其他部分是最低的。
在这种情况下，由场绝缘膜210的上表面与第一方向Dl形成的斜率可以基于具有最低高度的部分朝着彼此相邻的鳍的侧壁逐渐减小然后增大。
填充浅沟槽ST1的场绝缘膜210的上表面可以具有四个拐点，并且可以基于具有最低高度的部分在两侧具有两个拐点。
图9和图10是示出根据本发明构思的示例性实施例的半导体器件的截面图。图9是根据本发明构思的示例性实施例的沿着图1的线A-A′截取的截面图，图10是根据本发明构思的示例性实施例的沿着图1的线B-B′截取的截面图。
参照图9和图10，根据示例性实施例，可以以在衬底100的相对方向上凹入的形状，来形成场绝缘膜220的下表面。例如，浅沟槽ST1的下表面不形成为与第一方向D1或第二方向D2基本上平行，并且可以以朝着场绝缘膜220的上表面凹入的形状，来形成浅沟槽ST1的下表面的至少一部分。结果，可以以沿第三方向D3在衬底100的相对方向上凹入的形状，来形成场绝缘膜220的下表面。
图11是示出根据本发明构思的示例性实施例的半导体器件的布局图。图12是根据本发明构思的示例性实施例的沿着图11的线E-E′截取的截面图。
参照图11和图12，根据本发明构思的示例性实施例的半导体器件还可以包括第一浅沟槽ST1、第二浅沟槽ST2、突出结构PS和深沟槽DT。第一浅沟槽ST1形成在第一鳍F1与第二鳍F2之间，并且第二浅沟槽ST2形成在第二鳍F2与突出结构PS和深沟槽DT之间。第一浅沟槽ST1可以具有与以上参照图2至图7描述的浅沟槽ST1相同的形状。突出结构PS是现有的鳍结构保持未被去除的残留物，因此，突出结构PS可以具有与第一鳍F1和第二鳍F2不同的形状。
突出结构PS可以从第二浅沟槽ST2的底部突出，并且可以低于场绝缘膜230的上表面。如所示出的，突出结构PS可以位于第二浅沟槽ST2与深沟槽DT的边界处。
根据示例性实施例，深沟槽DT可以比第一浅沟槽ST1和第二浅沟槽ST2深。深沟槽DT直接连接到第二浅沟槽ST2。由于深沟槽DT的深度比第二浅沟槽ST2的深度深，因此可以在连接两个沟槽的部分的底表面上形成台阶。
深沟槽DT的侧表面可以与场绝缘膜230和突出结构PS接触。深沟槽DT的最上部分可以与场绝缘膜200和230的最上表面或上表面的一些部分的高度相同。
深沟槽绝缘膜240可以填充深沟槽DT。深沟槽绝缘膜240可以包括例如氧化硅。
深沟槽绝缘膜240的上表面可以低于场绝缘膜200和230的上表面。因此，深沟槽绝缘膜240的上表面可以低于深沟槽DT的最上部分。
因此，深沟槽DT可以包括与深沟槽绝缘膜240接触的部分和被深沟槽绝缘膜240暴露的部分。
根据示例性实施例，隔离层(图16至图21的SL1)可以形成在第一鳍F1的两个侧壁和上表面、第二鳍F2的两个侧壁和上表面、第一浅沟槽ST1的下表面、第二浅沟槽ST2的两个侧壁和下表面以及突出结构PS的表面上。隔离层SL1还可以形成在深沟槽DT的两个侧壁和下表面上。
图13至图21是示出根据本发明构思的示例性实施例的用于制造半导体器件的方法的中间阶段图。图14至图21是沿着图21的线F-F′截取的截面图。在下文中，将参照图13至图21来描述根据本发明构思的示例性实施例的半导体器件。为了便于描述，在此可以省略或简化之前描述的元件和方面的进一步描述。
首先，参照图13和图14，在衬底100上形成第一掩模M1、第二掩模M2和第三掩模M3。
衬底100可以由一种或更多种半导体材料制成，半导体材料包括例如Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP。可选择地，可以使用绝缘体上硅(SOI)衬底。
第一掩模M1至第三掩模M3可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开。第一掩模M1至第三掩模M3可以在第一方向D1上顺序设置。
尽管图13和图14示出了三个掩模M1至M3，但是本发明构思的示例性实施例不限于此。例如，根据示例性实施例，掩模的数量可以改变。此外，由于图15至图21是沿着线F-F′截取的包括第一掩模M1和第二掩模M2但不包括第三掩模M3的横截面，因此图15至图21示出了第一掩模M1和第二掩模M2，但是没有示出第三掩模M3。
随后，参照图15，使用第一掩模M1和第二掩模M2作为掩模来蚀刻衬底100。
随着衬底100被蚀刻，可以形成第一鳍F1和第二鳍F2以及浅沟槽ST1。
例如，浅沟槽ST1可以由第一鳍F1和第二鳍F2来限定。
随后，参照图16，可以在浅沟槽ST1的下表面以及第一鳍F1和第二鳍F2的侧壁和上表面上形成第一隔离层SL1。在下文中，将描述第一鳍F1和第二鳍F2中的每一者的侧壁之中的彼此相邻的侧壁。然而，将理解的是，该描述可以等同地应用于其相对的侧壁。浅沟槽ST1的侧壁可以指第一鳍F1和第二鳍F2的侧壁之中的彼此相邻的侧壁。此外，尽管示出了第一掩模M1和第二掩模M2被去除，但是根据示例性实施例，可以不去除第一掩模M1和第二掩模M2，并且可以在执行了额外的工艺之后，去除第一掩模M1和第二掩模M2。
根据示例性实施例，浅沟槽ST1的侧壁可以被划分为第一沟槽部分TP1和第二沟槽部分TP2。第一沟槽部分TP1可以是相比于第二沟槽部分TP2距衬底100的高度更高的区域。在这种情况下，高度表示在第三方向D3上距衬底100的上表面的高度。此外，第一沟槽部分TP1和第二沟槽部分TP2可以基于浅沟槽ST1的两个侧壁的在第三方向D3上的中心来划分。然而，示例性实施例不限于此。例如，在示例性实施例中，可以基于任意点来划分第一沟槽部分TP1和第二沟槽部分TP2。此外，尽管图16示出了将侧壁划分为两个部分，但是示例性实施例不限于此，并且侧壁可以划分为例如三个或更多个部分。
根据示例性实施例，可以通过将第一鳍F1、第二鳍F2和衬底100暴露于抑制剂等离子体来形成第一隔离层SL1。抑制剂等离子体可以产生钝化的表面，并且可以增加所沉积的场绝缘膜的成核壁。当抑制剂等离子体在浅沟槽ST1中与形成场绝缘膜200的材料相互作用时，由于几何结构的遮蔽效应，浅沟槽ST1的下部(例如，第二沟槽部分TP2)可以比浅沟槽的上部(例如，第一沟槽部分TP1)受到更少的等离子体处理。例如，与在第二沟槽部分TP2处相比，可以在第一沟槽部分TP1处执行更多的抑制剂等离子体处理。
根据示例性实施例，可以通过在第一阶段(first section)期间将第一鳍F1、第二鳍F2和衬底100暴露于抑制剂等离子体来形成第一隔离层SL1。
根据示例性实施例，分子氮(N2)可以用作抑制剂等离子体的源气体。作为另一示例，抑制剂等离子体的源气体可包括例如分子氮(N2)、氩(Ar)、氦(He)、分子氢(H2)、氨(NH3)或它们的组合中的至少一种。
根据示例性实施例，与第二沟槽部分TP2相比，第一鳍F1和第二鳍F2的上部可以受到更多的等离子体处理。根据示例性实施例，第一鳍F1和第二鳍F2的上部可以受到与第一沟槽部分TP1相同的等离子体处理。
根据示例性实施例，浅沟槽ST1的下表面可以受到与第二沟槽部分TP2相同或比第二沟槽部分TP2更少的等离子体处理。根据示例性实施例，可以不对浅沟槽ST1的下表面执行等离子体处理。
随后，参照图17，可以对第一隔离层SL1执行第一原子层沉积(ALD)循环。例如，可以在第一隔离层SL1上形成场绝缘膜200。如所示出的，与被执行了更多的等离子体处理的第一鳍F1和第二鳍F2的上表面以及浅沟槽ST1的第一沟槽部分TP1相比，场绝缘膜200可以在未被执行等离子体处理或被执行了相对较少的等离子体处理的浅沟槽ST1的第二沟槽部分TP2和浅沟槽ST1的下表面上较厚。
在描述本发明构思的示例性实施例时，描述了在执行用于沉积场绝缘膜200的ALD循环之前形成隔离层SL1，例如，执行抑制剂等离子体处理。然而，示例性实施例不限于此。例如，在示例性实施例中，在执行第一ALD循环(或沉积场绝缘膜200)之前不形成隔离层SL1，而可以在执行了至少一次ALD循环之后形成隔离层SL1。
随后，参照图18，可以在场绝缘膜200上形成第二隔离层SL2。
根据示例性实施例，形成在第一鳍F1与第二鳍F2之间的场绝缘膜200的两个侧壁可以被划分为第三沟槽部分TP3和第四沟槽部分TP4。第三沟槽部分TP3可以是相比于第四沟槽部分TP4距衬底100的高度更高的区域。第三沟槽部分TP3和第四沟槽部分TP4可以基于浅沟槽ST1的其中未形成场绝缘膜200的区域的在第三方向D3上的中心来划分。然而，本发明构思的示例性实施例不限于此，并且可以基于任意点来划分第三沟槽部分TP3和第四沟槽部分TP4。此外，尽管图18示出了第三沟槽部分TP3和第四沟槽部分TP4被分成两部分，但是第三沟槽部分TP3和第四沟槽部分TP4可以被分成例如三个或更多个部分。
根据示例性实施例，可以通过将场绝缘膜200暴露于抑制剂等离子体来形成第二隔离层SL2。抑制剂等离子体可以产生钝化的表面，并且增加所沉积的场绝缘膜的成核壁。当抑制剂等离子体在浅沟槽ST1中与形成场绝缘膜的材料相互作用时，由于几何结构的遮蔽效应，浅沟槽ST1的下部(例如，第四沟槽部分TP4)可以比浅沟槽ST1的上部(例如，第三沟槽部分TP3)受到更少的等离子体处理。例如，与在第四沟槽部分TP4中相比，可以在第三沟槽部分TP3中执行更多的抑制剂等离子体处理。
根据示例性实施例，可以通过在第二区间期间将场绝缘膜200暴露于抑制剂等离子体来形成第二隔离层SL2。根据示例性实施例，第二部分可以与第一部分相同或不同。例如，对于每个循环，可以相等或不同地应用将抑制剂等离子体暴露于衬底100或场绝缘膜200的时间。
参照图19，可以对第二隔离层SL2执行第二ALD循环。例如，可以在第二隔离层SL2上形成场绝缘膜200。如所示出的，与被执行了更多的等离子体处理的第一鳍F1和第二鳍F2的上表面以及第三沟槽部分TP3相比，场绝缘膜200可以在未被执行等离子体处理或被执行了相对较少的等离子体处理的第四沟槽部分TP4和浅沟槽ST1的下表面上较厚。
参照图20，可以在场绝缘膜200上形成第三隔离层SL3。
根据示例性实施例，形成在第一鳍F1与第二鳍F2之间的场绝缘膜200的两个侧壁可以被划分为第五沟槽部分TP5和第六沟槽部分TP6。第五沟槽部分TP5可以是相比于第六沟槽部分TP6距衬底100的高度更高的区域。此外，第五沟槽部分TP5和第六沟槽部分TP6可以基于浅沟槽ST1的其中未形成场绝缘膜200的区域的在第三方向D3上的中心来划分。然而，示例性实施例不限于此。例如，在示例性实施例中，可以基于任意点来划分第五沟槽部分TP5和第六沟槽部分TP6。此外，尽管图20示出了第五沟槽部分TP5和第六沟槽部分TP6被分成两部分，但是示例性实施例不限于此，第五沟槽部分TP5和第六沟槽部分TP6可以被分成例如三个或更多个部分。
根据示例性实施例，可以通过将场绝缘膜200暴露于抑制剂等离子体来形成第三隔离层SL3。抑制剂等离子体可以产生钝化的表面，并且增加所沉积的场绝缘膜的成核壁。当抑制剂等离子体在浅沟槽ST1中与形成场绝缘膜的材料相互作用时，由于几何结构的遮蔽效应，浅沟槽ST1的下部(例如，第六沟槽部分TP6)可以比浅沟槽ST1的上部(例如，第五沟槽部分TP5)受到更少的等离子体处理。例如，与对于第六沟槽部分TP6相比，可以对于第五沟槽部分TP5执行更多的抑制剂等离子体处理。
根据示例性实施例，可以通过在第三区间期间将场绝缘膜200暴露于抑制剂等离子体来形成第三隔离层SL3。根据示例性实施例，第三部分可以与第一部分和第二部分相同或不同。例如，对于每个循环，可以相等或不同地应用将抑制剂等离子体暴露于衬底100或场绝缘膜200的时间。
参照图21，通过执行第三ALD循环，场绝缘膜200可以填充浅沟槽ST1。此后，可以通过平坦化工艺来暴露第一鳍F1和第二鳍F2的上表面。尽管作为示例，场绝缘膜200被示出为通过三次ALD循环来填充浅沟槽ST1，但是执行ALD循环的次数不限于此。尽管在各ALD循环之间形成隔离层，但是示例性实施例不限于此。
根据示例性实施例，可以在不去除第一掩模M1和第二掩模M2的情况下执行所描述的过程。在这种情况下，可以通过平坦化工艺暴露第一掩模M1和第二掩模M2的上表面。
如所示出的，根据本发明构思的示例性实施例，通过使用多次ALD循环和抑制剂等离子体形成多个隔离层SL1、SL2和SL3，在浅沟槽ST1的上端部分中的沉积选择性地被抑制，并且在浅沟槽ST1的下端部分中的沉积被抑制为更少(或者在不被抑制的情况下进行)。因此，可以改善场绝缘膜200的自下而上的填充，并且可以最小化或减少空隙或缝隙的发生。
平坦化工艺可以是例如化学机械抛光(CMP)工艺。场绝缘膜200可以通过平坦化工艺分离成由多个鳍限定的场绝缘膜。
此后，可以通过蚀刻工艺去除场绝缘膜200的上部的一部分。因此，如以上参照图1至图7描述的，可以形成以大括号形状形成其上表面的场绝缘膜200。
图22至图28是为了描述根据本发明构思的示例性实施例的半导体器件而提供的示图。图23、图25和图27分别是根据本发明构思的示例性实施例的沿着图22的线G-G′、线H-H′和线J-J′截取的截面图。图24是根据本发明构思的示例性实施例的图23的区域Z的放大图。图26是根据本发明构思的示例性实施例的图25的区域W的放大图。图28是根据本发明构思的示例性实施例的图27的区域V的放大图。为了便于示出，图24、图26和图28分别未示出栅极绝缘膜610、710和810以及栅电极620、720和820。
参照图22至图28，根据示例性实施例的半导体器件可以包括第一场绝缘膜550、第二场绝缘膜560和第三场绝缘膜570。
衬底100可以包括第一区域I、第二区域II和第三区域III。作为示例，第一区域I、第二区域II和第三区域III可以是执行彼此不同的功能的区域。作为另一示例，第一区域I、第二区域II和第三区域III之中的两个区域可以是执行相同功能的区域，而另一区域可以是执行另一功能的区域。作为又一示例，第一区域I、第二区域II和第三区域III可以是执行相同功能的区域。
第一下部图案BP1和第二下部图案BP2可以设置在衬底的第一区域I中。第一下部图案BP1和第二下部图案BP2均可以在第四方向D4上纵向延伸。第一下部图案BP1和第二下部图案BP2可以通过第三浅沟槽ST3间隔开。基于第一下部图案BP1的上表面和第二下部图案BP2的上表面，第三浅沟槽ST3可以在第五方向D5上具有第一宽度W1。第一上部图案UP1可以设置在第一下部图案BP1上，并且与第一下部图案BP1间隔开。第二上部图案UP2可以设置在第二下部图案BP2上，并且与第二下部图案BP2间隔开。第一场绝缘膜550可以填充第三浅沟槽ST3的至少一部分。
第一栅电极620和第一栅极绝缘膜610可以设置在第一场绝缘膜550、第一下部图案BP1和第二下部图案BP2上。第一栅极绝缘膜610可以包裹着第一上部图案UP1和第二上部图案UP2。第一栅电极620形成在第一栅极绝缘膜610上，并且可以包裹着第一上部图案UP1和第二上部图案UP2。第一栅电极620在第五方向D5上延伸，并且可以与第一下部图案BP1和第二下部图案BP2相交。与示出的示例不同，根据示例性实施例，第一下部图案BP1和第二下部图案BP2可以与彼此分离的栅电极相交。
第三下部图案BP3和第四下部图案BP4可以设置在衬底的第二区域II中。第三下部图案BP3和第四下部图案BP4均可以在第六方向D6上纵向延伸。第三下部图案BP3和第四下部图案BP4可以通过第四浅沟槽ST4间隔开。基于第三下部图案BP3的上表面和第四下部图案BP4的上表面，第四浅沟槽ST4可以在第七方向D7上具有第二宽度W2。第三上部图案UP3设置在第三下部图案BP3上，并且可以与第三下部图案BP3间隔开。第四上部图案UP4设置在第四下部图案BP4上，并且可以与第四下部图案BP4间隔开。第二场绝缘膜560可以填充第四浅沟槽ST4的至少一部分。
第二栅电极720和第二栅极绝缘膜710可以设置在第二场绝缘膜560、第三下部图案BP3和第四下部图案BP4上。第二栅极绝缘膜710可以包裹着第三上部图案UP3和第四上部图案UP4。第二栅电极720形成在第二栅极绝缘膜710上，并且可以包裹着第三上部图案UP3和第四上部图案UP4。第二栅电极720在第七方向D7上延伸，并且可以与第三下部图案BP3和第四下部图案BP4相交。与示出的示例不同，根据示例性实施例，第三下部图案BP3和第四下部图案BP4可以与彼此分离的栅电极相交。
第五下部图案BP5和第六下部图案BP6可以设置在衬底的第三区域III中。第五下部图案BP5和第六下部图案BP6均可以在第八方向D8上纵向延伸。第五下部图案BP5和第六下部图案BP6可以通过第五浅沟槽ST5间隔开。基于第五下部图案BP5的上表面和第六下部图案BP6的上表面，第五浅沟槽ST5可以在第九方向D9上具有第三宽度W3。第五上部图案UP5设置在第五下部图案BP5上，并且可以与第五下部图案BP5间隔开。第六上部图案UP6设置在第六下部图案BP6上，并且可以与第六下部图案BP6间隔开。第三场绝缘膜570可以填充第五浅沟槽ST5的至少一部分。
第三栅电极820和第三栅极绝缘膜810可以设置在第三场绝缘膜570、第五下部图案BP5和第六下部图案BP6上。第三栅极绝缘膜810可以包裹着第五上部图案UP5和第六上部图案UP6。第三栅电极820形成在第三栅极绝缘膜810上，并且可以包裹着第五上部图案UP5和第六上部图案UP6。第三栅电极820在第九方向D9上延伸，并且可以与第五下部图案BP5和第六下部图案BP6相交。与示出的示例不同，根据示例性实施例，第五下部图案BP5和第六下部图案BP6可以与彼此分离的栅电极相交。
与示出的示例不同，形成在第一区域至第三区域I、II、III中的晶体管可以是根据示例性实施例的FINFET。
在根据本发明构思的示例性实施例的半导体器件中，第二宽度W2大于第一宽度W1并且小于第三宽度W3。第一场绝缘膜至第三场绝缘膜550、560和570可以包括例如氧化物。
在图24中，第一场绝缘膜550的上表面550us可以包括与第一下部图案BP1相邻的第一部分P11和与第二下部图案BP2相邻的第二部分P12。第一场绝缘膜的上表面550us的第一部分P11可以与第一场绝缘膜550的上表面550us的第二部分P12接触。
在第一场绝缘膜550的上表面550us的第一部分P11中，随着上表面550us远离第一下部图案BPl延伸，第一场绝缘膜550的上表面550us的斜率可以减小。此外，在第一场绝缘膜550的上表面550us的第二部分P12中，随着上表面550us远离第二下部图案BP2延伸，第一场绝缘膜550的上表面550us的斜率可以减小。
例如，在第一场绝缘膜550的上表面550us的第一部分P11的任意点SP处的斜率α可以是由基线与任意点SP的切线形成的角度。在此，基线可以是连接第一下部图案BP1的最上部分和第二下部图案BP2的最上部分的虚拟线。随着从第一下部图案BP1到第二下部图案BP2的移动，第一场绝缘膜550的上表面550us的斜率可以逐渐减小，然后再次逐渐增大。
在图26中，第二场绝缘膜560的上表面560us可以包括与第三下部图案BP3相邻的第一部分P21、与第四下部图案BP4相邻的第二部分P22以及第一部分P21与第二下部分P22之间的第三部分P23。
在第二场绝缘膜560的上表面560us的第一部分P21中，随着第二场绝缘膜560远离第三下部图案BP3延伸，第二场绝缘膜560的上表面560us的斜率可以减小。此外，在第二场绝缘膜560的上表面560us的第二部分P22中，随着第二场绝缘膜560远离第四下部图案BP4延伸，第二场绝缘膜560的上表面560us的斜率可以减小。在第二场绝缘膜560的上表面560us的第三部分P23中，随着第二场绝缘膜560远离第三下部图案BP3延伸，第二场绝缘膜560的上表面560us的斜率可以逐渐增大，然后可以逐渐减小。
例如，第二场绝缘膜560的上表面560us可以具有朝着衬底100凹进的大括号(})的形状。其描述可以与以上参照图3和图4的描述相同。
在图28中，第三场绝缘膜570的上表面570us可以包括与第五下部图案BP5相邻的第一部分P31、与第六下部图案BP6相邻的第二部分P32以及第一部分P31与第二部分P32之间的第三部分P33。
在第三场绝缘膜570的上表面570us的第一部分P31中，随着第三场绝缘膜570远离第五下部图案BP5延伸，第三场绝缘膜570的上表面570us的斜率可以减小。此外，在第三场绝缘膜570的上表面570us的第二部分P32中，随着第三场绝缘膜570远离第六下部图案BP6延伸，第三场绝缘膜570的上表面570us的斜率可以减小。在第三场绝缘膜570的上表面570us的第三部分P33中，第三场绝缘膜570的上表面570us的斜率可以是恒定的。例如，第三场绝缘膜570的上表面570us的第三部分P33可以是平面(例如，第三场绝缘膜570的上表面570us的第三部分P33可以是基本平坦的)。
图29是为了描述根据本发明构思的示例性实施例的半导体器件而提供的示图。图30和图31是为了描述根据本发明构思的示例性实施例的半导体器件而提供的示图。为了便于说明，将主要描述与参照图22至图28描述的示例性实施例的差异，并可以省略之前描述的元件和方面的进一步描述。图29是根据本发明构思的示例性实施例的图25的区域W的放大图，并且为了便于示出，未示出相应的栅极绝缘膜和栅电极。图30是根据本发明构思的示例性实施例的沿着图22的线J-J′截取的截面图。图31是示出根据本发明构思的示例性实施例的沿着图30的线A的氮浓度的示意性曲线图。
参照图29，在根据本发明构思的示例性实施例的半导体器件中，第二场绝缘膜560的上表面560us的第一部分P21可以与第二场绝缘膜560的上表面560us的第二部分P22接触。从第三下部图案BP3到第四下部图案BP4，第二场绝缘膜560的上表面560us的斜率可以逐渐减小，然后可以再次逐渐增大。
参照图30和图31，在根据本发明构思的示例性实施例的半导体器件中，第三场绝缘膜570可以包括设置在第三场绝缘膜570中的至少一个第四隔离层SL4。
第四隔离层SL4可以沿着第五浅沟槽ST5的侧壁和底表面延伸。第四隔离层SL4可以包括与衬底100的上表面基本平行的部分、与第五下部图案BP5的侧壁基本平行的部分以及与第六下部图案BP6的侧壁基本平行的部分。在根据示例性实施例的半导体器件中，第四隔离层SL4不与第五下部图案BP5和第六下部图案BP6接触。各第四隔离层SL4可以彼此间隔开。氧化物可以设置在相邻的第四隔离层SL4之间。第四隔离层SL4可以是通过参照图13至图21描述的抑制剂等离子体形成的部分。第四隔离层SL4可以包含氮。在图30中，形成了两个第四隔离层SL4。然而，本发明构思的示例性实施例不限于此。
作为示例，第二场绝缘膜560可以不包括设置在第二场绝缘膜560中的隔离层。作为另一示例，第二场绝缘膜560可以包括设置在第二场绝缘膜560中的隔离层。
第一场绝缘膜550不包括隔离层。
图32和图33是为了描述根据本发明构思的示例性实施例的半导体器件而提供的示图。为了便于说明，将主要描述与参照图22至图28描述的示例性实施例的差异，并可以省略之前描述的元件和方面的进一步描述。图32的第三区域III的描述与参照图22、图27和图28的描述基本上相同。在图32中，可以省略图22的第二区域II。
参照图32和图33，在根据示例性实施例的半导体器件中，在第五方向D5上彼此间隔开的第四鳍F4和第五鳍F5可以设置在第一区域I中。FINFET可以形成在第一区域I中，并且使用纳米片或纳米线作为沟道的晶体管可以形成在第三区域III中。
设置在第四鳍F4与第五鳍F5之间的第一场绝缘膜550的上表面可以具有例如如图24所示的形状。
在图27中，假设第五浅沟槽ST5基于第五浅沟槽ST5的底表面在第一高度处具有第三宽度W3。第三浅沟槽ST3的第一宽度W1可以是在距第三浅沟槽ST3的底表面的第一高度处测量的宽度。
图34和图35是为了说明根据本发明构思的示例性实施例的半导体器件的示图。作为参考，图35是沿着图34的线K-K′截取的截面图。图35仅示出了下部图案BP7、BP8和BP9、第四场绝缘膜580和第五场绝缘膜590。
参照图34和图35，根据本发明构思的示例性实施例的半导体器件可以包括第四场绝缘膜580和第五场绝缘膜590。
第七下部图案BP7、第八下部图案BP8和第九下部图案BP9可以分别在第十方向D10上纵向延伸。例如，第七下部图案BP7、第八下部图案BP8和第九下部图案BP9可以设置在SRAM区域中。
第四栅电极920_1和第四栅电极920_2可以分别在第十一方向D11上延伸。尽管第四栅电极920_1可以与第七下部图案BP7相交，并且第四栅电极920_2可以与第八下部图案BP8和第九下部图案BP9相交，但是示例性实施例不限于此。例如，在示例性实施例中，第四栅电极920_1可以与第七下部图案BP7和第八下部图案BP8相交，并且第四栅电极920_2可以与第九下部图案BP9相交。与示出的示例不同，在示例性实施例中，第四栅电极920_1和第四栅电极920_2可以彼此直接连接。
例如，第四栅电极920_1和第四栅电极920_2可以包裹着至少一个上部图案，如图23、图25和图27所示。
第七下部图案BP7和第八下部图案BP8可以通过第六浅沟槽ST6间隔开。基于第七下部图案BP7的上表面和第八下部图案BP8的上表面，第六浅沟槽ST6可以在第十一方向D11上具有第四宽度W4。第八下部图案BP8和第九下部图案BP9可以通过第七浅沟槽ST7间隔开。基于第八下部图案BP8的上表面和第九下部图案BP9的上表面，第七浅沟槽ST7可以在第十一方向D11上具有第五宽度W5。在根据本发明构思的示例性实施例的半导体器件中，第四宽度W4大于第五宽度W5。第四场绝缘膜580可以填充第六浅沟槽ST6的至少一部分。第五场绝缘膜590可以填充第七浅沟槽ST7的至少一部分。
在根据本发明构思的示例性实施例的半导体器件中，第四场绝缘膜580的上表面可以具有参照图28描述的第三场绝缘膜570的上表面570us的形状。第五场绝缘膜590的上表面可以具有参照图24描述的第一场绝缘膜550的上表面550us的形状或者参照图29描述的第二场绝缘膜560的上表面560us的形状。
图36至图40是为了描述根据本发明构思的示例性实施例的制造半导体器件的方法而提供的中间阶段图。
参照图36，可以在衬底100上形成第一预设图案PF1、第二预设图案PF2和第三预设图案PF3。
第一预设图案PFl可以通过第三浅沟槽ST3′间隔开。第二预设图案PF2可以通过第四浅沟槽ST4′间隔开。第三预设图案PF3可以通过第五浅沟槽ST5′间隔开。第一预设图案至第三预设图案PF1、PF2和PF3中的每一者可以包括沟道图案CP和虚设图案DP。沟道图案CP可以是图23、图25和图27的上部图案。
参照图37，在衬底100上形成第一预设场绝缘膜550_1。第一预设场绝缘膜550_1可以包括氧化物。
第一预设场绝缘膜550_1可以完全填充第三浅沟槽ST3′。第一预设场绝缘膜550_1可以填充第四浅沟槽ST4′和第五浅沟槽ST5′的一部分。第一预设场绝缘膜550_1可以通过例如可流动CVD(FCVD)方法来形成。
参照图38，可以在第一预设场绝缘膜550_1上形成第二预设场绝缘膜550_2。第二预设场绝缘膜550_2可以包括氧化物。第二预设场绝缘膜550_2可以填充第四浅沟槽ST4′和第五浅沟槽ST5′的其余部分。第二预设场绝缘膜550_2可以通过参照图13至图21描述的方法来形成。
参照图39，通过去除设置在第一预设图案至第三预设图案PF1、PF2和PF3的上表面上的第一预设场绝缘膜550_1和第二预设场绝缘膜550_2，可以暴露第一预设图案至第三预设图案PF1、PF2和PF3的上表面。
参照图40，可以在第三浅沟槽至第五浅沟槽ST3′、ST4′和ST5′中部分地去除第一预设场绝缘膜550_1和第二预设场绝缘膜550_2。
尽管示出了第二预设场绝缘膜550_2未保留在第四浅沟槽ST4′中，但是本发明构思的示例性实施例不限于此。例如，是否保留第二预设场绝缘膜550_2可以根据第一预设场绝缘膜550_1和第二预设场绝缘膜550_2的凹入程度而变化。随后，可以去除虚设图案DP。
尽管已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
衬底；
第一鳍；
第二鳍，
其中，所述第一鳍和所述第二鳍在所述衬底上沿第一方向彼此间隔开，并且在与所述第一方向相交的第二方向上延伸；
第一浅沟槽，所述第一浅沟槽形成在所述第一鳍与所述第二鳍之间；以及
场绝缘膜，所述场绝缘膜填充所述第一浅沟槽的至少一部分，
其中，所述场绝缘膜包括第一部分、与所述第一部分相邻的第二部分以及与所述第二部分相邻并且与所述第一浅沟槽的侧壁相邻的第三部分，
其中，所述第一部分包括所述场绝缘膜的上表面的在所述第一方向上的中心部分，
其中，所述场绝缘膜的所述上表面为朝着所述衬底凹入的大括号形状。
2.根据权利要求1所述的半导体器件，其中，从所述衬底的上表面到所述场绝缘膜的所述上表面的高度在所述第一部分处最小。
3.根据权利要求1所述的半导体器件，其中，所述半导体器件还包括：
栅极结构，所述栅极结构在所述衬底上沿所述第一方向延伸，
其中，所述第一鳍和所述第二鳍均穿进所述栅极结构。
4.根据权利要求1所述的半导体器件，其中，所述半导体器件还包括：
栅极结构，所述栅极结构形成在所述场绝缘膜的所述上表面、所述第一鳍的上表面和侧表面的一部分以及所述第二鳍的上表面和侧表面的一部分上，并且在所述第一方向上延伸。
5.根据权利要求1所述的半导体器件，其中，所述第二部分距所述衬底的上表面的高度大于所述第一部分距所述衬底的所述上表面的高度，并且所述第三部分距所述衬底的所述上表面的高度大于所述第二部分距所述衬底的所述上表面的所述高度。
6.根据权利要求1所述的半导体器件，其中，从所述衬底的上表面到所述场绝缘膜的所述上表面的高度是不一致的。
7.根据权利要求6所述的半导体器件，其中，从所述衬底的所述上表面到所述场绝缘膜的所述上表面的所述高度在所述场绝缘膜的所述上表面的在所述第一方向上的所述中心部分处最小。
8.根据权利要求1所述的半导体器件，所述半导体器件还包括：
隔离层，所述隔离层形成在所述第一鳍的两个侧壁和上表面、所述第二鳍的两个侧壁和上表面以及所述第一浅沟槽的下表面上。
9.根据权利要求8所述的半导体器件，所述半导体器件还包括：
第二浅沟槽，所述第二浅沟槽在所述第一方向上与所述第二鳍相邻；
深沟槽，所述深沟槽与所述第二浅沟槽相邻并且具有比所述第二浅沟槽深的深度；以及
突出结构，所述突出结构从所述第二浅沟槽的底部突出并且低于所述场绝缘膜的所述上表面。
10.根据权利要求9所述的半导体器件，其中，所述隔离层形成在所述第一鳍的所述两个侧壁和所述上表面、所述第二鳍的所述两个侧壁和所述上表面、所述第一浅沟槽的所述下表面、所述第二浅沟槽的两个侧壁和下表面以及所述突出结构的表面上。
11.一种半导体器件，所述半导体器件包括：
衬底；
第一鳍；
第二鳍，
其中，所述第一鳍和所述第二鳍在所述衬底上沿第一方向彼此间隔开，并且沿与所述第一方向相交的第二方向延伸；
第一浅沟槽，所述第一浅沟槽形成在所述第一鳍与所述第二鳍之间；以及
场绝缘膜，所述场绝缘膜填充所述第一浅沟槽的至少一部分，
其中，所述场绝缘膜的上表面包括在所述第一方向上从所述第一浅沟槽的中心顺序定位的第一部分、第二部分和第三部分，
其中，由所述第一部分与所述第一方向形成的第一斜率大于由所述第二部分与所述第一方向形成的第二斜率，并且由所述第三部分与所述第一方向形成的第三斜率大于所述第二斜率，
其中，所述第一斜率、所述第二斜率和所述第三斜率的符号相同。
12.根据权利要求11所述的半导体器件，其中，所述第二部分距所述衬底的上表面的高度大于所述第一部分距所述衬底的所述上表面的高度，并且所述第三部分距所述衬底的所述上表面的高度大于所述第二部分距所述衬底的所述上表面的所述高度。
13.根据权利要求11所述的半导体器件，所述半导体器件还包括：
隔离层，所述隔离层形成在所述第一鳍的两个侧壁和上表面、所述第二鳍的两个侧壁和上表面以及所述第一浅沟槽的下表面上。
14.根据权利要求13所述的半导体器件，所述半导体器件还包括：
第二浅沟槽，所述第二浅沟槽在所述第一方向上与所述第二鳍相邻；
深沟槽，所述深沟槽与所述第二浅沟槽相邻并且具有比所述第二浅沟槽深的深度；以及
突出结构，所述突出结构从所述第二浅沟槽的底部突出并且低于所述场绝缘膜的所述上表面。
15.根据权利要求14所述的半导体器件，其中，所述隔离层形成在所述第一鳍的所述两个侧壁和所述上表面、所述第二鳍的所述两个侧壁和所述上表面、所述第一浅沟槽的所述下表面、所述第二浅沟槽的两个侧壁和下表面以及所述突出结构的表面上。
16.一种半导体器件，所述半导体器件包括：
衬底；
第一鳍；
第二鳍，
其中，所述第一鳍和所述第二鳍在所述衬底上沿第一方向彼此间隔开，并且在与所述第一方向相交的第二方向上延伸；
浅沟槽，所述浅沟槽形成在所述第一鳍与所述第二鳍之间；以及
场绝缘膜，所述场绝缘膜填充所述浅沟槽的至少一部分，
其中，所述场绝缘膜的上表面为具有拐点的形状。
17.根据权利要求16所述的半导体器件，其中，所述场绝缘膜的所述上表面为具有三个或更多个拐点的形状。
18.根据权利要求17所述的半导体器件，其中，从所述衬底的上表面到所述场绝缘膜的所述上表面的高度在所述场绝缘膜的在所述第一方向上的中心部分处最小。
19.根据权利要求16所述的半导体器件，其中，所述场绝缘膜包括在所述第一方向上从所述浅沟槽的中心顺序形成的第一部分、第二部分和第三部分，
所述第二部分距所述衬底的上表面的高度大于所述第一部分距所述衬底的所述上表面的高度，并且所述第三部分距所述衬底的所述上表面的高度大于所述第二部分距所述衬底的所述上表面的所述高度。
20.根据权利要求19所述的半导体器件，其中，由所述第一部分与所述第一方向形成的斜率大于由所述第二部分与所述第一方向形成的斜率，并且由所述第三部分与所述第一方向形成的斜率大于由所述第二部分与所述第一方向形成的斜率。
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