KR102107610B1 - 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스 제조 방법 Download PDF

Info

Publication number
KR102107610B1
KR102107610B1 KR1020180013895A KR20180013895A KR102107610B1 KR 102107610 B1 KR102107610 B1 KR 102107610B1 KR 1020180013895 A KR1020180013895 A KR 1020180013895A KR 20180013895 A KR20180013895 A KR 20180013895A KR 102107610 B1 KR102107610 B1 KR 102107610B1
Authority
KR
South Korea
Prior art keywords
fin structure
fin
layer
ion implantation
forming
Prior art date
Application number
KR1020180013895A
Other languages
English (en)
Other versions
KR20190003313A (ko
Inventor
찬-춘 왕
챠오-팅 차이
춘-펭 니에
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20190003313A publication Critical patent/KR20190003313A/ko
Application granted granted Critical
Publication of KR102107610B1 publication Critical patent/KR102107610B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 디바이스의 제조 방법에서, 상부와 하부를 각각 가지는 핀 구조체가 형성된다. 하부는 기판 위에 배치된 격리 절연층에 매립되고, 상부는 격리 절연층으로부터 돌출된다. 각각의 핀 구조체의 상부 위에 게이트 유전체 층이 형성된다. 게이트 유전체 층 위에 도전층이 형성된다. 도전층 위에 캡 층이 형성된다. 캡 층을 가지는 핀 구조체에 대해 이온 주입 동작이 수행된다. 이온 주입 동작은 각각의 핀 구조체의 하나의 측면 내에 이온을 도입하도록 상이한 주입 각도를 이용하여 복수회 수행된다.

Description

반도체 디바이스 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 출원은 그 전체 내용이 여기에 참조로 포함된, 2017년 6월 30일자 출원된 미국 가특허 출원 제62/527,783호의 우선권을 주장한다.
본 개시 내용은 반도체 집적 회로의 제조 방법에 관한 것으로, 더 상세하게는 핀형 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스의 제조 방법에 관한 것이다.
집적 회로의 크기 축소가 증가하고 집적 회로의 속도의 요건에 대한 요구가 점증함에 따라 트랜지스터는 점차 더 작은 치수와 함께 더 높은 구동 전류를 가져야 한다. 따라서, 핀형 전계 효과 트랜지스터(FinFET)가 개발되었다. FinFET는 기판 위에 수직 반도체 핀을 포함한다. 반도체 핀은 소스와 드레인 영역 및 해당 소스와 드레인 영역 사이의 채널 영역을 형성하는 데 사용된다. 반도체 핀을 규정하기 위해 얕은 트렌치 디바이스 격리(STI) 영역이 형성된다. FinFET는 반도체 핀의 측벽과 상부면 상에 형성되는 게이트 스택도 포함한다. FinFET는 3차원 채널 구조를 가지므로, 채널에 대한 이온 주입 공정은 임의의 기하학적 효과를 감소시키는 특별한 주의를 필요로 한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 밝힌다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 본 개시 내용의 실시예에 따른 반도체 디바이스 제조 공정의 다양한 단계 중 하나를 예시한다.
도 2a 및 도 2b는 본 개시 내용의 실시예에 따른 반도체 디바이스 제조 공정의 다양한 단계 중 하나를 예시한다.
도 3은 본 개시 내용의 실시예에 따른 반도체 디바이스 제조 공정의 다양한 단계 중 하나를 예시한다.
도 4a 및 도 4b는 본 개시 내용의 실시예에 따른 반도체 디바이스 제조 공정의 다양한 단계 중 하나를 예시한다.
도 5a 및 도 5b는 본 개시 내용의 실시예에 따른 반도체 디바이스 제조 공정의 다양한 단계 중 하나를 예시한다.
도 6a 및 도 6b는 본 개시 내용의 실시예에 따른 반도체 디바이스 제조 공정의 다양한 단계 중 하나를 예시한다.
도 7a 및 도 7b는 본 개시 내용의 실시예에 따른 반도체 디바이스 제조 공정의 다양한 단계 중 하나를 예시한다.
도 8a 및 도 8b는 본 개시 내용의 실시예에 따른 반도체 디바이스 제조 공정의 다양한 단계 중 하나를 예시한다.
도 9는 본 개시 내용의 실시예에 따른 다중 각도 이온 주입 공정을 예시한다.
도 10a, 10b, 10c, 10d는 본 개시 내용의 실시예에 따른 다중 각도 이온 주입 공정을 예시한다.
도 11은 이차 이온 질량 분광법(SIMS)에 의해 측정된 핀 구조에 도핑된 불소량을 보여준다.
도 12a 및 도 12b는 본 개시 내용의 실시예에 따른 반도체 디바이스 제조 공정의 다양한 단계 중 하나를 예시한다.
다음의 개시 내용은 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공함을 이해하여야 한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 실시 형태 또는 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 요소의 치수는 개시된 범위 또는 수치에 한정되지 않지만, 디바이스에 대한 공정 조건 및/또는 원하는 특성에 의존할 수 있다. 더욱이, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부들은 단순 및 명료를 위해 다른 비율로 임의로 작성될 수 있다. 첨부 도면에서, 임부의 층/특징부는 단순화를 위해 생략될 수 있다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 여기에 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 장치의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 추가로, "형성된다"라는 용어는 "포함하다" 또는 "구성된다"를 의미할 수 있다. 또한, 다음의 제조 공정에서, 기술된 동작 간에 하나 이상의 추가적인 동작이 존재할 수 있으며, 동작의 순서는 변화될 수 있다.
개시된 실시 형태들은 반도체 디바이스, 특히 핀형 전계 효과 트랜지스터(FET)와 그 제조 방법에 관한 것이다. 여기에 개시된 바와 같은 실시 형태는 일반적으로 FinFET에는 물론 더블-게이트, 주변-게이트, 오메가-게이트 또는 게이트-올-어라운드(GAA) 트랜지스터 및/또는 나노와이어 트랜지스터 또는 3차원 채널 구조를 가지는 임의의 적절한 디바이스에도 적용 가능하다.
도 1~8b와 12a~12b는 본 개시 내용의 실시예에 따른 반도체 디바이스 제조 공정의 다양한 단계를 예시한다. 도 1~8b 및 12a~12b에 의해 예시된 공정 이전, 도중 및 이후에 추가적인 동작이 제공될 수 있으며, 아래에 설명되는 동작 중 일부는 방법의 추가적인 실시 형태에서 대체되거나 제거될 수 있음이 이해된다. 동작/공정의 순서는 상호 변경 가능할 수 있다.
우선 도 1에 예시된 바와 같이, 예컨대 패턴화 공정을 이용하여 기판(10) 위에 핀 구조체(20)가 형성된다. 기판(10)은 설계 요건에 따라 다양한 도핑 영역(예, p-형 기판 또는 n-형 기판)을 포함할 수 있다. 일부 실시예에서, 도핑 영역은 p-형 도펀트 또는 n-형 도펀트일 수 있다. 예를 들면, 도핑 영역은 붕소 또는 BF2와 같은 p-형 도펀트; 인 또는 비소와 같은 n-형 도펀트; 및/또는 이들의 조합으로 도핑될 수 있다. 도핑 영역은 n-형 FinFET용으로 구성되거나 대안적으로 p-형 FinFET용으로 구성될 수 있다.
일부 실시예에서, 기판(10)은 실리콘, 다이아몬드 또는 게르마늄 들의 적절한 원소 반도체; IV족 화합물 반도체(실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 실리콘 게르마늄 카바이드(SiGeC), GeSn, SiSn, SiGeSn), III-V족 화합물 반도체(예, 갈륨 비소(GaAs), 인듐 갈륨 비소(InGaAs), 인듐 비소(InAs), 인듐 인(InP), 인듐 안티몬(InSb), 갈륨 비소 인(GaAsP), 또는 갈륨 인듐 인(GaInP)) 등의 적절한 합금 또는 화합물 반도체로 형성될 수 있다. 또한, 기판(10)은 성능 향상을 위한 변형될 수 있는 에피택셜 층(epi-층)을 포함할 수 있고 및/또는 실리콘-온-절연체(SOI) 구조를 포함할 수 있다.
핀 구조체(20)는 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들면, 핀 구조체는 이중-패턴화 또는 다중-패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패턴화될 수 있다. 일반적으로, 이중-패턴화 또는 다중-패턴화 공정은 포토리소그래피와 자기-정렬(self-aligned) 공정을 결합시킴으로써 예컨대, 단일의 직접 포토리소그래피 공정을 이용하여 획득 가능한 것보다 작은 피치를 가지는 패턴들이 형성될 수 있게 한다. 예를 들면, 일 실시예에서, 기판 위에 희생층이 형성된 후 포토리소그래피 공정을 이용하여 패턴화된다. 패턴화된 희생층과 나란히 자기-정렬 공정을 이용하여 스페이서가 형성된다. 이후 희생층이 제거되고, 나머지 스페이서 또는 맨드렐을 사용하여 핀 구조체가 패턴화될 수 있다. 도 1에는 3개의 핀 구조체(20)가 예시된다. 그러나, 핀 구조체의 수는 3개로 한정되지 않는다. 일부 실시예에서, 능동 FinFET의 핀 구조체(20)에 인접하게 하나 이상의 더미 핀 구조체가 형성된다.
핀 구조체가 형성된 후, 핀 구조체(20)와 기판(10) 위에 격리 절연층(30(예, 얕은 트렌치 디바이스 격리부(STI))가 배치된다. 격리 절연 영역(30)의 형성 이전에, 일부 실시예에서 기판(10) 위와 핀 구조체(20)의 측벽 및 바닥부 위에 하나 이상의 라이너 층이 형성된다. 일부 실시예에서, 라이너 층은 기판(10)과 핀 구조체(20)의 측벽 및 바닥부 상에 형성된 제1 핀 라이너 층과, 제1 핀 라이너 층 상에 형성된 제2 핀 라이너 층을 포함한다. 각각의 라이나 층은 일부 실시예에서 약 1 nm~약 20 nm의 두께를 가진다. 일부 실시예에서, 제1 핀 라이너 층은 실리콘 산화물을 포함하고 약 0.5 nm~약 5 nm의 두께를 가지며, 제2 핀 라이너 층은 실리콘 질화물을 포함하고 약 0.5 nm~약 5 nm의 두께를 가진다. 라이너 층은 물리적 기상 퇴적(PVD), 화학적 기상 퇴적(CVD), 또는 원자층 퇴적(ALD)과 같은 하나 이상의 공정을 통해 퇴적될 수 있지만, 임의의 허용 가능한 공정이 사용될 수 있다.
격리 절연층(30)은 예컨대, 저압 화학적 기상 퇴적(LPCVD), 플라즈마-CVD 또는 유동성 CVD에 의해 형성된 실리콘 이산화물, 실리콘 산질화물 및/또는 실리콘 질화물과 같은 한 층 이상의 절연 재료를 포함한다. 유동성 CVD에서, 실리콘 산화물 대신에 유동성 유전체 재료가 퇴적된다. 그 명칭이 암시하는 바와 같이 유동성 유전체 재료는 퇴적 중에 높은 종횡비의 갭 또는 스페이서를 충전하도록 "유동"될 수 있다. 통상적으로, 퇴적되는 막이 유동될 수 있도록 실리콘-함유 전구체에 다양한 화학물이 첨가된다. 일부 실시예에서, 질소 수소화물 결합제가 첨가된다. 유동성 유전체 전구체, 특히 유동성 실리콘 산화물 전구체의 예는 실리케이트, 실론산, 메틸 실세스퀴옥산(MSQ), 수소 실세스퀴옥산(HSQ), MSQ/HSQ, 퍼하이드로실라잔(TCPS), 퍼하이드로-폴리실라잔(PSZ), 테트라에틸 오르소실리케이트(TEOS), 또는 트리실릴아민(TSA)과 같은 실릴-아민을 포함한다. 이들 유동성 실리콘 산화물 재료는 다중-동작 공정으로 형성된다. 유동성 막이 퇴적된 후, 경화된 다음에 어닐링 처리되어 원치 않는 요소(들)를 제거함으로써 실리콘 산화물을 형성한다. 원치 않는 요소(들)가 제거될 때, 유동성 막은 치밀해지고 수축된다. 일부 실시예에서, 다중 어닐링 공정이 수행된다. 유동성 막은 2회 이상 경화 및 어닐링 처리된다. 유동성 막은 붕소 및/또는 인으로 도핑된다. 격리 절연층(30)은 일부 실시예에서 SOG, SiO, SiON, SiOCN 또는 불소 도핑된 실리케이트 유리(FSG)로 된 하나 이상의 층으로 형성될 수 있다.
핀 구조체(20) 위에 격리 절연층(30)을 형성한 후, 핀 구조체를 패턴화하는 데 사용되는 마스크 층(예, 패드 산화물 층과 실리콘 질화물 마스크 층)과 격리 절연층(30)의 일부를 제거하도록 평탄화 동작이 수행된다. 평탄화 동작은 화학적 기계적 연마(CMP) 및/또는 에치-백 공정을 포함할 수 있다. 이어서, 핀 구조체(20)의 상부면 위로 연장되는 격리 절연층(30)의 일부와 핀 구조체(20)의 상부면 위의 라이너 층의 일부가 예컨대, 식각 공정, 화학적 기계적 연마(CMP) 등을 이용하여 제거된다. 또한, 격리 절연층(30)은 리세스가 형성되어 핀 구조체(20)의 상부를 노출시킨다. 일부 실시예에서, 격리 절연층(30)은 단일 식각 공정 또는 다중 식각 공정을 이용하여 리세스가 형성된다. 격리 절연층(30)이 실리콘 산화물로 형성된 일부 실시예에서, 식각 공정은 예컨대, 건식 식각, 화학적 식각 또는 습식 제거 공정일 수 있다. 소정의 실시예에서, 격리 절연층(30)의 일부 제거는 예컨대, 기판을 불산(HF)에 침지하는 것에 의해 습식 식각 공정을 이용하여 수행될 수 있다. 다른 실시예에서, 격리 절연층(30)의 부분 제거는 건식 식각 공정을 이용하여 수행될 수 있다. 예를 들면, 식각 가스로서 CHF3 또는 BF3을 이용한 건식 식각 공정이 적용될 수 있다.
격리 절연층(30)을 형성한 후, 격리 절연층(30)의 품질을 향상시키기 위해 예컨대 어닐링 공정과 같은 열 공정이 수행될 수 있다. 소정의 실시예에서, 열 공정은 N2,Ar 또는 He 분위기와 같은 불활성 가스 분위기에서 약 1.5초~약 10초 동안 약 900℃~약 1050℃의 범위의 온도에서 급속 열 어닐링(RTA)을 이용하는 것으로 수행된다.
도 1에 예시된 바와 같이, 핀 구조체(20)는 X-방향으로 연장되고 동일한 피치(P1)로 Y 방향으로 배열된다. 이 단계에서 핀 구조체(20)의 폭(W1)은 일부 실시예에서 약 5 nm~약 40 nm의 범위에 있다. 소정의 실시예에서, 핀 구조체(20)의 폭(W1)은 약 7 nm~약 15 nm의 범위에 있다. 이 단계에서 격리 절연층(30)의 상부면으로부터 측정된 핀 구조체(20)의 높이(H1)는 일부 실시예에서 약 50 nm~약 300 nm의 범위에 있다. 소정의 실시예에서, 핀 구조체(20)의 높이(H1)는 약 50 nm~약 100 nm의 범위에 있다. 핀 구조체(20)의 피치(P1)는 일부 실시예에서, 약 10 nm~약 90 nm의 범위에 있다. 소정의 실시예에서, 핀 구조체(20)의 폭은 약 14 nm~약 45 nm의 범위에 있다. 핀 구조체(20) 사이의 공간은 일부 실시예에서 약 5 nm~약 80 nm의 범위에 있고 다른 실시예에서 약 7 nm~약 15 nm의 범위에 있을 수 있다.
핀 구조체(20)와 격리 절연층(30)이 형성된 후, 도 2a 및 도 2b에 예시된 바와 같이 후속으로 채널 층으로서 사용되는 노출된 핀 구조체(20) 위에 더미 게이트 유전체 층(41)과 더미 게이트 전극층(45)을 포함하는 더미 게이트 구조체(40)가 형성된다. 도 2a는 사시도이고 도 2b는 Y 방향을 따른 도 2a의 a-a 라인에 대응하는 횡단면도이다.
더미 게이트 유전체 층(41)과 더미 게이트 전극층(45)은 나중에 소스/드레인 영역을 규정하고 형성하는 데 사용될 것이다. 일부 실시예에서, 더미 게이트 유전체 층(41)과 더미 게이트 전극층(45)은 노출된 핀 구조체(20) 위에 형성된 더미 유전체 층과 더미 게이트 유전체 층 위에 더미 전극층을 퇴적하여 패턴화하는 것에 의해 형성된다. 더미 게이트 유전체 층(41)은 열 산화, CVD, 스퍼터링, 또는 더미 유전체 층의 형성을 위해 당업계에 알려지고 사용되는 임의의 다른 방법에 의해 형성될 수 있다. 일부 실시예에서, 더미 유전체 층(41)은 실리콘 산화물, 실리콘 질화물, SiCN, SiON 및 SiN과 같은 하나 이상의 적절한 유전체 재료, 탄소 도핑된 산화물과 같은 저-k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저-k 유전체, 폴리이미드와 같은 중합체 등등 또는 이들의 조합으로 형성될 수 있다. 일 실시예에서, SiO2가 사용된다.
후속하여, 더미 게이트 유전체 층 위에 더미 게이트 전극층(45)이 형성된다. 일부 실시예에서, 더미 게이트 전극층은 도전 재료이고, 비정질 실리콘, 폴리실리콘, 비정질 게르마늄, 폴리 게르마늄, 비정질 실리콘-게르마늄, 폴리 실리콘-게르마늄, 금속성 질화물, 금속성 실리사이드, 금속성 산화물 및 금속을 포함하는 그룹에서 선택된다. 더미 전극층은 PVD, CVD, 스퍼터링 퇴적 또는 도전 재료의 퇴적을 위해 당업계에 알려지고 사용되는 다른 기술에 의해 퇴적될 수 있다. 도전형과 비도전형의 다른 재료가 사용될 수 있다. 일 실시예에서, 폴리실리콘이 사용된다.
패턴화에 도움이 되도록 더미 게이트 전극층(45) 위에 마스크 패턴이 형성될 수 있다. 마스크 패턴은 제1 마스크 층과 해당 제1 마스크 층 상에 배치된 제2 마스크 층을 포함한다. 마스크 패턴은 SiO2, SiCN, SiON, 알루미늄 산화물, 실리콘 질화물, 또는 다른 적절한 재료로 된 하나 이상의 층을 포함한다. 일부 실시예에서, 제1 마스크 층은 실리콘 질화물 또는 SiON을 포함하고 제2 마스크 층은 실리콘 산화물을 포함한다. 식각 마스크로서 마스크 패턴을 사용하는 것에 의해, 더미 전극층은 더미 게이트 전극(45)으로 패턴화된다. 일부 실시예에서, 더미 유전체 층도 패턴화되어 더미 게이트 유전체 층을 규정한다. 핀 구조체(20)는 X-방향으로 연장되고 더미 게이트 구조체(40)는 X-방향에 수직한 Y-방향으로 연장된다. 도 2a 및 도 2b에는 하나의 더미 게이트 구조체가 예시된다. 그러나, 더미 게이트 구조체의 수는 하나로 한정되지 않는다.
또한, 도 2a에 예시된 바와 같이 더미 게이트 구조체(40)의 대향 측벽 상에 측벽 스페이서(47)가 형성된다. 측벽 스페이서(47)는 하나 이상의 유전체 층을 포함한다. 일 실시예에서, 측벽 스페이서(47)는 실리콘 산화물, 실리콘 질화물, SiOCN, SiCN, 알루미늄 산화물, AlCO 또는 AlCN, 또는 임의의 다른 적절한 유전체 재료 중 하나 이상으로 형성된다. 측벽 절연 재료의 피복층이 CVD, PVD, ALD 또는 다른 적절한 방법에 의해 형성될 수 있다. 이후, 게이트 구조체의 2개의 주요 측면 상에 한 쌍의 측벽 절연층(스페이서)(47)을 형성하도록 측벽 절연 재료 상에 이방성 식각이 수행된다. 측벽 절연층(47)의 두께는 일부 실시예에서 약 5 nm~약 30 nm의 범위이고 다른 실시예에서 약 10 nm~약 20 nm의 범위에 있다.
후속으로, 격리 절연층(30)의 상부면 아래로 핀 구조체(20)의 소스/드레인 영역이 함몰 형성된다. 이후, 도 3에 예시된 바와 같이 핀 구조체(20)의 함몰된 소스/드레인 영역 위에 소스/드레인 에피택셜 층(60)이 형성된다. 일부 실시예에서, 소스/드레인 에피택셜 층(60)은 도 3에 예시된 바와 같이 병합된 에피택셜 층이다. 다른 실시예에서, 소스/드레인 에피택셜 층(60)은 인접한 소스/드레인 에피택셜 층을 병합하지 않고 함몰된 핀 구조체(20) 위에 개별적으로 형성된다.
소스/드레인 에피택셜 층(60)에 사용되는 재료는 n-형 및 p-형 FinFET에 대해 달라질 수 있는 데, 채널 영역에 인장 응력이 인가되도록 n-형 FinFET에 대해 한 종류의 재료가 사용되고 압축 응력이 인가되도록 p-형 FinFET에 대해 다른 종류의 재료가 사용될 수 있다. 예를 들면, n-형 FinFET를 형성하기 위해 SiP 또는 SiC가 사용될 수 있고 p-형 FinFET를 형성하기 위해 SiGe 또는 Ge가 사용될 수 있다. 일부 실시예에서, p-형 FinFET를 위한 소스/드레인 에피택셜 층에 붕소(B)가 도핑된다. 다른 재료도 사용될 수 있다. 일부 실시예에서, 소스/드레인 에피택셜 층(60)은 다른 조성 및/또는 다른 도펀트 농도의 2개 이상의 에피택셜 층을 포함한다. 소스/드레인 에피택셜 층(60)은 CVD, ALD, 분자 빔 에피택시(MBE) 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다.
소스/드레인 에피택셜 층(60)이 형성된 후, 층간 유전체(ILD) 층(50)이 형성된다. 일부 실시예에서, ILD 층의 형성 이전에 소스/드레인 에피택셜 층(60)과 측벽 스페이서(47) 위에 식각 정지층(ESL)이 형성된다. ESL은 실리콘 질화물 또는 실리콘 질화물계 재료(예, SiON, SiCN, 또는 SiOCN)로 형성된다. ILD 층(50)을 위한 재료는 Si, O, C 및/또는 H를 포함하는 실리콘 산화물, SiCOH, SiOC와 같은 화합물을 포함한다. 중합체와 같은 유기 재료가 ILD 층(50) 용도로 사용될 수 있다.
ILD 층(50)이 형성된 후, 도 4a 및 도 4b에 예시된 바와 같이 더미 게이트 전극층(45)의 상부면을 노출시키도록 에치-백 공정 및/또는 화학적 기계적 연마(CMP) 공정과 같은 평탄화 동작이 수행된다. 도 4a는 X-방향을 따른 횡단면도이고 도 4b는 Y-방향을 따른 횡단면도이다. 도 4~8 및 도 11에는 단순화를 위해 오직 2개의 핀 구조체(20)만이 예시된다.
이후, 도 5a 및 도 5b에 예시된 바와 같이, 더미 게이트 전극층(45)이 제거됨으로써 게이트 스페이서(49)가 형성된다. 더미 게이트 전극층(45)이 폴리실리콘이고 ILD 층(50)이 실리콘 산화물인 경우, 더미 게이트 전극층을 선택적으로 제거하기 위해 테트라메틸암모늄 수산화물(TMAH) 용액과 같은 습식 식각제가 사용될 수 있다. 또한, 도 6a 및 도 6b에 예시된 바와 같이, 이후에 플라즈마 건식 식각 및/또는 습식 식각을 이용하여 더미 게이트 유전체 층(41)이 제거됨으로써 핀 구조체(20)의 상부가 노출된다.
핀 구조체(20)의 상부가 노출된 후, 도 7a 및 도 7b에 예시된 바와 같이 게이트 스페이서(49) 내에는 노출된 핀 구조체(채널층)(20) 상에 계면층(61)과 고-k 게이트 유전체 층(62)을 포함하는 게이트 유전체 층(60)이 형성된다. 계면층(61)은 일부 실시예에서 화학적으로 형성된 실리콘 산화물이다. 화학적인 실리콘 산화물은 탈염수+오존(DIO3), NH4OH+H2O2+H2O(APM), 또는 다른 방법을 이용하여 형성될 수 있다. 고-k 유전체 층(62)은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 히프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 고-k 유전체 재료로 된 하나 이상의 층을 포함한다. 게이트 유전체 층(60)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체 층(60)은 각각의 채널층 주변에 두께가 일정한 게이트 유전체 층이 형성되는 것을 보장하기 위해 ALD와 같은 높은 수준의 동형체(conformal) 퇴적 공정을 이용하여 형성된다. 게이트 유전체 층(60)의 두께는 일 실시예에서 약 1 nm~약 6 nm의 범위에 있다.
추가로, 장벽층(66)과 같은 도전층이 게이트 유전체 층(60) 위에 형성된다. 장벽층(66)은 TaN, TiN, Si으로 도핑된 TiN 또는 임의의 적절한 도전 재료로 된 하나 이상의 층을 포함한다. 장벽층(66)이 형성된 후, 일부 실시예에서 어닐링 동작(예, 약 700~900℃의 온도)이 수행된다. 장벽층(66)의 두께는 일부 실시예에서 약 0.5 nm~약 5 nm의 범위에 있다.
도 7a 및 도 7b에 예시된 바와 같이 장벽층(66) 상에 캡 층(67)이 더 형성된다. 캡 층(67)은 일부 실시예에서 비정질 Si, 비정질 Ge, 또는 임의의 다른 적절한 재료와 같은 비정질 재료로 형성된다. 캡 층(67)의 두께는 일부 실시예에서 약 0.5 nm~약 5 nm의 범위에 있다.
캡 층(67)이 형성된 후, FinFET의 전기적 특성을 향상시키기 위해 채널층 내에 도펀트가 도입되도록 이온 주입 동작이 수행된다. 소정의 실시예에서, 도펀트로서 불소(F)가 사용된다. 본 개시 내용에서, 다중 각도 이온 동작(100)이 수행된다. 주입된 불소는 채널(예, Si)과 계면층(예, 산화물) 사이의 계면에 존재하는 결함을 감소시킬 수 있다.
핀 구조체와 같은 높은 종횡비 구조체에 대한 이온 주입 동작은 간섭 효과와 같은 일부 문제점에 직면한다. 간섭 효과에 기인하여 핀 구조체 내에 이온들이 일정하게 주입되지 않을 수 있다. 본 개시 내용에서는 이 문제점을 해결하기 위해 다중 각도 주입 공정을 채용한다. 기판의 표면에 수직한 법선 방향(Z 방향)에 대해 작은 경사 각도를 적용하는 것에 의해, 핀 구조체의 상부 및 오목부 내로 이온을 주입하는 것이 가능한 한편, 법선 방향에 대해 높은 경사 각도를 적용하는 것에 의해 핀 구조체의 측면 내로 이온을 주입하는 것이 가능하다.
도 9는 다중 각도 이온 주입을 나타낸 개념적인 도면을 보여준다. 다중 각도 이온 주입에서, 주입 동작 중 하나(주요 주입)는 법선 방향(ND)에 대해 소정의 각도(θ0)로 수행되는 데, 여기서 θ0=tan-1((P1-W2)/H2)×180/π(도)이다. P1은 핀 구조체(20)의 피치이고, W2는 제조 공정 중의 이 단계에서의 핀 구조체(20)의 폭이고, H2는 제조 공정의 이 단계에서의 격리 절연층(30) 위의 핀 구조체(20)의 높이이다. P1-W2의 치수는 인접한 핀 구조체 사이의 공간을 의미한다. 도 8a 및 도 8b에 예시된 바와 같이, 핀 구조체(20)의 폭(W2)과 높이(H2)는 게이트 유전체 층(60), 장벽층(66) 및 캡 층(67)의 두께를 포함하고, 핀 구조체(20)의 높이(H2)는 캡 절연층(67)의 상부면으로부터 측정된다. 도 9에는 단순화를 위해 게이트 유전체 층(60), 장벽층(66) 및 캡 층(67)이 도시되지 않는다. 다른 실시예에서, 폭(W2)과 높이(H2)는 게이트 유전체 층(60), 장벽층(66) 및 캡 층(67)을 고려하지 않고 규정될 수 있다.
경사진 이온 주입의 각도(θ)는 기판의 주표면의 법선 방향(ND)(Z 방향)과 Z 방향 및 Y 방향으로 형성된 ZY 평면의 이온 빔 방향에 의해 형성된 예각(작은 각도)으로서 규정된다. 각도가 제로이면, 이온 빔의 방향은 기판의 법선 방향에 실질적으로 평행하다.
각도(θ0)의 주요 이온 주입(101)은 예컨대, 기판(웨이퍼)을 그 중심축 주위로 180도 회전시키는 것에 의해 핀 구조체(20)의 측면(예, 도 9에서 우측면)과 핀 구조체(20)의 다른 측면(예, 도 9에서 좌측면) 중 하나에 이온을 주입하도록 2회 수행된다. 다른 실시예에서, 웨이퍼를 회전시키지 않고 2회의 주요 이온 주입이 +θ0와 -θ0 각도로 수행된다. 따라서, 핀 구조체의 일측면에 대해 다중 경사각 이온 주입이 수행된다. 일부 실시예에서, θ0는 반드시 전술한 수학식으로부터 계산되는 것은 아니며, 5~10도의 범위로 설정된다.
핀 구조체가 오직 일방향(예, X 방향)으로만 연장되면, 90도 및 270도로 웨이퍼가 회전되는 어떤 경사각 주입도 수행되지 않는다. 핀 구조체가 2개의 방향(예, X 방향 및 Y 방향)으로 연장되면, 90도 및 270도로 웨이퍼가 회전되는 경사각 주입이 수행될 수 있다.
도 9에 예시된 바와 같이, θ1=θ0+α의 경사각으로 제1 추가 이온 주입(102)이 수행되는 데, 여기서 α는 1.5~3.0도의 범위에 있다. 일부 실시예에서, α=2도이다. 주요 이온 주입과 유사하게, θ1 각도의 제1 이온 주입은 기판(웨이퍼)을 180도로 회전시키는 것에 의해 2회 수행된다. 다른 실시예에서, 상기 2회의 제1 추가 이온 주입은 +θ1과 -θ1의 각도로 수행된다.
또한, 일부 실시예에서, θ2=θ0-α의 경사각으로 제2 추가 이온 주입(103)이 수행되는 데, 여기서 α는 1.5~3.0도의 범위에 있다. 일부 실시예에서, α=2도이다. 주요 이온 주입과 유사하게, θ2 각도의 제2 이온 주입은 기판(웨이퍼)을 180도로 회전시키는 것에 의해 2회 수행된다. 다른 실시예에서, 상기 2회의 제2 추가 이온 주입은 +θ2와 -θ2의 각도로 수행된다.
일부 실시예에서, θ0±α의 경사각의 주입 이외에, θ4=θ0+2α와 θ5=θ0-2α의 경사각의 이온 주입 동작이 수행된다. 소정의 실시예에서, θ6=θ0+3α와 θ7=θ0-3α의 경사각의 이온 주입 동작이 수행된다. 각도는 기판(웨이퍼)가 이온 빔 방향에 대해 배치된 스테이지를 경사지게 하는 것에 의해 변화될 수 있다. 일부 실시예에서, 경사각 중 하나는 제로이다.
도 10a~10d는 본 실시 형태에 따른 다중 각도 이온 주입 공정의 효과 중 하나를 보여준다. 도 10a에 예시된 경사각 주입(201)에서, 경사각은 다중 각도 이온 주입에서 최소 경사각인 θ11(±θ11)로 설정된다. 이러한 주입에 의해, 이온들은 핀 구조체(20)의 측면과 상부 영역 대부분 또는 전체에 주입될 수 있다. L11의 치수는 이온이 주입되는 측면 영역의 길이이고, W11의 치수는 상기 측면 영역에서 주입된 영역의 깊이이고, T11의 치수는 핀 구조체(20)의 상부의 주입된 영역의 깊이이다.
도 10b에 예시된 경사각 주입(202)에서, 경사각은 다중 각도 이온 주입에서의 θ11보다 큰 θ12(±θ12)로 설정된다. 이러한 주입에 의해, 이온들은 핀 구조체의 간섭 효과 때문에 핀 구조체(20)의 바닥 영역 내로는 주입되지 않는다. 이온들이 주입되는 측면 영역의 길이인 L12 치수는 L11보다 작고, 측면 영역의 주입된 영역의 깊이인 W12 치수는 W11보다 크고, 핀 구조체의 상부의 주입된 영역의 깊이인 T12 치수는 T11보다 크다.
도 10c에 예시된 경사각 주입(203)에서, 경사각은 다중 각도 이온 주입에서의 θ12보다 큰 θ13(±θ13)으로 설정된다. 이러한 주입에 의해, 이온들은 핀 구조체의 간섭 효과 때문에 핀 구조체(20)의 바닥 영역 내로는 주입되지 않는다. 이온들이 주입되는 측면 영역의 길이인 L13 치수는 L12보다 작고, 측면 영역의 주입된 영역의 깊이인 W13 치수는 W12보다 크고, 핀 구조체의 상부의 주입된 영역의 깊이인 T13 치수는 T12보다 크다.
또한, 도 10d에 예시된 경사각 주입(204)에서, 경사각은 다중 각도 이온 주입에서 최대 경사각일 수 있는 θ13보다 큰 θ14(±θ14)로 설정된다. 이러한 주입에 의해, 이온들은 핀 구조체의 간섭 효과 때문에 핀 구조체(20)의 바닥과 중간 영역 내로는 주입되지 않는다. 이온들이 주입되는 측면 영역의 길이인 L14 치수는 L13 치수보다 작고, 측면 영역의 주입된 영역의 깊이인 W14 치수는 W13보다 크고, 핀 구조체의 상부의 주입된 영역의 깊이인 T14 치수는 T13보다 크다.
도 10a~10d에 예시된 바와 같이, 경사각이 더 작으면, 핀 구조체의 상부 영역으로의 주입량은 핀 구조체의 측면 영역으로의 주입량보다 크다. 이에 대해, 경사각이 더 커지면, 핀 구조체의 상부 영역으로의 주입량은 감소되고 핀 구조체의 측면 영역으로의 주입량은 증가된다. 2개 이상의 경사각을 조합하는 것에 의해, 핀 구조체의 상부, 바닥 및 측면 내로 도펀트를 더 균일하게 도입하는 것이 가능하다.
필요 주입량(즉, 총 주입량)은 각각의 이온 주입에 의해 분할된다. 일부 실시예에서, 주입량은 각각의 주입마다 동일하게 분할된다. 다른 실시예에서, 다중 이온 주입 각각에 대해 다른 주입량이 설정된다. 0도 및 180도의 웨이퍼 회전에 대한 이온 주입(경사각(±θ))의 주입량은 주어진 경사각에서 동일하다. 예를 들면, 도 10a~10d에 예시된 바와 같이, 4개의 경사각이 적용되고 주어진 각도에서 각각의 이온 주입에서의 주입량은 총 주입량의 약 25%이다. 일부 실시예에서, 주입량은 경사각이 커질수록 작게 설정된다. 다른 실시예에서, 주입량은 경사각이 커질수록 크게 설정된다.
일부 실시예에서, 약 250 eV~약 350 eV의 범위의 가속 에너지로 불소 이온이 주입된다. 총 불소 주입량은 일부 실시예에서 약 1×1014cm-2~2×1015cm-2의 범위에 있고, 다른 실시예에서 약 5×1014cm-2~1×1015cm-2~의 범위에 있다.
도 10a~10d에서, 4개의 경사각(좌측면과 우측면에 대해 8회의 경사각 주입 동작)이 사용된다. 그러나, 경사각의 수는 4개로 한정되지 않는다. 경사각의 수는 2만큼 작을 수 있고 일부 실시예에서 5개 이상 10개까지일 수 있다.
전술한 실시예에서, 경사각은 별개로 설정된다(예, θa, θb, θc,...). 일부 실시예에서, 강도의 차이는 약 1.5~3도이고, 예컨대 약 2도이다. 다른 실시예에서, 경사각은 전체 이온 주입 동작 중에 최소 경사각에서 최대 경사각까지 점진적으로 변화된다.
도 11은 2차 이온 질량 분광법(SIMS)에 의해 측정된 핀 구조체 내로 도핑된 불소량을 보여준다. 도 11에서, 수평축은 핀 구조체의 높이(높은 위치에서 낮은 위치로)를 나타낸다. 도 11에 예시된 바와 같이, 다중 각도 주입이 사용되면, 단일 각도 주입에 비해 불소 원자가 더 균일하게 주입된다. 균일도((최대치-최소치)/최소치)는 다중 각도 주입이 약 21.5%인 반면, 단일 각도 주입의 경우 균일도는 약 29%이다. 각 주입 마다의 경사각 주입의 횟수, 각도 및/또는 주입량을 조절하는 것에 의해, 약 20~25%의 균일도를 얻는 것이 가능하다.
도 12a 및 도 12b는 본 개시 내용의 실시 형태에 따른 반도체 디바이스의 제조 공정의 디양한 단계 중 하나를 보여준다.
다중 이온 주입이 수행된 후, 캡 층(67)이 제거된다. 이후, 장벽층(66) 위에 하나 이상의 도전층이 형성됨으로써 금속 게이트 전극(65)이 형성된다.
일부 실시예에서, 장벽층(66) 위에 하나 이상의 일 함수 조정층(68)이 형성되고, 해당 일 함수 조정층(68) 위에 주요 금속층(69)이 형성된다. 일 함수 조정층(68)은 TiN, TaN, TiAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi로 된 단일층, 또는 이들 재료로 된 2층 이상의 다층과 같은 도전 재료로 형성된다. n-채널 FinFET의 경우, 일 함수 조정층으로서 TaN, TaAlC, TiN, Co, TiAl, HfTi, TiSi 중 하나 이상이 사용되며, p-채널 FinFET의 경우, 일 함수 조정층으로서 TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 사용된다.
일부 실시예에서, 주요 금속츠아(69)은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, 및 Zr으로 이루어진 그룹에서 선택된 금속성 재료를 포함한다. 일부 실시예에서, 주요 금속층(69)은 TiN, WN, TaN 및 Ru로 이루어진 그룹에서 선택된 금속을 포함한다. Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni 및 Ni-Ta와 같은 금속 합금이 사용될 수 있거나 및/또는 WNx, TiNx, MoNx, TaNx, TaSixNy와 같은 금속 질화물이 사용될 수 있다. 일 함수 조정층과 주요 금속층은 원자층 퇴적(ALD), 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 도금 또는 이들의 조합과 같은 적절한 공정을 이용하여 형성될 수 있다.
게이트 전극(65)의 형성 후에, 추가적인 층간 유전체 층, 접촉부/비아, 상호 접속 금속층 및 패시베이션 층 등과 같은 다양한 특징부를 형성하도록 추가적인 CMOS 공정이 수행된다. 전술한 다중 각도 이온 주입 동작은 n-형 FinFET와 p-형 FinFET 모두에 적용될 수 있다.
전술한 제조 동작을 이용하는 것에 의해, 3개의 CMOS 인버터를 가지는 링 오실레이터가 제조되었다. 다중 각도 이온 주입으로 제조된 링 오실레이터의 전기적 성능은 단일 각도 이온 주입으로 제조된 링 오실레이터에 비해 약 3%의 향상을 나타내었다.
또한, 다중 각도 주입은 핀 구조체 내에 도펀트를 주입하기 위해 하나 이상의 제조 단계에 적용될 수 있다. 예를 들면, 다중 각도 이온 주입은 도 1에 예시된 바와 같이 핀 구조체가 형성된 후에 핀 구조체에 수행될 수 있다. 이러한 경우, 도펀트는 P, As 및 BF2로 이루어진 그룹에서 선택된 적어도 하나일 수 있다.
모든 장점들이 기본적으로 여기에 논의된 것은 아니며 모든 실시 형태 또는 예에 특정 장점이 요구되는 것이 아니며, 다른 실시 형태 또는 예가 다른 장점들을 제공할 수 있는 것으로 이해된다.
본 개시 내용의 양태에 따르면, 반도체 디바이스의 제조 방법에서, 기판 위에 핀 구조체가 형성되며, 핀 구조체에 대해 이온 주입 동작이 수행된다. 이온 주입 동작은 핀 구조체 각각의 일측면에 이온을 도입시키도록 상이한 주입 각도를 이용하여 복수회 수행된다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 핀 구조체는 X 방향으로 연장되며, 상이한 주입 각도 각각의 각도(θ)는 기판의 주표면의 Z 방향인 법선 방향과 Z 방향 및 해당 Z 방향과 X 방향에 수직한 Y 방향으로 형성된 ZY 평면의 이온 빔 방향에 의해 형성된 예각으로서 규정된다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 이온 주입 동작에 의해 핀 구조체 내에 불소 이온이 주입된다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 이온 주입 동작에 의해 핀 구조체 내에 P, As 및 BF2로 이루어진 그룹에서 선택된 적어도 하나의 원소의 이온이 주입된다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 이온 주입 동작은 3~6개의 다른 주입 각도들을 이용하여 수행된다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 이온의 주입량은 주입 각도가 증가함에 따라 감소된다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 이온의 주입량은 각각의 주입 동작에 대해 일정하다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 이온의 주입량은 하나의 주입 동작과 다른 주입 동작 사이에서 상이하다.
본 개시 내용의 다른 양태에 따르면, 반도체 디바이스의 제조 방법에서, 상부와 하부를 각각 가지는 핀 구조체가 형성된다. 하부는 기판 위에 배치된 격리 절연층에 매립되고, 상부는 격리 절연층으로부터 돌출된다. 각각의 핀 구조체의 상부 위에 게이트 유전체 층이 형성된다. 게이트 유전체 층 위에 도전층이 형성된다. 도전층 위에 캡 층이 형성된다. 캡 층을 가지는 핀 구조체에 대해 이온 주입 동작이 수행된다. 이온 주입 동작은 각각의 핀 구조체의 하나의 측면 내에 이온을 도입하도록 상이한 주입 각도를 이용하여 복수회 수행된다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 핀 구조체는 X 방향으로 연장되며, 상이한 주입 각도 각각의 각도(θ)는 기판의 주표면의 Z 방향인 법선 방향과 Z 방향 및 해당 Z 방향과 X 방향에 수직한 Y 방향으로 형성된 ZY 평면의 이온 빔 방향에 의해 형성된 예각으로서 규정된다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 이온 주입 동작에 의해 핀 구조체 내에 불소 이온이 주입된다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 캡 층은 비정질 실리콘을 포함한다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 도전층은 TiN을 포함한다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 도전층이 형성된 후 캡 층이 형성되기 전에 어닐링 동작이 수행된다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 캡 층은 주입 동작 이후에 제거된다.
본 개시 내용의 다른 양태에 따르면, 반도체 디바이스의 제조 방법에서, 더미 게이트 구조체가 제거됨으로써 제1 핀 구조체와 제2 핀 구조체가 노출된다. 제1 핀 구조체 및 제2 핀 구조체 각각은 상부와 하부를 가진다. 하부는 기판 위에 배치된 격리 절연층 내에 매립되고, 상부는 격리 절연층으로부터 돌출된다. 제1 핀 구조체 및 제2 핀 구조체는 X 방향으로 연장된다. 제1 핀 구조체 및 제2 핀 구조체 각각의 핀 구조체의 상부 위에 게이트 유전체 층이 형성된다. 제1 핀 구조체 및 제2 핀 구조체 각각의 게이트 유전체 층 위에 도전층이 형성된다. 제1 핀 구조체 및 제2 핀 구조체 각각의 도전층 위에 캡 층이 형성된다. 캡 층을 가지는 제1 핀 구조체 및 제2 핀 구조체에 대해 이온 주입 동작이 수행된다. 이온 주입 동작은 제1 핀 구조체 및 제2 핀 구조체 각각의 일측면 내에 이온을 도입하도록 상이한 주입 각도로 복수회 수행된다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 주입 동작 중 적어도 하나는 기판의 법선 방향에 대해 소정의 각도(θ0)로 수행되며, θ0=tan-1(L-W/h)이고 L은 제1 핀 구조체 및 제2 핀 구조체의 피치이고, W는 제1 핀 구조체 및 제2 핀 구조체의 폭이고, h는 격리 절연층의 상부면으로부터의 제1 핀 구조체 및 제2 핀 구조체의 높이이다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 상이한 주입 각도 중 하나는 각도(θ)이며, 각도(θ)의 이온 주입 동작은 기판을 180도 회전시키는 것에 의해 2회 수행된다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 주입 각도 중 2개의 주입 각도의 차이는 1.5~3.0도이다. 전술한 실시예 또는 다음의 실시예 중 하나 이상의 실시예에서, 이온 주입 동작에 의해 핀 구조체 내에 불소 이온이 주입된다.
이상의 설명은 당업자가 본 개시 내용의 여러 양태들을 잘 이해할 수 있도록 여러 실시 형태 또는 예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시 형태 또는 예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들.
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 핀 구조체를 형성하는 단계; 및
상기 핀 구조체에 대해 이온 주입 동작을 수행하는 단계
를 포함하고,
상기 이온 주입 동작은 상기 핀 구조체 각각의 일측면 내에 이온을 도입하도록 상이한 주입 각도를 이용하여 복수회 수행되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서,
상기 핀 구조체는 X 방향으로 연장되며,
상기 상이한 주입 각도 각각의 각도(θ)는 Z 방향인 기판의 주표면의 법선 방향과 ZY 평면 - 상기 ZY 평면은, 상기 Z 방향 및 Y 방향에 의해 형성되고, 상기 Y 방향은 상기 X 방향 및 상기 Z 방향에 수직함 - 에 있는 이온 빔 방향에 의해 형성된 예각으로서 규정된 것인, 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 2에 있어서, 상기 이온 주입 동작에 의해 상기 핀 구조체 내에 불소 이온이 주입되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 2에 있어서, 상기 이온 주입 동작에 의해 상기 핀 구조체 내에 P, As 및 BF2로 이루어진 그룹에서 선택된 적어도 하나의 원소의 이온이 주입되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 2에 있어서, 상기 이온 주입 동작은 3개 내지 6개의 상이한 주입 각도를 이용하여 수행되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 2에 있어서, 상기 이온의 주입량은 주입 각도가 증가함에 따라 감소하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 2에 있어서, 상기 이온의 주입량은 각각의 주입 동작에 대해 일정한 것인, 반도체 디바이스를 제조하는 방법.
실시예 8. 실시예 2에 있어서, 상기 이온의 주입량은 하나의 주입 동작과 또 다른 주입 동작 간에 상이한 것인, 반도체 디바이스를 제조하는 방법.
실시예 9. 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 배치된 격리 절연층에 매립되는 하부와 상기 격리 절연층으로부터 돌출되는 상부를 각각 가지는 핀 구조체를 형성하는 단계;
상기 핀 구조체 각각의 상기 상부 위에 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 위에 도전층을 형성하는 단계;
상기 도전층 위에 캡 층을 형성하는 단계; 및
상기 캡 층을 가지는 상기 핀 구조체에 대해 이온 주입 동작을 수행하는 단계
를 포함하고,
상기 이온 주입 동작은 상기 핀 구조체 각각의 하나의 측면 내에 이온을 도입하도록 상이한 주입 각도를 이용하여 복수회 수행되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 10. 실시예 9에 있어서,
상기 핀 구조체는 X 방향으로 연장되며,
상기 상이한 주입 각도 각각의 각도(θ)는 Z 방향인 기판의 주표면의 법선 방향과 ZY 평면 - 상기 ZY 평면은, 상기 Z 방향 및 Y 방향에 의해 형성되고, 상기 Y 방향은 상기 X 방향 및 상기 Z 방향에 수직함 - 에 있는 이온 빔 방향에 의해 형성된 예각으로서 규정된 것인, 반도체 디바이스를 제조하는 방법.
실시예 11. 실시예 10에 있어서, 상기 이온 주입 동작에 의해 상기 핀 구조체 내에 불소 이온이 주입되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 12. 실시예 11에 있어서, 상기 캡 층은 비정질 실리콘을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 13. 실시예 11에 있어서, 상기 도전층은 TiN을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 11에 있어서, 상기 도전층이 형성된 후 그리고 상기 캡 층이 형성되기 전에 어닐링 동작이 수행되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 15. 실시예 11에 있어서, 상기 캡 층은 상기 주입 동작 이후에 제거되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 16. 반도체 디바이스를 제조하는 방법에 있어서,
더미 게이트 구조체를 제거하여 제1 핀 구조체 및 제2 핀 구조체를 노출시키는 단계 - 상기 제1 핀 구조체 및 상기 제2 핀 구조체 각각은 상부와 하부를 가지며, 상기 하부는 기판 위에 배치된 격리 절연층에 매립되고, 상기 상부는 상기 격리 절연층으로부터 돌출되며, 상기 제1 핀 구조체는 X 방향으로 연장됨 -;
상기 제1 핀 구조체 및 상기 제2 핀 구조체 각각의 핀 구조체의 상기 상부 위에 게이트 유전체 층을 형성하는 단계;
상기 제1 핀 구조체 및 상기 제2 핀 구조체 각각의 상기 게이트 유전체 층 위에 도전층을 형성하는 단계;
상기 제1 핀 구조체 및 상기 제2 핀 구조체 각각의 상기 도전층 위에 캡 층을 형성하는 단계; 및
상기 캡 층을 가지는 상기 제1 핀 구조체 및 상기 제2 핀 구조체에 대해 이온 주입 동작을 수행하는 단계
를 포함하고,
상기 이온 주입 동작은 상기 제1 핀 구조체 및 상기 제2 핀 구조체 각각의 일측면 내에 이온을 도입하도록 상이한 주입 각도로 복수회 수행되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 17. 실시예 16에 있어서, 상기 주입 동작 중 적어도 하나는 상기 기판의 법선 방향에 대해 각도(θ0)로 수행되며,
θ0=tan-1(L-W/h)이고,
L은 상기 제1 핀 구조체 및 상기 제2 핀 구조체의 피치이고, W는 상기 제1 핀 구조체 및 상기 제2 핀 구조체의 폭이며, h는 상기 격리 절연층의 상부면으로부터의 상기 제1 핀 구조체 및 제2 핀 구조체의 높이인 것인, 반도체 디바이스를 제조하는 방법.
실시예 18. 실시예 16에 있어서, 상기 다른 주입 각도 중 하나는 각도(θ)이며, 상기 각도(θ)의 이온 주입 동작은 상기 기판을 180도 회전시키는 것에 의해 2회 수행되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 19. 실시예 18에 있어서, 상기 주입 각도 중 2개의 주입 각도의 차이는 1.5도 내지 3.0도인 것인, 반도체 디바이스를 제조하는 방법.
실시예 20. 실시예 18에 있어서, 상기 이온 주입 동작에 의해 상기 핀 구조체 내에 불소 이온이 주입되는 것인, 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 핀 구조체들을 형성하는 단계;
    상기 핀 구조체들 위에 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체의 대향 측 상에 측벽 스페이서들을 형성하는 단계;
    상기 더미 게이트 구조체를 제거하여 상기 핀 구조체들의 채널 영역들을 노출시키는 단계; 및
    상기 핀 구조체들의 상기 채널 영역들에 대해 이온 주입 동작을 수행하는 단계
    를 포함하고,
    상기 이온 주입 동작은 상기 핀 구조체들의 채널 영역들 중 각각의 채널 영역의 전체의 일 측면 내에 이온을 도입하도록 상이한 주입 각도들을 이용하여 복수회 수행되는 것인, 반도체 디바이스를 제조하는 방법
  2. 제1항에 있어서,
    상기 핀 구조체들은 X 방향으로 연장되며,
    상기 상이한 주입 각도들 중 각각의 각도(θ)는 Z 방향인 기판의 주 표면의 법선 방향과 ZY 평면 - 상기 ZY 평면은, 상기 Z 방향 및 Y 방향에 의해 형성되고, 상기 Y 방향은 상기 X 방향 및 상기 Z 방향에 수직함 - 에 있는 이온 빔 방향에 의해 형성된 예각으로서 규정되는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제2항에 있어서, 상기 이온 주입 동작에 의해 상기 핀 구조체들 내에 불소 이온이 주입되는 것인, 반도체 디바이스를 제조하는 방법.
  4. 제2항에 있어서, 상기 이온 주입 동작에 의해 상기 핀 구조체들 내에 P, As 및 BF2로 이루어진 그룹에서 선택된 적어도 하나의 요소의 이온이 주입되는 것인, 반도체 디바이스를 제조하는 방법.
  5. 제2항에 있어서, 상기 이온 주입 동작은 3개 내지 6개의 상이한 주입 각도들을 이용하여 수행되는 것인, 반도체 디바이스를 제조하는 방법.
  6. 제2항에 있어서, 상기 이온의 주입량은 주입 각도가 증가함에 따라 감소하는 것인, 반도체 디바이스를 제조하는 방법.
  7. 제2항에 있어서, 상기 이온의 주입량은 각각의 주입 동작에 대해 일정하거나, 하나의 주입 동작과 또 다른 주입 동작 간에 상이한 것인, 반도체 디바이스를 제조하는 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 배치된 격리 절연층에 매립되는 하부와 상기 격리 절연층으로부터 돌출되는 상부를 각각 가지는 핀 구조체들을 형성하는 단계;
    상기 핀 구조체들 위에 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체의 대향 측 상에 측벽 스페이서들을 형성하는 단계;
    상기 더미 게이트 구조체를 제거하여 상기 핀 구조체들 중 각각의 핀 구조체의 상기 상부를 노출시키는 단계;
    상기 핀 구조체들 중 각각의 핀 구조체의 상기 노출된 상부 위에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 위에 도전층을 형성하는 단계;
    상기 도전층 위에 캡 층을 형성하는 단계; 및
    상기 캡 층을 가지는 상기 핀 구조체들의 채널 영역들에 대해 이온 주입 동작을 수행하는 단계
    를 포함하고,
    상기 이온 주입 동작은 상기 핀 구조체들의 채널 영역들 중 각각의 채널 영역의 전체의 일 측면 내에 이온을 도입하도록 상이한 주입 각도들을 이용하여 복수회 수행되는 것인, 반도체 디바이스를 제조하는 방법.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    더미 게이트 구조체를 제거하여 제1 핀 구조체 및 제2 핀 구조체를 노출시키는 단계 - 상기 제1 핀 구조체 및 상기 제2 핀 구조체 각각은 상부와 하부를 가지며, 상기 하부는 기판 위에 배치된 격리 절연층에 매립되고, 상기 상부는 상기 격리 절연층으로부터 돌출되며, 상기 제1 핀 구조체는 X 방향으로 연장됨 -;
    상기 제1 핀 구조체 및 상기 제2 핀 구조체 중 각각의 핀 구조체의 상기 상부 위에 게이트 유전체 층을 형성하는 단계;
    상기 제1 핀 구조체 및 상기 제2 핀 구조체 중 각각의 핀 구조체의 상기 게이트 유전체 층 위에 도전층을 형성하는 단계;
    상기 제1 핀 구조체 및 상기 제2 핀 구조체 중 각각의 핀 구조체의 상기 도전층 위에 캡 층을 형성하는 단계; 및
    상기 캡 층을 가지는 상기 제1 핀 구조체 및 상기 제2 핀 구조체의 채널 영역들에 대해 이온 주입 동작을 수행하는 단계
    를 포함하고,
    상기 이온 주입 동작은 상기 제1 핀 구조체 및 상기 제2 핀 구조체의 채널 영역들 중 각각의 채널 영역의 전체의 일 측면 내에 이온을 도입하도록 상이한 주입 각도들로 복수회 수행되는 것인, 반도체 디바이스를 제조하는 방법.
  10. 제9항에 있어서, 상기 이온 주입 동작 중 적어도 하나는 상기 기판의 법선 방향에 대해 각도(θ0)로 수행되며,
    θ0=tan-1(L-W/h)이고,
    L은 상기 제1 핀 구조체 및 상기 제2 핀 구조체의 피치이고, W는 상기 제1 핀 구조체 및 상기 제2 핀 구조체의 폭이며, h는 상기 격리 절연층의 상부면으로부터의 상기 제1 핀 구조체 및 상기 제2 핀 구조체의 높이인 것인, 반도체 디바이스를 제조하는 방법.
KR1020180013895A 2017-06-30 2018-02-05 반도체 디바이스 제조 방법 KR102107610B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762527783P 2017-06-30 2017-06-30
US62/527,783 2017-06-30
US15/801,128 2017-11-01
US15/801,128 US10714598B2 (en) 2017-06-30 2017-11-01 Method of manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
KR20190003313A KR20190003313A (ko) 2019-01-09
KR102107610B1 true KR102107610B1 (ko) 2020-05-08

Family

ID=64739094

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180013895A KR102107610B1 (ko) 2017-06-30 2018-02-05 반도체 디바이스 제조 방법

Country Status (4)

Country Link
US (3) US10714598B2 (ko)
KR (1) KR102107610B1 (ko)
CN (1) CN109216458B (ko)
TW (1) TWI693634B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11388240B2 (en) * 2017-06-28 2022-07-12 Commscope Technologies Llc Systems and methods for managed connectivity wall outlets using low energy wireless communication
US10714598B2 (en) 2017-06-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device
US10163657B1 (en) * 2017-08-25 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
CN111656527B (zh) * 2018-01-31 2022-01-25 Hrl实验有限公司 制造电隔离金刚石纳米线和应用
US11450571B2 (en) * 2018-09-27 2022-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor structure
TWI704674B (zh) * 2019-09-04 2020-09-11 華邦電子股份有限公司 半導體元件及其製造方法
US11488858B2 (en) * 2019-10-29 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming stacked layers and devices formed thereof
DE102020114846A1 (de) 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum bilden von gestapelten schichten und daraus gebildete bauteile
US11367787B2 (en) 2019-11-12 2022-06-21 Winbond Electronics Corp. Semiconductor device and manufacturing method thereof
US11380548B2 (en) * 2019-12-30 2022-07-05 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing semiconductor structure through multi-implantation to fin structures

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7074656B2 (en) * 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
US6943405B2 (en) * 2003-07-01 2005-09-13 International Business Machines Corporation Integrated circuit having pairs of parallel complementary FinFETs
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7348576B2 (en) 2005-03-16 2008-03-25 Varian Semiconductor Equipment Associates, Inc. Technique for ion beam angle process control
US8258035B2 (en) * 2007-05-04 2012-09-04 Freescale Semiconductor, Inc. Method to improve source/drain parasitics in vertical devices
US8022487B2 (en) * 2008-04-29 2011-09-20 Intel Corporation Increasing body dopant uniformity in multi-gate transistor devices
US8445340B2 (en) 2009-11-19 2013-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Sacrificial offset protection film for a FinFET device
US9159810B2 (en) 2012-08-22 2015-10-13 Advanced Ion Beam Technology, Inc. Doping a non-planar semiconductor device
US20150187915A1 (en) * 2013-12-26 2015-07-02 Samsung Electronics Co., Ltd. Method for fabricating fin type transistor
TWI523084B (zh) * 2014-11-11 2016-02-21 漢辰科技股份有限公司 離子佈植法
US9620407B2 (en) * 2014-12-08 2017-04-11 Applied Materials, Inc. 3D material modification for advanced processing
CN105810729B (zh) 2014-12-29 2018-09-11 中国科学院微电子研究所 鳍式场效应晶体管及其制造方法
KR20160112778A (ko) 2015-03-20 2016-09-28 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체
US9748364B2 (en) 2015-04-21 2017-08-29 Varian Semiconductor Equipment Associates, Inc. Method for fabricating three dimensional device
US9761584B2 (en) 2015-06-05 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Buried channel semiconductor device and method for manufacturing the same
US10714598B2 (en) * 2017-06-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
US11677012B2 (en) 2023-06-13
CN109216458A (zh) 2019-01-15
US20210313456A1 (en) 2021-10-07
CN109216458B (zh) 2021-10-22
US10714598B2 (en) 2020-07-14
KR20190003313A (ko) 2019-01-09
US20190006492A1 (en) 2019-01-03
US20200203507A1 (en) 2020-06-25
TW201905979A (zh) 2019-02-01
US11043580B2 (en) 2021-06-22
TWI693634B (zh) 2020-05-11

Similar Documents

Publication Publication Date Title
US11574907B2 (en) Enhanced channel strain to reduce contact resistance in NMOS FET devices
KR102107610B1 (ko) 반도체 디바이스 제조 방법
US11862734B2 (en) Self-aligned spacers for multi-gate devices and method of fabrication thereof
CN106469654B (zh) 半导体装置及其制造方法
US10847409B2 (en) Semiconductor device and method
US11990510B2 (en) Semiconductor device and manufacturing method thereof
US20210351041A1 (en) Method of manufacturing semiconductor devices and semiconductor devices
US11177358B2 (en) Semiconductor device including source/drain epitaxial layer having facets and manufacturing method thereof
TW202329242A (zh) 製造半導體裝置的方法
US20230395681A1 (en) Multi-gate device and method of fabrication thereof
TW202201548A (zh) 半導體裝置的製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant