KR20170139781A - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 장치 제조 방법이 제공된다. 반도체 장치 제조 방법은 기판 상에 교대로 적층된 제1 반도체 패턴 및 제2 반도체 패턴을 포함하고, 제1 방향으로 연장되는 제1 핀형 구조체를 형성하고, 상기 제1 반도체 패턴을 제거하여, 상기 제2 반도체 패턴으로 이루어지고 노출된 제1 와이어 패턴 그룹을 형성하고, 노출된 상기 제1 와이어 패턴 그룹을 열처리하고, 상기 제1 와이퍼 패턴 그룹을 감싸고, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극을 형성하는 것을 포함할 수 있다.

Description

반도체 장치 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것이다. 더 구체적으로 게이트 올 어라운드(gate all around) 구조를 갖는 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편, 트랜지스터가 포함하는 채널 영역에서의 모빌리티(mobility)를 향상시키기 위하여, 새로운 반도체 물질을 도입하려는 시도가 제안되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 반도체 장치를 제조하는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 채널 영역에서 구동 전류 특성이 향상된 반도체 장치를 제조하는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 게이트 유전막의 신뢰성이 향상된 반도체 장치를 제조하는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 상에 교대로 적층된 제1 반도체 패턴 및 제2 반도체 패턴을 포함하고, 제1 방향으로 연장되는 제1 핀형 구조체를 형성하고, 상기 제1 반도체 패턴을 제거하여, 상기 제2 반도체 패턴으로 이루어지고 노출된 제1 와이어 패턴 그룹을 형성하고, 노출된 상기 제1 와이어 패턴 그룹을 열처리하고, 상기 제1 와이퍼 패턴 그룹을 감싸고, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 열처리는 하이드로젠 플라즈마(hydrogen plasma)를 이용한 열처리일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 열처리는 650℃ 이하에서 수행될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 반도체 패턴은 SiGe를 포함하고, 상기 제2 반도체 패턴은 Si를 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 노출된 상기 제1 와이어 패턴 그룹을 열처리하는 것은, 상기 제1 와이어 패턴 그룹의 표면 상에 잔존하는 상기 제1 반도체 패턴의 일부를 기화시키는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 기판 상에 상기 제1 핀형 구조체와 이격되어, 교대로 적층된 제3 반도체 패턴 및 제4 반도체 패턴을 포함하고, 제3 방향으로 연장되는 제2 핀형 구조체를 형성하고, 상기 제2 핀형 구조체 상에 상기 제3 방향과 다른 제4 방향으로 연장되는 제2 게이트 전극을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 핀형 구조체를 형성하는 것은, 노출된 상기 제1 와이어 패턴 그룹을 열처리하기 전에 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 와이어 패턴 그룹과 상기 제1 게이트 전극이 중첩되는 폭인 제1폭은 상기 제2 핀형 구조체와 상기 제2 게이트 전극이 중첩되는 폭인 제2 폭보다 작을 수 있다.
본 발명의 몇몇 실시예에 있어서, 기판 상에 상기 제1 핀형 구조체와 이격되어, 교대로 적층된 제3 반도체 패턴 및 제4 반도체 패턴을 포함하고, 제3 방향으로 연장되는 제2 핀형 구조체를 형성하고, 상기 제4 반도체 패턴을 제거하여, 상기 제3 반도체 패턴으로 이루어지고 노출된 제2 와이어 패턴 그룹을 형성하고, 상기 제2 와이퍼 패턴 그룹을 감싸고, 상기 제3 방향과 다른 제4 방향으로 연장되는 제2 게이트 전극을 형성하는 것을 더 포함하고, 상기 제2 반도체 패턴과 상기 제3 반도체 패턴은 서로 다른 반도체 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 노출된 상기 제1 와이어 패턴 그룹을 열처리하는 것은, 노출된 상기 제2 와이어 패턴 그룹을 열처리하는 것을 포함할 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 기판 상에 교대로 적층된 제1 반도체 패턴 및 제2 반도체 패턴을 포함하고, 제1 방향으로 연장되는 제1 핀형 구조체를 형성하고, 상기 제1 반도체 패턴을 일부 제거하여, 상기 제2 반도체 패턴으로 이루어지고 노출된 제1 와이어 패턴 그룹을 형성하고, 노출된 상기 제1 와이어 패턴 그룹 상에 잔존하는 상기 제1 반도체 패턴을 기화시키고, 상기 제1 와이퍼 패턴 그룹을 감싸고, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 반도체 패턴을 기화시키는 것은, 하이드로젠 플라즈마(hydrogen plasma)를 이용한 열처리를 사용하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 열처리는 650℃ 이하에서 수행될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 반도체 패턴은 SiGe를 포함하고, 상기 제2 반도체 패턴은 Si를 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 반도체 패턴을 기화시키는 것은, 상기 제1 반도체 패턴이 포함하는 원소와 수소를 결합시켜 기화시키는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도 및 단면도들이다.
도 22 내지 도 45는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도 및 단면도들이다.
도 46 내지 도 53은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도 및 단면도들이다.
도 54는 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 대하여 도면을 참조하여 설명한다.
도 1 내지 도 21을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 1 내지 도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도 및 단면도들이다. 참고로, 도 9는 도 8의 A-A를 따라서 절단한 단면도이다. 또한, 10은 도 8의 B-B를 따라서 절단한 단면도이다.
도 1을 참고하면, 기판(100) 상에, 제1 반도체층(301) 및 제2 반도체층(302)이 교대로 적층된 적층 구조체(300)를 형성한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 기판(100)은 하부 기판(101)과 하부 기판(101)의 일면 상에 형성된 상부 기판(102)을 포함하는 것으로 설명한다. 예를 들어, 하부 기판(101)은 반도체 기판일 수 있고, 상부 기판(102)는 절연막 기판일 수 있다. 기판(100)은 반도체 기판과, 반도체 기판의 일면 상에 형성된 절연막 기판을 포함할 수 있고, 예를 들어, SOI(silicon-on-insulator) 일 수 있다.
기판(100)과 접하는 제1 반도체층(301) 상에 제2 반도체층(302)과 제1 반도체층(301)을 교대로 형성할 수 있다. 제1 반도체층(301)과 제2 반도체층(302)은 예를 들어, 에피택셜 성장(epitaxial growth) 방법을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다. 적층 구조체(300)의 최상층은 예를 들어, 제1 반도체층(301)일 수 있지만, 이에 제한되는 것은 아니다.
적층 구조체(300) 중 기판(100)과 접하는 제1 반도체층(301)은 예를 들어, 웨이퍼 본딩(wafer bonding) 방식 등을 통해, 기판(100)에 접합된 층일 수 있지만, 이에 제한되는 것은 아니다.
제1 반도체층(301)과 제2 반도체층(302)은 서로 다른 물질을 포함할 수 있다. 제1 반도체층(301)과 제2 반도체층(302)은 각각 서로 간에 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 반도체층(301)은 예를 들어, 제2 반도체층(302)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 다시 말하면, 제2 반도체층(302)을 식각할 때, 제1 반도체층(301)은 식각이 잘 되지 않고, 반대로 제1 반도체층(301)을 식각할 때, 제2 반도체층(302)은 식각이 잘 되지 않을 수 있다.
제1 반도체층(301)은 예를 들어, SiGe 또는 Ge 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 반도체층(302)은 예를 들어, Si 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. III-V족 화합물 반도체는 예로 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 제1 반도체층(301)이 Si 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있고, 제2 반도체층(302)가 SiGe 또는 Ge 중 하나를 포함할 수 있다.
이어서, 적층 구조체(300) 상에, 제1 방향(X1)으로 연장되는 제1 마스크 패턴(3001)을 형성한다.
제1 마스크 패턴(3001)은 각각 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 2를 참고하면, 제1 마스크 패턴(3001)을 마스크로 각각 이용하여, 적층 구조체(300)를 식각하여, 제1 핀형 구조체(310)를 형성한다. 예를 들어, 적층 구조체(300)를 기판(100)의 상면이 노출될 때까지 식각함으로써, 제1 핀형 구조체(310)가 형성될 수 있다. 제1 핀형 구조체(310)는 제1 방향(X1)으로 길게 연장될 수 있다. 제1 핀형 구조체(310)는 기판(100) 상에 교대로 적층된 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)을 포함할 수 있다.
이어서, 제1 핀형 구조체(310) 상에 위치하는 제1 마스크 패턴(3001)을 제거할 수 있다. 이어서, 제1 핀형 구조체(310) 상에 제1 캡핑막(131)을 형성할 수 있다.
도 4를 참고하면, 기판(100) 상에서 제1 핀형 구조체(310)를 덮는 제1 캡핑막(131)을 형성할 수 있다. 제1 캡핑막(131)은 기판(100) 상에 컨포멀(conformal)하게 형성될 수 있다. 제1 캡핑막(131)은 절연체, 예를 들어 실리콘 산화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 캡핑막(131)은 화학 기상 증착 방법(CVD: Chemical Vapor Deposition), 물리 기상 증착(PVD: Physical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등의 방법을 이용하여 형성될 수 있다.
도 5를 참고하면, 제3 마스크 패턴(3003)을 이용하여, 식각 공정을 진행하여, 제1 핀형 구조체(310)와 교차하여 제2 방향(Y1)으로 연장되는 제1 캡핑막(131) 및 제1 더미 게이트 전극(121)을 형성할 수 있다. 이를 통해, 제1 더미 게이트 전극(121)은 제1 핀형 구조체(310) 상에 형성될 수 있다.
도 6을 참고하면, 제1 더미 게이트 전극(121)의 측벽 상에 제1 게이트 스페이서(140)를 형성한다.
구체적으로, 제1 더미 게이트 전극(121) 및 제1 핀형 구조체(310)를 덮는 스페이서막을 기판(100) 상에 형성한다. 이 후, 스페이서막을 에치백(etch-back)하여, 제1 더미 게이트 전극(121)의 측벽에 제1 게이트 스페이서(140)를 형성할 수 있다.
제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(140)는 각각 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.
도 7을 참고하면, 제1 더미 게이트 전극(121) 및 제1 게이트 스페이서(140)의 양측에 노출되는 제1 핀형 구조체(310)를 제거하여, 제1 핀형 구조체(310) 내에 제1 리세스(310r)을 형성한다.
제1 리세스(310r)를 형성하는 동안, 기판(100)과 접하는 제1 반도체 패턴(151)의 일부를 남김으로써, 제1 에피 씨드층(160)이 형성될 수 있지만, 이에 제한되는 것은 아니다. 즉, 기판(100)과 접하는 제1 반도체 패턴(151)도 모두 제거하여, 기판(100)의 상면을 노출시킬 수도 있다.
제1 리세스(310r)의 측면을 통해, 기판(100) 상에 교대로 적층된 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)이 노출된다.
도 8 내지 도 10을 참고하면, 제1 핀형 구조체(310) 상에 제1 리세스(310r)를 채우는 제1 에피층(155)을 형성한다. 즉, 제1 더미 게이트 전극(121)의 양측에, 제1 소오스/드레인(150)을 형성한다.
제1 에피층(155)은 에피택셜 성장 방식을 이용하여 형성될 수 있다. 제1 에피 씨드층(160)과, 제1 리세스(310r)의 측면을 통해 노출되는 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)을 씨드층으로 하여, 제1 에피층(155)은 성장될 수 있다. 만약, 제1 에피 씨드층(160)이 없을 경우, 제1 에피층(155)은 제1 리세스(310r)의 측면을 통해 노출되는 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)을 씨드층으로 하여 성장될 수 있다.
제1 에피층(155)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 에피층(155)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 7에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
제1 에피층(155)은, 후속 공정을 통해 PMOS의 채널 영역으로 사용될 수 있는 제2 반도체 패턴(152)에 압축 스트레스를 인가할 수 있는 물질을 포함할 수 있다. 제1 에피층(155)은 제2 반도체 패턴(152)보다 격자 상수가 큰 물질을 포함할 수 있다.
제1 에피층(155)은, 후속 공정을 통해 NMOS의 채널 영역으로 사용될 수 있는 제2 반도체 패턴(152)에 인장 스트레스를 인가할 수 있는 물질 또는 제2 반도체 패턴(152) 과 동일한 물질을 포함할 수 있다. 제1 에피층(155)은 제2 반도체 패턴(152) 보다 격자 상수가 작은 물질 또는 동일한 물질을 포함할 수 있다. 만약, 제2 반도체 패턴(152)이 Si일 경우, 제1 에피층(155)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
이와 달리, 제2 반도체 패턴(152)이 PMOS의 채널 영역으로 사용되는 경우, 제1 에피층(155)은 제2 반도체 패턴(152)에 압축 스트레스를 인가할 수 있는 물질을 포함할 수 있다. 만약, 제2 반도체 패턴(152)이 SiGe일 경우, 제1 에피층(155)은 제2 반도체 패턴(152)보다 높은 농도의 Ge를 가지는 SiGe일 수 있다.
도 9 및 도 10에서, 제1 에피층(155)은 제1 더미 게이트 전극(121) 및 제1 게이트 스페이서(140)의 하부에 위치하는 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)과 접촉한다.
이 후의 설명은 도 9 및 도 10을 기준으로 하여 설명한다.
도 11 및 도 12를 참고하면, 우선, 제1 소오스/드레인(150)과, 제1 더미 게이트 전극(121)과, 제1 게이트 스페이서(140)등을 덮는 층간 절연막(190)을 기판(100) 상에 형성한다. 이어서, 제1 더미 게이트 전극(121)이 노출될 때까지, 층간 절연막(190)을 평탄화한다. 그 결과, 도시된 바와 같이, 제3 마스크 패턴(3003)이 제거되고, 제1 더미 게이트 전극(121)의 상면이 노출될 수 있다.
층간 절연막(190)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
도 13 및 도 14를 참고하면, 상면이 노출된 제1 더미 게이트 전극(121)을 제거한다. 제1 더미 게이트 전극(121)이 제거되어, 제1 캡핑막(131)이 노출될 수 있다.
도 15 및 도 16을 참고하면, 식각 공정을 진행하여, 제1 캡핑막(131)과 제1 반도체 패턴(151)을 순차적으로 제거한다.
이를 통해, 제2 반도체 패턴(152)으로 이루어지는 제1 와이어 패턴(110) 및 제2 와이어 패턴(115)을 형성한다. 즉, 하나 이상의 와이어 패턴을 포함하는 제1 와이어 패턴 그룹(110, 115)을 형성한다. 제1 와이어 패턴 그룹(110, 115)은 제1 방향(X1)으로 연장되어 형성된다. 제1 와이어 패턴(110)은 상부 기판(102) 상에, 상부 기판(102)과 이격되어 형성된다. 즉, 제1 와이어 패턴(110)은 기판(100)과 비접촉한다.
본 실시예에서, 제1 와이어 패턴(110) 및 제2 와이어 패턴(115) 각각의 단면은 사각형인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 트리밍(trimming) 공정 등을 통해, 제1 와이어 패턴(110) 및 제2 와이어 패턴(115)의 모서리 부분이 둥그렇게 될 수 있음은 물론이다.
제1 반도체 패턴(151)이 제거됨으로써, 공간(h1)이 형성된다. 또한, 공간(h1)을 통해, 제1 에피층(155)은 노출될 수 있다.
도 17 및 도 18을 참조하면, 제1 와이어 패턴(110) 및 제2 와이어 패턴(115)의 표면을 열처리(4)한다. 즉, 제1 와이어 패턴 그룹(110, 115)의 표면을 열처리(4)한다.
열처리(4)는 하이드로젠 열처리(hydrogen anneal) 또는 하이드로젠 플라즈마 열처리(hydrogen plasma anneal; HPA)일 수 있다. 즉, 본 실시예에 따른 열처리(4)는 챔버 내를 하이드로젠 플라즈마를 이용한 열처리일 수 있다. 열처리(4)는 650℃ 이하에서 수행될 수 있다.
열처리(4)를 통해, 제1 와이어 패턴(110) 및 제2 와이어 패턴(115)의 표면의 거칠기가 개선될 수 있다.
구체적으로, 도 15 및 도 16의 식각 공정을 통해, 제1 반도체 패턴(151)을 제거하더라도, 제1 와이어 패턴(110) 및 제2 와이어 패턴(115)의 표면에는 제1 반도체 패턴(151)의 일부가 잔존할 수 있다. 예를 들어, 제1 반도체 패턴(151)이 SiGe이고, 제2 반도체 패턴(152)가 Si인 경우, Si를 포함하는 제1 와이어 패턴(110) 및 제2 와이어 패턴(115)의 표면 상에 SiGe 일부가 잔존할 수 있다.
제1 와이어 패턴(110) 및 제2 와이어 패턴(115)의 표면 상에 잔존하는 SiGe는 추후 트랩 차지(trap charge)가 되어, 인터페이스 트랩 밀도(interface trap dednsity)를 증가시킬 수 있다. 이는 완성된 반도체 장치에서 문턱 전압을 변경시키고, 채널 내의 전자 또는 정공의 모빌리티(mobility)를 열화시킬 수 있다.
따라서, 본 발명에 따른 반도체 장치 제조 방법은 제1 와이어 패턴(110) 및 제2 와이어 패턴(115)의 노출된 표면을 열처리(4)하는 공정을 포함한다. 열처리(4)를 수행하는 경우, Ge-Ge 결합은 Si-Si 결합보다 본딩 에너지가 작으므로 Ge 원자로 분리될 수 있고, 분리된 Ge 원자는 하이드로젠 플라즈마와 Ge-H 결합을 형성할 수 있다. 따라서, 제1 와이어 패턴(110) 및 제2 와이어 패턴(115)의 노출된 표면 상에 배치된 Ge는 Ge-H4 가스로 기화될 수 있다.
즉, 본 발명에 따른 반도체 장치 제조 방법은 제1 와이어 패턴(110) 및 제2 와이어 패턴(115)의 노출된 표면의 Ge-rich 현상을 개선할 수 있다.
또한, 열처리(4)를 수행하는 경우, Si-Ge 결합 역시 하이드로젠 플라즈마와 화학 반응하여 열역학적으로 안정한 Si-Si를 형성할 수 있고, Ge 원자들은 Ge-H4 가스로 기화될 수 있다.
즉, 본 발명에 따른 반도체 장치 제조 방법이 포함하는 열처리(4)를 통해, 제1 와이어 패턴(110) 및 제2 와이어 패턴(115)의 노출된 표면에 형성된 Ge 농도를 감소시켜, 제1 와이어 패턴(110) 및 제2 와이어 패턴(115)을 상대적으로 순수한 Si 채널로 형성할 수 있다. 또한, 하이드로젠 플라즈마와 Si 원자들 역시 반응하므로, 제1 와이어 패턴(110) 및 제2 와이어 패턴(115) 표면에서 Si 원자들이 물리적으로 이동 후 재배치되어 재결합하므로, 제1 와이어 패턴(110) 및 제2 와이어 패턴(115)의 표면 거칠기를 개선시킬 수 있다.
이어서, 도 19 및 도 20을 참고하면, 제1 와이어 패턴(110)의 둘레와, 제2 와이어 패턴(115)의 둘레와, 제1 게이트 스페이서(140)의 측벽과, 노출된 제1 에피층(155)을 따라서 제1 게이트 절연막(130)을 형성한다. 제1 게이트 절연막(130)은 컨포말하게 형성될 수 있다. 이를 통해, 제1 반도체 패턴(151)을 제거함으로써 노출된 제1 에피층(155) 부분은 제1 게이트 절연막(130)과 접촉한다.
제1 게이트 절연막(130)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)은 각각 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제1 게이트 절연막(130) 상에, 제1 와이어 패턴(110)의 둘레 및 제2 와이어 패턴(115)의 둘레를 전체적으로 감싸는 제1 게이트 전극(120)을 형성한다. 제1 게이트 전극(120)은 제2 방향(Y1)으로 길게 연장되어 형성된다. 제1 게이트 전극(120)은 제1 와이어 패턴(110)과 기판(100) 사이의 이격된 공간에도 형성될 수 있다.
제1 게이트 전극(120)은 도전성 물질을 포함할 수 있다. 제1 게이트 전극(120)은 각각 단일층으로 도시되었지만, 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다. 즉, 제1 게이트 전극(120)은 각각 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
제1 게이트 전극(120)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또는, 제1 게이트 전극(120)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 게이트 전극(120)은 각각 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(130)과 제1 게이트 전극(120)을 형성하기 위해, 평탄화 공정이 진행될 수 있다. 상술한 도 1 내지 도 20을 통해, 도 21에 따른 반도체 장치가 제조될 수 있다.
도 22 내지 도 45를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 본 실시예에 따른 반도체 장치 제조 방법은 도 1 내지 도 22를 통해 설명한 반도체 장치 제조 방법과 비교하여, 각각 서로 다른 영역에 서로 다른 반도체 물질을 채널 영역으로 사용하는 복수의 반도체 소자를 형성하는 것을 제외하고 실질적으로 동일하다. 따라서, 본 실시예에 따른 설명은 앞서 설명한 실시예와 비교하여 차이점을 위주로 설명한다.
도 22 내지 도 45는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도 및 단면도들이다. 참고로, 도 31은 도 30의 A-A 및 C-C를 따라서 절단한 단면도들이다. 또한, 32는 도 30의 B-B 및 D-D를 따라서 절단한 단면도들이다.
도 22를 참고하면, 기판(100) 상에, 제1 반도체층(301) 및 제2 반도체층(302)이 교대로 적층된 적층 구조체(300)를 형성한다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 예를 들어, 제1 영역(I)은 P형 트랜지스터 영역을 포함할 수 있고, 제2 영역(II)은 N형 트랜지스터 영역을 포함할 수 있으나, 이에 제한되는 것은 아니다.
기판(100)과 접하는 제1 반도체층(301) 상에 제2 반도체층(302)과 제1 반도체층(301)을 교대로 형성할 수 있다. 제1 반도체층(301)과 제2 반도체층(302)은 예를 들어, 에피택셜 성장(epitaxial growth) 방법을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다. 적층 구조체(300)의 최상층은 예를 들어, 제1 반도체층(301)일 수 있지만, 이에 제한되는 것은 아니다.
제1 반도체층(301)과 제2 반도체층(302)은 서로 다른 물질을 포함한다. 제1 반도체층(301)과 제2 반도체층(302)은 각각 서로 간에 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 반도체층(301)은 예를 들어, 제2 반도체층(302)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 다시 말하면, 제2 반도체층(302)을 식각할 때, 제1 반도체층(301)은 식각이 잘 되지 않고, 반대로 제1 반도체층(301)을 식각할 때, 제2 반도체층(302)은 식각이 잘 되지 않을 수 있다. 제2 반도체층(302)이 제1 반도체층(301)에 대해 식각 선택비를 갖는 물질을 포함하는 이유는 후속 공정을 통해 상술하도록 한다.
제1 반도체층(301)은 예를 들어, Si 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. III-V족 화합물 반도체는 예로 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제2 반도체층(302)은 예를 들어, SiGe 또는 Ge 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제1 영역(I)에서, 적층 구조체(300) 상에, 제1 방향(X1)으로 연장되는 제1 마스크 패턴(3001)을 형성한다. 또한, 제2 영역(II)에서, 적층 구조체(300) 상에 제3 방향(X2)으로 연장되는 제2 마스크 패턴(3002)을 형성한다.
제1 마스크 패턴(3001) 및 제2 마스크 패턴(3002)은 각각 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 23을 참고하면, 제1 마스크 패턴(3001) 및 제2 마스크 패턴(3002)을 마스크로 각각 이용하여, 적층 구조체(300)를 식각하여, 제1 핀형 구조체(310) 및 제2 핀형 구조체(315)를 형성한다. 예를 들어, 적층 구조체(300)를 기판(100)의 상면이 노출될 때까지 식각함으로써, 제1 핀형 구조체(310) 및 제2 핀형 구조체(315)가 형성될 수 있다.
제1 핀형 구조체(310)는 제1 영역(I)에 형성되고, 제2 핀형 구조체(315)는 제2 영역(II) 상에 형성될 수 있다. 제1 핀형 구조체(310)는 제1 방향(X1)으로 길게 연장되고, 제2 핀형 구조체(315)는 제3 방향(X2)으로 길게 연장될 수 있다.
제1 핀형 구조체(310)는 기판(100) 상에 교대로 적층된 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)을 포함하고, 제2 핀형 구조체(315)는 기판(100) 상에 교대로 적층된 제3 반도체 패턴(251) 및 제4 반도체 패턴(252)을 포함할 수 있다.
제1 반도체 패턴(151) 및 제3 반도체 패턴(251)은 각각 제1 반도체층(301)을 식각하여 형성하므로, 제1 반도체 패턴(151)과 제3 반도체 패턴(251)은 동일한 물질을 포함한다. 제2 반도체 패턴(152) 및 제4 반도체 패턴(252)은 각각 제2 반도체층(302)을 식각하여 형성하므로, 제2 반도체 패턴(152)과 제4 반도체 패턴(252)은 동일한 물질을 포함한다.
이어서, 제1 핀형 구조체(310) 및 제2 핀형 구조체(315) 상에 위치하는 제1 마스크 패턴(3001) 및 제2 마스크 패턴(3002)을 제거할 수 있다.
도 24를 참조하면, 제1 핀형 구조체(310) 상에 제1 캡핑막(131)을 형성할 수 있다. 또한, 제2 핀형 구조체(315) 상에 제2 캡핑막(231)을 형성할 수 있다.
제1 캡핑막(131)과 제2 캡핑막(231)은 기판(100) 상에 컨포멀(conformal)하게 형성될 수 있다. 제1 캡핑막(131)과 제2 캡핑막(231)은 절연체, 예를 들어 실리콘 산화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 캡핑막(131)과 제2 캡핑막(231)은 화학 기상 증착 방법(CVD: Chemical Vapor Deposition), 물리 기상 증착(PVD: Physical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등의 방법을 이용하여 형성될 수 있다.
한편, 제1 캡핑막(131)과 제2 캡핑막(231)은 서로 다른 물질을 포함할 수 있고, 예를 들어 제2 캡핑막(231)은 반도체 물질, 예를 들어, SiGe 또는 Ge 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 한편, 제2 캡핑막(231)은 제4 반도체 패턴(252)와 동일한 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 25를 참고하면, 제3 마스크 패턴(3003)을 이용하여, 식각 공정을 진행하여, 제1 핀형 구조체(310)와 교차하여 제2 방향(Y1)으로 연장되는 제1 캡핑막(131) 및 제1 더미 게이트 전극(121)을 형성할 수 있다.
또한, 제4 마스크 패턴(3004)을 이용하여, 식각 공정을 진행하여, 제2 핀형 구조체(315)와 교차하여 제4 방향(Y2)으로 연장되는 제2 캡핑막(231) 및 제2 더미 게이트 전극(221)을 형성할 수 있다.
이를 통해, 제1 더미 게이트 전극(121)은 제1 핀형 구조체(310) 상에 형성되고, 제2 더미 게이트 전극(221)은 제2 핀형 구조체(315) 상에 형성될 수 있다. 제1 더미 게이트 전극(121) 및 제2 더미 게이트 전극(221)은 각각 폴리 실리콘 또는 비정질 실리콘 중 하나일 수 있지만, 이에 제한되는 것은 아니다.
도 26을 참고하면, 제1 더미 게이트 전극(121)의 측벽 상에 제1 게이트 스페이서(140)를 형성한다. 또한, 제2 더미 게이트 전극(221)의 측벽 상에 제2 게이트 스페이서(240)를 형성한다.
구체적으로, 제1 더미 게이트 전극(121)과, 제2 더미 게이트 전극(221)과, 제1 핀형 구조체(310)와, 제2 핀형 구조체(315)를 덮는 스페이서막을 기판(100) 상에 형성한다. 이 후, 스페이서막을 에치백(etch-back)하여, 제1 더미 게이트 전극(121)의 측벽에 제1 게이트 스페이서(140)를 형성하고, 제2 더미 게이트 전극(221)의 측벽에 제2 게이트 스페이서(240)를 형성할 수 있다.
제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)는 각각 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.
도 27을 참고하면, 제1 더미 게이트 전극(121) 및 제1 게이트 스페이서(140)의 양측에 노출되는 제1 핀형 구조체(310)를 제거하여, 제1 핀형 구조체(310) 내에 제1 리세스(310r)을 형성한다.
제1 리세스(310r)를 형성하는 동안, 기판(100)과 접하는 제1 반도체 패턴(151)의 일부를 남김으로써, 제1 에피 씨드층(160)이 형성될 수 있지만, 이에 제한되는 것은 아니다. 즉, 기판(100)과 접하는 제1 반도체 패턴(151)도 모두 제거하여, 기판(100)의 상면을 노출시킬 수도 있다.
제1 리세스(310r)의 측면을 통해, 기판(100) 상에 교대로 적층된 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)이 노출된다.
제1 핀형 구조체(310) 내에 제1 리세스(310r)를 형성할 때, 감광막 패턴 등을 이용하여 제2 영역(II)을 덮을 수 있지만, 이에 제한되는 것은 아니다.
도 28을 참고하면, 제1 핀형 구조체(310) 상에 제1 리세스(310r)를 채우는 제1 에피층(155)을 형성한다. 즉, 제1 더미 게이트 전극(121)의 양측에, 제1 소오스/드레인(150)을 형성한다.
제1 에피층(155)은 에피택셜 성장 방식을 이용하여 형성될 수 있다. 제1 에피 씨드층(160)과, 제1 리세스(310r)의 측면을 통해 노출되는 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)을 씨드층으로 하여, 제1 에피층(155)은 성장될 수 있다. 만약, 제1 에피 씨드층(160)이 없을 경우, 제1 에피층(155)은 제1 리세스(310r)의 측면을 통해 노출되는 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)을 씨드층으로 하여 성장될 수 있다.
제1 에피층(155)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 에피층(155)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 39에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
제1 에피층(155)은, 후속 공정을 통해 PMOS의 채널 영역으로 사용될 수 있는 제2 반도체 패턴(152)에 압축 스트레스를 인가할 수 있는 물질을 포함할 수 있다. 제1 에피층(155)은 제2 반도체 패턴(152)보다 격자 상수가 큰 물질을 포함할 수 있다. 만약, 제2 반도체 패턴(152)이 SiGe을 포함할 경우, 제1 에피층(155)은 제2 반도체 패턴(152)보다 Ge의 함량이 높은 SiGe를 포함할 수 있다.
도 29를 참고하면, 제2 더미 게이트 전극(221) 및 제2 게이트 스페이서(240)의 양측에 노출되는 제2 핀형 구조체(315)를 제거하여, 제2 핀형 구조체(315) 내에 제2 리세스(315r)을 형성한다.
제2 리세스(315r)를 형성하는 동안, 기판(100)과 접하는 제3 반도체 패턴(251)의 일부를 남김으로써, 제2 에피 씨드층(260)이 형성될 수 있지만, 이에 제한되는 것은 아니다. 즉, 기판(100)과 접하는 제3 반도체 패턴(251)도 모두 제거하여, 기판(100)의 상면을 노출시킬 수도 있다.
제2 리세스(315r)의 측면을 통해, 기판(100) 상에 교대로 적층된 제3 반도체 패턴(251) 및 제4 반도체 패턴(252)이 노출된다.
제2 핀형 구조체(315) 내에 제2 리세스(315r)를 형성할 때, 감광막 패턴 등을 이용하여 제1 영역(I)을 덮을 수 있지만, 이에 제한되는 것은 아니다.
도 30 내지 도 32를 참고하면, 제2 핀형 구조체(315) 상에 제2 리세스(315r)를 채우는 제2 에피층(255)을 형성한다. 즉, 제2 더미 게이트 전극(221)의 양측에, 제2 소오스/드레인(250)을 형성한다.
제2 에피 씨드층(260)과, 제2 리세스(315r)의 측면을 통해 노출되는 제3 반도체 패턴(251) 및 제4 반도체 패턴(252)을 씨드층으로 하여, 제2 에피층(255)은 성장될 수 있다. 만약, 제2 에피 씨드층(260)이 없을 경우, 제2 에피층(255)은 제2 리세스(315r)의 측면을 통해 노출되는 제3 반도체 패턴(251) 및 제4 반도체 패턴(252)을 씨드층으로 하여 성장될 수 있다.
제2 에피층(255)의 외주면은 각각 다양한 형상일 수 있다. 예를 들어, 제2 에피층(255)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 9에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
제2 에피층(255)은, 후속 공정을 통해 NMOS의 채널 영역으로 사용될 수 있는 제 제3 반도체 패턴(251)에 인장 스트레스를 인가할 수 있는 물질 또는 제3 반도체 패턴(251) 과 동일한 물질을 포함할 수 있다. 제2 에피층(255)은 제3 반도체 패턴(251) 보다 격자 상수가 작은 물질 또는 동일한 물질을 포함할 수 있다. 만약, 제3 반도체 패턴(251)이 Si일 경우, 제2 에피층(255)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
도 30 및 도 32에서, 제1 에피층(155)은 제1 더미 게이트 전극(121) 및 제1 게이트 스페이서(140)의 하부에 위치하는 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)과 접촉한다. 제2 에피층(255)은 제2 더미 게이트 전극(221) 및 제2 게이트 스페이서(240)의 하부에 위치하는 제3 반도체 패턴(251) 및 제4 반도체 패턴(252)과 접촉한다.
이 후의 설명은 도 31 및 도 32를 기준으로 하여 설명한다.
도 33 및 도 34를 참고하면, 우선, 제1 소오스/드레인(150)과, 제2 소오스/드레인(250)과, 제1 더미 게이트 전극(121)과, 제2 더미 게이트 전극(221)과, 제1 게이트 스페이서(140)와, 제2 게이트 스페이서(240) 등을 덮는 층간 절연막(190)을 기판(100) 상에 형성한다. 이어서, 제1 더미 게이트 전극(121) 및 제2 더미 게이트 전극(221)이 노출될 때까지, 층간 절연막(190)을 평탄화한다. 그 결과, 도시된 바와 같이, 제3 마스크 패턴(3003) 및 제4 마스크 패턴(3004)이 제거되고, 제1 더미 게이트 전극(121)의 상면 및 제2 더미 게이트 전극(221)의 상면이 노출될 수 있다.
층간 절연막(190)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
도 35 및 도 36을 참고하면, 상면이 노출된 제1 더미 게이트 전극(121) 및 제2 더미 게이트 전극(221)를 제거한다. 제1 더미 게이트 전극(121) 및 제2 더미 게이트 전극(221)이 제거되어, 제1 캡핑막(131) 및 제2 캡핑막(231)이 노출될 수 있다.
도 37 및 도 38을 참고하면, 제3 반도체 패턴(251)에 대한 식각율(etching rate)보다 제4 반도체 패턴(252)에 대한 식각율이 높은 제2 에천트(etchant)를 이용하여, 제4 반도체 패턴(252)을 제거한다. 또한, 제4 반도체 패턴(252)과 제2 캡핑막(231)은 함께 제거될 수 있다. 제4 반도체 패턴(252)과 제2 캡핑막(231)은 동일한 반도체 물질일 수 있으며, 이 경우 동일한 식각 공정을 통해 함께 제거될 수 있다. 다만, 이에 제한되는 것은 아니며 제4 반도체 패턴(252)과 제2 캡핑막(231)은 순차적 공정을 통해 별도로 제거될 수 있고, 서로 다른 물질을 포함할 수 있다.
따라서, 제2 영역(II) 상에, 제3 반도체 패턴(251)으로 이루어지는 제3 와이어 패턴(210) 및 제4 와이어 패턴(215)을 형성한다. 즉, 제2 영역(II) 상에, 하나 이상의 와이어 패턴을 포함하는 제2 와이어 패턴 그룹(210, 215)을 형성한다. 제3 와이어 패턴(210) 및 제4 와이어 패턴(215)을 형성하는 동안, 기판(100)과 접촉하는 제3 반도체 패턴(251)은 제거되지 않을 수 있다. 이를 통해, 제2 영역(II) 상에, 기판(100)과 접촉하는 더미 와이어 패턴(211)이 형성될 수 있다. 제2 와이어 패턴 그룹(210, 215)은 제3 방향(X2)으로 연장되어 형성될 수 있다. 제2 와이어 패턴 그룹(210, 215)은 상부 기판(102) 상에, 상부 기판(102)과 이격되어 형성될 수 있다.
본 실시예에서, 제3 와이어 패턴(210) 및 제4 와이어 패턴(215)의 각각의 단면은 사각형인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 트리밍(trimming) 공정 등을 통해, 제3 와이어 패턴(210) 및 제4 와이어 패턴(215)의 모서리 부분이 둥그렇게 될 수 있음은 물론이다.
제2 영역(II) 상에 형성되는 트랜지스터는 N형 트랜지스터일 수 있으므로 제2 와이어 패턴 그룹(210, 215)은 예를 들어, 전자의 이동도(electron mobility)가 높은 물질을 포함할 수 있다. 제2 와이어 패턴 그룹(210, 215)은 예를 들어, Si 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제4 반도체 패턴(252)이 제거됨으로써, 공간(h2)이 형성된다. 또한, 공간(h2)을 통해, 제2 에피층(255)은 노출될 수 있다.
한편, 본 실시예에 있어서, 제1 영역(Ⅰ)이 노출된 것으로 도시되었지만, 이에 제한되는 것은 아니며, 필요에 따라 별도의 마스크막이 배치되어, 공간(h2)이 형성된 동안 제1 영역(Ⅰ)을 보호할 수 있다.
도 39 및 도 40을 참고하면, 제2 영역(II) 상에, 제2 와이어 패턴 그룹(210, 215) 및 더미 와이어 패턴(211)를 덮는 제2 마스크막(5002)이 형성된다.
제2 마스크막(5002)은 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 금속막, 포토 레지스트(Photo Resist), 에스오지(SOG: Spin On Glass) 및/또는 에스오에이치(SOH: Spin On Hard mask) 중 적어도 하나를 포함할 수 있으나. 이에 제한되는 것은 아니다. 따라서, 제2 마스크막(5002)은 제1 캡핑막(131)과 식각 선택성이 있는 물질을 포함할 수 있다. 제2 마스크막(5002)은 물리 기상 증착 공정(Physical Vapor Deposition Process: PVD), 화학 기상 증착 공정(Chemical Vapor Deposition Process: CVD), 원자층 증착(Atomic Layer Deposition: ALD) 또는 스핀 코팅 방법 중에서 적어도 하나의 방식으로 형성될 수 있다.
도 41 및 도 42를 참고하면, 제2 마스크막(5002)를 이용하여, 식각 공정을 진행하여, 제1 캡핑막(131)과 제1 반도체 패턴(151)을 순차적으로 제거한다.
즉, 제2 영역(II)은 제2 마스크막(5002)로 덮은 상태에서, 제2 반도체 패턴(152)에 대한 식각율(etching rate)보다 제1 반도체 패턴(151)에 대한 식각율이 높은 제1 에천트(etchant)를 이용하여, 제1 반도체 패턴(151)을 제거한다.
이를 통해, 제1 영역(I) 상에, 제2 반도체 패턴(152)으로 이루어지는 제1 와이어 패턴(110) 및 제2 와이어 패턴(115)을 형성한다. 즉, 제1 영역(I) 상에, 하나 이상의 와이어 패턴을 포함하는 제1 와이어 패턴 그룹(110, 115)을 형성한다. 제1 와이어 패턴 그룹(110, 115)은 제1 방향(X1)으로 연장되어 형성된다. 제1 와이어 패턴(110)은 상부 기판(102) 상에, 상부 기판(102)과 이격되어 형성된다. 즉, 제1 와이어 패턴(110)은 기판(100)과 비접촉한다.
본 실시예에서, 제1 와이어 패턴(110) 및 제2 와이어 패턴(115) 각각의 단면은 사각형인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 트리밍(trimming) 공정 등을 통해, 제1 와이어 패턴(110) 및 제2 와이어 패턴(115)의 모서리 부분이 둥그렇게 될 수 있음은 물론이다.
제1 영역(I) 상에 형성되는 트랜지스터는 P형 트랜지스터일 수 있으므로, 제1 와이어 패턴 그룹(110, 115)은 예를 들어, 정공의 이동도(hole mobility)가 높은 물질을 포함할 수 있다. 제1 와이어 패턴 그룹(110, 115)은 예를 들어, SiGe 또는 Ge 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 반도체 패턴(151)이 제거됨으로써, 공간(h1)이 형성된다. 또한, 공간(h1)을 통해, 제1 에피층(155)은 노출될 수 있다.
본 실시예에서, 제1 영역(I)에는 더미 와이어 패턴을 형성하지 않고, 제2 영역(II)에는 더미 와이어 패턴을 형성하는 것으로 설명하였지만, 이에 제한되는 것은 아니다. 즉, 상술한 것과 반대로, 제1 영역(I)에는 더미 와이어 패턴을 형성하고, 제2 영역(II)에는 더미 와이어 패턴을 형성하지 않을 수 있음은 자명하다.
이어서, 열처리(4)를 수행한다. 본 실시예에 따른 열처리(4)는 도 17 및 도 18을 통해 설명한 열처리(4)와 실질적으로 동일하다.
즉, 열처리(4)를 통해, 제1 와이어 패턴(110), 제2 와이어 패턴(115), 제3 와이어 패턴(210) 및 제4 와이어 패턴(215) 각각의 표면의 거칠기를 감소시키고, 표면의 Ge 농도를 감소시킬 수 있다.
제3 와이어 패턴(210)과 제4 와이어 패턴(215)이 Si를 포함하는 경우에는, 도 17 및 도 18을 통해 설명한 열처리(4)에서 설명한 바와 동일한 효과를 얻을 수 있다. 제1 와이어 패턴(110)과 제2 와이어 패턴(115)이 SiGe를 포함하는 경우, 표면의 Ge 원자들이 하이드로젠 플라즈마와 반응하여, 재배치 및 재결합하므로, 표면 거칠기를 감소시킬 수 있다.
도 43 및 도 44를 참고하면, 제1 와이어 패턴(110)의 둘레와, 제2 와이어 패턴(115)의 둘레와, 제1 게이트 스페이서(140)의 측벽과, 노출된 제1 에피층(155)을 따라서 제1 게이트 절연막(130)을 형성한다. 또한, 제3 와이어 패턴(210)의 둘레와, 제4 와이어 패턴(215)의 둘레와, 제2 게이트 스페이서(240)의 측벽과, 노출된 제2 에피층(255)을 따라서 제2 게이트 절연막(230)을 형성한다. 이 때, 제2 게이트 절연막(230)은 더미 와이어 패턴(211)의 측벽 및 상면을 따라서 형성된다. 제1 게이트 절연막(130)과 제2 게이트 절연막(230)은 컨포말하게 형성될 수 있다.
이를 통해, 제1 반도체 패턴(151)을 제거함으로써 노출된 제1 에피층(155) 부분은 제1 게이트 절연막(130)과 접촉한다. 또한, 제4 반도체 패턴(252)을 제거함으로써 노출된 제2 에피층(255) 부분은 제2 게이트 절연막(230)과 접촉한다.
제1 게이트 절연막(130)과 제2 게이트 절연막(230)은 각각 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)과 제2 게이트 절연막(230)은 각각 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제1 게이트 절연막(130) 상에, 제1 와이어 패턴(110)의 둘레 및 제2 와이어 패턴(115)의 둘레를 전체적으로 감싸는 제1 게이트 전극(120)을 형성한다. 제1 게이트 전극(120)은 제2 방향(Y1)으로 길게 연장되어 형성된다. 제1 게이트 전극(120)은 제1 와이어 패턴(110)과 기판(100) 사이의 이격된 공간에도 형성될 수 있다.
또한, 제2 게이트 절연막(230) 상에, 제3 와이어 패턴(210)의 둘레 및 제4 와이어 패턴(215)의 둘레를 전체적으로 감싸는 제2 게이트 전극(220)을 형성한다. 제2 게이트 전극(220)은 제4 방향(Y2)으로 길게 연장되어 형성된다. 또한, 제2 게이트 전극(220)은 더미 와이어 패턴(211)의 상면 및 측벽 상에 형성되므로, 제3 와이어 패턴(210) 및 더미 와이어 패턴(211) 사이에 형성될 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 도전성 물질을 포함할 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 단일층으로 도시되었지만, 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다. 즉, 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또는, 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(130), 제2 게이트 절연막(230), 제1 게이트 전극(120) 및 제2 게이트 전극(220)을 형성하기 위해, 평탄화 공정이 진행될 수 있다.
상술한 도 22 내지 도 44를 통해, 도 45에 따른 반도체 장치가 제조될 수 있다.
도 45를 참고하면, 본 발명에 따라 제조된 반도체 장치는 제1 트랜지스터(105) 및 제2 트랜지스터(205)를 포함한다.
상술한 바와 같이, 제1 트랜지스터(105)은 P형 트랜지스터일 수 있고, 제2 트랜지스터(205)은 N형 트랜지스터일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 46 내지 도 53을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 본 실시예에 따른 반도체 장치 제조 방법은 도 22 내지 도 45를 통해 설명한 실시예와 비교하여, 와이어 패턴을 일 영역에만 형성하는 것을 제외하고 실질적으로 동일하다. 따라서, 본 실시에에 대한 설명에서는 차이점을 위주로 설명한다.
도 46 내지 도 53은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다. 참고로, 도 49는 도 48의 G - G 및 H - H를 따라서 절단한 단면도이다.
도 46의 중간 단계는 상술한 도 23의 중간 단계의 다음 단계일 수 있다. 따라서 반복되는 설명은 생략한다.
도 46을 참고하면, 제3 마스크 패턴(3003)을 이용하여, 식각 공정을 진행하여, 제1 핀형 구조체(310)와 교차하여 제2 방향(Y1)으로 연장되는 제1 더미 게이트 절연막(131) 및 제1 더미 게이트 전극(121)을 형성할 수 있다.
또한, 제4 마스크 패턴(3004)을 이용하여, 식각 공정을 진행하여, 제2 핀형 구조체(315)와 교차하여 제4 방향(Y2)으로 연장되는 제2 더미 게이트 절연막(231) 및 제2 더미 게이트 전극(221)을 형성할 수 있다.
이를 통해, 제1 더미 게이트 전극(121)은 제1 핀형 구조체(310) 상에 형성되고, 제2 더미 게이트 전극(221)은 제2 핀형 구조체(315) 상에 형성될 수 있다. 도시된 바와 같이, 제1 방향(X1)에 따른 1 더미 게이트 전극(121)은 제1 폭(L1)을 가지고, 제2 더미 게이트 전극(221)은 제1 길이(L1)보다 짧은 제2 폭(L2)를 가질 수 있다.
제1 더미 게이트 절연막(131) 및 제2 더미 게이트 절연막(231)은 각각 실리콘 산화막일 수 있고, 제1 더미 게이트 전극(121) 및 제2 더미 게이트 전극(221)은 각각 폴리 실리콘 또는 비정질 실리콘 중 하나일 수 있지만, 이에 제한되는 것은 아니다.
도 47을 참고하면, 제1 더미 게이트 전극(121)의 측벽 상에 제1 게이트 스페이서(140)를 형성한다. 또한, 제2 더미 게이트 전극(221)의 측벽 상에 제2 게이트 스페이서(240)를 형성한다.
도 48 및 도 49를 참고하면, 제1 더미 게이트 전극(121) 및 제1 게이트 스페이서(140)의 양측에 노출되는 제1 핀형 구조체(310)를 제거한 후, 제1 에피층(155)을 형성한다. 즉, 제1 더미 게이트 전극(121)의 양측에, 제1 소오스/드레인(150)을 형성한다. 제1 에피층(155)은 노출된 제1 핀형 구조체(310)를 제거한 후, 에피택셜 성장 방식을 이용하여 형성될 수 있다.
제2 더미 게이트 전극(221) 및 제2 게이트 스페이서(240)의 양측에 노출되는 제2 핀형 구조체(315)를 제거한 후, 제2 에피층(255)을 형성한다. 즉, 제2 더미 게이트 전극(221)의 양측에, 제2 소오스/드레인(250)을 형성한다.
이 후의 설명은 도 49를 기준으로 하여 설명한다.
도 50을 참고하면, 제1 소오스/드레인(150)과, 제2 소오스/드레인(250)과, 제1 더미 게이트 전극(121)과, 제2 더미 게이트 전극(221)과, 제1 게이트 스페이서(140)와, 제2 게이트 스페이서(240) 등을 덮는 층간 절연막(190)을 기판(100) 상에 형성한다.
이어서, 제1 영역(I) 및 제2 영역(II)을 덮는 마스크막(3005p)를 층간 절연막(190) 상에 형성한다. 따라서, 제1 더미 게이트 전극(121)의 상면 및 제2 더미 게이트 전극(221)의 상면은 마스크막(3005p)에 덮인다. 마스크막(3005p)은 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
도 51을 참고하면, 제2 영역(Ⅱ) 상에 형성된 마스크막(3005p)을 제거하여, 제1 영역(I) 상에만 마스크막(3005p)을 형성한다.
제2 영역(Ⅱ) 상에 형성된 마스크막(3005p)이 제거됨으로써, 제2 더미 게이트 전극(221)의 상면은 노출된다. 또한, 제거되지 않은 마스크막(3005p)은 제1 더미 게이트 전극(121) 및 제1 게이트 스페이서(140)를 덮는다.
도 52를 참고하면, 마스크막(3005p)을 마스크로 이용하여, 노출된 제2 영역(Ⅱ)의 제21 더미 게이트 전극(221)과 제2 더미 게이트 절연막(231)을 순차적으로 제거할 수 있다.
이어서, 제4 반도체 패턴(252)에 대한 식각율(etching rate)보다 제3 반도체 패턴(251)에 대한 식각율이 높은 제1 에천트(etchant)를 이용하여, 제4 반도체 패턴(252)을 제거한다.
이를 통해, 제2 영역(Ⅱ) 상에, 제3 반도체 패턴(352)으로 이루어지는 제3 와이어 패턴(210) 및 제4 와이어 패턴(215)을 형성한다. 즉, 제2 영역(Ⅱ) 상에, 하나 이상의 와이어 패턴을 포함하는 제2 와이어 패턴 그룹(210, 215)을 형성한다.
이어서, 열처리(4)를 수행할 수 있다. 열처리(4)를 통해 이루어지는 제3 와이어 패턴(210) 및 제4 와이어 패턴(215)의 표면의 거칠기를 감소시키고, Ge 농도를 감소시킬 수 있다. 또한, 제1 반도체 패턴(151)과 제2 반도체 패턴(152)의 노출된 표면의 거칠기를 감소시킬 수 있다.
이어서 도 53을 참조하면, 제1 와이어 패턴(210)의 둘레 및 제3 와이어 패턴(215)의 둘레와, 제2 게이트 스페이서(240)의 측벽과, 노출된 제2 에피층(255)을 따라서 제2 게이트 절연막(230)을 형성한다.
이어서, 제2 게이트 절연막(230) 상에, 제3 와이어 패턴(210)의 둘레 및 제4 와이어 패턴(215)의 둘레를 전체적으로 감싸는 제2 게이트 전극(220)을 형성한다.
제2 게이트 절연막(230)과 제2 게이트 전극(220)을 형성하기 위해, 평탄화 공정이 진행될 수 있고, 이 때 진행되는 평탄화 공정을 통해, 제1 영역(Ⅰ) 상에 형성된 마스크막(3005p)이 제거될 수 있다.
도 53을 참고하면, 제1 영역(I) 상에, 핀(151, 152)의 상면 및 측벽과, 제1 게이트 스페이서(140)의 측벽을 따라서 제1 게이트 절연막(130)을 형성한다. 이어서, 제1 게이트 절연막(130) 상에, 핀(151, 152)의 상면 및 측벽을 감싸는 제1 게이트 전극(220)을 형성한다.
도 54는 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 55는 노트북을 도시한 것이다. 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 115, 210, 215: 와이어 패턴
120, 220: 게이트 전극 130, 230: 게이트 절연막
131: 제1 캡핑막 132: 제3 캡핑막
231: 제2 캡핑막 140, 240: 게이트 스페이서
150, 250: 소오스/드레인 155, 255: 에피층
160, 260: 에피 씨드층

Claims (10)

  1. 기판 상에 교대로 적층된 제1 반도체 패턴 및 제2 반도체 패턴을 포함하고, 제1 방향으로 연장되는 제1 핀형 구조체를 형성하고,
    상기 제1 반도체 패턴을 제거하여, 상기 제2 반도체 패턴으로 이루어지고 노출된 제1 와이어 패턴 그룹을 형성하고,
    노출된 상기 제1 와이어 패턴 그룹을 열처리하고,
    상기 제1 와이퍼 패턴 그룹을 감싸고, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 열처리는 하이드로젠 플라즈마(hydrogen plasma)를 이용한 열처리인 반도체 장치 제조 방법.
  3. 제 2항에 있어서,
    상기 열처리는 650℃ 이하에서 수행되는 반도체 장치 제조 방법.
  4. 제 1항에 있어서,
    상기 제1 반도체 패턴은 SiGe를 포함하고, 상기 제2 반도체 패턴은 Si를 포함하는 반도체 장치 제조 방법.
  5. 제 1항에 있어서,
    노출된 상기 제1 와이어 패턴 그룹을 열처리하는 것은, 상기 제1 와이어 패턴 그룹의 표면 상에 잔존하는 상기 제1 반도체 패턴의 일부를 기화시키는 것을 포함하는 반도체 장치 제조 방법.
  6. 제 1항에 있어서,
    기판 상에 상기 제1 핀형 구조체와 이격되어, 교대로 적층된 제3 반도체 패턴 및 제4 반도체 패턴을 포함하고, 제3 방향으로 연장되는 제2 핀형 구조체를 형성하고,
    상기 제2 핀형 구조체 상에 상기 제3 방향과 다른 제4 방향으로 연장되는 제2 게이트 전극을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  7. 제 6항에 있어서,
    " 상기 제2 핀형 구조체를 형성하는 것은,
    노출된 상기 제1 와이어 패턴 그룹을 열처리하기 전에 형성하는 것을 포함하는 반도체 장치 제조 방법.
  8. 제 6항에 있어서,
    상기 제1 와이어 패턴 그룹과 상기 제1 게이트 전극이 중첩되는 폭인 제1폭은 상기 제2 핀형 구조체와 상기 제2 게이트 전극이 중첩되는 폭인 제2 폭보다 작은 반도체 장치 제조 방법.
  9. 제 1항에 있어서,
    기판 상에 상기 제1 핀형 구조체와 이격되어, 교대로 적층된 제3 반도체 패턴 및 제4 반도체 패턴을 포함하고, 제3 방향으로 연장되는 제2 핀형 구조체를 형성하고,
    상기 제4 반도체 패턴을 제거하여, 상기 제3 반도체 패턴으로 이루어지고 노출된 제2 와이어 패턴 그룹을 형성하고,
    상기 제2 와이퍼 패턴 그룹을 감싸고, 상기 제3 방향과 다른 제4 방향으로 연장되는 제2 게이트 전극을 형성하는 것을 더 포함하고,
    상기 제2 반도체 패턴과 상기 제3 반도체 패턴은 서로 다른 반도체 물질을 포함하는 반도체 장치 제조 방법.
  10. 제 9항에 있어서,
    노출된 상기 제1 와이어 패턴 그룹을 열처리하는 것은, 노출된 상기 제2 와이어 패턴 그룹을 열처리하는 것을 포함하는 반도체 장치 제조 방법.
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