TW202205674A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202205674A
TW202205674A TW110121928A TW110121928A TW202205674A TW 202205674 A TW202205674 A TW 202205674A TW 110121928 A TW110121928 A TW 110121928A TW 110121928 A TW110121928 A TW 110121928A TW 202205674 A TW202205674 A TW 202205674A
Authority
TW
Taiwan
Prior art keywords
active pattern
pattern
outer spacer
gate electrode
spacer
Prior art date
Application number
TW110121928A
Other languages
English (en)
Inventor
廉東赫
李寬欽
金俊謙
朴成華
徐昭賢
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202205674A publication Critical patent/TW202205674A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本發明提供一種半導體裝置，包含：閘極電極，在基板上在第一方向上延伸；第一外間隔物，沿著閘極電極的側表面延伸；第一主動圖案，在與第一方向相交的第二方向上延伸以穿透閘極電極及第一外間隔物；磊晶圖案，位於第一主動圖案上及第一外間隔物的側表面上；第二外間隔物，位於第一外間隔物與磊晶圖案之間；以及內間隔物，位於基板與第一主動圖案之間及閘極電極與磊晶圖案之間，其中在與第二方向相交的橫截面中，第二外間隔物的至少部分位於第一主動圖案的側表面及內間隔物的側表面上。

Description

半導體裝置
本揭露是關於半導體裝置及其製造方法，且更特定言之，是關於一種包含多橋通道的半導體裝置及製造半導體裝置的方法。
作為用於增加積體電路裝置的密度的縮放技術，已建議其中鰭形或奈米線形矽主體形成於基板上且閘極形成於矽主體的表面上的多閘極電晶體。
多閘極電晶體可按比例放大或縮小，此是由於所述多閘極電晶體使用三維（three-dimensional；3D）通道。此外，可在不需要增加多閘極電晶體的閘極長度的情況下提供改良的電流控制能力。此外，可有效地減小及/或抑制通道區的電位受汲極電壓影響的短通道效應（short channel effect；SCE）。
本揭露的實施例提供具有提高的良率及改良的操作特性的半導體裝置。
本揭露的實施例亦提供製造具有提高的良率及改良的操作特性的半導體裝置的方法。
然而，本揭露的實施例不限於本文中所闡述的彼等實施例。本揭露的上述及其他實施例將藉由參考下文給出的本揭露的詳細描述而對本揭露所涉及的所屬技術領域中具有通常知識者而言變得更加顯而易見。
根據本揭露的實施例，提供一種半導體裝置，包括：閘極電極，在基板上在第一方向上延伸；第一外間隔物，沿著閘極電極的側表面延伸；第一主動圖案，在與第一方向相交的第二方向上延伸以穿透閘極電極及第一外間隔物；磊晶圖案，位於第一主動圖案上及第一外間隔物的側表面上；第二外間隔物，位於第一外間隔物與磊晶圖案之間；以及內間隔物，位於基板與第一主動圖案之間及閘極電極與磊晶圖案之間，其中在與第二方向相交的橫截面中，第二外間隔物的至少部分位於第一主動圖案的側表面及內間隔物的側表面上。
根據本揭露的前述及其他實施例，提供一種半導體裝置，包括：閘極電極，在基板上在第一方向上延伸；第一外間隔物，沿著閘極電極的側表面延伸；主動圖案，在與第一方向相交的第二方向上延伸以穿透閘極電極及第一外間隔物；磊晶圖案，位於主動圖案上及第一外間隔物的側表面上，磊晶圖案遠離基板突出超過主動圖案的頂表面；第二外間隔物，位於第一外間隔物與磊晶圖案之間且位於主動圖案的頂表面上；以及第三外間隔物，沿著第一外間隔物的側表面、第二外間隔物的頂表面以及磊晶圖案的頂表面延伸，其中第二外間隔物的介電常數大於第一外間隔物的介電常數及第三外間隔物的介電常數。
根據本揭露的前述及其他實施例，提供一種半導體裝置，包括：基板，包含n型金屬氧化物半導體（n-type metal-oxide semiconductor；NMOS）區及p型金屬氧化物半導體（p-type metal-oxide semiconductor；PMOS）區；第一閘極電極，在NMOS區上在第一方向上延伸；第一主動圖案，在與第一方向相交的第二方向上延伸以穿透第一閘極電極；第一磊晶圖案，位於第一主動圖案上及第一閘極電極的側表面上；第二閘極電極，在PMOS區上在第三方向上延伸；第二主動圖案，在與第三方向相交的第四方向上延伸以穿透第二閘極電極；第一外間隔物，沿著第一閘極電極的側表面及第二閘極電極的側表面延伸；第二外間隔物，位於第一外間隔物與第一磊晶圖案之間；以及第三外間隔物，沿著第一外間隔物的側表面、第二外間隔物的頂表面、第一磊晶圖案的頂表面以及第二磊晶圖案的頂表面延伸，其中第二外間隔物的介電常數大於第一外間隔物的介電常數及第三外間隔物的介電常數。
其他特徵及實施例可根據以下詳細描述、圖式以及申請專利範圍而顯而易見。
在下文中將參考圖1至圖13描述根據本揭露的一些實施例的半導體裝置。
儘管本文中可使用術語「第一」、「第二」等來描述各種元件或組件，但此等元件或組件不應受此等術語限制。此等術語僅用於將一個元件或組件與另一元件或組件區分開來。因此，在不脫離本揭露的教示的情況下，下文所論述的第一元件或組件可稱為第二元件或組件。如本文中所使用，術語「及/或」包含相關聯的所列項目中的一者或多者的任何及所有組合。在元件清單之前的諸如「中的至少一者」的表述修飾整個元件清單，且並不修飾清單的個別元件。
圖1為根據本揭露的一些實施例的半導體裝置的部分分解透視圖。圖2為圖1的半導體裝置的透視圖。圖3為沿著圖2的線A-A截取的橫截面視圖。圖4A至圖4C為示出圖3的區域R的放大橫截面視圖。圖5為沿著圖2的線B-B截取的橫截面視圖。為方便起見，在圖1中未示出層間絕緣膜180。
參考圖1至圖5，根據本揭露的一些實施例的半導體裝置包含基板100、第一場絕緣膜105、第一主動圖案112、第二主動圖案114、第三主動圖案116、第一閘極電極150、第一閘極介電膜160、閘極間隔物130、第一磊晶圖案140以及層間絕緣膜180。
基板100可為塊狀矽基板或絕緣層上矽（silicon-on-insulator；SOI）基板。在一些實施例中，基板100可為矽基板或可包含例如矽鍺、絕緣層上矽鍺（silicon germanium-on-insulator；SGOI）、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵。在一些實施例中，基板100可為形成於基底基板上的磊晶層。為方便起見，基板100將在下文中描述為矽基板。
在一些實施例中，基板100可包含第一鰭型突出部110。第一鰭型突出部110可自基板100的頂表面突出且可在平行於基板100的頂表面的第一方向X1上延伸。第一鰭型突出部110可藉由蝕刻基板100的部分而獲得或可為自基板100生長的磊晶層。
第一場絕緣膜105可形成於基板100上。第一場絕緣膜105可環繞第一鰭型突出部110的側表面的至少部分。舉例而言，第一鰭型突出部110可由第一場絕緣膜105限定。圖2示出第一鰭型突出部110的側表面通常由第一場絕緣膜105環繞，但本揭露不限於此。
第一場絕緣膜105可包含例如氧化物膜、氮化物膜、氮氧化物膜以及其組合中的至少一者，但本揭露不限於此。
第一主動圖案112、第二主動圖案114以及第三主動圖案116可與第一閘極電極150相交。舉例而言，第一主動圖案112、第二主動圖案114以及第三主動圖案116可在第一方向X1上延伸，且第一閘極電極150可在與第一方向X1相交的第二方向Y1上延伸。
第一主動圖案112、第二主動圖案114以及第三主動圖案116可依序安置於基板100上。舉例而言，第一主動圖案112、第二主動圖案114以及第三主動圖案116可在與基板100的頂表面相交的第三方向Z1上依序配置。第一主動圖案112、第二主動圖案114以及第三主動圖案116可在第三方向Z1上彼此重疊。
第一主動圖案112、第二主動圖案114以及第三主動圖案116可彼此間隔開。此外，第一主動圖案112、第二主動圖案114以及第三主動圖案116可與基板100及/或第一鰭型突出部110間隔開。舉例而言，第一主動圖案112可在第一鰭型突出部110上方與第一鰭型突出部110間隔開，第二主動圖案114可在第一主動圖案112上方與第一主動圖案112間隔開，且第三主動圖案116可在第二主動圖案114上方與第二主動圖案114間隔開。在一些實施例中，第一主動圖案112可為穿透第一閘極電極150的第一主動圖案、第二主動圖案以及第三主動圖案（第一主動圖案112、第二主動圖案114以及第三主動圖案116）當中的最下層主動圖案。在一些實施例中，第三主動圖案116可為穿透第一閘極電極150的第一主動圖案、第二主動圖案以及第三主動圖案（第一主動圖案112、第二主動圖案114以及第三主動圖案116）當中的最上層主動圖案。
第一主動圖案112、第二主動圖案114以及第三主動圖案116可包含諸如矽（Si）或鍺（Ge）的元素半導體材料。在一些實施例中，第一主動圖案112、第二主動圖案114以及第三主動圖案116可包含化合物半導體，諸如（例如）IV-IV族化合物半導體或III-V族化合物半導體。
IV-IV族化合物半導體可為例如含有碳（C）、Si、Ge以及錫（Sn）中的至少兩者的二元化合物或三元化合物或藉由用IV族元素摻雜二元化合物或三元化合物而獲得的化合物。
III-V族化合物半導體可為例如藉由將至少一個III族元素（諸如鋁（Al）、鎵（Ga）或銦（In））與至少一個V族元素（諸如磷（P）、砷（As）或銻（Sb））組合而獲得的二元化合物、三元化合物或四元化合物。
第一主動圖案112、第二主動圖案114以及第三主動圖案116可用作包含第一閘極電極150的電晶體的通道區。根據本揭露的一些實施例的半導體裝置示出為僅包含三個主動圖案，但本揭露不限於此。在一些實施例中，根據本揭露的一些實施例的半導體裝置可包含兩個或小於兩個主動圖案或四個或大於四個主動圖案。
第一閘極電極150可形成於基板100及第一場絕緣膜105上。第一閘極電極150可與第一主動圖案112、第二主動圖案114以及第三主動圖案116相交。舉例而言，第一閘極電極150可平行於基板100的頂表面且可在與第一方向X1相交的第二方向Y1上延伸。
第一主動圖案112、第二主動圖案114以及第三主動圖案116可在第一方向X1上延伸且可穿透第一閘極電極150。因此，第一閘極電極150可形成為環繞第一主動圖案112、第二主動圖案114以及第三主動圖案116。第一閘極電極150可形成於基板100與第一主動圖案112之間的間隔中。
第一閘極電極150可包含導電材料。舉例而言，第一閘極電極150可包含TiN、WN、TaN、釕（Ru）、TiC、TaC、鈦（Ti）、銀（Ag）、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、錳（Mn）、鋯（Zr）、鎢（W）以及其組合中的至少一者，但本揭露不限於此。可藉由例如置換製程來形成第一閘極電極150，但本揭露不限於此。
第一閘極電極150示出為單一膜，但本揭露不限於此。在一些實施例中，可藉由沈積多種導電材料來形成第一閘極電極150。舉例而言，第一閘極電極150可包含控制功函數的功函數控制膜及填充由功函數控制膜形成的間隔的填充導電膜。功函數控制膜可包含例如TiN、TaN、TiC、TaC、TiAlC以及其組合中的至少一者。填充導電膜可包含例如W或Al。
第一閘極介電膜160可插入於第一主動圖案112與第一閘極電極150之間、第二主動圖案114與第一閘極電極150之間以及第三主動圖案116與第一閘極電極150之間。舉例而言，第一閘極介電膜160可形成為位於第一主動圖案112、第二主動圖案114以及第三主動圖案116上且/或環繞第一主動圖案112、第二主動圖案114以及第三主動圖案116。第一閘極介電膜160可沿著第一場絕緣膜105及第一鰭型突出部110的頂表面延伸。
第一閘極介電膜160可包含例如氧化矽、氮氧化矽、氮化矽以及具有比氧化矽更大的介電常數的高k材料中的至少一者。高k材料可包含例如氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅以及其組合中的至少一者，但本揭露不限於此。
儘管未具體示出，但界面膜可形成於第一主動圖案112與第一閘極介電膜160之間、第二主動圖案114與第一閘極介電膜160之間及/或第三主動圖案116與第一閘極介電膜160之間。界面膜可形成為位於第一主動圖案112、第二主動圖案114以及第三主動圖案116上且/或環繞第一主動圖案112、第二主動圖案114以及第三主動圖案116，但本揭露不限於此。
第一磊晶圖案140可形成於基板100上。此外，第一磊晶圖案140可形成於第一閘極電極150的側表面上。舉例而言，如圖1中所示出，由第一鰭型突出部110的頂表面限定的第一源極/汲極溝渠140t可形成於第一閘極電極150的側表面上。第一磊晶圖案140可形成於第一源極/汲極溝渠140t中。
第一磊晶圖案140可藉由閘極間隔物130與第一閘極電極150間隔開。第一磊晶圖案140可連接至第一主動圖案112、第二主動圖案114以及第三主動圖案116。舉例而言，第一主動圖案112、第二主動圖案114以及第三主動圖案116可經由（例如穿過）閘極間隔物130連接至第一磊晶圖案140。第一磊晶圖案140可用作包含第一閘極電極150的電晶體的源極/汲極區。
第一磊晶圖案140中的每一者可包含形成於基板100上的磊晶層。舉例而言，可藉由磊晶生長方法來形成第一磊晶圖案140。第一磊晶圖案140示出為單一膜，但本揭露不限於此。在一些實施例中，可藉由沈積多個磊晶層來形成第一磊晶圖案140中的每一者。舉例而言，第一磊晶圖案140中的每一者可包含依序堆疊於第一鰭型突出部110上且具有不同雜質濃度的多個磊晶層。
在一些實施例中，第一磊晶圖案140的與第一方向X1相交的橫截面可具有菱形（或五邊形形狀或六邊形形狀），但本揭露不限於此。亦即，在橫截面視圖中，第一磊晶圖案140的與第一方向X1相交的橫截面可具有各種其他形狀。
在一些實施例中，第一磊晶圖案140可突出超過穿透第一閘極電極150的第一主動圖案、第二主動圖案以及第三主動圖案（第一主動圖案112、第二主動圖案114以及第三主動圖案116）當中的最上層主動圖案（例如第三主動圖案116）的頂表面。舉例而言，第一磊晶圖案140可為頂表面突出超過第三主動圖案116的頂表面（例如與第三主動圖案116的頂表面相比距離基板100更遠）的升高的源極/汲極區。
在根據本揭露的一些實施例的半導體裝置為n型金屬氧化物半導體（NMOS）電晶體的情況下，第一磊晶圖案140可包含n型雜質或用於防止n型雜質擴散的雜質。舉例而言，第一磊晶圖案140可包含P、Sb、As以及其組合中的至少一者。
在根據本揭露的一些實施例的半導體裝置為NMOS電晶體的情況下，第一磊晶圖案140可包含抗張應力材料（tensile stress material）。舉例而言，在第一主動圖案112、第二主動圖案114以及第三主動圖案116包含Si的情況下，第一磊晶圖案140可包含具有比Si更小的晶格常數的材料，例如SiC。抗張應力材料可將抗張應力施加至第一主動圖案112、第二主動圖案114以及第三主動圖案116且可因此提高通道區中的載子移動率。
在根據本揭露的一些實施例的半導體裝置為p型金屬氧化物半導體（PMOS）電晶體的情況下，第一磊晶圖案140可包含p型雜質或用於防止p型雜質擴散的雜質。舉例而言，第一磊晶圖案140可包含硼（B）、C、In、Ga、Al以及其組合中的至少一者。
在根據本揭露的一些實施例的半導體裝置為PMOS電晶體的情況下，第一磊晶圖案140可包含壓縮應力材料。舉例而言，在第一主動圖案112、第二主動圖案114以及第三主動圖案116包含Si的情況下，第一磊晶圖案140可包含具有比Si更大的晶格常數的材料。舉例而言，第一磊晶圖案140可包含SiGe。壓縮應力材料可將壓縮應力施加至第一主動圖案112及第二主動圖案114且可因此提高通道區中的載子移動率。
閘極間隔物130可形成於基板100及第一場絕緣膜105上。閘極間隔物130可沿著第一閘極電極150的側表面延伸。閘極間隔物130可使第一閘極電極150與第一磊晶圖案140電絕緣。
第一主動圖案112、第二主動圖案114以及第三主動圖案116可在第一方向X1上延伸以穿透閘極間隔物130。閘極間隔物130可安置於第一主動圖案112、第二主動圖案114以及第三主動圖案116中的每一者的末端處及/或鄰近第一主動圖案112、第二主動圖案114以及第三主動圖案116中的每一者的末端安置。閘極間隔物130可形成為位於第一主動圖案112、第二主動圖案114以及第三主動圖案116中的每一者的末端上且/或環繞第一主動圖案112、第二主動圖案114以及第三主動圖案116中的每一者的末端。
在一些實施例中，第一閘極介電膜160可沿著閘極間隔物130的內側表面（例如最接近第一閘極電極150的側表面）進一步延伸。舉例而言，第一閘極介電膜160可在第一閘極電極150與第一主動圖案112之間、第一閘極電極150與第二主動圖案114之間、第一閘極電極150與第三主動圖案116之間以及第一閘極電極150與閘極間隔物130之間保形地延伸。
閘極間隔物130中的每一者可包含堆疊於第一閘極電極150的側表面上的內間隔物138、第一外間隔物132、第二外間隔物134以及第三外間隔物136。
內間隔物138可形成於第一閘極電極150的側表面上。內間隔物138可插入於第一閘極電極150與第一磊晶圖案140之間。在一些實施例中，內間隔物138可形成於第一閘極介電膜160的外側表面（例如第一閘極介電膜160與第一閘極電極150的相對側上的側表面）上。在一些實施例中，內間隔物138可與第一閘極介電膜160及第一磊晶圖案140接觸。
內間隔物138可插入於穿透第一閘極電極150的第一主動圖案、第二主動圖案以及第三主動圖案（第一主動圖案112、第二主動圖案114以及第三主動圖案116）之間。舉例而言，內間隔物138可插入於第一主動圖案112與第二主動圖案114之間及插入於第二主動圖案114與第三主動圖案116之間。內間隔物138可插入於基板100與第一主動圖案112之間。
第一外間隔物132可形成於第一閘極電極150的側表面上。舉例而言，第一外間隔物132可沿著第一閘極電極150的側表面保形地延伸。在一些實施例中，第一外間隔物132可沿著第一閘極介電膜160的外側表面延伸。在一些實施例中，第一外間隔物132可與第一閘極介電膜160的外側表面接觸。
在與第一方向X1相交的橫截面中，第一外間隔物132可環繞第一主動圖案112、第二主動圖案114及第三主動圖案116以及內間隔物138。舉例而言，在與第一方向X1相交的橫截面中，第一主動圖案112、第二主動圖案114及第三主動圖案116以及內間隔物138可形成於第一外間隔物132中。
第二外間隔物134可形成於第一外間隔物132的外側表面上。第二外間隔物134可插入於第一外間隔物132與第一磊晶圖案140之間。在一些實施例中，第二外間隔物134可與第一磊晶圖案140接觸。
舉例而言，如圖3及圖4A中所示出，第一磊晶圖案140的頂部可突出超過第三主動圖案116的頂表面。在此實例中，第二外間隔物134的至少部分可在第三主動圖案116的頂表面上插入於第一外間隔物132與第一磊晶圖案140之間。
此外，如圖1及圖2中所示出，在與第一方向X1相交的橫截面中，第一磊晶圖案140中的每一者的側表面可突出超過第一主動圖案112的側表面、第二主動圖案114的側表面、第三主動圖案116的側表面以及內間隔物138的側表面。第二外間隔物134的至少部分可在第一主動圖案112的側表面、第二主動圖案114的側表面、第三主動圖案116的側表面以及內間隔物138的側表面上插入於第一外間隔物132與第一磊晶圖案140之間。亦即，在與第一方向X1相交的橫截面中，第二外間隔物134的至少部分可覆蓋第一主動圖案112的側表面、第二主動圖案114的側表面、第三主動圖案116的側表面以及內間隔物138的側表面。
圖1示出第二外間隔物134完全覆蓋第一主動圖案112、第二主動圖案114及第三主動圖案116以及內間隔物138，但本揭露不限於此。在一些實施例中，在與第一方向X1相交的橫截面中，第一主動圖案112、第二主動圖案114以及第三主動圖案116的至少部分及內間隔物138的至少部分可由第二外間隔物134暴露。舉例而言，內間隔物138的側表面的部分、第三主動圖案116的側表面的部分以及第三主動圖案116的頂表面的部分可由第二外間隔物134暴露。
在一些實施例中，第二外間隔物134的橫截面的圓周及/或周邊可類似於第一磊晶圖案140的橫截面的圓周及/或周邊。舉例而言，如圖1中所示出，第二外間隔物134的與第一方向X1相交的橫截面的圓周及/或周邊具有與第一磊晶圖案140的與第一方向X1相交的橫截面的圓周及/或周邊相同的形狀。舉例而言，第二外間隔物134的與第一方向X1相交的橫截面的圓周及/或周邊可形成菱形形狀（或五邊形形狀或六邊形形狀）。
在一些實施例中，第二外間隔物134的大小可與第一磊晶圖案140的大小相同或小於第一磊晶圖案140的大小。舉例而言，第二外間隔物134的與第一方向X1相交的橫截面的大小可與第一磊晶圖案140的與第一方向X1相交的橫截面的大小相同或小於第一磊晶圖案140的與第一方向X1相交的橫截面的大小。舉例而言，如圖3中所示出，第二外間隔物134的頂表面的高度可與第一磊晶圖案140的頂表面的高度相同或小於第一磊晶圖案140的頂表面的高度。
在一些實施例中，第二外間隔物134的（圖4A的）厚度TH21可小於內間隔物138的（圖3的）厚度TH12。
第三外間隔物136可形成於第一外間隔物132的外側表面上。舉例而言，第二外間隔物134可覆蓋第一外間隔物132的外側表面的部分（例如第一外間隔物132與第一閘極電極150的相對側上的側表面），且第三外間隔物136可位於第一外間隔物132的外側表面的其他部分上且/或覆蓋第一外間隔物132的外側表面的其他部分。
此外，第三外間隔物136可位於第一外間隔物132、第二外間隔物134、第一磊晶圖案140以及第一場絕緣膜105上且/或覆蓋第一外間隔物132、第二外間隔物134、第一磊晶圖案140以及第一場絕緣膜105。舉例而言，第三外間隔物136可沿著第一外間隔物132的外側表面、第二外間隔物134的圓周及/或周邊、第一磊晶圖案140的圓周及/或周邊以及第一場絕緣膜105的頂表面保形地延伸。舉例而言，如圖3中所示出，第三外間隔物136可沿著第一外間隔物132的外側表面、第二外間隔物134的頂表面以及第一磊晶圖案140的頂表面保形地延伸。如圖4A中所示出，第二外間隔物134的頂表面可與第一磊晶圖案140的頂表面實質上共面。
在一些實施例中，第三外間隔物136的厚度（例如圖4A的厚度TH22）可小於內間隔物138的厚度（例如圖3的厚度TH12）。圖4A示出第三外間隔物136的厚度TH22與第二外間隔物134的厚度TH21相同，但本揭露不限於此。在一些實施例中，第三外間隔物136的厚度TH22可大於或小於第二外間隔物134的厚度TH21。
圖3示出第一外間隔物132與第二外間隔物134的厚度之和（厚度之和TH11或第一外間隔物132與第三外間隔物136的厚度之和）與內間隔物138的厚度TH12相同，但本揭露不限於此。在一些實施例中，第一外間隔物132與第二外間隔物134的厚度之和（厚度之和TH11或第一外間隔物132與第三外間隔物136的厚度之和）可大於或小於內間隔物138的厚度TH12。
在一些實施例中，第二外間隔物134的介電常數可大於第一外間隔物132的介電常數、第三外間隔物136的介電常數以及內間隔物138的介電常數。舉例而言，第二外間隔物134可具有約6或大於6的介電常數，且第一外間隔物132、第三外間隔物136以及內間隔物138可具有約5或小於5的介電常數。
在一些實施例中，第二外間隔物134可包含氮化矽（例如Si3 N4 ）。第一外間隔物132、第三外間隔物136以及內間隔物138可包含具有比氮化矽更小的介電常數的絕緣材料。舉例而言，第一外間隔物132、第三外間隔物136以及內間隔物138可包含氮氧化矽（SiON）、碳氮化矽（SiCN）、碳化矽（SiC）、碳氧化矽（SiOC）、氮化矽硼（SiBN）、碳氮化矽硼（SiBCN）以及碳氮氧化矽（SiOCN）中的至少一者。第一外間隔物132、第三外間隔物136以及內間隔物138可包含相同材料或不同材料。
層間絕緣膜180可形成於基板100及第一場絕緣膜105上。層間絕緣膜180可形成為位於第一閘極電極150的側表面上的間隔內且/或填充第一閘極電極150的側表面上的間隔。舉例而言，層間絕緣膜180可形成為位於第三外間隔物136上且/或覆蓋第三外間隔物136。
層間絕緣膜180可包含例如氧化矽、氮化矽、氮氧化矽以及低k介電材料中的至少一者。低k介電材料可包含例如可流動氧化物（flowable oxide；FOX）、東燃矽氮烷（tonen silazene；TOSZ）、未經摻雜矽玻璃（undoped silicate glass；USG）、硼矽酸鹽玻璃（borosilicate glass；BSG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、電漿增強型四乙基正矽酸鹽（plasma-enhanced tetra-ethyl-ortho-silicate；PETEOS）、氟化物矽酸鹽玻璃（fluoride silicate glass；FSG）、碳摻雜氧化矽（carbon-doped silicon oxide；CDO）、乾凝膠、氣凝膠、氟化非晶碳、有機矽玻璃（organo silicate glass；OSG）、聚對二甲苯、雙苯并環丁烯（bis-benzocyclobutene；BCB）、SiLK、聚醯亞胺、多孔聚合材料以及其組合中的至少一者，但本揭露不限於此。
參考圖1至圖3以及圖4B，第二外間隔物134的面向第三外間隔物136的表面可為凹入的。
舉例而言，如圖4B中所示出，第二外間隔物134的面向第三外間隔物136的頂表面134S可為凹入的。第三外間隔物136可沿著第二外間隔物134的頂表面延伸。因此，第三外間隔物136的面向第二外間隔物134的表面可為凸出的。
參考圖1至圖3以及圖4C，第二外間隔物134的大小可小於第一磊晶圖案140的大小。
舉例而言，如圖4C中所示出，自第三主動圖案116的頂表面至第二外間隔物134的最上層部分的高度H1可小於自第三主動圖案116的頂表面至第一磊晶圖案140的最上層部分的高度H2。
圖6及圖7為根據本揭露的一些實施例的半導體裝置的橫截面視圖。為方便起見，將省略或簡化對上文已參考圖1至圖5描述的元件或特徵的描述。
參考圖6，內間隔物138的面向第一閘極電極150的表面為凸出的。
舉例而言，內間隔物138的面向第一閘極電極150的內側表面138S可為凸出的。在一些實施例中，第一閘極介電膜160可沿著內間隔物138的內側表面138S保形地延伸。第一閘極電極150的面向內間隔物138的側表面可為凹入的。
參考圖7，穿透第一閘極電極150的第一主動圖案、第二主動圖案以及第三主動圖案（第一主動圖案112、第二主動圖案114以及第三主動圖案116）的長度可在遠離基板100的方向上減小且接著增加。
此處，第一主動圖案、第二主動圖案以及第三主動圖案（第一主動圖案112、第二主動圖案114以及第三主動圖案116）的長度表示第一主動圖案、第二主動圖案以及第三主動圖案（第一主動圖案112、第二主動圖案114以及第三主動圖案116）在第一方向X1上的長度。舉例而言，第一主動圖案112的長度L1可大於第二主動圖案114的長度L2，且第二主動圖案114的長度L2可小於第三主動圖案116的長度L3。
在一些實施例中，第一主動圖案112的長度L1可在遠離基板100的頂表面的方向上逐漸減小。在一些實施例中，第二主動圖案114的長度L2可在遠離基板100的頂表面的方向上減小且接著增加。在一些實施例中，第三主動圖案116的長度L3可在遠離基板100的頂表面的方向上逐漸增加。
圖8為根據本揭露的一些實施例的半導體裝置的部分分解透視圖。為方便起見，將省略或簡化對上文已參考圖1至圖7描述的元件或特徵的描述。
參考圖8，第一磊晶圖案140的與第一方向X1相交的橫截面的至少部分可具有圓形形狀。
舉例而言，第一磊晶圖案140的與第一方向X1相交的橫截面可具有鏟形形狀、淚珠形狀或心形形狀。
在一些實施例中，第二外間隔物134的橫截面的圓周及/或周邊可類似於第一磊晶圖案140的橫截面的圓周及/或周邊。舉例而言，第二外間隔物134的與第一方向X1相交的橫截面的圓周及/或周邊可具有與第一磊晶圖案140的與第一方向X1相交的橫截面的圓周及/或周邊相同的形狀。因此，第二外間隔物134的與第一方向X1相交的橫截面的至少部分可具有圓形形狀。舉例而言，第二外間隔物134的與第一方向X1相交的橫截面的圓周及/或周邊可形成鏟形形狀、淚滴形狀或心形形狀。
圖9為根據本揭露的一些實施例的半導體裝置的透視圖。圖10為沿著圖9的線C-C截取的橫截面。為方便起見，將省略或簡化對上文已參考圖1至圖8描述的元件或特徵的描述。
參考圖9及圖10，圖9及圖10的半導體裝置更包含源極/汲極觸點190。
源極/汲極觸點190可形成為電連接至第一磊晶圖案140。舉例而言，源極/汲極觸點190可經由（例如穿過）層間絕緣膜180、第二外間隔物134及/或第三外間隔物136連接至第一磊晶圖案140。源極/汲極觸點190可包含例如W、Al或銅（Cu），但本揭露不限於此。
源極/汲極觸點190示出為單一膜，但本揭露不限於此。在一些實施例中，可藉由沈積多種導電材料來形成源極/汲極觸點190中的每一者。舉例而言，源極/汲極觸點190可包含與第一磊晶圖案140接觸的矽化物膜及形成於矽化物膜上以穿透第二外間隔物134、第三外間隔物136及/或層間絕緣膜180的穿透導電膜。矽化物膜可包含例如鉑（Pt）、鎳（Ni）或鈷（Co）。穿透導電膜可包含例如鈦（Ti）、氮化鈦（TiN）、W、Al或Cu。
圖11為根據本揭露的一些實施例的半導體裝置的部分分解透視圖。圖12及圖13為沿著圖11的線D-D及線E-E截取的橫截面視圖。為方便起見，將省略或簡化對上文已參考圖1至圖10描述的元件或特徵的描述。此外，為方便起見，在圖11中未示出層間絕緣薄膜180。
參考圖11及圖12，基板100可包含第一區I及第二區II。
第一區I與第二區II可彼此連接或彼此間隔開。相同導電類型的電晶體或不同導電類型的電晶體可形成於第一區I及第二區II中。第一區I及第二區II可為例如邏輯區、靜態隨機存取記憶體（static random access memory；SRAM）區或輸入/輸出（input/output；I/O）區。亦即，第一區I及第二區II可為執行相同功能或不同功能的區。
形成於基板100的第一區I上的半導體裝置與圖1至圖5的半導體裝置實質上相同，且因此將省略其詳細描述。
在一些實施例中，第二場絕緣膜205、第四主動圖案212、第五主動圖案214、第六主動圖案216、第二閘極電極250、第二閘極介電膜260以及第二磊晶圖案240可形成於基板100的第二區II上。
在一些實施例中，基板100的第二區II可包含第二鰭型突出部210。第二鰭型突出部210可自基板100的頂表面突出且可在平行於基板100的頂表面的第四方向X2上延伸。
第二場絕緣膜205可形成於基板100的第二區II上。第二場絕緣膜205可環繞第二鰭型突出部210的側表面的至少部分。第二場絕緣膜205可包含例如氧化物膜、氮化物膜、氮氧化物膜以及其組合中的至少一者，但本揭露不限於此。
第四主動圖案212、第五主動圖案214以及第六主動圖案216可與稍後將描述的第二閘極電極250相交。舉例而言，第四主動圖案212、第五主動圖案214以及第六主動圖案216可在第四方向X2上延伸，且第二閘極電極250可在與第四方向X2相交的第五方向Y2上延伸。第四方向X2示出為與第一方向X1相同，但本揭露不限於此。在一些實施例中，第四方向X2可與第一方向X1不同。
第四主動圖案212、第五主動圖案214以及第六主動圖案216可依序安置於基板100的第二區II上。舉例而言，第四主動圖案212、第五主動圖案214以及第六主動圖案216可在與基板100的頂表面相交的第六方向Z2上依序配置。第四主動圖案212、第五主動圖案214以及第六主動圖案216可彼此間隔開。此外，第四主動圖案212、第五主動圖案214以及第六主動圖案216可與基板100及/或第二鰭型突出部210間隔開。
第四主動圖案212、第五主動圖案214以及第六主動圖案216可包含諸如Si或Ge的元素半導體材料。在一些實施例中，第四主動圖案212、第五主動圖案214以及第六主動圖案216可包含化合物半導體，諸如（例如）IV-IV族化合物半導體或III-V族化合物半導體。
第四主動圖案212、第五主動圖案214以及第六主動圖案216可用作包含第二閘極電極250的電晶體的通道區。
第二閘極電極250可形成於基板100的第二區II及第二場絕緣膜205上。第二閘極電極250可與第四主動圖案212、第五主動圖案214以及第六主動圖案216相交。
第四主動圖案212、第五主動圖案214以及第六主動圖案216可在第四方向X2上延伸且可穿透第二閘極電極250。因此，第二閘極電極250可形成為環繞第四主動圖案212、第五主動圖案214以及第六主動圖案216。第二閘極電極250甚至可形成於基板100與第四主動圖案212之間的間隔中。
第二閘極電極250可包含導電材料。第二閘極電極250可包含與第一閘極電極150相同的材料或與第一閘極電極150不同的材料。可藉由例如置換製程來形成第二閘極電極250，但本揭露不限於此。
第二閘極介電膜260可插入於第四主動圖案212與第二閘極電極250之間、第五主動圖案214與第二閘極電極250之間以及第六主動圖案216與第二閘極電極250之間。第二閘極介電膜260可包含例如氧化矽、氮氧化矽、氮化矽或具有比氧化矽更大的介電常數的高k材料中的至少一者。
第二磊晶圖案240可形成於基板100的第二區II上。此外，第二磊晶圖案240可形成於第二閘極電極250的側表面上。舉例而言，如圖11中所示出，由第二鰭型突出部210的頂表面限定的第二源極/汲極溝渠240t可形成於第二閘極電極250的側表面上。第二磊晶圖案240可形成於第二源極/汲極溝渠240t中。
第二磊晶圖案240可藉由閘極間隔物130與第二閘極電極250間隔開。此外，第二磊晶圖案240可連接至第四主動圖案212、第五主動圖案214以及第六主動圖案216。舉例而言，第四主動圖案212、第五主動圖案214以及第六主動圖案216可經由閘極間隔物130連接至第二磊晶圖案240。第二磊晶圖案240可用作包含第二閘極電極250的電晶體的源極/汲極區。
在一些實施例中，第二磊晶圖案240的與第四方向X2相交的橫截面可具有菱形（或五邊形形狀或六邊形形狀），但本揭露不限於此。亦即，第二磊晶圖案240的與第四方向X2相交的橫截面可具有各種其他形狀。
在一些實施例中，第二磊晶圖案240可突出超過穿透第二閘極電極250的第四主動圖案、第五主動圖案以及第六主動圖案（第四主動圖案212、第五主動圖案214以及第六主動圖案216）當中的最上層主動圖案（例如第六主動圖案216）的頂表面。舉例而言，第二磊晶圖案240可為頂表面突出超過第六主動圖案216的頂表面的升高的源極/汲極區。
在一些實施例中，第一區I可為NMOS區，且第二區II可為PMOS區。舉例而言，第一磊晶圖案140可包含n型雜質，且第二磊晶圖案240可包含p型雜質。
閘極間隔物130可形成於基板100的第二區II上及第二場絕緣膜205上。閘極間隔物130可沿著第二閘極電極250的側表面延伸。閘極間隔物130可使第二閘極電極250與第二磊晶圖案240電絕緣。
第四主動圖案212、第五主動圖案214以及第六主動圖案216可在第四方向X2上延伸且可穿透閘極間隔物130。閘極間隔物130可安置於第四主動圖案212、第五主動圖案214以及第六主動圖案216中的每一者的末端處及/或鄰近第四主動圖案212、第五主動圖案214以及第六主動圖案216中的每一者的末端安置。閘極間隔物130可形成為環繞第四主動圖案212、第五主動圖案214以及第六主動圖案216中的每一者的末端。
在一些實施例中，第二閘極介電膜260可沿著閘極間隔物130的內側表面進一步延伸。舉例而言，第二閘極介電膜260可在第二閘極電極250與第四主動圖案212之間、在第二閘極電極250與第五主動圖案214之間、在第二閘極電極250與第六主動圖案216之間及/或在第二閘極電極250與閘極間隔物130之間保形地延伸。
在一些實施例中，第二閘極介電膜260的外側表面的部分可與閘極間隔物130的第一外間隔物132接觸，且第二閘極介電膜260的外側表面的其他部分可與第二磊晶圖案240接觸。
第一外間隔物132可形成於第二閘極電極250的側表面上。舉例而言，第一外間隔物132可沿著第二閘極電極250的側表面保形地延伸。在一些實施例中，第一外間隔物132可沿著第二閘極介電膜260的外側表面延伸。在一些實施例中，第一外間隔物132可與第二閘極介電膜260的外側表面接觸。
在與第四方向X2相交的橫截面中，第一外間隔物132可環繞第四主動圖案212、第五主動圖案214以及第六主動圖案216。舉例而言，在與第四方向X2相交的橫截面中，第四主動圖案212、第五主動圖案214及第六主動圖案216以及第二閘極介電膜260可形成於第一外間隔物132中。
閘極間隔物130的第三外間隔物136可形成於第一外間隔物132的外側表面上。舉例而言，第三外間隔物136可位於第一外間隔物132的外側表面上且/或覆蓋第一外間隔物132的外側表面。
此外，第三外間隔物136可位於第一外間隔物132、第二磊晶圖案240以及第二場絕緣膜205上且/或覆蓋第一外間隔物132、第二磊晶圖案240以及第二場絕緣膜205。舉例而言，第三外間隔物136可沿著第一外間隔物132的外側表面、第二磊晶圖案240的圓周及/或周邊以及第二場絕緣膜205的頂表面保形地延伸。舉例而言，如圖12中所示出，第三外間隔物136可在第一外間隔物132的外側表面及第二磊晶圖案240的頂表面上保形地延伸。
層間絕緣膜180可形成於基板100的第二區II上及第二場絕緣膜205上。層間絕緣膜180可形成為填充第二閘極電極250的側表面上的間隔。舉例而言，層間絕緣膜180可形成為位於第三外間隔物136上且/或覆蓋第三外間隔物136。
參考圖11及圖13，穿透第二閘極電極250的第四主動圖案、第五主動圖案以及第六主動圖案（第四主動圖案212、第五主動圖案214以及第六主動圖案216）的長度在遠離基板的方向上減小且接著增加。
此處，第四主動圖案、第五主動圖案以及第六主動圖案（第四主動圖案212、第五主動圖案214以及第六主動圖案216）的長度表示第四主動圖案、主動圖案以及第六主動圖案（第四主動圖案212、第五主動圖案214以及第六主動圖案216）在第四方向X2上的長度。舉例而言，第四主動圖案212的長度可大於第五主動圖案214的長度，且第五主動圖案214的長度可小於第六主動圖案216的長度。
在一些實施例中，第四主動圖案212的長度可在遠離基板100的頂表面的方向上逐漸減小。在一些實施例中，第五主動圖案214的長度可在遠離基板100的頂表面的方向上減小且接著增加。在一些實施例中，第六主動圖案216的長度可在遠離基板100的頂表面的方向上逐漸增加。
在下文中將參考圖11及圖14至圖30描述根據本揭露的一些實施例的製造半導體裝置的方法。
圖14至圖30示出根據本揭露的一些實施例的製造半導體裝置的方法的步驟。為方便起見，將省略或簡化對上文已參考圖1至圖13描述的元件或特徵的描述。
參考圖14，第一主動圖案112、第二主動圖案114及第三主動圖案116、第一犧牲圖案500、第四主動圖案212、第五主動圖案214及第六主動圖案216以及第二犧牲圖案600形成於基板100上。
舉例而言，第一半導體材料膜及第二半導體材料膜可在基板100的第一區I上形成為交替地堆疊。隨後，在第一方向X1上延伸的第一遮罩圖案510可形成於第一半導體材料膜及第二半導體材料膜上。隨後，可使用第一遮罩圖案510作為蝕刻遮罩來圖案化第一半導體材料膜及第二半導體材料膜。圖案化的第二半導體材料膜可形成第一主動圖案112、第二主動圖案114以及第三主動圖案116。圖案化的第一半導體材料膜可形成插入於第一主動圖案112、第二主動圖案114以及第三主動圖案116之間的第一犧牲圖案500。
此外，例如，第三半導體材料膜及第四半導體材料膜可在基板100的第二區II上形成為交替地堆疊。隨後，在第四方向X2上延伸的第二遮罩圖案610可形成於第三半導體材料膜及第四半導體材料膜上。隨後，可使用第二遮罩圖案610作為蝕刻遮罩來圖案化第三半導體材料膜及第四半導體材料膜。圖案化的第四半導體材料膜可形成第四主動圖案212、第五主動圖案214以及第六主動圖案216。圖案化的第三半導體材料膜可形成插入於第四主動圖案212、第五主動圖案214以及第六主動圖案216之間的第二犧牲圖案600。
在一些實施例中，第一半導體材料膜與第二半導體材料膜可具有不同的蝕刻選擇性，且第三半導體材料膜與第四半導體材料膜可具有不同的蝕刻選擇性。舉例而言，第一半導體材料膜及第三半導體材料膜可包含矽鍺（SiGe），且第二半導體材料膜及第四半導體材料膜可包含矽（Si）。然而，本揭露不限於此實例。
在一些實施例中，可藉由蝕刻基板100的第一區I的部分來形成第一鰭型突出部110，且可藉由蝕刻基板100的第二區II的部分來形成第二鰭型突出部210。
隨後，第一場絕緣膜105可形成於基板100的第一區I上，且第二場絕緣膜205可形成於基板100的第二區II上。第一場絕緣膜105可環繞第一鰭型突出部110的側表面的至少部分，且第二場絕緣膜205可環繞第二鰭型突出部210的側表面的至少部分。
參考圖15，第一虛擬閘極電極530形成於基板100的第一區I上，且第二虛擬閘極電極630形成於基板100的第二區II上。
舉例而言，第一導電材料膜可形成於基板100的第一區I上及第一場絕緣膜105上。隨後，在第二方向Y1上延伸的第三遮罩圖案540可形成於第一導電材料膜上。隨後，可使用第三遮罩圖案540作為蝕刻遮罩來圖案化第一導電材料膜。圖案化的第一導電材料膜可形成第一虛擬閘極電極530。亦即，可形成與第一主動圖案112、第二主動圖案114及第三主動圖案116以及第一犧牲圖案500相交的第一虛擬閘極電極530。在一些實施例中，第一虛擬閘極介電膜520可進一步形成於基板100的第一區I上及第一場絕緣膜105上（例如形成於第一導電材料膜與第一場絕緣膜105之間）。
此外，例如，第二導電材料膜可形成於基板100的第二區II上及第二場絕緣膜205上。隨後，在第五方向Y2上延伸的第四遮罩圖案640可形成於第二導電材料膜上。隨後，可使用第四遮罩圖案640作為蝕刻遮罩來圖案化第二導電材料膜。圖案化的第二導電材料膜可形成第二虛擬閘極電極630。亦即，可形成與第四主動圖案212、第五主動圖案214及第六主動圖案216以及第二犧牲圖案600相交的第二虛擬閘極電極630。在一些實施例中，第二虛擬閘極介電膜620可進一步形成於基板100的第二區II上及第二場絕緣膜205上（例如形成於第二導電材料膜與第二場絕緣膜205之間）。
第一虛擬閘極電極530可包含具有與第一主動圖案112、第二主動圖案114及第三主動圖案116以及第一犧牲圖案500不同的蝕刻選擇性的材料，且第二虛擬閘極電極630可包含具有與第四主動圖案212、第五主動圖案214及第六主動圖案216以及第二犧牲圖案600不同的蝕刻選擇性的材料。舉例而言，第一虛擬閘極電極530及第二虛擬閘極電極630可包含多晶矽（polysilicon/poly-Si），但本揭露不限於此。
參考圖16，第一外間隔物132形成於基板100的第一區I及第二區II上。
第一外間隔物132可形成於第一虛擬閘極電極530的側表面及第二虛擬閘極電極630的側表面上。舉例而言，第一外間隔物132可沿著第一虛擬閘極電極530的側表面及第二虛擬閘極電極630的側表面保形地延伸。
在一些實施例中，第一外間隔物132可包含SiON、SiCN、SiC、SiOC、SiBN、SiBCN以及SiOCN中的至少一者。
參考圖17，第二源極/汲極溝渠240t形成於基板100的第二區II上。
舉例而言，可使用第二區II的第一外間隔物132作為蝕刻遮罩來蝕刻第四主動圖案212、第五主動圖案214及第六主動圖案216以及第二犧牲圖案600。因此，由第二鰭型突出部210的頂表面限定的第二源極/汲極溝渠240t可形成於第二虛擬閘極電極630的側表面上。
在形成第二源極/汲極溝渠240t時，第四主動圖案212、第五主動圖案214及第六主動圖案216以及第二犧牲圖案600可由第二區II的第一外間隔物132暴露。
參考圖18，第二磊晶圖案240形成於基板100的第二區II上。
舉例而言，第二磊晶圖案240可形成於第二源極/汲極溝渠240t中。亦即，可形成連接至第四主動圖案212、第五主動圖案214以及第六主動圖案216的第二磊晶圖案240。可藉由例如磊晶生長方法來形成第二磊晶圖案240，但本揭露不限於此。在一些實施例中，第二區II可為PMOS區。舉例而言，第二磊晶圖案240可包含p型雜質。
參考圖19，第二外間隔物134形成於基板100的第一區I及第二區II上。
第二外間隔物134可形成為覆蓋圖18中所示出的結構。舉例而言，第二外間隔物134可沿著第一場絕緣膜105的頂表面、第一主動圖案112、第二主動圖案114以及第三主動圖案116的圓周及/或周邊、第一犧牲圖案500的圓周及/或周邊以及第一區I的第一外間隔物132的外側表面保形地延伸。此外，第二外間隔物134可沿著第二場絕緣膜205的頂表面、第二磊晶圖案240的圓周及/或周邊以及第二區II的第一外間隔物132的外側表面保形地延伸。
第二外間隔物134可包含與第一外間隔物132不同的材料。在一些實施例中，第二外間隔物134可包含氮化矽（例如Si3 N4 ）。因此，第二外間隔物134可具有與第一外間隔物132不同的蝕刻選擇性。在後續製程中，第二外間隔物134可具有相對較低的蝕刻選擇性。
在一些實施例中，第二外間隔物134的介電常數可大於第一外間隔物132的介電常數。舉例而言，第二外間隔物134可具有約6或大於6的介電常數，且第一外間隔物132可具有約5或小於5的介電常數。
參考圖20，第一源極/汲極溝渠140t形成於基板100的第一區I上。
舉例而言，可使用第一區I的第二外間隔物134作為蝕刻遮罩來蝕刻第一主動圖案112、第二主動圖案114及第三主動圖案116以及第一犧牲圖案500。因此，由第一鰭型突出部110的頂表面限定的第一源極/汲極溝渠140t可形成於第一虛擬閘極電極530的側表面上。
在形成第一源極/汲極溝渠140t時，第一主動圖案112、第二主動圖案114及第三主動圖案116以及第一犧牲圖案500可由第一區I的第二外間隔物134暴露。
參考圖21，對第一犧牲圖案500執行凹陷製程。
舉例而言，可移除由第一區I的第二外間隔物134暴露的第一犧牲圖案500的部分。因此，間隔物凹槽138r可形成於第一主動圖案112、第二主動圖案114以及第三主動圖案116之間。
參考圖22，內間隔物138形成於間隔物凹槽138r中。
舉例而言，間隔物絕緣膜可形成於第二外間隔物134的外側表面上以填充間隔物凹槽138r。隨後，可對間隔物絕緣膜執行凹陷製程，直至暴露第二外間隔物134的外側表面為止。因此，可形成填充間隔物凹槽138r的內間隔物138。
內間隔物138可具有相對較小的介電常數。舉例而言，內間隔物138的介電常數可小於第二外間隔物134的介電常數。舉例而言，內間隔物138可具有約5或小於5的介電常數。因此，可減小由內間隔物138引起的寄生電容，且可提供具有改良的操作特性的半導體裝置。
在一些實施例中，內間隔物138可包含例如SiON、SiCN、SiC、SiOC、SiBN、SiBCN以及SiOCN中的至少一者。
如上文已提及，由於第二外間隔物134具有相對較低的蝕刻選擇性，因此可在形成內間隔物138的製程中提高半導體裝置的良率。若第二外間隔物134及內間隔物138包含類似材料（例如若第二外間隔物134及內間隔物138具有類似介電常數）且因此具有類似蝕刻選擇性，則可在形成內間隔物138的製程中蝕刻第二區II的第二外間隔物134的部分。舉例而言，在用於間隔物絕緣膜的凹陷製程期間，可移除第二外間隔物134的覆蓋第二磊晶圖案240的圓周及/或周邊的部分，以使得可暴露第二磊晶圖案240的部分。此可使得在形成第一磊晶圖案140的製程中形成寄生磊晶圖案，且可因此降低半導體裝置的良率。
然而，由於第二外間隔物134具有相對較低的蝕刻選擇性，因此在形成內間隔物138的製程中可防止意外地移除第二外間隔物134。因此，可提供具有提高的良率的半導體裝置。
參考圖23，第一磊晶圖案140形成於基板100的第一區I上。
舉例而言，第一磊晶圖案140可形成於第一源極/汲極溝渠140t中。亦即，可形成連接至第一主動圖案112、第二主動圖案114以及第三主動圖案116的第一磊晶圖案140。可藉由例如磊晶生長方法來形成第一磊晶圖案140，但本揭露不限於此。在一些實施例中，第一區I可為NMOS區。舉例而言，第一磊晶圖案140可包含n型雜質。
參考圖24，對第一區I及第二區II的第二外間隔物134執行剝離製程。
剝離製程可包含例如濕式蝕刻製程，但本揭露不限於此。因此，可移除第一區I及第二區II的第二外間隔物的至少部分。
可藉由剝離製程來移除第一區I的第二外間隔物134的部分。舉例而言，插入於第一磊晶圖案140與第一外間隔物132之間的第二外間隔物134可不被移除，而是保留。
在一些實施例中，第一區I的第二外間隔物134可與第一磊晶圖案140保持相同形狀。舉例而言，第二外間隔物134的與第一方向X1相交的橫截面的圓周及/或周邊可具有與第一磊晶圖案140的與第一方向X1相交的橫截面的圓周及/或周邊相同的形狀。
在一些實施例中，第一區I的剩餘第二外間隔物134的大小可與第一磊晶圖案140的大小相同或小於第一磊晶圖案140的大小。舉例而言，第二外間隔物134的與第一方向X1相交的橫截面的圓周及/或周邊的大小可與第一磊晶圖案140的與第一方向X1相交的橫截面的圓周及/或周邊的大小相同或小於第一磊晶圖案140的與第一方向X1相交的橫截面的圓周及/或周邊的大小。
在一些實施例中，可完全移除第二區II的第二外間隔物134。
參考圖25，第三外間隔物136形成於基板100的第一區I及第二區II上。
第三外間隔物136可形成為覆蓋圖24中所示出的結構。舉例而言，第三外間隔物136可沿著第一場絕緣膜105的頂表面、第一磊晶圖案140的圓周及/或周邊、第二外間隔物134的圓周及/或周邊以及第一區I的第一外間隔物132的外側表面保形地延伸。此外，第三外間隔物136可沿著第二場絕緣膜205的頂表面、第二磊晶圖案240的圓周及/或周邊以及第二區II的第一外間隔物132的外側表面保形地延伸。
第三外間隔物136可具有相對較低的介電常數。舉例而言，第三外間隔物136的介電常數可小於第二外間隔物134的介電常數。舉例而言，第三外間隔物136可具有約5或小於5的介電常數。因此，可減小由第三外間隔物136引起的寄生電容，且可提供具有改良的操作特性的半導體裝置。
在一些實施例中，第三外間隔物136可包含例如SiON、SiCN、SiC、SiOC、SiBN、SiBCN以及SiOCN中的至少一者。
參考圖26，暴露第一虛擬閘極電極530及第二虛擬閘極電極630的頂表面。
舉例而言，可執行暴露第一虛擬閘極電極530及第二虛擬閘極電極630的頂表面的平坦化製程。平坦化製程可包含例如化學機械研磨（chemical mechanical polishing；CMP）製程，但本揭露不限於此。
參考圖27及圖28，移除所暴露的第一虛擬閘極電極530及第二虛擬閘極電極630。圖28為沿著圖27的線F-F截取的橫截面視圖。
舉例而言，層間絕緣膜180形成於基板100的第一區I及第二區II上。層間絕緣膜180可形成為填充第一虛擬閘極電極530的側表面上的間隔及第二虛擬閘極電極630的側表面上的間隔。舉例而言，層間絕緣膜180可形成為覆蓋第三外間隔物136。
隨後，可移除所暴露的第一虛擬閘極電極530及第二虛擬閘極電極630。如上文已提及，第一虛擬閘極電極530可包含具有與第一主動圖案112、第二主動圖案114及第三主動圖案116以及第一犧牲圖案500不同的蝕刻選擇性的材料，且第二虛擬閘極電極630可包含具有與第四主動圖案212、第五主動圖案214及第六主動圖案216以及第二犧牲圖案600不同的蝕刻選擇性的材料。因此，可選擇性地移除第一虛擬閘極電極530及第二虛擬閘極電極630。此外，可暴露第一犧牲圖案500及第二犧牲圖案600。
在一些實施例中，第一虛擬閘極介電膜520及第二虛擬閘極介電膜620可與第一虛擬閘極電極530及第二虛擬閘極電極630一起移除。移除了第一虛擬閘極電極530及第一虛擬閘極介電膜520的區可限定第一閘極溝渠530t，且移除了第二虛擬閘極電極630及第二虛擬閘極介電膜620的區可限定第二閘極溝渠630t。
參考圖27及圖29，移除所暴露的第一犧牲圖案500及所暴露的第二犧牲圖案600。圖29為示出要在圖28的步驟之後執行的步驟的橫截面視圖。
如上文已提及，第一犧牲圖案500可包含具有與第一主動圖案112、第二主動圖案114以及第三主動圖案116不同的蝕刻選擇性的材料，且第二犧牲圖案600可包含具有與第四主動圖案212、第五主動圖案214以及第六主動圖案216不同的蝕刻選擇性的材料。因此，可選擇性地移除第一犧牲圖案500及第二犧牲圖案600，且可形成彼此分開的第一主動圖案112、第二主動圖案114以及第三主動圖案116及彼此分開的第四主動圖案212、第五主動圖案214以及第六主動圖案216。
參考圖30，第一閘極介電膜160及第一閘極電極150形成於基板100的第一區I上，且第二閘極介電膜260及第二閘極電極250形成於基板100的第二區II上。
舉例而言，第一閘極介電膜160可形成為沿著第一閘極溝渠530t的輪廓延伸，且第一閘極電極150可形成於第一閘極介電膜160上以填充第一閘極溝渠530t。此外，例如，第二閘極介電膜260可形成為沿著第二閘極溝渠630t的輪廓延伸，且第二閘極電極250可形成於第二閘極介電膜260上以填充第二閘極溝渠630t。
以此方式，可獲得圖11的半導體裝置。
綜上所述，所屬技術領域中具有通常知識者將瞭解，在不實質上脫離本揭露的原理的情況下，可對較佳實施例進行許多變化及修改。因此，本揭露的所揭露的較佳實施例僅在一般及描述性意義上使用，而非出於限制目的。
100:基板 105:第一場絕緣膜 110:第一鰭型突出部 112:第一主動圖案 114:第二主動圖案 116:第三主動圖案 130:閘極間隔物 132:第一外間隔物 134:第二外間隔物 134S:頂表面 136:第三外間隔物 138:內間隔物 138r:間隔物凹槽 138S:內側表面 140:第一磊晶圖案 140t:第一源極/汲極溝渠 150:第一閘極電極 160:第一閘極介電膜 180:層間絕緣膜 190:源極/汲極觸點 205:第二場絕緣膜 210:第二鰭型突出部 212:第四主動圖案 214:第五主動圖案 216:第六主動圖案 240:第二磊晶圖案 240t:第二源極/汲極溝渠 250:第二閘極電極 260:第二閘極介電膜 500:第一犧牲圖案 510:第一遮罩圖案 520:第一虛擬閘極介電膜 530:第一虛擬閘極電極 530t:第一閘極溝渠 540:第三遮罩圖案 600:第二犧牲圖案 610:第二遮罩圖案 620:第二虛擬閘極介電膜 630:第二虛擬閘極電極 630t:第二閘極溝渠 640:第四遮罩圖案 A-A、B-B、C-C、D-D、E-E、F-F:線 H1、H2:高度 I:第一區 II:第二區 L1、L2、L3:長度 R:區域 TH11:厚度之和 TH12、TH21、TH22:厚度 X1:第一方向 X2:第四方向 Y1:第二方向 Y2:第五方向 Z1:第三方向 Z2:第六方向
本揭露的上述及其他實施例以及特徵將藉由參考隨附圖式詳細地描述其實施例而變得更加顯而易見。 圖1為根據本揭露的一些實施例的半導體裝置的部分分解透視圖。 圖2為圖1的半導體裝置的透視圖。 圖3為沿著圖2的線A-A截取的橫截面視圖。 圖4A至圖4C為示出圖3的區域R的放大橫截面視圖。 圖5為沿著圖2的線B-B截取的橫截面視圖。 圖6及圖7為根據本揭露的一些實施例的半導體裝置的橫截面視圖。 圖8為根據本揭露的一些實施例的半導體裝置的部分分解透視圖。 圖9為根據本揭露的一些實施例的半導體裝置的透視圖。 圖10為沿著圖9的線C-C截取的橫截面。 圖11為根據本揭露的一些實施例的半導體裝置的部分分解透視圖。 圖12及圖13為沿著圖11的線D-D及線E-E截取的橫截面視圖。 圖14至圖30示出根據本揭露的一些實施例的製造半導體裝置的方法的步驟。
100:基板
105:第一場絕緣膜
110:第一鰭型突出部
112:第一主動圖案
114:第二主動圖案
116:第三主動圖案
130:閘極間隔物
132:第一外間隔物
134:第二外間隔物
136:第三外間隔物
138:內間隔物
140:第一磊晶圖案
140t:第一源極/汲極溝渠
150:第一閘極電極
160:第一閘極介電膜
X1:第一方向
Y1:第二方向
Z1:第三方向

Claims (10)

  1. 一種半導體裝置，包括： 閘極電極，在基板上在第一方向上延伸； 第一外間隔物，沿著所述閘極電極的側表面延伸； 第一主動圖案，在第二方向上延伸以穿透所述閘極電極及所述第一外間隔物，其中所述第二方向與所述第一方向相交； 磊晶圖案，位於所述第一主動圖案上及所述第一外間隔物的側表面上； 第二外間隔物，位於所述第一外間隔物與所述磊晶圖案之間；以及 內間隔物，位於所述基板與所述第一主動圖案之間及所述閘極電極與所述磊晶圖案之間， 其中在與所述第二方向相交的橫截面中，所述第二外間隔物的至少部分位於所述第一主動圖案的側表面上及所述內間隔物的側表面上。
  2. 如請求項1所述的半導體裝置，其中所述第二外間隔物的介電常數大於所述第一外間隔物的介電常數。
  3. 如請求項1所述的半導體裝置，其中所述第二外間隔物的介電常數大於所述內間隔物的介電常數。
  4. 如請求項1所述的半導體裝置，更包括沿著所述第一外間隔物的所述側表面延伸的第三外間隔物， 其中所述第二外間隔物位於所述第一外間隔物的第一部分上，以及 其中所述第三外間隔物位於所述第一外間隔物的第二部分上。
  5. 如請求項1所述的半導體裝置，其中所述第二外間隔物及所述磊晶圖案的各別頂表面實質上共面。
  6. 如請求項1所述的半導體裝置，其中所述第二外間隔物的厚度小於所述內間隔物的厚度。
  7. 如請求項1所述的半導體裝置，更包括第二主動圖案，所述第二主動圖案與所述第一主動圖案間隔開且在所述第二方向上延伸以穿透所述閘極電極及所述第一外間隔物， 其中所述內間隔物位於所述第一主動圖案與所述第二主動圖案之間。
  8. 如請求項1所述的半導體裝置，其中所述磊晶圖案包括n型雜質。
  9. 一種半導體裝置，包括： 閘極電極，在基板上在第一方向上延伸； 第一外間隔物，沿著所述閘極電極的側表面延伸； 主動圖案，在第二方向上延伸以穿透所述閘極電極及所述第一外間隔物，其中所述第二方向與所述第一方向相交； 磊晶圖案，位於所述主動圖案上及所述第一外間隔物的側表面上，所述磊晶圖案遠離所述基板突出超過所述主動圖案的頂表面； 第二外間隔物，位於所述第一外間隔物與所述磊晶圖案之間且位於所述主動圖案的所述頂表面上；以及 第三外間隔物，沿著所述第一外間隔物的所述側表面、所述第二外間隔物的頂表面以及所述磊晶圖案的頂表面延伸， 其中所述第二外間隔物的介電常數大於所述第一外間隔物的介電常數及所述第三外間隔物的介電常數。
  10. 一種半導體裝置，包括： 基板，包含n型金屬氧化物半導體（NMOS）區及p型金屬氧化物半導體（PMOS）區； 第一閘極電極，在所述n型金屬氧化物半導體區上在第一方向上延伸； 第一主動圖案，在第二方向上延伸以穿透所述第一閘極電極，其中所述第二方向與所述第一方向相交； 第一磊晶圖案，位於所述第一主動圖案上及所述第一閘極電極的側表面上； 第二閘極電極，在所述p型金屬氧化物半導體區上在第三方向上延伸； 第二主動圖案，在第四方向上延伸以穿透所述第二閘極電極，其中所述第四方向與所述第三方向相交； 第一外間隔物，沿著所述第一閘極電極的所述側表面及所述第二閘極電極的側表面延伸； 第二外間隔物，位於所述第一外間隔物與所述第一磊晶圖案之間；以及 第三外間隔物，沿著所述第一外間隔物的側表面、所述第二外間隔物的頂表面、所述第一磊晶圖案的頂表面以及所述第二磊晶圖案的頂表面延伸， 其中所述第二外間隔物的介電常數大於所述第一外間隔物的介電常數及所述第三外間隔物的介電常數。
TW110121928A 2020-07-20 2021-06-16 半導體裝置 TW202205674A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0089446 2020-07-20
KR1020200089446A KR20220010843A (ko) 2020-07-20 2020-07-20 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
TW202205674A true TW202205674A (zh) 2022-02-01

Family

ID=79292824

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110121928A TW202205674A (zh) 2020-07-20 2021-06-16 半導體裝置

Country Status (3)

Country Link
US (1) US11476327B2 (zh)
KR (1) KR20220010843A (zh)
TW (1) TW202205674A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230018480A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
CN116023150B (zh) * 2023-01-19 2024-01-23 天津大学 一种耐高温过渡金属碳(氮)化物/硅硼碳氮复合陶瓷气凝胶及制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660050B1 (en) 2015-11-25 2017-05-23 International Business Machines Corporation Replacement low-k spacer
US10243060B2 (en) 2017-03-24 2019-03-26 International Business Machines Corporation Uniform low-k inner spacer module in gate-all-around (GAA) transistors
KR102400558B1 (ko) 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
US10297508B2 (en) 2017-08-31 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US20190267463A1 (en) 2018-02-28 2019-08-29 International Business Machines Corporation Low-k dielectric inner spacer for gate all around transistors
US10566445B2 (en) 2018-04-03 2020-02-18 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between gates
US10971585B2 (en) 2018-05-03 2021-04-06 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between adjacent gates
US10679906B2 (en) 2018-07-17 2020-06-09 International Business Machines Corporation Method of forming nanosheet transistor structures with reduced parasitic capacitance and improved junction sharpness
US11251308B2 (en) * 2020-04-28 2022-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Also Published As

Publication number Publication date
US20220020849A1 (en) 2022-01-20
US11476327B2 (en) 2022-10-18
KR20220010843A (ko) 2022-01-27

Similar Documents

Publication Publication Date Title
US11967595B2 (en) Semiconductor devices with nanowires and methods for fabricating the same
US11705503B2 (en) Semiconductor device including non-sacrificial gate spacers and method of fabricating the same
CN108573925B (zh) 半导体器件及用于制造其的方法
KR102429611B1 (ko) 반도체 장치 제조 방법
KR20190002005A (ko) 반도체 장치의 제조 방법
KR102349990B1 (ko) 반도체 장치 제조 방법
US11133383B2 (en) Semiconductor device and method for fabricating the same
US11488953B2 (en) Semiconductor device having gate isolation layer
US11211497B2 (en) Semiconductor device
TW202205674A (zh) 半導體裝置
TW202224185A (zh) 半導體裝置
TW202205620A (zh) 半導體元件
KR20220115841A (ko) 반도체 디바이스 및 방법
TWI780649B (zh) 半導體裝置及其形成方法
TWI840770B (zh) 半導體裝置及其製造方法
US20230086174A1 (en) Semiconductor device and method of fabricating the same
KR20170092081A (ko) 반도체 장치 및 이의 제조 방법
KR20230040395A (ko) 반도체 장치 및 그 제조 방법
CN116779545A (zh) 外延下隔离结构
CN114551578A (zh) 半导体装置和其形成方法
CN114927467A (zh) 半导体结构的形成方法