KR101795870B1 - Fet 및 fet를 형성하는 방법 - Google Patents

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치-하오 왕
칭-웨이 차이
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Abstract

실시예는 기판 상에 핀을 형성하는 단계를 포함하는 방법이다. 핀은 기판 상의 제1 결정질 반도체 재료 및 제1 결정질 반도체 재료 위의 제2 결정질 반도체 재료를 포함한다. 방법은 핀에서의 제1 결정질 반도체 재료 및 제2 결정질 반도체 재료의 적어도 일부분을 유전체 재료로 변환하는 단계 및 유전체 재료의 적어도 일부분을 제거하는 단계를 더 포함한다. 방법은 핀 위에 게이트 구조체를 형성하는 단계 및 게이트 구조체의 반대편 측 상에 소스/드레인 영역을 형성하는 단계를 더 포함한다.

Description

FET 및 FET를 형성하는 방법{FETS AND METHODS OF FORMING FETS}
반도체 산업분야가 더 높은 디바이스 밀도(device density), 고성능 및 저비용을 추구하는 나노미터 기술의 프로세스 노드(nanometer technology process nodes)로 진행함에 따라, 핀 전계 효과 트랜지스터(fin field effect transistor: FinFET)와 같은 3차원 설계의 개발시에 제조 및 설계 쟁점 둘 다로부터의 도전과제가 발생되었다. 전형적인 FinFET은 예를 들어, 기판의 실리콘 층의 일부분을 에칭함으로써 형성되는 기판으로부터 연장하는 박형(thin) 수직 "핀(fin)"(또는 핀 구조체)으로 제조된다. FinFET의 채널은 이러한 수직 핀에 형성된다. 게이트는 핀 위에(예를 들어, 랩핑(wrapping)하여) 제공된다. 채널 양쪽 측면 상에 게이트를 가지면 양 측으로부터의 채널의 게이트 제어가 허용된다.
그러나, 반도체 제조에 있어서 그와 같은 피처(features) 및 프로세스의 구현에 대한 도전과제가 존재한다. 예를 들어, 인접 핀들 사이의 열악한 격리로 인해 FinFET에 높은 누설 전류가 야기되고, 그에 의해 디바이스 성능이 저하된다.
본 개시물의 양상은 첨부 도면과 함께 숙독될 때 다음의 상세한 설명으로부터 더 잘 이해된다. 산업분야의 표준 실시에 따라, 다양한 피처는 실척으로 그려지지 않음이 주목된다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의선택적으로 증가하거나 감소할 수 있다.
도 1은 3차원 도면에서의 핀 전계-효과 트랜지스터(finFET)의 일 예이다.
도 2, 3, 4a-b, 5a-b, 6a-6b2, 7a-b, 8a-b, 9a-b, 10a-c 및 11a-c는 일부 실시예에 따른 FinFET의 제조시에 중간 스테이지의 단면도이다.
도 12는 일부 실시예에 따른 프로세스의 프로세스 흐름이다.
도 13a-c 및 14a-c, 15 및 16은 일부 실시예에 따른 FinFET의 제조에 있어서 중간 스테이지의 단면도이다.
도 17은 일부 실시예에 따른 프로세스의 프로세스 흐름이다.
도 18 및 19는 일부 실시예에 따른 구조체의 단면도이다.
도 20 내지 22는 실시예에 따른 샘플의 투과 전자 현미경(transmission electron microscopy: TEM) 이미지이다.
도 23 및 24는 일부 실시예에 따른 구조체 양상의 단면도이다.
도 25 내지 27은 실시예에 따른 샘플의 TEM 이미지이다.
다음의 개시물은 본 발명의 다른 피처를 구현하기 위한 많은 서로 다른 실시예 또는 예를 제공한다. 본 개시물을 간략화하기 위해 컴포넌트(components) 및 배치의 특정 예가 이하에 설명된다. 이들은 물론, 단지 예이고 제한하려는 것이 아니다. 예를 들어, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 추가로, 본 개시물은 다양한 예에서의 참조 부호(reference numerals) 및/또는 문자(letters)를 반복할 수 있다. 이러한 반복은 간략성 및 명확성의 목적을 위한 것이고 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계를 서술하지 않는다.
추가로, "밑에(beneath)", "아래(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 관련한 용어는 도면에 예시된 바와 같이 일 엘리먼트 또는 피처의 다른 엘리먼트 또는 피처에 대한 관계를 설명하기 위해 설명의 편의상 본원에 이용될 수 있다. 유사하게, "전방 측(front side)" 및 "후방 측(back side)"과 같은 용어는 다양한 컴포넌트를 더 용이하게 식별하기 위해 본원에 사용될 수 있고, 그 컴포넌트는 예를 들어, 다른 컴포넌트의 대향 측상에 있음을 식별할 수 있다. 공간적으로 관련된 용어는 도면에 도시되는 배향(orientation)에 더하여 사용 또는 동작시에 디바이스의 서로 다른 배향을 망라하도록 의도된다. 장치는 달리 (90도로 회전되거나 다른 배향으로) 배향될 수 있고 본원에 이용되는 공간적으로 관련된 기술어(descriptors)는 유사하게 그에 따라 해석될 수 있다.
핀 전계-효과 트랜지스터(Fin Field-Effect Transistors: FinFETs) 및 그 형성 방법이 다양한 실시예에 따라 제공된다. FinFET을 형성하는 중간 스테이지가 도시된다. 본원에 논의되는 일부 실시예는 게이트-최종(gate-last) 프로세스를 사용하여 형성되는 FinFET의 문맥에서 논의된다. 다른 실시예에서, 게이트-최초(gate-first) 프로세스가 사용될 수 있다. 또한, 일부 실시예는 평면 FET와 같은 평면 디바이스에 사용되는 양상을 고려한다. 실시예의 일부 변형이 논의된다. 당업자는 다른 실시예의 범위 내에서 고려되어 만들어질 수 있는 다른 수정을 용이하게 이해할 것이다. 방법 실시예가 특정 순서로 논의되더라도, 다양한 다른 방법 실시예가 임의의 논리적 순서로 수행될 수 있고 본원에 설명되는 더 적거나 더 많은 단계를 포함할 수 있다.
도시된 실시예를 구체적으로 다루기 전에, 본 개시 실시예의 특정 유용한 피처 및 양상이 일반적으로 다루어질 것이다. 일반적으로, 본 개시물은 디바이스 강화를 위해 FinFET에 비도핑 채널을 달성하도록 간단하고 비용-효율적인 프로세스 흐름을 제공하기 위한 반도체 디바이스 및 그 반도체 디바이스를 형성하는 방법에 관한 것이다. 추가로, 간단하고 비용-효율적인 프로세스 흐름은 절연체 형식(scheme) 상에 채널(때때로 산화물상의 채널로 지칭됨)을 달성할 수 있다. 특히, 이하에 개시되는 것과 같은 실시예는 핀들이 또한 채널 아래의 절연 층에서의 게르마늄 잔여물량을 제어하면서 기판의 주된 표면에 더 수직인 측벽을 갖게 허용하기 위해 핀의 지향성 산화 단계를 포함한다. 잔여 게르마늄은 FinFET 디바이스의 신뢰성을 감소시킬 수 있는 게이트 구조체 내로 확산할 수 있음에 따라 이러한 게르마늄 잔여물의 제어에 의해 FinFET 디바이스의 신뢰성이 증가할 수 있다. 또한, 핀의 에피택셜 부분은 더 적은 결함을 가지고 트렌치/리세스(trenches/ recesses)에서 에피택셜 성장된 구조체보다 일반적으로 더 높은 품질의 반도체 구조체를 가지는 블랭킷 층(blanket layers)으로서 에피택셜 성장된다.
도 1은 3차원 도면에서 FinFET(30)의 일 예를 도시한다. FinFET(30)은 기판(32)상에 핀(36)을 포함한다. 기판(32)은 격리 영역(34)을 포함하고, 핀(36)은 이웃하는 격리 영역(34) 위로 그리고 그 사이로부터 돌출한다. 게이트 유전체(38)는 측벽을 따라 그리고 핀(36)의 최상면 위에 있고 게이트 전극(40)은 게이트 유전체(38) 위에 있다. 소스/드레인 영역(42 및 44)은 게이트 유전체(38) 및 게이트 전극(40)에 관하여 핀(36)의 대향 측에 배치된다. 도 1은 이후의 도면에 사용되는 기준 단면을 더 도시한다. 단면 B-B는 finFET(30)의 채널, 게이트 유전체(38) 및 게이트 전극(40)에 걸쳐 있다. 단면 C-C는 단면 A-A와 평행하고 소스/드레인 영역(42)에 걸쳐 있다. 후속하는 도면은 명확성을 위해 이를 기준 단면으로 지칭한다.
도 2 내지 11c는 예시적인 실시예에 따른 FinFET의 제조에 있어서 중간 스테이지의 단면도이고, 도 12는 도 2 내지 11c에 도시되는 프로세스의 프로세스 흐름이다. 도 2 내지 11c는 다수의 FinFET을 제외하고 도 1에서의 FinFET(30)과 유사한 FinFET을 도시한다. 도 4a 내지 11c에서, "a" 지명으로 끝나는 도면은 3차원 도면이다; "b" 지명으로 끝나는 도면은 단면 B-B를 도시한다; 그리고 "c" 지명으로 끝나는 도면은 단면 C-C를 도시한다.
도 2는 기판(50)을 도시한다. 기판(50)은 (예를 들어, p-타입 또는 n-타입 도펀트(dopant)로) 도핑될 수 있거나 비도핑될 수 있는 벌크 반도체, 반도체-온-절연체(semiconductor-on-insulator: SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성되는 반도체 재료의 층을 포함한다. 절연체 층은 예를 들어, 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층(multi-layered) 또는 경사도(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물(silicon carbide), 갈륨 비소(gallium arsenic), 갈륨 인화물, 인듐 인화물(indium phosphide), 인듐 비화물, 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP; 또는 그 조합을 포함할 수 있다.
기판(50)은 집적 회로 디바이스(도시되지 않음)를 포함할 수 있다. 당업자가 인식하는 바와 같이, FinFET를 위한 설계의 구조체 및 기능 요건을 발생시키기 위해 트랜지스터, 다이오드, 커패시터, 저항기 등 또는 그 조합과 같은 널리 다양한 집적 회로 디바이스가 기판(50) 내에 및/또는 기판(50) 상에 형성될 수 있다. 집적 회로 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
도 2는 기판(50)에서의 안티-펀치 스루(anti-punch through: APT) 영역(52)의 형성을 도시한다(단계(200)). 일부 실시예에서, APT 영역(52)은 기판(50)의 최상부 상에 수행되는 주입 단계(54)로 형성된다. APT에 주입되는 도펀트의 전도성 타입은 기판(50)의 웰 영역(well region)(도시되지 않음)의 전도성 타입과 동일하다. APT 영역(52)은 후속적으로 형성되는 소스/드레인 영역(88)(도 11a 및 11c) 아래로 연장하고, 소스/드레인 영역(88)으로부터 기판(50)으로의 누설(leakage)을 감소시키기 위해 사용된다. APT 영역(52)에서의 도핑 농도는 약 1E18/㎤ 내지 약 1E19/㎤의 범위에 있을 수 있다.
도 3은 기판(50) 및 APT 영역(52) 상의 실리콘 게르마늄(SiGe) 층(64)(예를 들어, 블랭킷 층(blanket layer)) 및 SiGe 층(64) 상의 반도체 층(66)(예를 들어, 블랭킷 층)의 형성을 도시한다(단계(202)). 일부 실시예에서, SiGe 층(64) 및 반도체 층(66)은 에피택셜 프로세스에 의해 형성되고 결정질 층(crystalline layer)이다. 일부 실시예에서, SiGe 층(64)은 약 5 nm 내지 약 15 nm 범위의 두께를 가지도록 형성된다. 형성 후의 SiGe 층(64)의 게르마늄 퍼센티지(원자 퍼센티지)는 약 15 퍼센트 내지 약 35 퍼센트의 범위에 있는 한편, 더 높거나 더 낮은 게르마늄 퍼센티지가 사용될 수 있다. 그러나, 설명 전반에 인용되는 값은 예이고, 서로 다른 값으로 변경될 수 있다.
SiGe 층(64) 위에 형성되는 반도체 층(66)은 하나 또는 그 이상의 반도체 층을 포함할 수 있다. 일부 실시예에서, 반도체 층(66)은 게르마늄을 함유하지 않는 순수 실리콘 층이다. 일부 실시예에서, 반도체 층(66)은 예를 들어, 약 1퍼센트보다 작은 게르마늄을 함유하는 실질적으로 순수 실리콘 층일 수 있다. 반도체 층(66)은 고유 층(intrinsic layer)일 수 있고 p-타입 및 n-타입 도펀트로 도핑되지 않을 수 있다.
도 3은 반도체 층(66) 위에 마스크 층(68)의 형성을 더 도시한다(단계(204)). 일부 실시예에서, 마스크 층(68)은 하드 마스크이고 이하에서 하드 마스크(68)로서 지칭될 수 있다. 하드 마스크(68)는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄화질화물 등 또는 그 조합으로 형성될 수 있다. 명확성을 위해, 후속적인 도면에서, APT 영역(52)이 도시되지 않는다.
도 4a 및 4b는 반도체 스트립(60)의 형성을 도시한다(단계(206)). 일부 실시예에서, 반도체 스트립(60)은 하드 마스크(68), 반도체 층(66), SiGe 층(64) 및 기판(50)에 트렌치를 에칭함으로써 형성될 수 있다. 기판(50)의 패터닝 부분은 도 4a 및 4b에 도시된 바와 같은 패터닝 기판(62)으로 지칭된다. 반도체 층(66), SiGe 층(64) 및 패터닝 기판(62)의 패터닝 부분은 집합적으로 반도체 스트립(60)을 구성한다. 반도체 스트립(60)은 또한 반도체 핀(60)으로 지칭될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch: RIE), 중립 빔 에칭(neutral beam etch: NBE) 등 또는 그 조합과 같은 임의의 수용가능한 에칭 프로세스일 수 있다.
도 5a 및 5b에서, 반도체 스트립(60)의 일부분은 유전체 재료로 변환된다(단계(208)). 일부 실시예에서, 변환 프로세스는 산화 프로세스이다. 산화 프로세스는 증기 용광로(steam furnace)를 사용할 수 있다. 예를 들어, 반도체 스트립(60)을 포함하는 기판(50)은 기판(50)이 증기 환경에 노출되도록 용광로에 배치될 수 있다. 증기 환경은 약 500℃와 같이 약 400℃ 내지 약 600℃의 범위에서의 온도로 발생될 수 있다. 물(H2O) 증기는 약 100 sccm 내지 약 1000 sccm 범위의 흐름률(flow rate)로 흐르면서 제공될 수 있다. 기판(50)은 약 1 시간과 같이, 약 0.5 시간 내지 약 3 시간의 범위에서의 지속기간 동안 용광로에서의 증기 환경에 노출될 수 있다. 도 5a 및 5b에 도시된 바와 같이, 반도체 층(66)의 외측 부분은 나머지 반도체 층(74)을 남기면서 유전체 재료 영역(72)으로 변환될 수 있다. 추가로, SiGe 층(64)은 완전히 SiGe 유전체 영역(70)으로 변환될 수 있다. 일부 실시예에서, SiGe 유전체 영역(70)은 SiGeO로 형성될 수 있다. 다른 변환 프로세스가 사용될 수 있다.
실리콘 게르마늄에서의 실리콘의 산화는 동일한 실리콘 게르마늄 영역에서의 게르마늄의 산화보다 더 용이하다. 따라서, SiGe 유전체 영역(70)에서 실리콘 원자가 산화되고, SiGe 유전체 영역(70)에서 게르마늄 원자는 SiGe 유전체 영역(70)의 중심을 향해 안쪽으로 확산할 수 있고, 따라서 SiGe 유전체 영역(70)의 중심에서의 게르마늄 퍼센티지는 산화 전과 비교하여 증가된다.
일부 실시예에서, 유전체 재료 영역(72)은 반도체 스트립(60)의 바닥을 향해 (하드 마스크(68) 근처의) 반도체 스트립(60)의 최상부로부터 이동하면서 두께가 증가한다(도 5a 및 5b를 참조). 이들 실시예에서, 변환 프로세스는 산화 마스크로서 하드 마스크(68)를 사용하는 방향성 산화 프로세스와 같은 방향성 변환 프로세스일 수 있다. 방향성 산화 프로세스의 일 예는 가스 클러스터 이온 빔 산화(gas cluster ion beam oxidation)이다.
도 6a, 6b1 및 6b2에서, 유전체 재료 영역(72) 및 임의선택적으로 SiGe 유전체 영역(70)의 일부분이 제거된다(단계(210)). 유전체 재료 영역(72)의 제거로 인해 기판(50)의 주된 표면에 대해 더 수직인 반도체 층(74)의 측벽이 만들어지고 FinFET 디바이스의 성능 및 제어를 강화할 수 있다. 유전체 재료 영역(72)은 에칭 프로세스에 의해 제거될 수 있다. 에칭은 습식 에칭 프로세스(wet etch process), 건식 에칭 프로세스(dry etch process) 등 또는 그 조합과 같은 임의의 수용가능한 에칭 프로세스일 수 있다. 에칭은 등방성 또는 이방성일 수 있다. 도 6b1에 도시된 실시예에서, 에칭 프로세스는 SiGe 유전체 영역(70)이 실질적으로 에칭되지 않도록 SiGe 유전체 영역(70), 반도체 층(74) 및 패터닝 기판(62)에 대해 선택적이다. 도 6b2에 도시된 실시예에서, SiGe 유전체 영역(70)은 또한 반도체 층(74)의 측벽과 거의 동일한 측벽을 가지도록 에칭된다.
도 7a 및 7b는 격리 영역(76)을 형성하기 위해 이웃하는 반도체 스트립(60) 사이의 절연 재료의 형성을 도시한다(단계(212)). 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 등 또는 그 조합일 수 있고, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition: HDP-CVD), 유동성 CVD(flowable CVD: FCVD)(예를 들어, 산화물과 같은 다른 재료로 변환하게 하기 위한 원격 플라즈마 시스템에서의 CVD-기반 재료 증착 및 사후 경화(post curing)) 등 또는 그 조합에 의해 형성될 수 있다. 임의의 수용가능한 프로세스에 의해 형성되는 다른 절연 재료가 사용될 수 있다. 도시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성되는 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 도 7a 및 7b에서 또한, 화학 기계적 연마(chemical mechanical polish: CMP)와 같은 평탄화 프로세스는 임의의 과도 절연 재료를 제거할 수 있고 격리 영역(76)의 최상부 표면 및 동일 평면상의 반도체 스트립(60)의 최상부 표면을 형성할 수 있다(단계(214)).
도 8a 및 8b는 얕은 트렌치 격리(shallow trench isolation: STI) 영역을 형성하는 것과 같은, 격리 영역(76)의 리세싱(단계(216))을 도시한다. 격리 영역(76)은 반도체 스트립(60)의 반도체 층(74)이 이웃하는 격리 영역(76) 사이로부터 돌출하고 반도체 핀을 형성하도록 리세싱된다. 반도체 층(74)은 이하에서 반도체 핀(74)으로 지칭될 수 있다. 도시된 바와 같이, 격리 영역(76)의 최상면은 SiGe 유전체 영역(70)의 최상면 위에 있다. 다른 실시예에서, 격리 영역(76)의 최상면은 최상면 아래에 그리고 SiGe 유전체 영역(70)의 바닥 표면 위에 있을 수 있거나, 격리 영역(76)의 최상면은 SiGe 유전체 영역(70)의 바닥면 아래에 있을 수 있다. 또한, 격리 영역(76)의 최상면은 도시된 바와 같은 평탄한 표면, 볼록한 표면, (접시와 같은) 오목한 표면 또는 그 조합을 가질 수 있다. 격리 영역(76)의 최상면은 적절한 에칭에 의해 평탄하게, 볼록하게 및/또는 오목하게 형성될 수 있다. 격리 영역(76)은 격리 영역(76)의 재료에 대해 선택적인, 수용가능한 에칭 프로세스를 이용하여 리세싱될 수 있다. 예를 들어, CERTAS® 에칭 또는 어플라이드 머티어리얼즈사(Applied Materials)의 SICONI 툴 또는 묽은 염산(dilute hydrofluoric: dHF)을 사용하는 화학적 산화물 제거법이 이용될 수 있다.
도 9a 및 9b는 반도체 핀(74) 위의 게이트 구조체의 형성을 도시한다(단계(218)). 유전체 층(도시되지 않음)은 반도체 핀(74) 및 격리 영역(76) 상에 형성된다. 유전체 층은 예를 들어, 실리콘 산화물, 실리콘 질화물, 그의 다중층(multilayers) 등일 수 있고, 수용가능한 기술에 따라 증착될 수 있거나 열적으로 성장될 수 있다. 일부 실시예에서, 유전체 층은 하이-k(high-k) 유전체 재료일 수 있고, 이들 실시예에서, 유전체 층은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 산화물 또는 실리케이트(silicate), 그 다중층 및 그 조합을 포함할 수 있다. 유전체 층의 형성 방법은 분자-빔 증착(molecular-beam deposition: MBD), 원자 층 증착(atomic layer deposition: ALD), 플라즈마-강화 CVD(plasma-enhanced CVD: PECVD) 등을 포함할 수 있다.
게이트 층(도시되지 않음)은 유전체 층 위에 형성되고 마스크 층(도시되지 않음)은 게이트 층 위에 형성된다. 게이트 층은 유전체 층 위에 증착될 수 있고 그 후에 CMP에 의해서와 같이 평탄화될 수 있다. 마스크 층은 게이트 층 위에 증착될 수 있다. 게이트 층은 예를 들어, 다른 재료가 또한 사용될 수 있더라도, 폴리실리콘(polysilicon)으로 형성될 수 있다. 일부 실시예에서, 게이트 층은 TiN, TaN, TaC, Co, Ru, Al, 그 조합 또는 그 다중층과 같은 금속-함유 재료를 포함할 수 있다. 마스크 층은 예를 들어, 실리콘 질화물 등으로 형성될 수 있다.
층이 형성된 후에, 마스크 층은 마스크(82)를 형성하기 위해 수용가능한 포토리소그래피(photolithography) 및 에칭 기술을 이용하여 패터닝될 수 있다. 마스크(82)의 패턴은 그 후에 게이트(80) 및 게이트 유전체(78)를 형성하기 위해 수용가능한 에칭 기술에 의해 게이트 층 및 유전체 층에 전달될 수 있다. 게이트(80) 및 게이트 유전체(78)는 반도체 핀(74)의 각각의 채널 영역을 커버한다. 게이트(80)는 또한 각각의 반도체 핀(74)의 세로 방향(lengthwise direction)에 실질적으로 수직인 세로 방향을 가질 수 있다.
게이트(80) 및 게이트 유전체(78)가 형성된 후에, 게이트(80) 및 마스크(82)의 노출 표면상에 게이트 시일 스페이서(gate seal spacers)(84)가 형성될 수 있다. 열적 산화 또는 증착 이후의 이방성 에칭은 게이트 시일 스페이서(84)를 형성할 수 있다.
도 10a, 10b 및 10c는 게이트 구조체 밖의 반도체 핀(74) 및 SiGe 유전체 영역(70)의 제거를 도시한다(단계(220)). 게이트 구조체는 리세스(86)가 반도체 층(62)/반도체 핀(74) 및/또는 격리 영역(76)에 형성되도록 반도체 핀(74) 및 SiGe 유전체 영역(70)의 제거 동안 마스크로서 사용될 수 있다. 일부 실시예에서, 게이트 구조체 바로 아래에 있지 않은 SiGe 유전체 영역(70)의 모든 부분이 제거된다. 다른 실시예에서, 게이트 구조체 아래에 있지 않은 SiGe 유전체 영역(70)의 일부 부분이 남아있다. RIE, NBE, 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide: TMAH), 암모늄 하이드록사이드(NH4OH), 격리 영역(76)의 실리콘과 재료 사이의 양호한 에칭 선택성으로 실리콘을 에칭할 수 있는 습식 에천트(etchant) 등, 또는 그 조합과 같은 임의의 수용가능한 에칭 프로세스를 이용하여 에칭함으로써 리세스(86)가 형성될 수 있다. 에칭은 이방성일 수 있다. 반도체 핀(74) 및 SiGe 유전체 영역(70)의 에칭은 반도체 핀(74)을 위한 제1 에칭 프로세스 및 SiGe 유전체 영역(70)을 위한 제2 에칭 프로세스와 같은 단일 에칭 프로세스 또는 다수의 에칭 프로세스에서 수행될 수 있다. 패터닝 기판(62)의 표면은 리세스(86)의 바닥면의 적어도 일부분으로서 노출된다. 도시된 바와 같이, 리세스(86)의 바닥면은 에칭 프로세스 후의 패터닝 기판(62)의 최상면 전부를 포함한다. 도시된 실시예에서, 패터닝 기판(62)의 최상면은 각각 평탄하다. 다른 실시예에서, 반도체 층(62)의 최상면은 서로 다른 구성을 가질 수 있다.
도 11a, 11b 및 11c는 소스/드레인 영역(88)의 형성을 도시한다(단계(222)). 금속-유기 CVD(metal-organic CVD: MOCVD), 분자 빔 에피택시(molecular beam epitaxy: MBE), 액상 에피택시(liquid phase epitaxy: LPE), 기상 에피택시(vapor phase epitaxy: VPE), 선택적 에피택셜 성장(selective epitaxial growth: SEG) 등 또는 그 조합에 의해서와 같이, 리세스(86)에 재료를 에피택셜 성장시킴으로써 리세스(86)에 소스/드레인 영역(88)이 형성된다. 도 11a, 11b 및 11c에 도시된 바와 같이, 격리 영역(76)의 블로킹(blocking)으로 인해, 소스/드레인 영역(88)은 소스/드레인 영역(88)이 수평으로 성장하지 않는 시간 동안 리세스(86)에서 수직으로 먼저 성장된다. 리세스(86)가 완전히 충전된 후에, 소스/드레인 영역(88)은 면을 형성하기 위해 수직 및 수평 둘 다로 성장된다.
최종 FinFET이 n-타입 FinFET인 일부 예시적인 실시예에서, 소스/드레인 영역(88)은 실리콘 탄화물(SiC), 실리콘 인(SiP), 인-도핑 실리콘 탄소(SiCP) 등을 포함한다. 최종 FinFET이 p-타입 FinFET인 대안적인 예시적 실시예에서, 소스/드레인 영역(88)은 SiGe, 및 붕소 또는 인듐과 같은 p-타입 불순물을 포함한다.
에피택셜 소스/드레인 영역(88)에는 소스/드레인 영역을 형성한 후에 어닐링하기 위해 도펀트가 주입될 수 있다. 주입 프로세스는 주입 프로세스로부터 보호되어야 하는 FinFET의 영역을 커버하기 위해 포토레지스트와 같은 마스크를 형성하고 패터닝하는 것을 포함할 수 있다. 소스/드레인 영역(88)은 약 1019 cm-3 내지 약 1021 cm-3 범위의 불순물 농도를 가질 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(88)은 성장 동안 현장에서 도핑될 수 있다.
하나 또는 그 이상의 층간(interlayer) 유전체의 형성 및 접촉부의 형성과 같은 FinFET 디바이스의 후속적인 프로세싱이 수행될 수 있다. 이들 프로세스는 도 13a-16을 참조하여 이하에 논의될 것이다.
도 13a-c, 14a-c, 15 및 16은 다른 예시적인 실시예에 따른 FinFET의 제조시의 중간 스테이지의 단면도이고, 도 17은 도 13a-c, 14a-c, 15 및 16에 도시되는 프로세스의 프로세스 흐름이다. 도 13a 내지 16은 다수의 FinFET인 것을 제외하고 도 1에서의 FinFET(30)과 유사한 FinFET을 도시한다. 도 13a 내지 14c에서, "a" 지명으로 끝나는 도면은 3차원 도면이다; "b" 지명으로 끝나는 도면은 단면 B-B를 도시한다; 그리고 "c" 지명으로 끝나는 도면은 단면 C-C를 도시한다. 도 15 및 16은 단면 C-C를 도시한다.
본 실시예는 이전의 실시예가 게이트-최초 프로세스를 설명하는 한편 이 실시예는 게이트-최종 프로세스(때때로 교체-게이트 프로세스로 지칭됨)를 설명하는 것을 제외하고 도 2 내지 11c에서 상술한 실시예와 유사하다. 이전에 설명된 실시예에 대한 것과 유사한 본 실시예에 관한 상세는 본원에서 반복되지 않을 것이다.
프로세싱은 먼저 게이트(80)가 더미 게이트이고 게이트 유전체(78)가 더미 게이트 유전체인 것을 제외하고, 도 2 내지 11c 및 단계(200 내지 222)에 관하여 논의된 바와 같이 진행한다(도 17에서의 단계(230)). 도 13a, 13b 및 13c에서, 층간 유전체(interlayer dielectric: ILD)(90)가 도 11a, 11b 및 11c에 도시된 구조체 위에 증착된다(단계(224)). ILD(90)는 포스포실리케이트 유리(phosphosilicate glass: PSG), 보로실리케이트 유리(borosilicate glass: BSG), 붕소-도핑 포스포실리케이트 유리(boron-doped phosphosilicate Glass: BPSG), 비도핑 실리케이트 유리(undoped silicate glass: USG) 등과 같은 유전체 재료로 형성되고, CVD, PECVD 또는 FCVD와 같은 임의의 적합한 방법에 의해 증착될 수 있다.
도 13a, 13b 및 13c에 더 도시된 바와 같이, ILD(90)의 최상면을 더미 게이트(80)의 최상면과 맞추기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. CMP는 또한 더미 게이트(80) 상의 마스크(82)를 제거할 수 있다. 따라서, 더미 게이트(80)의 최상면은 ILD(90)를 통해 노출된다.
도 13a, 13b 및 13c에 더 도시된 바와 같이, 더미 게이트(80), 임의선택적으로 게이트 시일 스페이서(84) 및 더미 게이트(80) 바로 아래에 있는 더미 게이트 유전체(78)의 일부분은 에칭 단계에서 제거되어, 리세스(92)가 형성된다(단계(232)). 리세스(92)는 반도체 핀(74)의 채널 영역을 노출시킨다. 채널 영역은 에피택셜 소스/드레인 영역(88)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 게이트 유전체(78)는 더미 게이트(80)가 에칭될 때 에칭 스톱 층으로서 사용될 수 있다. 그 다음에 더미 게이트(80)의 제거 후에 더미 게이트 유전체(78) 및 게이트 시일 스페이서(84)가 제거될 수 있다.
도 14a, 14b 및 14c에서, 게이트 유전체(94) 및 게이트 전극(96)이 교체 게이트를 위해 형성된다(단계(234)). 게이트 유전체(94)는 반도체 핀(74)의 최상면 및 측벽 상에 그리고 게이트 시일 스페이서(84)의 측벽(존재한다면) 상에, 게이트 시일 스페이서(84)가 존재하지 않는다면 ILD(90)의 측벽 상에, 그리고 ILD(90)의 최상면 상에와 같이 리세스(92)에서 등각으로 증착된다. 일부 실시예에 따르면, 게이트 유전체(94)는 실리콘 산화물, 실리콘 질화물 또는 그 다중층으로 형성될 수 있다. 다른 실시예에서, 게이트 유전체(94)는 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 그 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체(94)의 형성 방법은 MBD, ALD, PECVD 등을 포함할 수 있다.
다음으로, 게이트 전극(96)은 게이트 유전체(94) 위에 증착되고 리세스(92)의 남아있는 부분을 충전한다. 게이트 전극(96)은 TiN, TaN, TaC, Co, Ru, Al, 그 조합 또는 그 다중-층과 같은 금속-함유 재료로 형성될 수 있다. 게이트 전극(96)의 충전 후에, 게이트 유전체(94) 및 게이트 전극(96) 재료의 과도 부분을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있고, 그 과도 부분은 ILD(90)의 최상면 위에 있다. 게이트 전극(96) 및 게이트 유전체(94) 재료의 최종 나머지 부분은 따라서 최종 FinFET의 교체 게이트를 형성한다.
도 15 및 16에서, 접촉부(98)가 ILD(90)를 통해 형성된다(단계(226)). 도 15는 소스/드레인 영역(88)의 각각에 대한 개별 접촉부(98)의 실시에를 도시하고 도 16은 단일 접촉부(98)가 (전부가 아니라면) FinFET에서의 다수의 소스/드레인 영역(88)을 접촉하는 실시예를 도시한다. 접촉부(98)를 위한 개구는 ILD(90)를 통해 형성된다. 개구는 수용가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 배리어(barrier) 층, 접착 층 등과 같은 라이너 및 전도성 재료가 개구에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. ILD(90)의 표면으로부터 과도 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 나머지 라이너 및 전도성 재료는 개구에 접촉부(98)를 형성한다. 소스/드레인 영역(88)과 접촉부(98) 사이의 계면에 규화물을 형성하기 위해 어닐링 프로세스가 수행될 수 있다. 접촉부(98)는 소스/드레인 영역(88)에 물리적으로 그리고 전기적으로 커플링된다.
명시적으로 도시되지 않더라도, 당업자는 도 14a, 14b, 14c, 15 및 16에서의 구조체에 관하여 추가적인 프로세싱 단계가 수행될 수 있음을 용이하게 이해할 것이다. 예를 들어, 다양한 금속-간 유전체(inter-metal dielectrics: IMD) 및 그 대응하는 금속화가 ILD(90) 위에 형성될 수 있다. 또한, 게이트 전극(96)에 대한 접촉부가 오버라잉(overlying) 유전체 층을 통해 형성될 수 있다.
도 18 및 19는 일부 실시예에 따른 구조체 양상의 단면도이다. 도 18 및 19는 SiGe 유전체 영역(70), 반도체 핀(74), 패터닝 기판(62) 및 격리 영역(76)에 남아있는 게르마늄(Ge) 잔여물 구성을 도시하고, 도 18은 도 6b2의 SiGe 유전체 영역(70)을 도시하고 도 19는 도 6b1의 SiGe 유전체 영역(70)을 도시한다. 도 18 및 19가 게이트 유전체(94) 및 게이트 전극(96)을 가지는 게이트-최종 구성을 도시하더라도, Ge 잔여물 영역(100A, 100B 및 100C)은 또한 도 11a, 11b 및 11c의 게이트-최초 구성에 존재한다. 또한, Ge 잔여물 영역(100A, 100B 및 100C)은 간략화를 위해 이전의 도면으로부터 생략되었을지라도, Ge 잔여물 영역(100A, 100B 및 100C)은 상기 논의된 실시예에서 유전체 단계(208)로의 변환 시작시에 존재할 수 있다.
도 18은 반도체 핀(74) 및 패터닝 기판(62)에서의 Ge 잔여물 영역(100A), SiGe 유전체 영역(70)에서의 Ge 잔여물 영역(100B) 및 격리 영역(76)에서의 Ge 잔여물 영역(100C)을 포함한다. Ge 잔여물 영역(100A)은 SiGe 유전체 영역(70) 및 반도체 핀(74) 및 패터닝 기판(62)의 계면에 있다. Ge 잔여물 영역(100B 및 100C)은 SiGe 유전체 영역(70) 및 격리 영역(76) 각각 내에 있고 그에 의해 둘러싸인다. 일부 실시예에서, Ge 잔여물 영역(100A)에서의 Ge 잔여물의 Ge 퍼센티지는 약 1 퍼센트 내지 약 20 퍼센트 범위에 있다. 일부 실시예에서, Ge 잔여물 영역(100B)에서의 Ge 잔여물의 Ge 퍼센티지는 약 1 퍼센트 내지 약 20 퍼센트의 범위에 있다. 일부 실시예에서, Ge 잔여물 영역(100C)에서의 Ge 잔여물의 Ge 퍼센티지는 약 1 퍼센트 내지 약 20 퍼센트의 범위에 있다. 더 높은 Ge 퍼센티지 값은 Ge를 게이트 구조체 내로 확산시킬 수 있고 FinFET 디바이스의 성능 및 신뢰성을 저하시킬 수 있기 때문에 문제점을 야기할 수 있으므로, Ge 잔여물 영역을 개시된 Ge 퍼센티지의 낮은 값을 가지도록 제어하는 것이 중요하다.
도 19는 반도체 핀(74) 및 패터닝 기판(62)에서의 Ge 잔여물 영역(100A) 및 SiGe 유전체 영역(70)에서의 Ge 잔여물 영역(100B)을 포함한다. 일부 실시예에서, Ge 잔여물 영역(100A)에서의 Ge 잔여물의 Ge 퍼센티지는 약 1 퍼센트 내지 약 20 퍼센트의 범위에 있다. 일부 실시예에서, Ge 잔여물 영역(100B)에서의 Ge 잔여물의 Ge 퍼센티지는 약 1 퍼센트 내지 약 20 퍼센트의 범위에 있다.
도 20 내지 22는 도 18 및 19의 실시예에 따른 샘플의 투과형 전자 현미경(transmission electron microscopy: TEM) 이미지이다. 도 20 및 21은 도 1에서의 유사한 단면 B-B를 따르고 도 22는 반도체 핀(74)의 길이를 따른 단면이다.
도 20은 패터닝 기판 부분(62), SiGe 유전체 영역(70), 반도체 핀(74), 격리 영역(76) 및 Ge 잔여물 영역(100A 및 100B/100C)을 도시한다.
유사하게, 도 21 및 22는 Ge 잔여물 농도의 위치를 강조하는 샘플의 TEM 이미지이다. 도 21 및 22는 패터닝 기판 부분(62), SiGe 유전체 영역(70), 반도체 핀(74), 격리 영역(76) 및 Ge 잔여물 영역(100A 및 100B/100C)을 도시한다. 도 20 내지 22에서, 100B/100C로 라벨링된 Ge 잔여물 영역은 SiGe 유전체 영역(70)의 구성(도 18 및 19를 참조)에 따라 Ge 잔여물 영역(100B) 또는 Ge 잔여물 영역(100C)일 수 있다.
도 23 및 24는 일부 실시예에 따른 구조체 양상의 단면도이다. 도 23 및 24에서의 실시예는 SiGe 유전체 영역(70)에서의 Ge 잔여물을 감소시키고/제거하기 위해 Ge 잔여물 청소 프로세스(scavenging process)를 겪는 것을 제외하고 도 18 및 19 각각에서의 실시예와 유사하다. 일부 실시예에서, Ge 잔여물 청소 프로세스는 도 8a 및 8b 또는 도 13a, 13b 및 13c에 도시된 중간 스테이지에서 수행된다. 다른 실시예에서, Ge 잔여물 청소 프로세스는 제조 프로세스의 다른 스테이지에서 수행된다.
Ge 청소 프로세스는 저압 및 고온의 어닐링 프로세스를 포함할 수 있다. 일부 실시예에서, Ge 청소 프로세스는 약 10- 5 atm과 같은 약 10-3 기압(atm) 내지 약 10- 7 atm의 범위에서의 압력 및 약 900℃와 같이 700℃ 내지 1100℃의 범위의 온도에서 수행될 수 있다. Ge 청소 프로세스 후에, SiGe 유전체 영역(70)에는 실질적으로 Ge 잔여물이 없을 수 있고, 따라서 Ge 잔여물 영역(100B)은 도 23 및 24의 실시예에 존재하지 않는다. 그러므로, 도 23 및 24의 실시예는 반도체 핀(74) 및 패터닝 기판(62)에서의 Ge 잔여물 영역(100A)만을 포함한다. 일부 실시예에서, Ge 잔여물 영역(100A)에서의 Ge 잔여물의 Ge 퍼센티지는 약 1퍼센트 내지 약 20 퍼센트의 범위에 있다. 일 실시예에서, Ge 잔여물 영역(100A)에서의 Ge 잔여물의 Ge 퍼센티지는 10 퍼센트보다 작다. 더 높은 Ge 퍼센티지 값은 Ge를 게이트 구조체 내로 확산시킬 수 있고 FinFET 디바이스의 성능 및 신뢰성을 저하시킬 수 있기 때문에 문제점을 야기할 수 있으므로, Ge 잔여물 영역을 개시된 Ge 퍼센티지의 낮은 값을 가지도록 제어하는 것이 중요하다.
도 25 내지 27은 도 23 및 24의 실시예에 따른 샘플의 TEM 이미지이다. 도 25 내지 27은 도 1에서의 유사 단면 B-B를 따른다. 도 25는 패터닝 기판 부분(62), SiGe 유전체 영역(70), 반도체 핀(74) 및 격리 영역(76)을 도시한다.
유사하게, 도 26 및 27은 Ge 잔여물 및 Si 농도의 위치를 각각 강조하는 샘플의 TEM 이미지이다. 도 26 및 27은 패터닝 기판 부분(62), SiGe 유전체 영역(70), 반도체 핀(74), 격리 영역(76) 및 Ge 잔여물 영역(100A)을 도시한다.
실시예는 장점을 달성할 수 있다. 예를 들어, 본 개시물은 디바이스 강화를 위해 FinFET에서 비도핑 채널을 달성하기 위해 간단하고 비용-효율적인 프로세스 흐름을 제공하기 위한 반도체 디바이스 및 반도체 디바이스를 형성하는 방법이다. 추가로, 본원의 간단하고 비용-효율적인 프로세스 흐름은 절연체 형식 상에 채널(때때로 산화물상의 채널로 지칭됨)을 달성할 수 있다. 특히, 이하에 개시되는 것과 같은 실시예는 디바이스 성능 및 제어 강화를 달성하도록 핀들이 기판의 주된 표면에 더 수직인 측벽을 갖게 허용하기 위해 핀의 지향성 산화 단계를 포함한다. 추가로, 본 개시물은 채널 아래의 절연층에서의 게르마늄 잔여물량을 제어한다. 잔여 게르마늄은 FinFET 디바이스의 신뢰성을 감소시킬 수 있는 게이트 구조체 내로 확산할 수 있음에 따라 이러한 게르마늄 잔여물의 제어에 의해 FinFET 디바이스의 신뢰성이 증가할 수 있다. 또한, 핀의 에피택셜 부분은 더 적은 결함을 가지고 트렌치/리세스(trenches/ recesses)에서 에피택셜 성장된 구조체보다 일반적으로 더 높은 품질의 반도체 구조체인 블랭킷 층(blanket layers)으로서 에피택셜 성장된다.
실시예는 기판 상에 핀을 형성하는 단계를 포함하는 방법이다. 핀은 기판 상의 제1 결정질 반도체 재료 및 제1 결정질 반도체 재료 위의 제2 결정질 반도체 재료를 포함한다. 방법은 핀에서의 제1 결정질 반도체 재료 및 제2 결정질 반도체 재료의 적어도 일부분을 유전체 재료로 변환하는 단계 및 유전체 재료의 적어도 일부분을 제거하는 단계를 더 포함한다. 방법은 핀 위에 게이트 구조체를 형성하는 단계 및 게이트 구조체의 대향 측 상의 소스/드레인 영역을 형성하는 단계를 더 포함한다.
다른 실시예는 기판 상에 제1 결정질 반도체 재료를 에피택셜 성장시키는 단계, 제1 결정질 반도체 재료 위에 제2 결정질 반도체 재료를 에피택셜 성장시키는 단계, 및 기판 상에 핀을 형성하기 위해 제1 결정질 반도체 재료 및 제2 결정질 반도체 재료를 패터닝하는 단계를 포함하는 방법이다. 방법은 기판 상에 격리 영역을 형성하는 단계 및 적어도 핀의 하부 부분을 둘러싸는 단계 및 산화물 재료를 형성하기 위해 핀에 제1 결정질 반도체 재료 및 제2 결정질 반도체 재료의 적어도 일부분을 산화시키는 단계를 더 포함한다. 방법은 산화물 재료의 적어도 일부분을 제거하는 단계, 핀 및 격리 영역 위에 게이트 구조체를 형성하는 단계, 및 게이트 구조체의 `대향 측에 소스/드레인 영역을 형성하는 단계를 더 포함한다.
추가적인 실시예는 기판 상의 핀을 포함하는 구조체이고, 핀은 제1 에피택셜 부분을 포함한다. 제1 에피택셜 부분은 제1 재료의 제1 농도 영역을 포함한다. 구조체는 기판에 그리고 핀의 대향 측에 격리 영역을 더 포함하고, 적어도 핀의 제1 에피택셜 부분은 격리 영역 사이로부터 돌출한다. 유전체 영역은 제1 에피택셜 부분 아래에 있고, 유전체 영역은 격리 영역과는 다른 재료 조성을 가진다. 제1 재료의 제1 농도 영역은 제1 에피택셜 부분 및 유전체 영역의 계면이다. 게이트 구조체는 측벽을 따르고 핀의 상부 표면 위에 있고, 게이트 구조체는 제1 에피택셜 부분에서의 채널 영역을 규정한다.
전술한 바는 당업자가 본 개시물의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 개략한다. 당업자는 본원에 도입되는 실시예의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기반으로서 본 개시물을 용이하게 사용할 수 있음을 인식해야 한다. 당업자는 또한 그와 같은 동등한 구성이 본 개시물의 정신 및 범위로부터 이탈하지 않고, 본 개시물의 정신 및 범위를 이탈하지 않고서 본원에 다양한 변경, 치환 및 개조를 수행할 수 있음을 깨달아야 한다.

Claims (10)

  1. FinFET 구조체를 형성하기 위한 방법에 있어서,
    기판 상에 제1 결정질(crystalline) 반도체 재료 및 상기 제1 결정질 반도체 재료 위의 제2 결정질 반도체 재료를 포함하는 핀(fin)을 형성하는 단계;
    상기 핀에서의 상기 제1 결정질 반도체 재료 및 상기 제2 결정질 반도체 재료의 적어도 일부분을 유전체 재료로 변환하는 단계;
    상기 유전체 재료의 적어도 일부분을 제거하는 단계;
    상기 핀 위에 게이트 구조체를 형성하는 단계; 및
    상기 게이트 구조체의 대향 측에 소스/드레인 영역을 형성하는 단계
    를 포함하는, FinFET 구조체를 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 변환 단계는 산화 프로세스(oxidation process)를 이용하는 단계를 포함하는 것인, FinFET 구조체를 형성하기 위한 방법.
  3. 제2항에 있어서,
    유전체 재료로 변환되는 상기 제2 결정질 반도체 재료의 일부분은, 상기 제2 결정질 반도체 재료의 최상면으로부터 상기 제2 결정질 반도체 재료의 바닥 표면을 향해 이동하면서 두께가 증가하는 것인, FinFET 구조체를 형성하기 위한 방법.
  4. 제1항에 있어서,
    상기 제1 결정질 반도체 재료는 실리콘이고, 상기 제2 결정질 반도체 재료는 실리콘 게르마늄이고, 상기 유전체 재료는 실리콘 게르마늄 산화물인 것인, FinFET 구조체를 형성하기 위한 방법.
  5. 제1항에 있어서,
    상기 변환 단계는 제1 반도체 재료의 농도 영역을 형성하고, 상기 제1 반도체 재료의 농도 영역의 적어도 일부는 상기 제2 결정질 반도체 재료 내에 있는 것인, FinFET 구조체를 형성하기 위한 방법.
  6. 제5항에 있어서,
    상기 제1 반도체 재료의 상기 농도 영역의 적어도 일부는 상기 유전체 재료에 의해 둘러싸이는 것인, FinFET 구조체를 형성하기 위한 방법.
  7. 제6항에 있어서,
    상기 유전체 재료에 의해 둘러싸이는 상기 제1 반도체 재료의 상기 농도 영역을 제거하기 위해 저압 어닐링 프로세스를 수행하는 단계를 더 포함하는, FinFET 구조체를 형성하기 위한 방법.
  8. 제1항에 있어서,
    상기 게이트 구조체의 대향 측상에 소스/드레인 영역을 형성하는 단계는,
    상기 게이트 구조체의 외측에 상기 제2 결정질 반도체 재료 및 상기 제1 결정질 반도체 재료를 에칭하는 단계; 및
    상기 기판 상에 제3 결정질 반도체 재료를 에피택셜(epitaxially) 성장시키는 단계
    를 더 포함하는, FinFET 구조체를 형성하기 위한 방법.
  9. FinFET 구조체를 형성하기 위한 방법에 있어서,
    기판 상에 제1 결정질 반도체 재료를 에피택셜 성장시키는 단계;
    상기 제1 결정질 반도체 재료 위에 제2 결정질 반도체 재료를 에피택셜 성장시키는 단계;
    상기 기판 상에 핀을 형성하기 위해 상기 제1 결정질 반도체 재료 및 상기 제2 결정질 반도체 재료를 패터닝하는 단계;
    산화물 재료를 형성하기 위해 상기 핀에서 상기 제1 결정질 반도체 재료 및 상기 제2 결정질 반도체 재료의 적어도 일부분을 산화시키는 단계;
    상기 산화물 재료의 적어도 일부분을 제거하는 단계;
    상기 기판 상에 격리 영역을 형성하고 상기 핀의 적어도 하부 부분을 둘러싸는 단계;
    상기 격리 영역 및 상기 핀 위에 게이트 구조체를 형성하는 단계; 및
    상기 게이트 구조체의 대향 측 상의 소스/드레인 영역을 형성하는 단계
    를 포함하는, FinFET 구조체를 형성하기 위한 방법.
  10. FinFET 구조체에 있어서,
    기판 상의 핀으로서, 상기 핀은 제1 에피택셜 부분을 포함하고, 상기 제1 에피택셜 부분은 제1 재료의 제1 농도 영역을 포함하는 것인, 상기 핀;
    상기 기판 내의 그리고 상기 핀의 대향 측의 격리 영역으로서, 상기 핀의 적어도 제1 에피택셜 부분은 상기 격리 영역 사이로부터 돌출되는 것인, 상기 격리 영역;
    상기 제1 에피택셜 부분 아래의 유전체 영역으로서, 상기 유전체 영역은 상기 격리 영역과 다른 재료 조성을 가지고, 상기 제1 재료의 제1 농도 영역은 상기 제1 에피택셜 부분 및 상기 유전체 영역의 계면에 있는 것인, 상기 유전체 영역;
    측벽을 따르는 그리고 상기 핀의 상부 표면 위의 게이트 구조체로서, 상기 게이트 구조체는 상기 제1 에피택셜 부분에 채널 영역을 규정하는 것인, 상기 게이트 구조체; 및
    상기 유전체 영역에 의해 둘러싸여 있는 상기 제1 재료의 제2 농도 영역으로서, 상기 제2 농도 영역에서의 게르마늄 퍼센트는 상기 제1 농도 영역에서의 게르마늄 퍼센트보다 낮은 것인, 상기 제2 농도 영역
    을 포함하는, FinFET 구조체.
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