KR20210124953A - Finfet 디바이스 및 그 형성 방법 - Google Patents

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Abstract

FinFET 디바이스 및 이를 형성하는 방법이 제공된다. 본 방법은 기판 위에 반도체 스트립들을 형성하는 단계를 포함한다. 격리 영역들은 기판 위에 그리고 인접한 반도체 스트립들 사이에 형성된다. 반도체 스트립들의 제1 부분들을 노출시키기 위해 격리 영역들에 대해 제1 리세스 공정이 수행된다. 반도체 스트립들의 재성형된 제1 부분들을 형성하기 위해 반도체 스트립들의 제1 부분들이 재성형된다. 반도체 스트립들의 재성형된 제1 부분들 아래의 반도체 스트립들의 제2 부분들을 노출시키기 위해 격리 영역들에 대해 제2 리세스 공정이 수행된다. 반도체 스트립들의 재성형된 제2 부분들을 형성하기 위해 반도체 스트립들의 제2 부분들이 재성형된다. 반도체 스트립들의 재성형된 제1 부분들 및 반도체 스트립들의 재성형된 제2 부분들은 핀들을 형성한다. 핀들은 격리 영역들의 최상면들로부터 멀리 연장한다.

Description

FINFET 디바이스 및 그 형성 방법{FINFET DEVICE AND METHOD OF FORMING SAME}
[우선권 주장 및 상호참조]
본 출원은 2018년 9월 27일에 출원된 미국 가특허 출원 제62/737,218호의 우선권을 청구하며, 이 출원은 참조로서 본 명세서 내에 병합된다.
반도체 디바이스들은 예로서 개인 컴퓨터들, 셀룰러폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 사용된다. 반도체 디바이스들은 일반적으로 반도체 기판 위에 절연층들 또는 유전체층들, 도전층들, 및 반도체 재료의 층들을 순차적으로 퇴적하고, 리소그래피를 이용하여 다양한 물질층들을 패터닝하여 반도체 기판 상에 회로 컴포넌트들 및 요소(element)들을 형성함으로써 제조된다.
트랜지스터는 반도체 디바이스들에서 종종 사용되는 요소이다. 예컨대, 단일 집적 회로(integrated circuit; IC) 상에는 방대한 수의 트랜지스터들(예컨대, 수백 개, 수천 개, 또는 수백만 개의 트랜지스터들)이 존재할 수 있다. 반도체 디바이스 제조에서 사용되는 일반적인 유형의 트랜지스터는, 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)이다. 평면형 트랜지스터(예컨대, 평면형 MOSFET)는 일반적으로 기판 내의 채널 영역 위에 배치된 게이트 유전체, 및 게이트 유전체 위에 형성된 게이트 전극을 포함한다. 트랜지스터의 소스 영역과 드레인 영역은 채널 영역의 양측에 형성된다.
다중 게이트 전계 효과 트랜지스터(multiple gate field-effect transistor; MuGFET)들은 반도체 기술에 있어서 최근의 개발물이다. MuGFET 중 일 유형이 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)로 지칭되는데, 이 FinFET은 집적 회로의 반도체 표면 밖으로 수직으로 융기된 핀 형상의 반도체 재료를 포함하는 트랜지스터 구조물이다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 특징부들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 특징부들의 치수들은 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 핀 전계 효과 트랜지스터(FinFET) 디바이스의 사시도이다.
도 2a 내지 도 16a는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지들의 단면도들이다.
도 17a 및 17b는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 18a, 도 18b 및 도 18c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 19a, 도 19b 및 도 19c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 20a, 도 20b, 도 20c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 21a, 도 21b 및 도 21c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 22a, 도 22b 및 도 22c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 23c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도이다.
도 24a, 도 24b 및 도 24c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 25a, 도 25b 및 도 25c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 26a, 도 26b 및 도 26c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 27a, 도 27b 및 도 27c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 28a, 도 28b 및 도 28c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 29a, 도29b 및 도 29c는 일부 실시예들에 따른 FinFET 디바이스 제조에서의 중간 스테이지의 단면도들이다.
도 30a는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도이다.
도 31a, 도 31b 및 도 31c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 32a 내지 도 34a는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지들의 단면도들이다.
도 35a, 도 35b 및 도 35c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 36a는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도이다.
도 37a, 도 37b 및 도 37c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 38a 내지 도 42a는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지들의 단면도들이다.
도 43a, 도 43b 및 도 43c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 44a는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도이다.
도 45a, 도 45b 및 도 45c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 46a은 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도이다.
도 47a는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도이다.
도 48a, 도 48b 및 도 48c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 49a는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도이다.
도 50a, 도 50b 및 도 50c는 일부 실시예들에 따른 FinFET 디바이스의 제조에서의 중간 스테이지의 단면도들이다.
도 51은 일부 실시예들에 따른 핀 구조물을 형성하는 방법을 나타내는 흐름도이다.
도 52는 일부 실시예들에 따른 핀 구조물을 형성하는 방법을 나타내는 흐름도이다.
도 53은 일부 실시예들에 따른 핀 구조물을 형성하는 방법을 나타내는 흐름도이다.
도 54는 일부 실시예들에 따른 핀 구조물을 형성하는 방법을 나타내는 흐름도이다.
아래의 개시는 본 발명의 상이한 특징부들을 구현하는 여러 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 특징부 상에서의 또는 그 위에서의 제1 특징부의 형성은 제1 및 제2 특징부들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 특징부들이 직접적으로 접촉하지 않을 수 있도록 추가적인 특징부들이 제1 및 제2 특징부들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 도면 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 지시하는 것은 아니다.
또한, 도면들에 도시된 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간적으로 상대적인 용어들이 설명의 용이성을 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 더하여 사용 중에 있거나 또는 동작 중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 유사하게 해석될 수 있다.
특정한 맥락에서, 즉 핀 전계 효과 트랜지스터(FinFET) 디바이스 및 이를 형성하는 방법과 관련하여 실시예들이 설명될 것이다. 본 명세서에서 제시되는 다양한 실시예들은 게이트 라스트(gate-last) 공정을 사용하여 형성된 FinFET 디바이스의 맥락에서 논의된다. 다른 실시예들에서는, 게이트 퍼스트(gate-first) 공정이 사용될 수 있다. 본 명세서에서 논의되는 다양한 실시예들은 핀 파동(fin wiggle)/휨(bend) 효과를 감소 또는 제거하는 것과, 핀 저부에서 FinFET 디바이스의 채널에서의 응력(strain)을 제어하는 것을 허용하고, 핀 높이를 따라 균일한 문턱 전압(Vt)을 갖는 FinFET 디바이스를 허용한다. 본 명세서에서 논의되는 다양한 실시예들은 또한, 예를 들어 FinFET 디바이스의 구동 전류와 같은 디바이스 성능을 향상시키는 것을 허용한다.
도 1은 핀 전계 효과 트랜지스터(FinFET)(100)의 삼차원 도면의 예시를 도시한다. FinFET(100)은 기판(101) 상의 핀(105)을 포함한다. 기판(101)은 격리 영역들(103)을 포함하며, 핀(105)은 이웃하는 격리 영역들(103) 사이로부터 이들 위로 돌출한다. 게이트 유전체(107)는 핀(105)의 상면 위에 그리고 측벽들을 따라 있으며, 게이트 전극(109)은 게이트 유전체(107) 위에 있다. 소스/드레인 영역들(111, 113)은 게이트 유전체(107)와 게이트 전극(109)에 대해 핀(105)의 대향 측들에 배치된다. 도 1 에 도시된 FinFET(100)은 도시의 목적으로만 제공되며, 본 개시의 범위를 제한하는 것을 의미하는 것은 아니다. 이와 같이, 에피택셜 소스/드레인 영역들, 다중 핀들, 다중층 핀들 등과 같은 다수의 변형들이 가능하다. 도 1은 또한 후속 도면들에 사용되는 기준 단면들을 도시한다. 단면 A-A는 FinFET(100)의 채널, 게이트 유전체(107), 및 게이트 전극(109)을 가로지른다. 단면 C-C는 단면 A-A에 평행한 면 내에 있고, 채널 밖의 핀(105)을 가로지른다. 단면 B-B는 단면 A-A 및 단면 B-B에 수직하고, 핀(105)의 길이방향 축을 따르며, 예컨대 소스/드레인 영역들(111, 113) 사이의 전류 흐름의 방향으로 놓여 있다. 후속 도면들은 명확성을 위해 이러한 기준 단면들을 참조한다.
도 2a 내지 도 22a, 도 24a 내지 도 29a, 도 17b 내지 도 22b, 도 24b 내지 도 29b 및 도 18c 내지 도 29c는 일부 실시예들에 따른 FinFET 디바이스(200)의 제조에서의 중간 스테이지들의 단면도들이다. 도 2a 내지 도 22a, 도 24a 내지 도 29a, 도 17b 내지 도 22b, 도 24b 내지 도 29b 및 도 18c 내지 도 29c에서, “a” 명칭으로 끝나는 도면들은, FinFET에 대한 다중 핀들 및 다중 FinFET들을 제외하고, 도 1에 도시된 기준 단면 A-A를 따라 도시되고, “b” 명칭으로 끝나는 도면들은 도 1에 도시된 기준 단면 B-B를 따라 도시되며, “c” 명칭으로 끝나는 도면들은 도 1에 도시된 단면 C-C를 따라 도시된다.
도 2a를 참조하면, 일부 실시예들에서, FinFET 디바이스(200)를 형성하는 공정은, 기판(201) 위에 마스크(203)를 형성하는 공정으로 시작한다. 기판(201)은 벌크 반도체, 절연체 상의 반도체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있으며, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 또는 도핑되지 않을 수 있다. 기판(201)은 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료의 층을 포함한다. 절연체층은, 예컨대, 매립형 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은, 기판, 일반적으로는 실리콘 또는 유리 기판 상에 제공된다. 다중층 기판 또는 구배 기판과 같은, 다른 기판들 또한 사용될 수 있다. 일부 실시예들에서, 기판(201)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(201)은 집적 회로 디바이스들(미도시)을 더 포함할 수 있다. 본 업계의 통상의 기술자는 FinFET 디바이스(200)에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해, 트랜지스터들, 다이오드들, 캐패시터들, 저항기들 등, 또는 이들의 조합들과 같은 폭넓게 다양한 집적 회로 디바이스들이 기판(201) 상에 및/또는 내에 형성될 수 있다는 것을 알 것이다. 집적 회로 디바이스들은 임의의 적절한 방법들을 사용하여 형성될 수 있다.
일부 실시예들에서, 기판(201)은 제1 영역(205)과 제2 영역(207)을 포함할 수 있다. 이하에서 보다 상세히 설명되는 바와 같이, p형 디바이스들은 제1 영역(205) 내에 형성되고, n형 디바이스들은 제2 영역(207) 내에 형성된다. n형 디바이스들은 n형 FinFET 디바이스들과 같은 NMOS 디바이스들일 수 있다. p형 디바이스들은 p형 FinFET 디바이스들과 같은 PMOS 디바이스들일 수 있다. 따라서, 제1 영역(205)은 또한 PMOS 영역(205)이라고 지칭될 수 있으며, 제2 영역(207)은 또한 NMOS 영역(207)이라고 지칭될 수 있다.
도 2a를 더 참조하면, 마스크(203)가 기판(201) 위에 형성된다. 일부 실시예들에서, 마스크(203)는 도핑 공정 동안 기판(201)을 보호하기 위해 후속 도핑 단계들(도 3a 및 도 4a 참조)에서 사용될 수 있다. 일부 실시예들에서, 마스크(203)는 하나 이상의 마스크층들을 포함할 수 있다. 도 2a에 도시된 바와 같이, 일부 실시예들에서, 마스크(203)는 제1 마스크층(203A) 및 제1 마스크층(203A) 위의 제2 마스크층(203B)을 포함할 수 있다. 제1 마스크층(203A)은 실리콘 산화물 등과 같은 산화물을 포함할 수 있고, 열적 산화, 원자층 증착(ALD), 화학 기상 증착(CVD), 이들의 조합 등과 같은 임의의 적절한 공정을 사용하여 형성될 수 있다. 제2 마스크층(203B)은 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 질화물을 포함할 수 있고, 열적 질화, ALD, CVD, 이들의 조합 등과 같은 임의의 적절한 공정을 사용하여 형성될 수 있다.
도 3a를 참조하면, 마스크(301)가 마스크(203) 위에 형성된다. 마스크(301)는 기판(201)의 PMOS 영역(205) 위에 배치된 마스크(203)의 부분들을 노출시키도록 패터닝된다. 일부 실시예들에서, 마스크(301)는 포토레지스트를 포함하며, 스핀-온 기술을 사용하여 형성될 수 있다. 일부 실시예들에서, 마스크(301)는 용인되는 포토리소그래피 기술들을 사용하여 패터닝 될 수 있다. 후속하여, 기판(201)의 NMOS 영역(207)을 마스크(301)로 보호하는 동안, 기판(201) 내에 웰(305)을 형성하기 위해 기판(201)의 PMOS 영역(205)에 대해 도핑 공정(303)이 수행된다. 일부 실시예들에서, 도핑 공정(303)은 이온 주입 공정 등을 포함할 수 있다. 일부 실시예들에서, n 웰인 웰(305)을 형성하기 위해 n형 불순물들이 기판(201) 내로 주입된다. n형 불순물들은 인, 비소 등일 수 있다. 불순물들을 주입한 후에, 주입된 불순물들을 활성화시키기 위해 기판(201)에 대하여 어닐링 공정이 수행될 수 있다.
도 4a를 참조하면, 도핑 공정(303)을 수행한 후에, 마스크(301)(도 3a 참조)가 제거된다. 마스크(301)가 포토레지스트를 포함하는 일부 실시예들에서, 마스크(301)는 애싱(ashing) 공정과 이에 뒤따르는 습식 세정 공정, 또는 다른 적절한 포토레지스트 제거 공정들을 사용하여 제거될 수 있다. 후속하여, 마스크(401)가 마스크(203) 위에 형성된다. 마스크(401)는 기판(201)의 NMOS 영역(207) 위에 배치된 마스크(203)의 부분들을 노출시키도록 패터닝된다. 일부 실시예들에서, 마스크(401)는 포토레지스트를 포함하며, 스핀-온 기술을 사용하여 형성될 수 있다. 일부 실시예들에서, 마스크(401)는 용인되는 포토리소그래피 기술들을 사용하여 패터닝 될 수 있다. 후속하여, 기판(201)의 PMOS 영역(205)을 마스크(401)로 보호하는 동안, 기판(201) 내에 웰(405)을 형성하기 위해 기판(201)의 NMOS 영역(207)에 대해 도핑 공정(403)이 수행된다. 일부 실시예들에서, 도핑 공정(403)은 이온 주입 공정 등을 포함할 수 있다. 일부 실시예들에서, p 웰인 웰(405)을 형성하기 위해 p형 불순물들이 기판(201) 내로 주입된다. p형 불순물들은 붕소, BF2 등일 수 있다. 불순물들을 주입한 후에, 주입된 불순물들을 활성화시키기 위해 기판(201)에 대하여 어닐링 공정이 수행될 수 있다.
도 5a를 참조하면, 도핑 공정(403)을 수행한 후에, 마스크(401)(도 4a)가 제거된다. 마스크(401)가 포토레지스트를 포함하는 일부 실시예들에서, 마스크(401)는 애싱(ashing) 공정과 이에 뒤따르는 습식 세정 공정, 또는 다른 적절한 포토레지스트 제거 공정들을 사용하여 제거될 수 있다. 마스크(401)를 제거한 후에, 기판(201)을 노출시키기 위해 마스크(203)가 제거된다. 일부 실시예들에서, 마스크(203)는, 화학적 기계적 연마(CMP) 공정,에칭 공정, 그라인딩 공정, 이들의 조합 등을 사용하여 제거될 수 있다. 마스크(203)를 제거한 후에, 기판(201) 위에 반도체층(501)이 형성된다. 일부 실시예들에서, 반도체층(501)은 도 2a와 관련하여 위에서 설명된 기판(201)과 유사한 재료들을 포함할 수 있고, 그 설명은 여기서 반복되지 않는다. 일 실시예에서, 반도체층(501)은 실리콘층이다. 일부 실시예들에서, 반도체층(501)은 기판(201) 위에 에피택셜하게 성장될 수 있다. 이에 따라, 반도체층(501)은 또한 에피택셜 반도체층(501)이라고 지칭될 수 있다.
도 6a를 참조하면, 마스크(601)는 반도체층(501) 위에 형성되고, 기판(201)의 PMOS 영역(205) 위에 배치된 마스크(601)의 부분을 노출시키도록 패터닝된다. 마스크(601)는 실리콘 산화물 등과 같은 산화물을 포함할 수 있고, 열적 산화, ALD, CVD, 이들의 조합 등과 같은 임의의 적절한 공정을 사용하여 형성될 수 있다. 일부 실시예들에서, 마스크(601)는 적절한 포토리소그래피 및 에칭 방법들을 사용하여 패터닝 될 수 있다.
도 7a를 참조하면, 반도체층(501)의 노출된 부분은, 기판(201)의 PMOS 영역(205) 위의 반도체층(501)을 완전히 제거하지 않고 리세싱된다. 일부 실시예들에서, 기판(201)의 PMOS 영역(205) 위의 반도체층(501)의 남아있는 부분은 약 1 nm 및 약 10 nm 사이의 두께(T1)를 가질 수 있다. 일부 실시예들에서, 반도체층(501)은, 마스크(601)를 에칭 마스크로 사용하면서, 적절한 에칭 공정을 사용하여 리세싱 될 수 있다.
도 8a를 참조하면, 반도체층(801)이 기판(201)의 PMOS 영역(205) 위에 형성된다. 일부 실시예들에서, 반도체층(801)은 SiGe를 포함하고, PMOS 영역(205) 내의 반도체층(501)의 남아있는 부분 위에 에피택셜하게 성장된다. 일부 실시예들에서, SiGe를 포함하는 반도체층(801)은, 적절한 Ge 및 Si 전구체들을 사용하여 저압 CVD(LPCVD)에 의해 형성될 수 있다. Ge 전구체들은 GeH4, GeH3CH3, (GeH3)2CH2, 이들의 조합 등을 포함할 수 있다. Si 전구체들은 SiH2Cl2, SiH4, 이들의 조합 등을 포함할 수 있다.
도 9a를 참조하면, 반도체층(801)을 형성한 후에, 마스크(601)가 제거된다. 일부 실시예들에서, 마스크(601)(도 8a 참조)는, CMP 공정, 에칭 공정, 그라인딩 공정, 이들의 조합 등을 사용하여 제거될 수 있다. 마스크(601)가 실리콘 산화물을 포함하는 일부 실시예들에서, 마스크(601)는 희석된 HF를 사용하는 에칭 공정에 의해 제거된다. 일부 실시예들에서, 마스크(601)를 제거한 후에, 연마(polishing) 공정이 반도체층들(501, 801)에 대해 수행된다. 연마 공정은, CMP 공정, 에칭 공정, 그라인딩 공정, 이들의 조합 등을 포함할 수 있다. 일부 실시예들에서, 연마 공정을 수행한 후에, 반도체층들(501, 801) 위에 반도체층(901)이 형성된다. 일부 실시예들에서, 반도체층(901)은 약 1 ㎚ 및 약 10 ㎚ 사이의 두께를 갖는다. 일부 실시예들에서, 반도체층(901)은 도 5a와 관련하여 위에서 설명된 반도체층(501)과 유사한 재료들 및 방법들을 사용하여 형성될 수 있고, 그 설명은 여기서 반복되지 않는다. 반도체층들(501, 901)이 실리콘층들이고 반도체층(801)은 SiGe 층인 일부 실시예들에서, 반도체층들(801, 901) 사이의 인터페이스는 (도 9a에 실선으로 도시된 바와 같이) 검출 가능한 반면, 반도체층들(501, 901) 사이의 인터페이스는 (도 9a에 파선으로 도시된 바와 같이) 검출 가능하지 않을 수 있다. 일부 실시예들에서, 반도체층(901)은, 반도체 스트립들을 형성하기 위한 후속 패터닝 공정 동안, 반도체층(801)으로부터 Ge가 확산되어 나오는 것을 방지할 수 있다(도 10a 참조). 따라서, 반도체층(901)은 또한 버퍼층이라고 지칭될 수 있다.
도 9a를 더 참조하면, 반도체층(901)을 형성한 후에, 반도체층(901) 위에 마스크(903)가 형성된다. 일부 실시예들에서, 마스크(903)는 제1 마스크층(903A) 및 제1 마스크층(903A) 위의 제2 마스크층(903B)을 포함한다. 일부 실시예들에서, 제1 마스크층(903A)은 도 2a와 관련하여 위에서 설명된 제1 마스크층(203A)과 유사한 재료들 및 방법들을 사용하여 형성될 수 있고, 그 설명은 여기서 반복되지 않는다. 일부 실시예들에서, 제2 마스크층(903B)은 도 2a와 관련하여 위에서 설명된 제2 마스크층(203B)과 유사한 재료들 및 방법들을 사용하여 형성될 수 있고, 그 설명은 여기서 반복되지 않는다.
도 8a 및 도 9a를 더 참조하면, 일부 실시예들에서, SiGe를 포함하는 반도체층(801)은 전체적으로 균일한 Ge 농도를 갖는다. 그러한 실시예들에서, 균일한 Ge 농도는 약 15 원자% 및 약 40 원자% 사이이다. 다른 실시예들에서, SiGe를 포함하는 반도체층(801)은, 반도체층(801)의 저면(801b)에서의 가장 낮은 Ge 농도로부터 반도체층(801)의 상면(801t)에서의 가장 높은 Ge 농도까지 증가하는, 불균일한 Ge 농도를 갖는다. 일부 실시예들에서, 반도체층(801)의 저면(801b)에서의 Ge 농도는 약 10 원자% 및 약 20 원자% 사이이다. 일부 실시예들에서, 반도체층(801)의 상면(801t)에서의 Ge 농도는 약 25 원자% 및 약 35 원자% 사이이다. 또 다른 실시예들에서, SiGe를 포함하는 반도체층(801)은, 균일한 Ge 농도를 갖는 반도체층(801)의 하위 부분(8011)과 불균일한 Ge 농도를 갖는 반도체층(801)의 상위 부분(8012)을 갖는, 불균일한 Ge 농도를 갖는다. 이러한 실시예들에서, Ge 농도는, 반도체층(801)의 하위 부분(8011) 및 상위 부분(8012) 사이의 인터페이스(801i)에서의 낮은 Ge 농도로부터 반도체층(801)의 상면(801t)에서의 높은 Ge 농도까지 증가한다. 일부 실시예들에서, 반도체층(801)의 하위 부분(8011)의 균일한 Ge 농도는 약 15 원자% 및 약 40 원자% 사이이다. 일부 실시예들에서, 인터페이스(801i)에서의 Ge 농도는 약 10 원자% 및 약 20 원자% 사이이다. 일부 실시예들에서, 반도체층(801)의 상면(801t)에서의 Ge 농도는 약 25 원자% 및 약 35 원자% 사이이다.
도 10a는 PMOS 영역(205) 내의 반도체 스트립들(1005) 및 NMOS 영역(207) 내의 반도체 스트립들(1007)의 형성을 도시한다. 먼저, 마스크층들(903A, 903B)이 패터닝되고, 마스크층들(903A, 903B) 내의 개구들은, 트렌치들(1001, 1003) 각각이 형성될 반도체층들(501, 801, 901)의 영역들을 노출시킨다. 다음으로, 패터닝 공정이 수행될 수 있고, 패터닝 공정은, 마스크(903) 내의 개구들을 통해 PMOS 영역(205) 내에 트렌치들(1001)들을 그리고 NMOS 영역(207) 내에 트렌치들(1003)들을 생성한다. 패터닝된 마스크(903) 아래에 놓인 반도체층들(501, 801, 901) 및 기판(201)의 남아있는 부분들은 PMOS 영역(205) 내에 반도체 스트립들(1005)을 형성한다. 패터닝된 마스크(903) 아래에 놓인 반도체층들(501, 901) 및 기판(201)의 남아있는 부분들은 NMOS 영역(207) 내에 반도체 스트립들(1007)을 형성한다. 패터닝 공정은, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE), 이들의 조합 등과 같은 하나 이상의 용인되는 에칭 공정들일 수 있다. 일부 실시예들에서, 패터닝 공정은, NMOS 영역(207)이 마스크(미도시)에 의해 보호되는 동안, PMOS 영역(205)에 대해 수행되는 제1 에칭 공정과, 이에 후속하여, PMOS 영역(205)이 마스크(미도시)에 의해 보호되는 동안 NMOS 영역(207)에 대해 수행되는 제2 에칭 공정을 포함하며, 제1 에칭 공정은 제2 에칭 공정과 상이하다. 다른 실시예들에서, 제2 에칭 공정은 제1 에칭 공정 전에 수행될 수 있다.
도 11a를 참조하면, 컨포멀 라이너(1101)가 트렌치들(1001, 1003)(도 10a 참조)의 저면들과 측벽들 상에 형성되고, 트렌치들(1001, 1003)은 후속하여 절연 재료(1103)로 충전된다. 일부 실시예들에서, 라이너(1101)는, 반도체(예를 들면, 실리콘) 질화물, 반도체(예를 들면, 실리콘) 산화물, 열적 반도체(예를 들면, 실리콘) 산화물, 반도체(예를 들면, 실리콘) 산질화물, 폴리머, 이들의 조합들 등을 포함할 수 있다. 라이너(1101)의 형성은, ALD, CVD, 고밀도 플라즈마 CVD(HDP-CVD), 물리적 기상 증착(PVD), 이들의 조합 등과 같은 임의의 적절한 방법을 포함할 수 있다. 일부 실시예들에서, 절연 재료(1103)는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 이들의 조합 등일 수 있고, HDP-CVD, 유동가능 CVD(flowable CVD; FCVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반 물질 증착 및 CVD 기반 물질을 산화물과 같은 다른 물질로 변환시키기 위한 사후 경화), 또는 이들의 조합 등에 의해 형성될 수 있다. 임의의 용인되는 공정들에 의해 형성된 다른 절연 재료들이 또한 사용될 수 있다. 일부 실시예들에서, 절연 재료(1103)가 퇴적된 후에, 절연 재료(1103)에 대해 어닐링 공정이 수행될 수 있다. 그러한 실시예들에서, 라이너(1101)는, 어닐링 공정 동안 반도체 스트립들(1005, 1007)(예를 들어, Si 또는 Ge)로부터 절연 재료(1103)로의 반도체 재료의 확산을 방지할(또는 적어도 감소시킬) 수 있다.
도 12a를 참조하면, CMP 공정과 같은 제1 평탄화 공정이 수행되어 과잉 절연 재료(1103)를 제거하고, 이에 의해 절연 재료(1103)의 남아있는 부분들의 상면들은 라이너(1101)의 상면들과 동일 평면에 있다.
도 13a를 참조하면, CMP 공정과 같은 제2 평탄화 공정이 수행되어 과잉 절연 재료(1103)를 제거하고, 이에 의해 절연 재료(1103)의 남아있는 부분들의 상면들은 마스크층(903A)의 상면과 동일 평면에 있다. 제2 평탄화 공정은 또한 라이너(1101)의 부분들 및 마스크층(903B)을 제거한다. 일부 실시예들에서, 제2 평탄화 공정은 제1 평탄화 공정과는 상이하다.
도 14a는 절연 재료(1103) 및 라이너(1101)의 리세싱을 도시한다. 라이너(1101) 및 절연 재료(1103)의 남아있는 부분들은 얕은 트렌치 격리(STI) 영역들(1401)을 형성한다. 절연 재료(1103) 및 라이너(1101)는 리세싱되고, 이에 의해 반도체 스트립들(1105, 1107)의 상위 부분들이 이웃하는 STI 영역들(1401) 사이로부터 돌출한다. 또한, STI 영역들(1401)의 상면들은, 도시된 바와 같은 평탄한 표면, 볼록한 표면, (디싱(dishing)과 같은) 오목한 표면, 또는 이들의 조합을 가질 수 있다. STI 영역들(1401)의 상면들은 적절한 에칭에 의해 평탄하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. 절연 재료(1103) 및 라이너(1101)는, 절연 재료(1103) 및 라이너(1101)의 재료에 대해 선택적인 것과 같은, 용인되는 에칭 공정을 사용하여 리세싱 될 수 있다. 일부 실시예들에서, CERTAS®에칭, 어플라이드 머티어리얼즈 SICONI 툴, 또는 희석된 불화수소(dHF)산을 사용한 산화물 제거가 사용될 수 있다. 일부 실시예들에서, 리세싱 공정은 또한 패터닝된 반도체층(901)(도 13a 참조)의 부분들을 제거하여 반도체 스트립들(1005, 1007)을 형성한다.
도 15a를 참조하면, 하나 이상의 에칭 공정들이 반도체 스트립들(1005, 1007)(도 14a 참조)의 노출된 부분들에 대하여 수행되어 핀들(1501, 1503) 각각을 형성한다. 일부 실시예들에서, 동일한 에칭 공정이 반도체 스트립들(1005, 1007)의 노출된 부분들에 대해 수행된다. 그러한 실시예들에서, 반도체 스트립들(1005 및 1007) 사이의 에칭 속도 차이를 보상하기 위해, 예를들어 실리콘 산화물층(미도시)과 같은 산화물층이 반도체 스트립들(1007)의 노출된 부분들 위에 형성될 수 있다. 다른 실시예들에서, 2개의 상이한 에칭 공정들이 반도체 스트립들(1005 및 1007)의 노출된 부분들에 대해 수행된다. 일부 실시예들에서, 하나 이상의 에칭 공정들은, 반응성 이온 에칭(RIE) 등과 같은 이방성 에칭 공정을 포함할 수 있다. 일부 실시예들에서, RIE 공정의 다른 파라미터들 및 에칭 화학물질은 RIE 공정의 에칭 속도를 조정하기 위해 조정될 수 있다. 일부 실시예들에서, 결정학적 방향 <100>을 따르는 에칭 속도 R100은 결정학적 방향 <110>을 따르는 에칭 속도 R110보다 크고, 이는 결정학적 방향 <111>을 따르는 에칭 속도 R111보다 크다. 일부 실시예들에서, R100: R110: R111 은 600:400:1과 동일하다. 반도체층들(501, 801)의 상면들이 결정학적 면 (100)인 일부 실시예들에서, RIE 공정은 반도체 스트립들(1005, 1007)의 노출된 부분들의 측벽들의 기울기들을 변경하고, 이에 의해 핀들(1501, 1503)이 각각의 인접한 STI 영역들(1401)로부터 멀리 연장될수록, 핀들(1501, 1503)의 폭들은 감소한다. 도 14a 및 도 15a와 관련하여 위에서 설명한 바와 같이, 반도체 스트립들(1005, 1007)을 핀들(1501, 1503) 각각으로 재성형(reshaping)하는 것은, 핀 저부들에서 FinFET 디바이스(200)의 채널들에서의 응력을 제어하는 것과, 핀 파동(fin wiggle)/휨(bend) 효과를 감소 또는 제거하는 것을 허용하고, 핀 높이들을 따라 균일한 문턱 전압(Vt)을 갖는 FinFET 디바이스(200)를 허용한다.
도 16a는 도 15a에 도시된 핀(1501)의 확대도를 도시한다. 일부 실시예들에서, 핀(1501)은 약 30 ㎚와 약 60 ㎚ 사이의 높이(H1)를 갖는다. 일부 실시예들에서, 핀(1501)이 인접한 STI 영역들(1401)로부터 멀리 연장할수록, 핀(1501)의 폭은 감소한다. 일부 실시예들에서, 인접한 STI 영역들(1401)로부터 가장 멀리 있는 핀(1501)의 부분은 약 2 nm 및 약 10 nm 사이의 폭(W1)을 갖는다. 일부 실시예들에서, 인접한 STI 영역들(1401)에 가장 가까운 핀(1501)의 부분은 약 4 ㎚ 및 약 14 ㎚ 사이의 폭(W2)을 갖는다. 일부 실시예들에서, 폭(W2)은 폭(W1)보다 크다. 핀(1501)이 SiGe를 포함하는 일부 실시예들에서, 핀(1501)은 균일한 Ge 농도를 갖는다. 그러한 실시예들에서, 균일한 Ge 농도는 약 15 원자% 및 약 40 원자% 사이에 있다. 핀(1501)이 SiGe를 포함하는 다른 실시예들에서, 핀(1501)은, 핀(1501)이 인접한 STI 영역들(1401)로부터 멀리 연장할수록 증가하는 Ge 농도를 갖는, 불균일한 Ge 농도를 갖는다. 일부 실시예들에서, 인접한 STI 영역들(1401)에 가장 가까운 핀(1501)의 부분의 Ge 농도는 약 10 원자% 및 약 20 원자% 사이이다. 일부 실시예들에서, 인접한 STI 영역들(1401)로부터 가장 멀리 있는 핀(1501)의 부분의 Ge 농도는 약 25 원자% 및 약 35 원자% 사이이다. 일부 실시예들에서, 핀(1501)의 측벽들은 인접한 STI 영역들(1401)의 최상면들과 각도(θ1)를 형성한다. 일부 실시예들에서, 각도(θ1)는 약 80도와 약 90도 사이이다. 일부 실시예들에서, 핀들(1503)(도 15a 참조)은 핀들(1501)과 유사한 형상들 및 크기들을 가질 수 있고, 그 설명은 여기서 반복되지 않는다.
도 17a 및 도 17b를 참조하면, 유전체층(1701)이 핀들(1501, 1503)의 상면들과 측벽들 상에 형성된다. 일부 실시예들에서, 유전체층(1701)은 또한 STI 영역들(1401) 위에 형성될 수 있다. 다른 실시예들에서, STI 영역들(1401)의 상면들에는 유전체층(1701)이 없을 수 있다. 유전체층(1701)은 실리콘 산화물 등과 같은 산화물을 포함할 수 있고, 용인되는 기술들에 따라 (예를 들어, ALD, CVD, PVD, 이들의 조합 등을 사용하여) 퇴적될 수 있거나, 또는 (예를 들어, 열적 산화 등을 사용하여) 열적으로 성장될 수 있다. 게이트 전극층(1703)은 유전체층(1701) 위에 형성되며, 마스크(1705)는 게이트 전극층(1703) 위에 형성된다. 일부 실시예들에서, 게이트 전극층(1703)은 유전체층(1701) 위에 퇴적될 수 있고, 이어서, 예를 들어 CMP 공정을 사용하여 평탄화 될 수 있다. 후속하여, 마스크(1705)는 게이트 전극층(1703) 위에 퇴적될 수 있다. 게이트 전극층(1703)은, STI 영역들(1401)의 재료에 대해 높은 에칭 선택도를 갖는 다른 재료들이 또한 사용될 수 있지만, 예컨대 폴리실리콘으로 제조될 수 있다. 마스크(1705)는, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물, 이들의 조합 등의 하나 이상의 층들을 포함할 수 있고, 열적 산화, 열적 질화, ALD, PVD, CVD, 이들의 조합 등과 같은 임의의 적절한 공정을 사용하여 형성될 수 있다. 예시된 실시예에서, 단일 유전체층(1701), 단일 게이트 전극층(1703) 및 단일 마스크(1705)가 PMOS 영역(205)과 NMOS 영역(207)에 걸쳐 형성된다. 다른 실시예들에서, 상이한 유전체층들, 상이한 게이트 전극층들, 및 상이한 마스크들이 PMOS 영역(205)과 NMOS 영역(207)에서 별개로 형성될 수 있다.
도 18a, 18b 및 18c를 참조하면, PMOS 영역(205) 내에 패터닝된 마스크(1801)를, 그리고 NMOS 영역(207) 내에 패터닝된 마스크(1803)를 형성하기 위해, 용인되는 포토리소그래피 및 에칭 기술들을 사용하여 마스크(1705)(도 17a 및 17b 참조)가 패터닝 될 수 있다. 그 후에, PMOS 영역(205) 내에 게이트들(1805)을, 그리고 NMOS 영역(207) 내에 게이트들(1807)을 형성하기 위해, 용인되는 에칭 기술에 의해 게이트 전극층(1703) 및 유전체층(1701)에 마스크들(1801, 1803)의 패턴이 전사된다. 게이트들(1805, 1807)의 패턴은, 핀들(1501, 1503) 각각의 소스/드레인 영역들을 각각 노출시키는 반면, 핀들(1501, 1503)의 채널 영역들을 덮는다. 게이트들(1805, 1807)은 또한 핀들(1501, 1503) 각각의 길이 방향에 실질적으로 수직한 길이 방향을 가질 수 있다. 게이트들(1805, 1807)의 크기와 게이트들(1805, 1807) 간의 피치는, 게이트들(1805, 1807)이 형성되는 다이의 영역에 의존할 수 있다. 일부 실시예들에서, 게이트들(1805, 1807)은, 다이의 입력/출력 영역(예를 들어, 입력/출력 회로가 배치되는 곳)에 위치되는 경우, 다이의 로직 영역(예를 들어, 로직 회로가 배치되는 곳)에 위치될 때보다 더 큰 크기 및 더 큰 피치를 가질 수 있다. 보다 상세히 아래에서 설명되는 바와 같이, 일부 실시예들에서, 게이트들(1805, 1807)은 희생 게이트들이고, 후속하여 대체 게이트들로 대체된다. 이러한 실시예들에서, 게이트들(1805, 1807)은 또한 희생 게이트들이라고 지칭될 수 있다. 일부 실시예들에서, 게이트들(1805, 1807)은 대체되지 않고 최종 FinFET 디바이스(200) 내에 존재한다.
도 18a, 도 18b 및 도 18c를 더 참조하면, 저농도로 도핑된 소스/드레인(LDD) 영역들(1809)이 PMOS 영역(205) 내의 핀들(1501)내에 형성되고, LDD 영역들(1811)이 NMOS 영역(207) 내의 핀들(1503) 내에 형성된다. 도 3a 및 도 4a와 관련하여 위에서 논의된 주입 공정들과 유사하게, PMOS 영역(205)이 노출되어 있는 동안 포토레지스트와 같은 마스크(미도시)가 NMOS 영역(207) 위에 형성되고, PMOS 영역(205) 내에 LDD 영역들(1809)을 형성하기 위해, 노출된 핀들(1501) 내로 p형 불순물들이 주입된다. p형 불순불들은, 도 4a와 관련하여 위에서 논의된 p형 불순물들 중 임의의 것일 수 있다. LDD 영역들(1809)의 주입 동안, 게이트들(1805) 및 패터닝된 마스크(1801)는, 도펀트들이 노출된 핀들(1501)의 채널 영역들로 주입되는 것을 방지하기(또는 적어도 감소시키기) 위해, 조합된 마스크로 기능한다. 따라서, LDD 영역들(1809)은 실질적으로 노출된 핀들(1501)의 소스/드레인 영역들 내에 형성될 수 있다. 그 후에, 마스크는 적절한 제거 방법을 사용하여 제거된다. 일부 실시예들에서, 마스크가 포토레지스트를 포함하는 경우, 마스크는, 예를 들어 애싱(ashing) 공정과 이에 뒤따르는 습식 세정 공정을 사용하여 제거될 수 있다. 주입 공정 후에, 주입된 불순물들을 활성화시키기 위해 어닐링 공정이 수행될 수 있다. 후속하여, NMOS 영역(207)을 노출시키는 동안, 포토레지스트와 같은 제2 마스크(미도시)가 PMOS 영역(205) 위에 형성되고, NMOS 영역(207) 내에 LDD 영역들(1811)을 형성하기 위해, 노출된 핀들(1503) 내로 n형 불순물들이 주입된다. LDD 영역들(1811)의 주입 동안, 게이트들(1807) 및 패터닝된 마스크(1803)는, 도펀트들이 노출된 핀들(1503)의 채널 영역들로 주입되는 것을 방지하기(또는 적어도 감소시키기) 위해, 조합된 마스크로 기능한다. 따라서, LDD 영역들(1811)은 실질적으로 노출된 핀들(1503)의 소스/드레인 영역들 내에 형성된다. 그 후에, 제2 마스크는 적절한 제거 방법을 사용하여 제거된다. 일부 실시예들에서, 제2 마스크가 포토레지스트를 포함하는 경우, 제2 마스크는, 예를 들어 애싱(ashing) 공정과 이에 뒤따르는 습식 세정 공정을 사용하여 제거될 수 있다. n형 불순불들은, 도 3a와 관련하여 위에서 논의된 n형 불순물들 중 임의의 것일 수 있다. 주입 공정 후에, 주입된 불순물들을 활성화시키기 위해 어닐링 공정이 수행될 수 있다.
도 19a 내지 도 19c 및 도 20a 내지 도 20c는, 일부 실시예들에 따라 게이트들(1805)의 측벽들 상에의 스페이서들(2001)의 형성을 도시한다. 먼저 도 19a 내지 도 19c를 참조하면, 유전체층(1901)은, STI 영역들(1401), 핀들(1501, 1503), 패터닝된 마스크들(1801, 1803) 및 게이트들(1805, 1807)의 노출된 표면들 상에 블랭킷 형성된다. 일부 실시예들에서, 유전체층(1901)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 이들의 조합 등을 포함할 수 있고, CVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다.
도 20a 내지 도 20c를 참조하면, 게이트들(1805)의 측벽들 상에 스페이서들(2001)을 형성하기 위해 PMOS 영역(205) 내의 유전체층(1901)의 과잉 부분들을 제거하기 위한 패터닝 공정이 수행될 수 있다. 일부 실시예들에서, PMOS 영역(205)을 노출하는 동안, NMOS 영역(207) 내의 유전체층(1901) 위에 마스크(2003)가 형성된다. 일부 실시예들에서, 마스크(2003)는, 예를 들어 포토레지스트 등을 포함할 수 있고, 스핀-온 코팅 등을 사용하여 형성될 수 있다. 후속하여, 마스크(2003)를 에칭 마스크로 사용하여 유전체층(1901)에 대해 에칭 공정이 수행된다. 에칭 공정은 이방성일 수 있다. 에칭 공정은, 유전체층(1901)의 측방 부분들을 제거함으로써, 유전체층(1901)의 남아있는 수직 부분들이 게이트들(1805)의 측벽들 상에 스페이서들(2001)을 형성한다. 도시된 실시예에서, 에칭 공정은, 핀들(1501)을 형성하기 위해 유전체층(1901)을 완전히 제거한다. 다른 실시예들에서, 유전체층(1901)의 부분들은 핀들(1501)의 측벽들 상에 남아있고, 핀들(1501)의 측벽들 상에 스페이서들(미도시)을 형성한다.
도 21a 내지 도 21c 및 도 22a 내지 도 22c는 PMOS 영역(205) 내에의 에피택셜 소스/드레인 영역들(2201)의 형성을 도시한다. 도 21a 내지 도 21c를 참조하면, 스페이서들(2001)을 형성한 후에, NMOS 영역(207)이 마스크(2003)에 의해 보호되는 동안, 핀들(1501)의 소스/드레인 영역들 내에 리세스들(2101)을 형성하기 위해 PMOS 영역(205) 내의 핀들(1501)에 대해 패터닝 공정이 수행된다. 일부 실시예들에서, 패터닝 공정은, 패터닝된 마스크(1801), 게이트들(1805), 스페이서들(2001), 마스크(2003) 및/또는 STI 영역들(1401)을 조합된 마스크로 사용하면서, 적절한 이방성 건식 에칭 공정을 포함할 수 있다. 적절한 이방성 건식 에칭 공정은, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE), 이들의 조합 등을 포함할 수 있다.
도 22a, 도 22b 및 도 22c를 참조하면, 에피택셜 소스/드레인 영역들(2201)이 리세스들(2101)(도 21a, 도 21b 및 도 21c 참조) 내에 형성된다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(2201)은 금속 유기 CVD(metal-organic CVD; MOCVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 액상 에피택시(liquid phase epitaxy; LPE), 기상 에피택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG), 이들의 조합 등을 사용하여, 리세스들(2101) 내에서 에피택셜하게 성장된다. 핀들(1501)이 SiGe를 포함하는 일부 실시예들에서, 에피택셜 소스/드레인 영역들(2201)은 SiGe:B 등을 포함할 수 있다. 에피택셜 소스/드레인 영역들(2201)은 핀들(1501)의 각각의 표면들로부터 융기된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(2201)은 핀들(1501) 아래로 연장될 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(2201)의 재료는, p형 도펀트들과 같은 적절한 도펀트들로 주입될 수 있다. 일부 실시예들에서, 주입 공정은, 도 4a와 관련하여 위에서 설명된 웰(405)을 형성하기 위해 사용된 공정과 유사하고, 그 설명은 여기서 반복되지 않는다. 다른 실시예들에서, 에피택셜 소스/드레인 영역들(2201)의 재료는 성장 동안 인시츄 도핑될 수 있다. 에피택셜 소스/드레인 영역들(2201)을 형성한 후에, 적절한 마스크 제거 공정을 사용하여 마스크(2003)가 제거된다. 마스크(2003)가 포토레지스트를 포함하는 일부 실시예들에서, 마스크(2003)는 애싱(ashing) 공정과 이에 뒤따르는 습식 세정 공정, 또는 다른 적절한 포토레지스트 제거 공정들을 사용하여 제거될 수 있다.
도 22a, 도 22b 및 도 22c를 더 참조하면, 도시된 실시예에서, 에피택셜 소스/드레인 영역들(2201) 각각은 다른 에피택셜 소스/드레인 영역들(2201)로부터 물리적으로 분리된다. 다른 실시예들에서, 인접한 에피택셜 소스/드레인 영역들(2201)은 병합될 수 있다. 인접한 에피택셜 소스/드레인 영역들(2201)이 병합되어 공통의 에피택셜 소스/드레인 영역(2201)을 형성하는, 이러한 실시예가 도 23c에 도시된다.
도 24a, 도 24b 및 도 24c를 참조하면, PMOS 영역(205) 내에 에피택셜 소스/드레인 영역들(2201)을 형성한 후에, 에피택셜 소스/드레인 영역들(2401)이 NMOS 영역(207) 내에 형성된다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(2401)은, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b 및 도 22c와 관련하여 위에서 설명된 에피택셜 소스/드레인 영역들(2201)과 유사한 방법을 사용하여, NMOS 영역(207) 내에 형성되고, 그 설명은 여기서 반복되지 않는다. 일부 실시예들에서, NMOS 영역(207) 내에 에피택셜 소스/드레인 영역들(2401)을 형성하는 동안, PMOS 영역(205)이 마스크(미도시)에 의해 보호된다. 일부 실시예들에서, NMOS 영역(207) 내의 유전체층(1901)은 게이트들(1807)의 측벽들을 따라 스페이서들(2403)를 형성하도록 패터닝된다. NMOS 영역(207) 내의 유전체층(1901)은, 도 20a, 도 20b 및 도 20c와 관련하여 위에서 설명된 PMOS 영역(205) 내의 유전체층(1901)과 유사한 방법들을 사용하여 패터닝 될 수 있고, 그 설명은 여기서 반복되지 않는다. 후속하여, NMOS 영역(207) 내의 핀들(1503)의 소스/드레인 영역들은, 리세스들(2101)(도 21b 및 도 21c 참조)과 유사한 (도 24b 및 도 24c 내의 에피택셜 소스/드레인 영역들(2401)로 충전되어 도시된) 리세스들을 형성하기 위해 에칭된다. 핀들(1503)의 소스/드레인 영역들 내의 리세스들은, 도 21a, 도 21b 및 도 21c와 관련하여 위에서 설명된 리세스들(2101)과 유사한 방법을 사용하여 형성될 수 있고, 그 설명은 여기서 반복되지 않는다.
도 24a, 도 24b 및 도 24c를 더 참조하면, 에피택셜 소스/드레인 영역들(2401)은, MOCVD, MBE, LPE, VPE, SEG, 이들의 조합 등을 사용하여 NMOS 영역(207) 내의 리세스들 내에 에피택셜하게 성장된다. 핀들(1503)이 실리콘으로 형성되는 일부 실시예들에서, 에피택셜 소스/드레인 영역들(2401)은 실리콘, SiC, SiC:P, Si:P, SiAs:P 등을 포함할 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(2401)의 재료는, n형 도펀트들과 같은 적절한 도펀트들로 주입될 수 있다. 일부 실시예들에서, 주입 공정은, 도 3a와 관련하여 위에서 설명된 웰(305)을 형성하기 위해 사용된 공정과 유사하고, 그 설명은 여기서 반복되지 않는다. 다른 실시예들에서, 에피택셜 소스/드레인 영역들(2401)의 재료는 성장 동안 인시츄 도핑될 수 있다. 에피택셜 소스/드레인 영역들(2401)을 형성한 후에, 적절한 마스크 제거 공정을 사용하여 PMOS 영역(205)을 보호하는 마스크가 제거된다. 마스크가 포토레지스트를 포함하는 일부 실시예들에서, 마스크는, 애싱(ashing) 공정과 이에 뒤따르는 습식 세정 공정, 또는 다른 적절한 포토레지스트 제거 공정들을 사용하여 제거될 수 있다. 일부 실시예들에서, PMOS 영역(205) 내의 에피택셜 소스/드레인 영역들(2201)은, NMOS 영역(207) 내에 에피택셜 소스/드레인 영역들(2401)을 형성하기 전에 형성된다. 다른 실시예들에서, NMOS 영역(207) 내의 에피택셜 소스/드레인 영역들(2401)은, PMOS 영역(205) 내에 에피택셜 소스/드레인 영역들(2201)을 형성하기 전에 형성된다. 도시된 실시예에서, 에피택셜 소스/드레인 영역들(2401) 각각은 다른 에피택셜 소스/드레인 영역들(2401)로부터 물리적으로 분리된다. 다른 실시예들에서, 인접한 에피택셜 소스/드레인 영역들(2401)은, 도 22a, 도 22b 및 도 22c에 도시된 공통의 에피택셜 소스/드레인 영역(2201)과 유사하게 병합될 수 있다.
도 25a, 도 25b 및 도 25c를 참조하면, 에칭 정지층(ESL)(2501) 및 층간 유전체(ILD)(2503)가, 게이트들(1805, 1807) 위에, 그리고 에피택셜 소스/드레인 영역들(2201, 2401) 위에 퇴적된다. 일부 실시예들에서, ILD(2503)는 유동가능 CVD에 의해 형성되는 유동가능막이다. 일부 실시예들에서, ILD(2503)는, 실리콘 산화물, SiOC, ZrO2, HfO2, PSG(Phospho-Silicate Glass), BSG(Phospho-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass), 저-k 유전체 재료들, 극저-k 유전체 재료들, 고-k 유전체 재료들, 이들의 조합 등과 같은 유전체 재료로 형성될 수 있고, CVD, PECVD, 스핀-온 글라스 공정, 이들의 조합 등과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 일부 실시예들에서, 후속하여 형성되는 콘택 플러그들을 위한 개구들을 형성하기 위해, ILD(2503)를 패터닝하는 동안, ESL(2501)이 정지층으로 사용된다. 따라서, ESL(2501)을 위한 재료는, ESL(2501)의 재료가 ILD(2503)의 재료보다 낮은 에칭 속도를 갖도록 선택될 수 있다. 일부 실시예들에서, ESL(2501)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 이들의 조합 등을 포함할 수 있고, CVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시예들에서, ILD(2503)의 상면이 패터닝된 마스크들(1801, 1803)의 상면들과 동일한 높이에 있도록, CMP 공정과 같은 평탄화 공정이 수행될 수 있다. 다른 실시예들에서, 평탄화는 또한, 게이트들(1805, 1807) 각각으로부터 마스크들(1801, 1803) 또는 그 부분들을 제거할 수 있다.
도 26a, 도 26b 및 도 26c를 참조하면, 일부 실시예들에서, 패터닝된 마스크들(1801, 1803) 및 게이트들(1805, 1807)의 게이트 전극층들(1703)이, 하나 이상의 적절한 에칭 공정들을 사용하여 제거되어, PMOS 영역(205) 내에 리세스들(2601)을, 그리고 NMOS 영역(207) 내에 리세스들(2603)을 형성한다. 리세스들(2601) 각각은 PMOS 영역(205) 내의 각각의 핀(1501)의 채널 영역을 노출시킨다. 리세스들(2603) 각각은 NMOS 영역(207) 내의 각각의 핀(1503)의 채널 영역을 노출시킨다. 도시된 실시예에서, 유전체층들(1701)은 핀들(1501, 1503)의 채널 영역들 위에 남아있다. 다른 실시예들에서, 유전체층들(1701)은 또한, 리세스들(2601, 2603)의 형성 동안 제거될 수 있다.
도 27a, 도 27b 및 도 27c를 더 참조하면, 게이트 유전체층(2701), 일함수층(2703) 및 게이트 전극층(2705)은, NMOS 영역이 마스크(미도시)에 의해 보호되는 동안, PMOS 영역(205) 내의 리세스들(2601)(도 26b 참조) 내에 형성된다. 일부 실시예들에서, 게이트 유전체층(2701)은 리세스들(2601) 내에 컨포멀하게(conformally) 퇴적된다. 일부 실시예들에서, 게이트 유전체층(2701)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 다른 실시예들에서, 게이트 유전체층(2701)은 고-k 유전체 재료를 포함하며, 이러한 실시예들에서, 게이트 유전체층(2701)은 약 7.0보다 큰 k 값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합들의 실리케이트 또는 금속 산화물을 포함할 수 있다. 게이트 유전체층(2701)의 형성 방법들은 분자 빔 증착(Molecular-Beam Deposition; MBD), ALD, PECVD, 이들의 조합 등을 포함할 수 있다.
리세스들(2601)을 형성하는 동안 유전체층들(1701)이 핀들(1501)의 채널 영역들 위에서 제거되지 않는 일부 실시예들에서, 유전체층들(1701)은, 게이트 유전체층(2701)과 핀들(1501)의 채널 영역들 사이에서 계면층들로서 기능할 수 있다. 리세스들(2601)을 형성하는 동안 핀들(1501)의 채널 영역들 위에서 유전체층들(1701)이 제거되는 일부 실시예들에서, 유전체층(2701)을 형성하기 전에 하나 이상의 계면층들이 핀들(1501)의 채널 영역들 위에 형성될 수 있고, 게이트 유전체층(2701)이 하나 이상의 계면층들 위에 형성된다. 계면층들은, 후속하여 형성되는 고-k 유전체층을 아래에 놓인 반도체 재료로부터 보호(buffer)하는 것을 돕는다. 일부 실시예들에서, 계면층들은 화학 반응들에 의해 형성될 수 있는 화학적 실리콘 산화물을 포함한다. 예를 들어, 화학적 산화물은 탈이온수 + 오존(O3), NH4OH+H2O2+H2O (APM), 또는 다른 방법들을 사용해서 형성될 수 있다. 다른 실시예들은, 계면층들을 형성하기 위해 상이한 재료 또는 공정들(예를 들어, 열적 산화 또는 퇴적 공정)을 활용할 수 있다.
게이트 유전체층(2701)을 형성한 후에, 일함수층(2703)이 게이트 유전체층 위에 형성된다. 일부 실시예들에서, 일함수층(2703)은 TiN, WN, TaN, Ru, Co, 이들의 조합 등을 포함하고, ALD, CVD, PVD, 이들의 조합들 등을 사용하여 형성될 수 있다. 일함수층(2703)을 형성한 후에, 리세스들(2601)(도 26b 참조)의 남아있는 부분들은 게이트 전극층(2705)으로 충전된다. 일부 실시예들에서, 게이트 전극층(2705)은 Co, Ru, Al, Ag, Au, W, Ni, Ti, Cu, Mn, Pd, Re, Ir, Pt, Zr, 이들의 합금들, 이들의 조합 등을 포함하고, ALD, CVD, PVD, 도금, 이들의 조합들 등을 사용하여 형성될 수 있다. 게이트 전극층(2705)으로 리세스들(2601)을 충전한 후에, 게이트 유전체층(2701), 일함수층(2703) 및 게이트 전극층(2705)의 과잉 부분들을 제거하기 위해 CMP 공정과 같은 평탄화 공정이 수행될 수 있고, 그 과잉 부분들은 ILD(2503)의 상면 위에 있다. 리세스들(2601) 내에 남아있는 게이트 전극층(2705), 일함수층(2703) 및 게이트 유전체층(2701)의 부분들은, 각각의 유전체층들(1701)과 조합하여 PMOS 영역(205) 내에 게이트들(2707)을 형성한다. 게이트들(2707)은 또한 대체 게이트들로 지칭될 수 있다.
도 27a, 도 27b 및 도 27c를 더 참조하면, 게이트 유전체층(2709), 일함수층(2711) 및 게이트 전극층(2713)은, PMOS 영역(205)이 마스크(미도시)에 의해 보호되는 동안, NMOS 영역(207) 내의 리세스들(2603)(도 26b 참조) 내에 형성된다. 일부 실시예들에서, 게이트 유전체층(2709)은 리세스들(2603) 내에 컨포멀하게(conformally) 퇴적된다. 일부 실시예들에서, 게이트 유전체층(2709)은, 게이트 유전체층(2701)과 유사한 재료 및 방법들을 사용하여 형성될 수 있고, 그 설명은 여기서 반복되지 않는다. 리세스들(2603)을 형성하는 동안 유전체층들(1701)이 핀들(1503)의 채널 영역들 위에서 제거되지 않는 일부 실시예들에서, 유전체층들(1701)은, 게이트 유전체층(2709)과 핀들(1503)의 채널 영역들 사이에서 계면층들로서 기능할 수 있다. 리세스들(2603)을 형성하는 동안 핀들(1503)의 채널 영역들 위에서 유전체층들(1701)이 제거되는 일부 실시예들에서, 유전체층(2709)을 형성하기 전에 하나 이상의 계면층들이 핀들(1503)의 채널 영역들 위에 형성될 수 있고, 게이트 유전체층(2709)이 하나 이상의 계면층들 위에 형성된다.
게이트 유전체층(2709)을 형성한 후에, 일함수층(2711)이 게이트 유전체층 위에 형성된다. 일부 실시예들에서, 일함수층(2711)은 Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaC, TaCN, TaSiN, TaAlC, Mn, Zr, 이들의 조합 등을 포함하고, ALD, CVD, PVD, 이들의 조합들 등을 사용하여 형성될 수 있다. 일함수층(2711)을 형성한 후에, 리세스들(2603)(도 26b 참조)의 남아있는 부분들은 게이트 전극층(2713)으로 충전된다. 일부 실시예들에서, 게이트 전극층(2713)은 게이트 전극층(2705)과 유사한 재료들 및 방법들을 사용하여 형성될 수 있고, 그 설명은 여기서 반복되지 않는다. 게이트 전극층(2713)으로 리세스들(2603)을 충전한 후에, 게이트 유전체층(2709), 일함수층(2711) 및 게이트 전극층(2713)의 과잉 부분들을 제거하기 위해 CMP 공정과 같은 평탄화 공정이 수행될 수 있고, 그 과잉 부분들은 ILD(2503)의 상면 위에 있다. 리세스들(2603) 내에 남아있는 게이트 전극층(2713), 일함수층(2711) 및 게이트 유전체층(2709)의 부분들은, 각각의 유전체층들(1701)과 조합하여 NMOS 영역(207) 내에 게이트들(2715)을 형성한다. 게이트들(2715)은 또한 대체 게이트들로 지칭될 수 있다.
도 27a, 도 27b 및 도 27c를 더 참조하면, 도시된 실시예에서, NMOS 영역(207) 내에 게이트들(2715)를 형성하기 전에 게이트들(2707)이 PMOS 영역(205) 내에 형성된다. 다른 실시예들에서, PMOS 영역(205) 내에 게이트들(2707)을 형성하기 전에 NMOS 영역(207) 내에 게이트들(2715)이 형성된다.
도 28a, 도 28b 및 도 28c를 참조하면, ILD(2801)가 ILD(2503) 위에 퇴적된다. 일부 실시예들에서, ILD(2801)는 도 25a, 도 25b 및 도 25c와 관련하여 위에서 설명된 ILD(2503)와 유사한 재료들 및 방법들을 사용하여 형성될 수 있고, 그 설명은 여기서 반복되지 않는다. 일부 실시예들에서, ILD(2801) 및 ILD(2503)는 동일한 재료로 형성된다. 다른 실시예들에서, ILD(2801) 및 ILD(2503)는 상이한 재료들로 형성된다. ESL(2501) 및 ILD들(2503, 2801)은 PMOS 영역(205) 내에 개구들(2803, 2805)을, 그리고 NMOS 영역(207) 내에 개구들(2807, 2809)을 형성하기 위해 패터닝된다. 일부 실시예들에서, ESL(2501) 및 ILD들(2503, 2801)은 용인되는 포토리소그래피 및 에칭 기술들을 사용하여 패터닝될 수 있다. 개구들(2803)은 PMOS 영역(205) 내의 각각의 게이트들(2707)을 노출시킨다. 개구들(2805)은 PMOS 영역(205) 내의 각각의 에피택셜 소스/드레인 영역들(2201)을 노출시킨다. 개구들(2807)은 NMOS 영역(207) 내의 각각의 게이트들(2715)을 노출시킨다. 개구들(2809)은 NMOS 영역(207) 내의 각각의 에피택셜 소스/드레인 영역들(2401)을 노출시킨다. 아래에서 더 상세히 설명되는 바와 같이, 개구들(2803, 2805, 2807, 2809)은 하나 이상의 도전성 재료들로 충전되어, 에피택셜 소스/드레인 영역들(2201, 2401) 및 게이트들(2707, 2715)로의 전기적 연결들을 제공하는 콘택 플러그들을 형성한다.
도 28a, 도 28b 및 도 28c를 더 참조하면, 자기정렬된(self-aligned) 층들(2811, 2813)이 개구들(2805, 2809) 각각을 통해 형성된다. 일부 실시예들에서, 금속 재료가 개구들(2805, 2809) 내에 퇴적된다. 금속 재료는 Ti, Co, Ni, NiCo, Pt, NiPt, Ir, PtIr, Er, Yb, Pd, Rh, Nb, 이들의 조합 등을 포함할 수 있고, PVD, 스퍼터링 등을 사용하여 형성될 수 있다. 후속하여, 자기정렬된 층들(2811, 2813)을 형성하기 위해 어닐링 공정이 수행된다. 일부 실시예들에서, 어닐링 공정은 금속 재료가 에피택셜 소스/드레인 영역들(2201, 2401)의 반도체 재료들과 반응하게 하여, 자기정렬된 층들(2811, 2813) 각각을 형성한다.
도 29a, 도 29b 및 도 29c를 참조하면, 개구들(2803, 2805, 2807, 2809)(도 28a, 도 28b 및 도 29c 참조)이 하나 이상의 도전성 재료들로 충전되어 콘택 플러그들(2901, 2903, 2905, 2907) 각각을 형성한다. 일부 실시예들에서, 확산 배리어층, 접착층 등과 같은 라이너(미도시), 및 도전성 재료가 개구들(2803, 2805, 2807, 2809) 내에 형성된다. 라이너는, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 이들의 조합 등을 포함할 수 있으며, CVD, PVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈, 이들의 조합 등일 수 있고, CVD, PVD, ALD, 전기화학적 도금 공정, 무전해 도금 공정, 이들의 조합 등을 사용하여 형성될 수 있다. ILD(2801)의 상면으로부터의 도전성 재료 및 라이너의 과잉 부분들을 제거하기 위해, CMP 공정과 같은 평탄화 공정이 수행될 수 있다. 도전성 재료 및 라이너의 남아있는 부분들은 개구들(2803, 2805, 2807, 2809) 각각 내에 콘택 플러그들(2901, 2903, 2905, 2907)을 형성한다. 콘택 플러그들(2901, 2905)은 게이트들(2707, 2715) 각각과 물리적으로 및 전기적으로 결합된다. 콘택 플러그들(2903, 2907)은 자기정렬된 층들(2811, 2813) 각각과 물리적으로 결합된다. 콘택 플러그들(2903, 2907)은 자기정렬된 층들(2811, 2813) 각각을 통해 에피택셜 소스/드레인 영역들(2201, 2401)에 전기적으로 결합된다.
도 30a, 도 31a, 도 31b 및 도 31c는 일부 실시예들에 따른 FinFET 디바이스(3000)의 제조에서의 중간 스테이지들의 단면도들이다. 도 30a, 도 31a, 도 31b 및 도 31c에서, “a” 명칭으로 끝나는 도면들은, FinFET에 대한 다중 핀들 및 다중 FinFET들을 제외하고, 도 1에 도시된 기준 단면 A-A를 따라 도시되고, “b” 명칭으로 끝나는 도면들은 도 1에 도시된 기준 단면 B-B를 따라 도시되며, “c” 명칭으로 끝나는 도면들은 도 1에 도시된 단면 C-C를 따라 도시된다. 일부 실시예들에서, FinFET 디바이스(3000)를 형성하기 위한 공정 단계들은, 유사한 도면부호들로 표시된 유사한 특징부들을 갖는, 도 2a 내지 도 22a, 도 24a 내지 도 29a, 도 17b 내지 도 22b, 도 24b 내지 도 29b, 및 도 18c 내지 도 29c와 관련하여 위에서 설명된 FinFET 디바이스(200)를 형성하기 위한 공정 단계들과 유사할 수 있고, 그 설명은 여기서 반복되지 않는다.
도 30a를 참조하면, FinFET 디바이스(3000)를 형성하는 공정은, 도 14a에 도시된 구조를 형성하는 단계로 시작한다. 일부 실시예들에서, 도 15a와 관련하여 위에서 설명된 하나 이상의 에칭 공정들이, NMOS 영역(207) 내의 반도체 스트립들(1007)(도 14a 참조)의 노출된 부분들을 마스크(미도시)로 보호하는 동안, 핀들(1501)을 형성하기 위해 PMOS 영역(205) 내에 반도체 스트립들(1005)(도 14a 참조)의 노출된 부분들에 대해 수행된다. 이러한 실시예들에서, 반도체 스트립들(1007)의 노출된 부분들은 NMOS 영역(207) 내에 핀들(3001)을 형성한다. 도 31a, 도 31b 및 도 31c를 참조하면, 도 17a 내지 도 22a, 도 24a 내지 도 29a, 도 17b 내지 도 22b, 도 24b 내지 도 29b, 및 도 18c 내지 도 29c와 관련하여 위에서 설명된 공정 단계들이, FinFET 디바이스(3000)를 형성하기 위해 도 30a의 구조에 대해 수행되며, 그 설명은 여기서 반복되지 않는다.
도 32a 내지 도 35a, 도 35b 및 도 35c는 일부 실시예들에 따른 FinFET 디바이스(3200)의 제조에서의 중간 스테이지들의 단면도들이다. 도 32a 내지 도 35a, 도 35b 및 도 35c에서, “a” 명칭으로 끝나는 도면들은, FinFET에 대한 다중 핀들 및 다중 FinFET들을 제외하고, 도 1에 도시된 기준 단면 A-A를 따라 도시되고, “b” 명칭으로 끝나는 도면들은 도 1에 도시된 기준 단면 B-B를 따라 도시되며, “c” 명칭으로 끝나는 도면들은 도 1에 도시된 단면 C-C를 따라 도시된다. 일부 실시예들에서, FinFET 디바이스(3200)를 형성하기 위한 공정 단계들은, 유사한 도면부호들로 표시된 유사한 특징부들을 갖는, 도 2a 내지 도 22a, 도 24a 내지 도 29a, 도 17b 내지 도 22b, 도 24b 내지 도 29b, 및 도 18c 내지 도 29c와 관련하여 위에서 설명된 FinFET 디바이스(200)를 형성하기 위한 공정 단계들과 유사할 수 있고, 그 설명은 여기서 반복되지 않는다.
일부 실시예들에서, FinFET 디바이스(3200)를 형성하는 공정은, 도 13a에 도시된 구조를 형성하는 단계로 시작한다. 도 32a 및 도 32b를 참조하면, 도 13a의 구조를 형성한 후에, PMOS 영역(205) 내의 반도체 스트립들(1005)의 상위 부분들과 NMOS 영역(207) 내의 반도체 스트립들(1007)의 상위 부분들을 노출시키도록, 절연 재료(1103) 및 라이너(1101)가 리세싱되고, PMOS 영역(205) 내에 핀들(3201)을, 그리고 NMOS 영역(207) 내에 핀들(3203)을 각각 형성한다. 라이너(1101) 및 절연 재료(1103)의 남아있는 부분들은 STI 영역들(1401)을 형성한다.
먼저 도 32a를 참조하면, 리세스 공정은 핀들(3201)의 상위 부분들(3201a) 및 핀들(3203)의 상위 부분들(3203a)을 노출시키는 제1 리세스 공정을 포함한다. 일부 실시예들에서, 제1 리세스 공정은 CERTAS®에칭, 어플라이드 머티어리얼즈 SICONI 에칭, 희석된 불화수소(dHF)산 에칭 등과 같은 에칭 공정을 포함할 수 있다. 일부 실시예들에서, 제1 에칭 공정의 에칭 공정은, 에칭 공정이 또한 반도체 스트립들(1005, 1007)(도 13a 참조)을 에칭하고 반도체 스트립들(1005, 1007)의 상위 부분들의 폭들을 좁히도록 선택된다. 이러한 실시예들에서, 핀들(3201)의 상위 부분들(3201a)의 폭들은 반도체 스트립들(1005)의 상위 부분들의 폭들보다 작고, 핀들(3203)의 상위 부분들(3203a)의 폭들은 반도체 스트립들(1007)의 상위 부분들의 폭들보다 작다. 일부 실시예들에서, 핀들(3203)의 상위 부분들(3203a)은 균일한 폭들을 갖는다.
도 33a를 참조하면, 리세스 공정은, 핀들(3201)의 하위 부분들(3201b) 및 핀들(3203)의 하위 부분들(3203b)을 노출시키는 제2 리세스 공정을 더 포함한다. 일부 실시예들에서, 제2 리세스 공정은 CERTAS®에칭, 어플라이드 머티어리얼즈 SICONI 에칭, 희석 불화수소(dHF)산 에칭 등과 같은 에칭 공정을 포함할 수 있다. 일부 실시예들에서, 제2 리세스 공정은 제1 리세스 공정과 상이하다. 일부 실시예들에서, 제2 리세스 공정의 에칭 공정은 제1 리세스 공정의 에칭 공정과 상이하다. 일부 실시예들에서, 제2 리세스 공정의 에칭 공정은, 에칭 공정이 반도체 스트립들(1005, 1007)을 실질적으로 에칭하지 않도록 선택된다. 이러한 실시예들에서, 핀들(3201)의 하위 부분들(3201b)의 폭들은 반도체 스트립들(1005)의 폭들과 실질적으로 동일하고, 핀들(3203)의 하위 부분들(3203b)의 폭들은 반도체 스트립들(1007)의 폭들과 실질적으로 동일하다. 일부 실시예들에서, 핀들(3203)의 하위 부분들(3203b)은 균일한 폭들을 갖는다. 반도체 스트립들(1005, 1007)을 핀들(3201, 3203) 각각으로 재성형 하는 것은, 도 32a 및 33a와 관련하여 위에서 설명한 바와 같이, 핀 저부들에서 FinFET 디바이스(3200)의 채널들에서의 응력을 제어하는 것과, 핀 파동(fin wiggle)/휨(bend) 효과를 감소 또는 제거하는 것을 허용하고, 핀 높이들을 따라 균일한 문턱 전압(Vt)을 갖는 FinFET 디바이스(3200)를 허용한다.
도 34a는 도 33a에 도시된 핀(3201)의 확대도를 도시한다. 일부 실시예들에서, 핀(3201)의 하위 부분(3201b)의 폭(W3)은 핀(3201)의 상위 부분(3201a)의 폭(W4)보다 크다. 일부 실시예들에서, 폭(W3)은 약 4 ㎚와 약 15 ㎚ 사이이다. 일부 실시예들에서, 폭(W4)은 약 2 ㎚와 약 10 ㎚ 사이이다. 일부 실시예들에서, 핀(3201)의 하위 부분(3201b)은 약 20 ㎚와 약 40 ㎚ 사이의 높이(H2)를 갖는다. 일부 실시예들에서, 핀(3201)의 상위 부분(3201a)은 약 20 ㎚와 약 40 ㎚ 사이의 높이(H3)를 갖는다. 핀(3201)이 SiGe를 포함하는 일부 실시예들에서, 핀(3201)은 균일한 Ge 농도를 갖는다. 이러한 실시예들에서, 높이(H2)는 높이(H3)보다 크다. 일부 실시예들에서, 핀(3201) 내에서의 균일한 Ge 농도는 약 15 원자% 및 약 40 원자% 사이이다. 핀(3201)이 SiGe를 포함하는 다른 실시예들에서, 핀(3201)은 불균일한 Ge 농도를 갖는다. 이러한 실시예들에서, 높이(H2)는 높이(H3)보다 작다. 핀(3201)이 불균일한 Ge 농도를 갖는 일부 실시예들에서, 핀(3201)이 인접한 STI 영역들(1401)로부터 멀리 연장될수록, Ge 농도가 증가한다. 일부 실시예들에서, 인접한 STI 영역들(1401)에 가장 가까운 핀(3201)의 부분의 Ge 농도는 약 10 원자% 및 약 20 원자% 사이이다. 일부 실시예들에서, 인접한 STI 영역들(1401)로부터 가장 멀리 있는 핀(3201)의 부분의 Ge 농도는 약 25 원자% 및 약 35 원자% 사이이다. 핀(3201)이 불균일한 Ge 농도를 갖는 다른 실시예들에서, 핀(3201)의 하위 부분(3201b)은 균일한 Ge 농도를 갖고, 핀(3201)의 상위 부분(3201a)은 불균일한 Ge 농도를 갖는다. 일부 실시예들에서, 핀(3201)의 하위 부분(3201b)은 약 15 원자% 및 약 40 원자% 사이의 균일한 Ge 농도를 갖는다. 일부 실시예들에서, 핀(3201)의 상위 부분(3201a)이 핀(3201)의 하위 부분(3201b)으로부터 멀리 연장될수록, Ge 농도는 증가한다. 일부 실시예들에서, 핀(3201)의 하위 부분(3201b)에 가장 가까운 핀(3201)의 상위 부분(3201a)의 일부의 Ge 농도는 약 10 원자% 및 약 20 원자% 사이이다. 일부 실시예들에서, 핀(3201)의 하위 부분(3201b)으로부터 가장 멀리 있는 핀(3201)의 상위 부분(3201a)의 일부의 Ge 농도는 약 25 원자% 및 약 35 원자% 사이이다. 일부 실시예들에서, 핀들(3203)(도 33a 참조)은 핀들(3201)과 유사한 형상들 및 크기들을 가질 수 있고, 그 설명은 여기서 반복되지 않는다.
도 35a, 도 35b 및 도 35c를 참조하면, 도 17a 내지 도 22a, 도 24a 내지 도 29a, 도 17b 내지 도 22b, 도 24b 내지 도 29b, 및 도 18c 내지 도 29c와 관련하여 위에서 설명된 공정 단계들이, FinFET 디바이스(3200)를 형성하기 위해 도 33a의 구조에 대해 수행되며, 그 설명은 여기서 반복되지 않는다.
도 36a, 도 37a, 도 37b 및 도 37c는 일부 실시예들에 따른 FinFET 디바이스(3600)의 제조에서의 중간 스테이지들의 단면도들이다. 도 36a, 도 37a, 도 37b 및 도 37c에서, “a” 명칭으로 끝나는 도면들은, FinFET에 대한 다중 핀들 및 다중 FinFET들을 제외하고, 도 1에 도시된 기준 단면 A-A를 따라 도시되고, “b” 명칭으로 끝나는 도면들은 도 1에 도시된 기준 단면 B-B를 따라 도시된 것이며, “c” 명칭으로 끝나는 도면들은 도 1에 도시된 단면 C-C를 따라 도시된 것이다. 일부 실시예들에서, FinFET 디바이스(3600)를 형성하기 위한 공정 단계들은, 유사한 도면부호들로 표시된 유사한 특징부들을 갖는, 도 32a 내지 도 35a, 도 35b 및 도 35c와 관련하여 위에서 설명된 FinFET 디바이스(3200)를 형성하기 위한 공정 단계들과 유사할 수 있고, 그 설명은 여기서 반복되지 않는다.
일부 실시예들에서, FinFET 디바이스(3600)를 형성하는 공정은, 도 13a에 도시된 구조를 형성하는 단계로 시작한다. 도 36을 참조하면, 도 13a의 구조의 NMOS 영역(207)을 마스크(미도시)로 보호하는 동안 핀들(3201)을 형성하기 위해 도 13a의 구조의 PMOS 영역(205)에 대해, 도 32a 및 도 33a와 관련하여 위에서 설명된 리세싱 공정이 수행된다. 또한, 도 13a의 구조의 PMOS 영역(205)을 마스크(미도시)로 보호하는 동안 NMOS 영역(207) 내의 반도체 스트립들(1007)의 부분들을 노출시키기 위해 도 13a의 구조의 NMOS 영역(207)에 대해 도 14a와 관련하여 위에서 설명된 리세스 공정이 수행된다. 반도체 스트립들(1007)의 노출된 부분들은 NMOS 영역(207) 내에 핀들(3601)을 형성한다. 도 37a, 도 37b 및 도 37c를 참조하면, 도 17a 내지 도 22a, 도 24a 내지 도 29a, 도 17b 내지 도 22b, 도 24b 내지 도 29b, 및 도 18c 내지 도 29c와 관련하여 위에서 설명된 공정 단계들이, FinFET 디바이스(3600)를 형성하기 위해 도 36a의 구조에 대해 수행되며, 그 설명은 여기서 반복되지 않는다.
도 38a 내지 도 43a, 도 43b 및 도 43c는 일부 실시예들에 따른 FinFET 디바이스(3800)의 제조에서의 중간 스테이지들의 단면도들이다. 도 38a 내지 도 43a, 도 43b 및 도 43c에서, “a” 명칭으로 끝나는 도면들은, FinFET에 대한 다중 핀들 및 다중 FinFET들을 제외하고, 도 1에 도시된 기준 단면 A-A를 따라 도시되고, “b” 명칭으로 끝나는 도면들은 도 1에 도시된 기준 단면 B-B를 따라 도시된 것이며, “c” 명칭으로 끝나는 도면들은 도 1에 도시된 단면 C-C를 따라 도시된 것이다. 일부 실시예들에서, FinFET 디바이스(3800)를 형성하기 위한 공정 단계들은, 유사한 도면부호들로 표시된 유사한 특징부들을 갖는, 도 2a 내지 도 22a, 도 24a 내지 도 29a, 도 17b 내지 도 22b, 도 24b 내지 도 29b, 및 도 18c 내지 도 29c와 관련하여 위에서 설명된 FinFET 디바이스(200)를 형성하기 위한 공정 단계들과 유사할 수 있고, 그 설명은 여기서 반복되지 않는다.
일부 실시예들에서, FinFET 디바이스(3800)를 형성하는 공정은, 도 13a에 도시된 구조를 형성하는 단계로 시작한다. 도 38a 내지 도 41a를 참조하면, 도 13a의 구조를 형성한 후에, PMOS 영역(205) 내에 핀들(3901)을 형성하고 NMOS 영역(207) 내에 핀들(3903)을 형성하기 위해, 도 13a의 구조에 대해 다양한 공정 단계들이 수행된다. 도 38a를 참조하면, PMOS 영역(205) 내에 반도체 스트립들(1005)의 제1 부분들(3801a)과 NMOS 영역(207) 내의 반도체 스트립들(1007)의 제1 부분들(3803a)을 노출시키기 위해, 제1 리세스 공정이 절연 재료(1103) 및 라이너(1101)에 대해 수행된다. 일부 실시예들에서, 제1 리세스 공정은 CERTAS®에칭, 어플라이드 머티어리얼즈 SICONI 에칭, 희석 불화수소(dHF)산 에칭 등과 같은 제1 에칭 공정을 포함할 수 있다. 일부 실시예들에서, 제1 리세스 공정의 제1 에칭 공정은, 제1 에칭 공정이 반도체 스트립들(1005, 1007)을 실질적으로 에칭하지 않도록 선택된다. 이러한 실시예들에서, 반도체 스트립들(1005)의 제1 부분들(3801a)의 폭들은 반도체 스트립들(1005)의 폭들과 실질적으로 동일하고, 반도체 스트립들(1007)의 제1 부분들(3803a)의 폭들은 반도체 스트립들(1007)의 폭들과 실질적으로 동일하다.
도 39a를 참조하면, 반도체 스트립들(1005)의 제1 부분들(3801a)은 PMOS 영역(205) 내에 핀들(3901)의 상위 부분들(3901a)을 형성하기 위해 재성형(reshape)되고, 반도체 스트립들(1007)의 제1 부분들(3803a)은 NMOS 영역(207) 내에 핀들(3903)의 상위 부분들(3903a)을 형성하도록 재성형된다. 일부 실시예들에서, 반도체 스트립들(1005)의 제1 부분들(3801a) 및 반도체 스트립들(1007)의 제1 부분들(3803a)은 하나 이상의 에칭 공정들을 사용하여 재성형된다. 일부 실시예들에서, 동일한 에칭 공정이 반도체 스트립들(1005)의 제1 부분들(3801a)과 반도체 스트립들(1007)의 제1 부분들(3803a)에 대해 수행된다. 그러한 실시예들에서, 반도체 스트립들(1005 및 1007) 사이의 에칭 속도 차이를 보상하기 위해, 예를 들어 실리콘 산화물층(미도시)과 같은 산화물층이 반도체 스트립들(1007)의 제1 부분들(3803a) 위에 형성될 수 있다. 다른 실시예들에서, 2개의 상이한 에칭 공정들이 반도체 스트립들(1005)의 제1 부분들(3801a) 및 반도체 스트립들(1007)의 제1 부분들(3803a)에 대해 수행된다. 일부 실시예들에서, 하나 이상의 에칭 공정들은 반응성 이온 에칭(RIE) 등과 같은 이방성 에칭 공정을 포함할 수 있다. 일부 실시예들에서, RIE 공정의 다른 파라미터들 및 에칭 화학물질은 RIE 공정의 에칭 속도를 조정하기 위해 조정될 수 있다. 일부 실시예들에서, 결정학적 방향 <100>을 따르는 에칭 속도 R100은 결정학적 방향 <110>을 따르는 에칭 속도 R110보다 크고, 이는 결정학적 방향 <111>을 따르는 에칭 속도 R111보다 크다. 일부 실시예들에서, R100: R110: R111 은 600:400:1과 동일하다. 반도체층들(501, 801)의 상면들이 결정학적 면(100)인 일부 실시예들에서, RIE 공정은 반도체 스트립들(1005)의 제1 부분들(3801a)의 측벽들의 기울기들 및 반도체 스트립들(1007)의 제1 부분들(3803a)의 측벽들의 기울기들을 변경시키고, 이에 의해 핀들(3901)의 상위 부분들(3901a)이 절연 재료(1103)의 상면으로부터 멀리 연장될수록 핀들(3901)의 상위 부분들(3901a)의 폭들이 감소하고, 핀들(3903)의 상위 부분들(3903a)이 절연 재료(1103)의 상면으로부터 멀리 연장할수록 핀들(3903)의 상위 부분들(3903a)의 폭들이 감소한다.
도 40a를 참조하면, PMOS 영역(205) 내에 핀들(3901)의 상위 부분들(3901a)을 형성하고, NMOS 영역(207) 내에 핀들(3903)의 상위 부분들(3903a)을 형성한 후에, PMOS 영역(205) 내의 반도체 스트립들(1005)의 제2 부분들(3801b)을 노출시키고 NMOS 영역(207) 내의 반도체 스트립들(1007)의 제2 부분들(3803b)을 노출시키기 위해 절연 재료(1103) 및 라이너(1101)에 대해 제2 리세스 공정이 수행된다. 일부 실시예들에서, 제2 리세스 공정은 도 38a와 관련하여 위에서 설명된 제1 리세스 공정과 유사하고, 그 설명은 여기서 반복되지 않는다. 일부 실시예들에서, 제2 리세스 공정의 에칭 공정은, 에칭 공정이 반도체 스트립들(1005, 1007)을 실질적으로 에칭하지 않도록 선택된다. 이러한 실시예들에서, 반도체 스트립들(1005)의 제2 부분들(3801b)의 폭들은 반도체 스트립들(1005)의 폭들과 실질적으로 동일하고, 반도체 스트립들(1007)의 제2 부분들(3803b)의 폭들은 반도체 스트립들(1007)의 폭들과 실질적으로 동일하다. 일부 실시예들에서, 제2 리세스 공정의 에칭 공정은 제1 리세스 공정의 에칭 공정과 동일하다. 제1 리세스 공정 및 제2 리세스 공정을 수행한 후에, 절연 재료(1103) 및 라이너(1101)의 남아있는 부분들은 STI 영역들(1401)을 형성한다.
도 41a를 참조하면, 제2 리세스 공정을 수행한 후에, 반도체 스트립들(1005)의 제2 부분들(3801b)은 PMOS 영역(205) 내에 핀들(3901)의 하위 부분들(3901b)을 형성하기 위해 재성형(reshape)되고, 반도체 스트립들(1007)의 제2 부분들(3803b)은 NMOS 영역(207) 내에 핀들(3903)의 하위 부분들(3903b)을 형성하기 위해 재성형된다. 일부 실시예들에서, 반도체 스트립들(1005)의 제2 부분들(3801b) 및 반도체 스트립들(1007)의 제2 부분들(3803b)은 하나 이상의 에칭 공정들을 사용하여 재성형된다. 일부 실시예들에서, PMOS 영역(205) 내의 핀들(3901)의 하위 부분들(3901b) 및 NMOS 영역(207) 내의 핀들(3903)의 하위 부분들(3903b)을 형성하기 위한 재성형 공정은, 도 39a와 관련하여 위에서 설명된 PMOS 영역(205) 내의 핀들(3901)의 상위 부분들(3901a) 및 NMOS 영역(207) 내의 핀들(3903)의 상위 부분들(3903a)을 형성하기 위한 재성형 공정과 유사할 수 있으며, 그 설명은 여기서 반복되지 않는다. 일부 실시예들에서, PMOS 영역(205) 내의 핀들(3901)의 하위 부분들(3901b) 및 NMOS 영역(207) 내의 핀들(3903)의 하위 부분들(3903b)을 형성하기 위한 재성형 공정의 하나 이상의 에칭 공정들은, PMOS 영역(205) 내의 핀들(3901)의 상위 부분들(3901a) 및 NMOS 영역(207) 내의 핀들(3903)의 상위 부분들(3903a)을 형성하기 위한 재성형 공정의 하나 이상의 에칭 공정들과 상이하다. 이러한 실시예들에서, 핀들(3901)의 상위 부분들(3901a)의 측벽들 및 핀들(3901)의 하위 부분들(3901b)의 측벽들은 상이한 기울기들을 갖고, 핀들(3903)의 상위 부분들(3903a)의 측벽들 및 핀들(3903)의 하위 부분들(3903b)의 측벽들은 상이한 기울기들을 갖는다. 재성형 공정 후에, 핀들(3901)의 하위 부분들(3901b)이 인접한 STI 영역들(1401)의 상면들로부터 멀리 연장될수록, 핀들(3901)의 하위 부분들(3901b)의 폭들이 감소하고, 핀들(3903)의 하위 부분들(3903b)이 인접한 STI 영역들의 상면들로부터 멀리 연장될수록, 핀들(3903)의 하위 부분들(3903b)의 폭들이 감소한다. 반도체 스트립들(1005, 1007)을 핀들(3901, 3903) 각각으로 재성형하는 것은, 도 38a 내지 도 41a와 관련하여 위에서 설명한 바와 같이, 핀 저부들에서 FinFET 디바이스(3800)의 채널들에서의 응력을 제어하는 것과 핀 파동(fin wiggle)/휨(bend) 효과를 감소 또는 제거하는 것을 허용하고, 핀 높이들을 따라 균일한 문턱 전압(Vt)을 갖는 FinFET 디바이스(3800)를 허용한다.
도 42a는 도 41a에 도시된 핀(3901)의 확대도를 도시한다. 일부 실시예들에서, 핀(3901)의 하위 부분(3901b)은 약 20 ㎚와 약 50 ㎚ 사이의 높이(H4)를 갖는다. 일부 실시예들에서, 핀(3901)의 상위 부분(3901a)은 약 5 ㎚와 약 30 ㎚ 사이의 높이(H5)를 갖는다. 인접한 STI 영역들(1401)에 가장 가까운 핀(3901)의 하위 부분(3901b)의 일부는 폭(W5)을 갖고, 인접한 STI 영역들(1401)로부터 가장 멀리 있는 핀(3901)의 하위 부분(3901b)의 일부는 폭(W6)을 갖는다. 일부 실시예들에서, 폭(W5)은 폭(W6)보다 크다. 일부 실시예들에서, 폭(W5)은 약 4 ㎚와 약 15 ㎚ 사이에 있다. 일부 실시예들에서, 폭(W6)은 약 3 ㎚와 약 12 ㎚ 사이에 있다. 핀(3901)의 하위 부분(3901b)의 측벽들은 인접한 STI 영역들(1401)의 최상면들과 각도(θ2)를 형성한다. 일부 실시예들에서, 각도(θ2)는 약 85도와 약 90도 사이이다. 인접한 STI 영역들(1401)에 가장 가까운 핀(3901)의 상위 부분(3901a)의 일부는 폭(W6)을 갖고, 인접한 STI 영역들(1401)로부터 가장 멀리 있는 핀(3901)의 상위 부분(3901a)의 일부는 폭(W7)을 갖는다. 일부 실시예들에서, 폭(W6)은 폭(W7)보다 크다. 일부 실시예들에서, 폭(W7)은 약 2 ㎚와 약 10 ㎚ 사이이다. 핀(3901)의 상위 부분(3901a)의 측벽들은 인접한 STI 영역들(1401)의 최상면들에 평행한 면과 각도(θ3)를 형성한다. 일부 실시예들에서, 각도(θ3)는 약 70도와 약 85도 사이이다. 일부 실시예들에서, 각도(θ2)는 각도(θ3)와 상이하다.
도 42a를 더 참조하면, 핀(3901)이 SiGe를 포함하는 일부 실시예들에서, 핀(3901)은 균일한 Ge 농도를 갖는다. 이러한 실시예들에서, 높이(H4)는 높이(H5)보다 크다. 일부 실시예들에서, 핀(3901) 내에서의 균일한 Ge 농도는 약 15 원자% 및 약 40 원자% 사이이다. 핀(3901)이 SiGe를 포함하는 다른 실시예들에서, 핀(3901)은 불균일한 Ge 농도를 갖는다. 이러한 실시예들에서, 높이(H4)는 높이(H5)보다 작다. 핀(3901)이 불균일한 Ge 농도를 일부 실시예들에서, 핀(3901)이 인접한 STI 영역들(1401)로부터 멀리 연장될수록, Ge 농도가 증가한다. 일부 실시예들에서, 인접한 STI 영역들(1401)에 가장 가까운 핀(3901)의 부분의 Ge 농도는 약 10 원자% 및 약 20 원자% 사이이다. 일부 실시예들에서, 인접한 STI 영역들(1401)로부터 가장 멀리 있는 핀(3901)의 부분의 Ge 농도는 약 25 원자% 및 약 35 원자% 사이이다. 핀(3901)이 불균일한 Ge 농도를 갖는 다른 실시예들에서, 핀(3901)의 하위 부분(3901b)은 균일한 Ge 농도를 갖고, 핀(3901)의 상위 부분(3901a)은 불균일한 Ge 농도를 갖는다. 일부 실시예들에서, 핀(3901)의 하위 부분(3901b)은 약 15 원자% 및 약 40 원자% 사이의 균일한 Ge 농도를 갖는다. 일부 실시예들에서, 핀(3901)의 상위 부분(3901a)이 핀(3901)의 하위 부분(3901b)으로부터 멀리 연장될수록, Ge 농도는 증가한다. 일부 실시예들에서, 핀(3901)의 하위 부분(3901b)에 가장 가까운 핀(3901)의 상위 부분(3901a)의 일부의 Ge 농도는 약 10 원자% 및 약 20 원자% 사이이다. 일부 실시예들에서, 핀(3901)의 하위 부분(3901b)으로부터 가장 멀리 있는 핀(3901)의 상위 부분(3901a)의 일부의 Ge 농도는 약 25 원자% 및 약 35 원자% 사이이다. 일부 실시예들에서, 핀들(3903)(도 41a 참조)은 핀들(3901)과 유사한 형상들 및 크기들을 가질 수 있고, 그 설명은 여기서 반복되지 않는다.
도 43a, 도 43b 및 도 43c를 참조하면, 도 17a 내지 도 22a, 도 24a 내지 도 29a, 도 17b 내지 도 22b, 도 24b 내지 도 29b, 및 도 18c 내지 도 29c와 관련하여 위에서 설명된 공정 단계들이, FinFET 디바이스(3800)를 형성하기 위해 도 41a의 구조에 대해 수행되며, 그 설명은 여기서 반복되지 않는다.
도 44a, 도 45a, 45b 및 도 45c는 일부 실시예들에 따른 FinFET 디바이스(4400)의 제조에서의 중간 스테이지들의 단면도들이다. 도 44a, 도 45a, 도 45b 및 도 45c에서, “a” 명칭으로 끝나는 도면들은, FinFET에 대한 다중 핀들 및 다중 FinFET들을 제외하고, 도 1에 도시된 기준 단면 A-A를 따라 도시되고, “b” 명칭으로 끝나는 도면들은 도 1에 도시된 기준 단면 B-B를 따라 도시된 것이며, “c” 명칭으로 끝나는 도면들은 도 1에 도시된 단면 C-C를 따라 도시된 것이다. 일부 실시예들에서, FinFET 디바이스(4400)를 형성하기 위한 공정 단계들은, 유사한 도면부호들로 표시된 유사한 특징부들을 갖는, 도 38a 내지 도 43a, 도 43b 및 도 43c와 관련하여 위에서 설명된 FinFET 디바이스(3800)를 형성하기 위한 공정 단계들과 유사할 수 있고, 그 설명은 여기서 반복되지 않는다.
일부 실시예들에서, FinFET 디바이스(4400)를 형성하는 공정은, 도 13a에 도시된 구조를 형성하는 단계로 시작한다. 도 44a를 참조하면, 도 13a의 구조의 NMOS 영역(207)을 마스크(미도시)로 보호하는 동안, 핀들(3901)을 형성하기 위해 도 13a의 구조의 PMOS 영역(205)에 대해, 도 38a 내지 도 41a와 관련하여 위에서 설명된 공정 단계들이 수행된다. 또한, 도 13a의 구조의 PMOS 영역(205)을 마스크(미도시)로 보호하는 동안 NMOS 영역(207) 내의 반도체 스트립들(1007)의 부분들을 노출시키기 위해 도 13a의 구조의 NMOS 영역(207)에 대해 도 14a와 관련하여 위에서 설명된 리세스 공정이 수행된다. 반도체 스트립들(1007)의 노출된 부분들은 NMOS 영역(207) 내에 핀들(4401)을 형성한다. 도 45a, 도 45b 및 도 45c를 참조하면, 도 17a 내지 도 22a, 도 24a 내지 도 29a, 도 17b 내지 도 22b, 도 24b 내지 도 29b, 및 도 18c 내지 도 29c와 관련하여 위에서 설명된 공정 단계들이, FinFET 디바이스(4400)를 형성하기 위해 도 44a의 구조에 대해 수행되며, 그 설명은 여기서 반복되지 않는다.
도 46a 내지 도 48a, 도 48b 및 도 48c는 일부 실시예들에 따른 FinFET 디바이스(4600)의 제조에서의 중간 스테이지들의 단면도들이다. 도 46a 내지 도 48a, 도 48b 및 도 48c에서, “a” 명칭으로 끝나는 도면들은, FinFET에 대한 다중 핀들 및 다중 FinFET들을 제외하고, 도 1에 도시된 기준 단면 A-A를 따라 도시되고, “b” 명칭으로 끝나는 도면들은 도 1에 도시된 기준 단면 B-B를 따라 도시되며, “c” 명칭으로 끝나는 도면들은 도 1에 도시된 단면 C-C를 따라 도시된다.
일부 실시예들에서, FinFET 디바이스(4400)를 형성하는 공정은, 도 33a에 도시된 구조를 형성하는 단계로 시작한다. 도 46a를 참조하면, PMOS 영역(205) 내에 핀들(4601)을 형성하고 NMOS 영역(207) 내에 핀들(4603)을 형성하기 위해, 도 33a의 구조에 대해 다양한 공정 단계들이 수행된다. 일부 실시예들에서, 핀들(3201)의 하위 부분들(3201b)은 PMOS 영역(205) 내에 핀들(4601)의 하위 부분들(4601b)을 형성하기 위해 재성형(reshape)되고, 핀들(3203)의 하위 부분들(3203b)은 NMOS 영역(207) 내에 핀들(4603)의 하위 부분들(4603b)을 형성하기 위해 재성형된다. 일부 실시예들에서, PMOS 영역(205) 내의 핀들(4601)의 하위 부분들(4601b) 및 NMOS 영역(207) 내의 핀들(4603)의 하위 부분들(4603b)을 형성하기 위한 재성형 공정은, 도 15a와 관련하여 위에서 설명된 PMOS 영역(205) 내의 핀들(1501) 및 NMOS 영역(207) 내의 핀들(1503)을 형성하기 위한 재성형 공정과 유사할 수 있으며, 그 설명은 여기서 반복되지 않는다. 재성형 공정 후에, 핀들(4601)의 하위 부분들(4601b)이 인접한 STI 영역들(1401)로부터 멀리 연장될수록, 핀들(4601)의 하위 부분들(4601b)의 폭들이 감소하고, 핀들(4603)의 하위 부분들(4603b)이 인접한 STI 영역들(1401)로부터 멀리 연장될수록, 핀들(4603)의 하위 부분들(4603b)의 폭들이 감소한다. 반도체 스트립들(1005, 1007)을 핀들(4601, 4603) 각각으로 재성형 하는 것은, 도 46a와 관련하여 위에서 설명한 바와 같이, 핀 저부들에서 FinFET 디바이스(4600)의 채널들에서의 응력을 제어하는 것과 핀 파동/휨 효과를 감소 또는 제거하는 것을 허용하고, 핀 높이들을 따라 균일한 문턱 전압(Vt)을 갖는 FinFET 디바이스(4600)를 허용한다.
도 47a는 도 46a에 도시된 핀(4601)의 확대도를 도시한다. 일부 실시예들에서, 핀(4601)의 하위 부분(4601b)은 약 10 ㎚ 및 약 30 ㎚ 사이의 높이(H6)를 갖는다. 일부 실시예들에서, 핀(4601)의 상위 부분(3201a)은 약 20 ㎚ 및 약 50 ㎚ 사이의 높이(H7)를 갖는다. 일부 실시예들에서, 높이(H6)는 높이(H7)보다 작다. 인접한 STI 영역들(1401)에 가장 가까운 핀(4601)의 하위 부분(4601b)의 일부는 폭(W8)을 갖고, 인접한 STI 영역들(1401)로부터 가장 멀리 있는 핀(4601)의 하위 부분(4601b)의 일부는 폭(W9)을 갖는다. 일부 실시예들에서, 폭(W8)은 폭(W9)보다 크다. 일부 실시예들에서, 폭(W8)은 약 4 ㎚와 약 15 ㎚ 사이이다. 일부 실시예들에서, 폭(W9)은 약 3 ㎚와 약 10 ㎚ 사이에 있다. 핀(4601)의 하위 부분(4601b)의 측벽들은 인접한 STI 영역들(1401)의 최상면들과 각도(θ4)를 형성한다. 일부 실시예들에서, 각도(θ4)는 약 80도와 약 90도 사이이다. 일부 실시예들에서, 핀(4601)의 상위 부분(3201a)은 폭(W9)을 갖는다.
도 47a를 더 참조하면, 핀(4601)이 SiGe를 포함하는 일부 실시예들에서, 핀(4601)은 균일한 Ge 농도를 갖는다. 일부 실시예들에서, 핀(4601) 내에서의 균일한 Ge 농도는 약 15 원자% 및 약 40 원자% 사이이다. 핀(4601)이 SiGe를 포함하는 다른 실시예들에서, 핀(4601)은 불균일한 Ge 농도를 갖는다. 핀(4601)이 불균일한 Ge 농도를 일부 실시예들에서, 핀(4601)이 인접한 STI 영역들(1401)로부터 멀리 연장될수록, Ge 농도가 증가한다. 일부 실시예들에서, 인접한 STI 영역들(1401)에 가장 가까운 핀(4601)의 부분의 Ge 농도는 약 10 원자% 및 약 20 원자% 사이이다. 일부 실시예들에서, 인접한 STI 영역들(1401)로부터 가장 멀리 있는 핀(4601)의 부분의 Ge 농도는 약 25 원자% 및 약 35 원자% 사이이다. 핀(4601)이 불균일한 Ge 농도를 갖는 다른 실시예들에서, 핀(4601)의 하위 부분(4601b)은 균일한 Ge 농도를 갖고, 핀(4601)의 상위 부분(3201a)은 불균일한 Ge 농도를 갖는다. 일부 실시예들에서, 핀(4601)의 하위 부분(4601b)은 약 15 원자% 및 약 40 원자% 사이의 균일한 Ge 농도를 갖는다. 일부 실시예들에서, 핀(4601)의 상위 부분(3201a)이 핀(4601)의 하위 부분(4601b)으로부터 멀리 연장될수록, Ge 농도는 증가한다. 일부 실시예들에서, 핀(4601)의 하위 부분(4601b)에 가장 가까운 핀(4601)의 상위 부분(3201a)의 일부의 Ge 농도는 약 10 원자% 및 약 20 원자% 사이이다. 일부 실시예들에서, 핀(4601)의 하위 부분(4601b)으로부터 가장 멀리 있는 핀(4601)의 상위 부분(3201a)의 일부의 Ge 농도는 약 25 원자% 및 약 35 원자% 사이이다. 일부 실시예들에서, 핀들(4603)(도 46a 참조)은 핀들(4601)과 유사한 형상들 및 크기들을 가질 수 있고, 그 설명은 여기서 반복되지 않는다.
도 48a, 도 48b 및 도 48c를 참조하면, 도 17a 내지 도 22a, 도 24a 내지 도 29a, 도 17b 내지 도 22b, 도 24b 내지 도 29b, 및 도 18c 내지 도 29c와 관련하여 위에서 설명된 공정 단계들이, FinFET 디바이스(4600)를 형성하기 위해 도 46a의 구조에 대해 수행되며, 그 설명은 여기서 반복되지 않는다.
도 49a, 도 50a, 도 50b 및 도 50c는 일부 실시예들에 따른 FinFET 디바이스(4900)의 제조에서의 중간 스테이지들의 단면도들이다. 도 49a, 도 50a, 도 50b 및 도 50c에서, “a” 명칭으로 끝나는 도면들은, FinFET에 대한 다중 핀들 및 다중 FinFET들을 제외하고, 도 1에 도시된 기준 단면 A-A를 따라 도시되고, “b” 명칭으로 끝나는 도면들은 도 1에 도시된 기준 단면 B-B를 따라 도시되며, “c” 명칭으로 끝나는 도면들은 도 1에 도시된 단면 C-C를 따라 도시된다. 일부 실시예들에서, FinFET 디바이스(4900)를 형성하기 위한 공정 단계들은, 유사한 도면부호들로 표시된 유사한 특징부들을 갖는, 도 46a 내지 도 48a, 도 48b 및 도 48c와 관련하여 위에서 설명된 FinFET 디바이스(4600)를 형성하기 위한 공정 단계들과 유사할 수 있고, 그 설명은 여기서 반복되지 않는다.
일부 실시예들에서, FinFET 디바이스(4900)를 형성하는 공정은, 도 13a에 도시된 구조를 형성하는 단계로 시작한다. 도 49a를 참조하면, 도 13a의 구조의 NMOS 영역(207)을 마스크(미도시)로 보호하는 동안, PMOS 영역(205) 내에 핀들(4601)을 형성하기 위해 도 13a의 구조의 PMOS 영역(205)에 대해, 도 32a, 도 33a 및 도 46a와 관련하여 위에서 설명된 공정 단계들이 수행된다. 또한, 도 13a의 구조의 PMOS 영역(205)을 마스크(미도시)로 보호하는 동안 NMOS 영역(207) 내의 반도체 스트립들(1007)의 부분들을 노출시키기 위해 도 13a의 구조의 NMOS 영역(207)에 대해 도 14a와 관련하여 위에서 설명된 리세스 공정이 수행된다. 반도체 스트립들(1007)의 노출된 부분들은 NMOS 영역(207) 내에 핀들(4901)을 형성한다. 도 50a, 도 50b 및 도 50c를 참조하면, 도 17a 내지 도 22a, 도 24a 내지 도 29a, 도 17b 내지 도 22b, 도 24b 내지 도 29b, 및 도 18c 내지 도 29c와 관련하여 위에서 설명된 공정 단계들이, FinFET 디바이스(4900)를 형성하기 위해 도 49a의 구조에 대해 수행되며, 그 설명은 여기서 반복되지 않는다.
도 51은 일부 실시예들에 따른 핀 구조를 형성하는 방법(5100)을 나타내는 흐름도이다. 방법(5100)은, 도 2a 내지 도 10a와 관련하여 위에서 설명된 바와 같이, (도 10a에 도시된 반도체 스트립들(1005)과 같은) 반도체 스트립들이 (도 10a에 도시된 기판(201)과 같은) 기판 위에 형성되는 단계(5101)로 시작한다. 단계(5103)에서, (도 10a에 도시된 라이너(1101) 및 절연 재료(1103)와 같은) 격리 영역들이, 도 11a 내지 도 13a와 관련하여 위에 설명된 바와 같이 인접한 반도체 스트립들 사이에 형성된다. 단계(5105)에서, 도 14a와 관련하여 위에서 설명된 바와 같이 반도체 스트립들의 상위 부분들을 노출시키기 위해 격리 영역들이 리세싱된다. 단계(5107)에서, 도 15a와 관련하여 위에서 설명된 격리 영역들 위로 연장하는 (도 15a에 도시된 핀들(1501)과 같은) 핀들을 형성하기 위해 반도체 스트립들의 상위 부분들이 재성형된다.
도 52는 일부 실시예들에 따른 핀 구조를 형성하는 방법(5200)을 나타내는 흐름도이다. 방법(5200)은, 도 2a 내지 도 10a와 관련하여 위에서 설명된 바와 같이, (도 10a에 도시된 반도체 스트립들(1005)과 같은) 반도체 스트립들이 (도 10a에 도시된 기판(201)과 같은) 기판 위에 형성되는 단계(5201)로 시작한다. 단계(5203)에서, (도 10a에 도시된 라이너(1101) 및 절연 재료(1103)와 같은) 격리 영역들이, 도 11a 내지 도 13a와 관련하여 위에 설명된 바와 같이 인접한 반도체 스트립들 사이에 형성된다. 단계(5205)에서, 도 32a와 관련하여 위에서 설명된 바와 같이 반도체 스트립들의 (도 32a에 도시된 상위 부분들(3201a)과 같은) 제1 부분들을 노출시키고 재성형하기 위해, 격리 영역들에 대해 제1 리세스 공정이 수행된다. 단계(5207)에서, 반도체 스트립들의 재성형된 제1 부분들 아래의 반도체 스트립들의 (도 33a에 도시된 하위 부분들(3201b)과 같은) 제2 부분들을 노출시키기 위해, 격리 영역들에 대해 제2 리세스 공정이 수행되고, 반도체 스트립들의 재성형된 제1 부분들 및 반도체 스트립들의 제2 부분들은, 도 33a와 관련하여 위에서 설명된 바와 같이 격리 영역들 위로 연장하는 (도 33a에 도시된 핀들(3201)과 같은) 핀들을 형성한다.
도 53은 일부 실시예들에 따른 핀 구조를 형성하는 방법(5300)을 나타내는 흐름도이다. 방법(5300)은, 도 2a 내지 도 10a와 관련하여 위에서 설명된 바와 같이, (도 10a에 도시된 반도체 스트립들(1005)과 같은) 반도체 스트립들이 (도 10a에 도시된 기판(201)과 같은) 기판 위에 형성되는 단계(5301)로 시작한다. 단계(5303)에서, (도 10a에 도시된 라이너(1101) 및 절연 재료(1103)와 같은) 격리 영역들이, 도 11a 내지 도 13a와 관련하여 위에 설명된 바와 같이 인접한 반도체 스트립들 사이에 형성된다. 단계(5305)에서, 도 38a와 관련하여 위에서 설명된 바와 같이 반도체 스트립들의 (도 38a에 도시된 제1 부분들(3801a)과 같은) 제1 부분들을 노출시키기 위해, 격리 영역들에 대해 제1 리세스 공정이 수행된다. 단계(5307)에서, 도 39a와 관련하여 위에서 설명된 바와 같이 반도체 스트립들의 (도 39a에 도시된 상위 부분들(3901a)과 같은) 재성형된 제1 부분들을 형성하기 위해, 반도체 스트립들의 제1 부분들이 재성형된다. 단계(5309)에서, 도 40a와 관련하여 위에서 설명된 바와 같이 반도체 스트립들의 재성형된 제1 부분들 아래의 반도체 스트립들의 (도 40a에 도시된 제2 부분들(3801b)과 같은) 제2 부분들을 노출시키기 위해, 격리 영역들에 대해 제2 리세스 공정이 수행된다. 단계(5311)에서, 반도체 스트립들의 (도 41a에 도시된 하위 부분들(3901b)과 같은) 재성형된 제2 부분들을 형성하기 위해, 반도체 스트립들의 제2 부분들이 재성형되고, 반도체 스트립들의 재성형된 제1 부분들 및 반도체 스트립들의 재성형된 제2 부분들은, 도 41a와 관련하여 위에서 설명된 바와 같이 격리 영역들 위로 연장하는 (도 41a에 도시된 핀들(3901)과 같은) 핀들을 형성한다.
도 54는 일부 실시예들에 따른 핀 구조를 형성하는 방법(5400)을 나타내는 흐름도이다. 방법(5400)은, 도 2a 내지 도 10a와 관련하여 위에서 설명된 바와 같이, (도 10a에 도시된 반도체 스트립들(1005)과 같은) 반도체 스트립들이 (도 10a에 도시된 기판(201)과 같은) 기판 위에 형성되는 단계(5401)로 시작한다. 단계(5403)에서, (도 10a에 도시된 라이너(1101) 및 절연 재료(1103)와 같은) 격리 영역들이, 도 11a 내지 도 13a와 관련하여 위에 설명된 바와 같이 인접한 반도체 스트립들 사이에 형성된다. 단계(5405)에서, 도 32a와 관련하여 위에서 설명된 바와 같이 반도체 스트립들의 (도 32a에 도시된 상위 부분들(3201a)과 같은) 제1 부분들을 노출시키고 재성형하기 위해, 격리 영역들에 대해 제1 리세스 공정이 수행된다. 단계(5407)에서, 도 33a와 관련하여 위에서 설명된 바와 같이 반도체 스트립들의 재성형된 제1 부분들 아래의 반도체 스트립들의 (도 33a에 도시된 하위 부분들(3201b)과 같은) 제2 부분들을 노출시키기 위해, 격리 영역들에 대해 제2 리세스 공정이 수행된다. 단계(5409)에서, 반도체 스트립들의 (도 46a에 도시된 하위 부분들(4601b)과 같은) 재성형된 제2 부분들을 형성하기 위해, 반도체 스트립들의 제2 부분들이 재성형되고, 반도체 스트립들의 재성형된 제1 부분들 및 반도체 스트립들의 재성형된 제2 부분들은, 도 46a와 관련하여 위에서 설명된 바와 같이 격리 영역들 위로 연장하는 (도 46a에 도시된 핀들(4601)과 같은) 핀들을 형성한다.
일 실시예에 따르면, 방법은, 기판 위에 반도체 스트립들을 형성하는 단계; 기판 위에 그리고 인접한 반도체 스트립들 사이에 격리 영역들을 형성하는 단계; 반도체 스트립들의 제1 부분들을 노출시키기 위해 격리 영역들에 대해 제1 리세스 공정을 수행하는 단계; 반도체 스트립들의 재성형된 제1 부분들을 형성하기 위해 반도체 스트립들의 제1 부분들을 재성형하는 단계; 반도체 스트립들의 재성형된 제1 부분들 아래의 반도체 스트립들의 제2 부분들을 노출시키기 위해 격리 영역들에 대해 제2 리세스 공정을 수행하는 단계; 및 반도체 스트립들의 재성형된 제2 부분들을 형성하기 위해 반도체 스트립들의 제2 부분들을 재성형하는 단계를 포함하고, 반도체 스트립들의 재성형된 제1 부분들 및 반도체 스트립들의 재성형된 제2 부분들은 핀들을 형성하고, 핀들은 격리 영역들의 최상면들로부터 멀리 연장한다. 일 실시예에서, 제1 리세스 공정 및 제2 리세스 공정은 동일한 에칭 공정을 포함한다. 일 실시예에서, 반도체 스트립들의 제1 부분들을 재성형하는 단계는 제1 에칭 공정을 포함한다. 일 실시예에서, 반도체 스트립들의 제2 부분들을 재성형하는 단계는 제1 에칭 공정과는 상이한 제2 에칭 공정을 포함한다. 일 실시예에서, 반도체 스트립들의 제1 부분들을 재성형하는 단계는 반도체 스트립들의 제1 부분들의 측벽들의 기울기들을 변경하는 단계를 포함한다. 일 실시예에서, 반도체 스트립들의 제2 부분들을 재성형하는 단계는 반도체 스트립들의 제2 부분들의 측벽들의 기울기들을 변경하는 단계를 포함한다. 일 실시예에서, 반도체 스트립들의 재성형된 제1 부분들의 측벽들은 제1 기울기를 갖고, 반도체 스트립들의 재성형된 제2 부분들의 측벽들은 제1 기울기와는 상이한 제2 기울기를 갖는다.
다른 실시예에 따르면, 방법은, 기판 위에 반도체 스트립들을 형성하는 단계; 인접한 반도체 스트립들 사이에 격리 영역들을 형성하는 단계; 반도체 스트립들의 제1 부분들을 노출시키기 위해 격리 영역들에 대해 제1 리세스 공정을 수행하는 단계 - 제1 리세스 공정을 수행하는 단계는, 반도체 스트립들의 재성형된 제1 부분들을 형성하기 위해 반도체 스트립들의 제1 부분들을 재성형하는 단계를 더 포함함 - ; 반도체 스트립들의 재성형된 제1 부분들 아래의 반도체 스트립들의 제2 부분들을 노출시키기 위해 격리 영역들에 대해 제2 리세스 공정을 수행하는 단계; 및 반도체 스트립들의 재성형된 제2 부분들을 형성하기 위해 반도체 스트립들의 제2 부분들을 재성형하는 단계를 포함하고, 반도체 스트립들의 재성형된 제1 부분들 및 반도체 스트립들의 재성형된 제2 부분들은 핀들을 형성하고, 핀들의 최상면들은 격리 영역들의 최상면들 위에 있다. 일 실시예에서, 제1 리세스 공정 및 제2 리세스 공정은 상이한 에칭 공정들을 포함한다. 일 실시예에서, 반도체 스트립들의 제1 부분들을 재성형하는 단계는, 반도체 스트립들의 제1 부분들의 측벽들의 기울기들을 변경하지 않고, 반도체 스트립들의 제1 부분들을 좁히는(narrowing) 단계를 포함한다. 일 실시예에서, 반도체 스트립들의 제2 부분들을 재성형하는 단계는 반도체 스트립들의 제2 부분들의 측벽들의 기울기들을 변경하는 단계를 포함한다. 일 실시예에서, 반도체 스트립들의 제2 부분들을 재성형하는 단계는 이방성 에칭 공정을 포함한다. 일 실시예에서, 이방성 에칭 공정은 반응성 이온 에칭 공정이다. 일 실시예에서, 반도체 스트립들의 재성형된 제2 부분들이 격리 영역들의 최상면들로부터 멀리 연장될수록 반도체 스트립들의 재성형된 제2 부분들의 폭들은 감소한다.
다른 실시예에 따르면, 디바이스는, 기판; 기판 위의 격리 영역; 및 기판 위에 있고 격리 영역에 인접한 핀을 포함하고, 핀의 최상면은 격리 영역의 최상면 위에 있고, 핀은, 제1 부분, 제1 기울기를 갖는 제1 부분의 제1 측벽, 및 제1 부분과 기판 사이의 제2 부분을 포함하고, 제2 부분의 제2 측벽은 제2 기울기를 갖고, 제1 측벽과 제2 측벽은 핀의 동일한 측에 있고, 제1 기울기는 제2 기울기와 상이하다. 일 실시예에서, 핀의 제1 부분은 균일한 폭을 갖는다. 일 실시예에서, 핀의 제1 부분이 핀의 제2 부분으로부터 멀리 연장할수록, 핀의 제1 부분의 폭은 감소한다. 일 실시예에서, 핀의 제2 부분이 격리 영역으로부터 멀리 연장할수록, 핀의 제2 부분의 폭은 감소한다. 일 실시예에서, 핀의 제1 부분의 제1 높이는 핀의 제2 부분의 제2 높이보다 크다. 일 실시예에서, 핀의 제1 부분의 제1 높이는 핀의 제2 부분의 제2 높이보다 작다.
핀들은 임의의 적절한 방법에 의해 패터닝 될 수 있다. 예를 들어, 핀들은 이중 패터닝 또는 다중 패터닝 공정들을 포함하는, 하나 이상의 포토리소그래피 공정들을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 및 자기정렬 공정들을 결합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치들을 갖는 패턴들이 생성되는 것을 허용한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자기정렬 공정을 사용하여 패터닝된 희생층 옆에(alongside) 형성된다. 그 후, 희생층은 제거되고, 남아있는 스페이서들은 그 후에 핀들을 패터닝하는데 사용될 수 있다.
<부기>
실시예 1. 방법에 있어서,
기판 위에 반도체 스트립들을 형성하는 단계;
상기 기판 위에 그리고 인접한 반도체 스트립들 사이에 격리 영역들을 형성하는 단계;
상기 반도체 스트립들의 제1 부분들을 노출시키기 위해 상기 격리 영역들에 대해 제1 리세스 공정을 수행하는 단계;
상기 반도체 스트립들의 재성형된(reshaped) 제1 부분들을 형성하기 위해 상기 반도체 스트립들의 제1 부분을 재성형하는 단계;
상기 반도체 스트립들의 재성형된 제1 부분들 아래의 상기 반도체 스트립들의 제2 부분들을 노출시키기 위해 상기 격리 영역들에 대해 제2 리세스 공정을 수행하는 단계; 및
상기 반도체 스트립들의 재성형된 제2 부분들을 형성하기 위해 상기 반도체 스트립들의 제2 부분들을 재성형하는 단계를 포함하고, 상기 반도체 스트립들의 재성형된 제1 부분들 및 상기 반도체 스트립들의 재성형된 제2 부분들은 핀들을 형성하고, 상기 핀들은 상기 격리 영역들의 최상면들로부터 멀리 연장되는 것인, 방법을 제공할 수 있다.
실시예 2. 실시예 1에 있어서, 상기 제1 리세스 공정을 수행하는 단계는 제1 에칭제(etchant)들을 사용하여 제1 에칭 공정을 수행하는 단계를 포함하고, 상기 제2 리세스 공정을 수행하는 단계는 상기 제1 에칭제들을 사용하여 제2 에칭 공정을 수행하는 단계를 포함하는 것인, 방법을 제공할 수 있다.
실시예 3. 실시예 1에 있어서, 상기 반도체 스트립들의 제1 부분들을 재성형하는 단계는 제1 에칭 공정을 포함하는 것인, 방법을 제공할 수 있다.
실시예 4. 실시예 3에 있어서, 상기 반도체 스트립들의 제2 부분들을 재성형하는 단계는 상기 제1 에칭 공정과는 상이한 제2 에칭 공정을 포함하는 것인, 방법을 제공할 수 있다.
실시예 5. 실시예 1에 있어서, 상기 반도체 스트립들의 제1 부분들을 재성형하는 단계는 상기 반도체 스트립들의 제1 부분들의 측벽들의 기울기들을 변경하는 단계를 포함하는 것인, 방법을 제공할 수 있다.
실시예 6. 실시예 1에 있어서, 상기 반도체 스트립들의 제2 부분들을 재성형하는 단계는, 상기 반도체 스트립들의 제2 부분들의 측벽들의 기울기들을 변경하는 단계를 포함하는 것인, 방법을 제공할 수 있다.
실시예 7. 실시예 1에 있어서, 상기 반도체 스트립들의 재성형된 제1 부분들의 측벽들은 제1 기울기를 갖고, 상기 반도체 스트립들의 재성형된 제2 부분들의 측벽들은 상기 제1 기울기와는 상이한 제2 기울기를 갖는 것인, 방법을 제공할 수 있다.
실시예 8. 방법에 있어서,
기판 위에 반도체 스트립들을 형성하는 단계;
인접한 반도체 스트립들 사이에 격리 영역들을 형성하는 단계;
상기 반도체 스트립들의 제1 부분들을 노출시키기 위해 상기 격리 영역들에 대해 제1 리세스 공정을 수행하는 단계 - 상기 제1 리세스 공정을 수행하는 단계는 또한, 상기 반도체 스트립들의 재성형된 제1 부분들을 형성하기 위해 상기 반도체 스트립들의 제1 부분을 재성형하는 단계를 포함함 - ;
상기 반도체 스트립들의 재성형된 제1 부분들 아래의 상기 반도체 스트립들의 제2 부분들을 노출시키기 위해 상기 격리 영역들에 대해 제2 리세스 공정을 수행하는 단계; 및
상기 반도체 스트립들의 재성형된 제2 부분들을 형성하기 위해 상기 반도체 스트립들의 제2 부분들을 재성형하는 단계를 포함하고, 상기 반도체 스트립들의 재성형된 제1 부분들 및 상기 반도체 스트립들의 재성형된 제2 부분들은 핀들을 형성하고, 상기 핀들의 최상면들은 상기 격리 영역들의 최상면들 위에 있는 것인, 방법을 제공할 수 있다.
실시예 9. 실시예 8에 있어서, 상기 제1 리세스 공정 및 상기 제2 리세스 공정은 상이한 에칭 공정들을 포함하는 것인, 방법을 제공할 수 있다.
실시예 10. 실시예 8에 있어서, 상기 반도체 스트립들의 제1 부분들을 재성형하는 단계는 상기 반도체 스트립들의 제1 부분들을 좁히는(narrowing) 단계를 포함하는 것인, 방법을 제공할 수 있다.
실시예 11. 실시예 8에 있어서, 상기 반도체 스트립들의 제2 부분들을 재성형하는 단계는, 상기 반도체 스트립들의 제2 부분들의 측벽들의 기울기들을 변경하는 단계를 포함하는 것인, 방법을 제공할 수 있다.
실시예 12. 실시예 8에 있어서, 상기 반도체 스트립들의 제2 부분들을 재성형하는 단계는 이방성 에칭 공정을 포함하는 것인, 방법을 제공할 수 있다.
실시예 13. 실시예 12에 있어서, 상기 이방성 에칭 공정은 반응성 이온 에칭 공정인 것인, 방법을 제공할 수 있다.
실시예 14. 실시예 8에 있어서, 상기 반도체 스트립들의 재성형된 제2 부분들이 상기 격리 영역들의 최상면들로부터 멀리 연장될수록 상기 반도체 스트립들의 재성형된 제2 부분들의 폭들은 감소되는 것인, 방법을 제공할 수 있다.
실시예 15. 디바이스에 있어서,
기판;
상기 기판 위의 격리 영역; 및
상기 기판 위에 있고 상기 격리 영역에 인접한 핀 - 상기 핀의 최상면은 상기 격리 영역의 최상면 위에 있음 - 을 포함하고,
상기 핀은,
제1 부분 - 상기 제1 부분의 제1 측벽은 제1 기울기를 가짐 - ; 및
상기 제1 부분과 상기 기판 사이의 제2 부분 - 상기 제2 부분의 제2 측벽은 제2 기울기를 가짐 - 을 포함하고, 상기 제1 측벽 및 상기 제2 측벽은 상기 핀의 동일 측에 있고, 상기 제1 기울기는 상기 제2 기울기와 상이한 것인, 디바이스를 제공할 수 있다.
실시예 16. 실시예 15에 있어서, 상기 핀의 제1 부분은 균일한 폭을 갖는 것인, 디바이스를 제공할 수 있다.
실시예 17. 실시예 15에 있어서, 상기 핀의 제1 부분이 상기 핀의 제2 부분으로부터 멀리 연장할수록, 상기 핀의 제1 부분의 폭은 감소하는 것인, 디바이스를 제공할 수 있다.
실시예 18. 실시예 15에 있어서,상기 핀의 제2 부분이 상기 격리 영역으로부터 멀리 연장할수록, 상기 핀의 제2 부분의 폭은 감소하는 것인, 디바이스를 제공할 수 있다.
실시예 19. 실시예 15에 있어서,상기 핀의 제1 부분의 제1 높이는 상기 핀의 제2 부분의 제2 높이보다 큰 것인, 디바이스를 제공할 수 있다.
실시예 20. 실시예 15에 있어서,상기 핀의 제1 부분의 제1 높이는 상기 핀의 제2 부분의 제2 높이보다 작은 것인, 디바이스를 제공할 수 있다.
본 개시의 양태들을 본 기술분야의 통상의 기술자가 보다 잘 이해할 수 있도록 앞에서 여러 개의 실시예들의 특징부들을 약술해왔다. 본 기술분야의 통상의 기술자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 기술분야의 통상의 기술자는 또한 이와 같은 균등 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 통상의 기술자가 다양한 변경들, 대체들, 및 개조들을 본 명세서에서 행할 수 있다는 것을 자각해야 한다.

Claims (6)

  1. 디바이스에 있어서,
    기판;
    상기 기판 위의 격리 영역; 및
    상기 기판 위에 있고 상기 격리 영역에 인접한 핀 - 상기 핀의 최상면은 상기 격리 영역의 최상면 위에 있음 - 을 포함하고,
    상기 핀은,
    제1 부분 - 상기 제1 부분의 제1 측벽은 제1 기울기를 가짐 - ; 및
    상기 제1 부분과 상기 기판 사이의 제2 부분 - 상기 제2 부분의 제2 측벽은 제2 기울기를 가짐 -
    을 포함하고, 상기 제1 측벽 및 상기 제2 측벽은 상기 핀의 동일 측에 있고, 상기 제1 기울기는 상기 제2 기울기와 상이한 것인, 디바이스.
  2. 제1항에 있어서,
    상기 핀의 제1 부분은 균일한 폭을 갖는 것인, 디바이스.
  3. 제1항에 있어서,
    상기 핀의 제1 부분이 상기 핀의 제2 부분으로부터 멀리 연장할수록, 상기 핀의 제1 부분의 폭은 감소하는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 핀의 제2 부분이 상기 격리 영역으로부터 멀리 연장할수록, 상기 핀의 제2 부분의 폭은 감소하는 것인, 디바이스.
  5. 제1항에 있어서,
    상기 핀의 제1 부분의 제1 높이는 상기 핀의 제2 부분의 제2 높이보다 큰 것인, 디바이스.
  6. 제1항에 있어서,
    상기 핀의 제1 부분의 제1 높이는 상기 핀의 제2 부분의 제2 높이보다 작은 것인, 디바이스.
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