CN110957362A - FinFET器件及其形成方法 - Google Patents

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Abstract

提供了FinFET器件及其形成方法。该方法包括：在衬底上形成半导体条。在衬底上和相邻的半导体条之间形成隔离区。对隔离区执行第一凹进工艺以暴露半导体条的第一部分。再成形半导体条的第一部分以形成半导体条的再成形的第一部分。对隔离区执行第二凹进工艺，以暴露位于半导体条的再成形的第一部分下方的半导体条的第二部分。再成形半导体条的第二部分以形成半导体条的再成形的第二部分。半导体条的再成形的第一部分和半导体条的再成形的第二部分形成鳍。鳍远离隔离区的最顶部表面延伸。

Description

FinFET器件及其形成方法
技术领域
本发明的实施例涉及FinFET器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上顺序沉积绝缘或介电层、导电层和半导体材料层，并使用光刻图案化各种材料层以在其上形成电路组件和元件来制造半导体器件。
晶体管是在半导体器件中经常使用的元件。例如，在单个集成电路(IC)上可能存在大量晶体管(例如，数百、数千或数百万个晶体管)。例如，在半导体器件制造中使用的普通类型的晶体管是金属氧化物半导体场效应晶体管(MOSFET)。平面晶体管(例如，平面MOSFET)通常包括设置在衬底中的沟道区上方的栅极电介质，以及形成在栅极电介质上方的栅电极。晶体管的源极区和漏极区形成在沟道区的任一侧上。
多栅极场效应晶体管(MuGFET)是半导体技术的最新发展。一种类型的MuGFET称为鳍式场效应晶体管(FinFET)，它是包括鳍形半导体材料的晶体管结构，该鳍形半导体材料垂直地从集成电路的半导体表面凸出。
发明内容
本发明的实施例提供了一种形成FinFET器件的方法，包括：在衬底上形成半导体条；在所述衬底上和相邻的半导体条之间形成隔离区；对所述隔离区执行第一凹进工艺以暴露所述半导体条的第一部分；再成形所述半导体条的所述第一部分以形成所述半导体条的再成形的第一部分；对所述隔离区执行第二凹进工艺，以暴露位于所述半导体条的再成形的第一部分下方的所述半导体条的第二部分；以及再成形所述半导体条的所述第二部分以形成所述半导体条的再成形的第二部分，其中，所述半导体条的再成形的第一部分和所述半导体条的再成形的第二部分形成鳍，并且其中，所述鳍远离所述隔离区的最顶部表面延伸。
本发明的另一实施例提供了一种形成FinFET器件的方法，包括：在衬底上形成半导体条；在相邻的半导体条之间形成隔离区；对所述隔离区执行第一凹进工艺以暴露所述半导体条的第一部分，其中，执行所述第一凹进工艺还包括再成形所述半导体条的所述第一部分以形成所述半导体条的再成形的第一部分；对所述隔离区执行第二凹进工艺，以暴露位于所述半导体条的再成形的第一部分下方的所述半导体条的第二部分；以及再成形所述半导体条的所述第二部分以形成所述半导体条的再成形的第二部分，其中，所述半导体条的再成形的第一部分和所述半导体条的再成形的第二部分形成鳍，并且其中，所述鳍的最顶部表面在所述隔离区的最顶部表面之上。
本发明的又一实施例提供了一种FinFET器件，包括：衬底；隔离区，位于所述衬底上；以及鳍，位于所述衬底上并且与所述隔离区相邻，所述鳍的最顶部表面位于所述隔离区的最顶部表面上，其中，所述鳍包括：第一部分，所述第一部分的第一侧壁具有第一斜率；和第二部分，位于所述第一部分与所述衬底之间，所述第二部分的第二侧壁具有第二斜率，所述第一侧壁和所述第二侧壁位于所述鳍的同一侧，所述第一斜率与所述第二斜率不同。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的鳍式场效应晶体管(“FinFET”)器件的立体图。
图2A至图16A是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图17A和图17B是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图18A、图18B和图18C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图19A、图19B和图19C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图20A、图20B和图20C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图21A、图21B和图21C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图22A、图22B和图22C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图23C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图24A、图24B和图24C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图25A、图25B和图25C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图26A、图26B和图26C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图27A、图27B和图27C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图28A、图28B和图28C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图29A、图29B和图29C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图30A是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图31A、图31B和图31C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图32A至图34A是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图35A、图35B和图35C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图36A是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图37A、图37B和图37C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图38A至图42A是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图43A、图43B和图43C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图44A是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图45A、图45B和图45C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图46A是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图47A是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图48A、图48B和图48C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图49A是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图50A、图50B和图50C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图51是示出根据一些实施例的形成鳍结构的方法的流程图。
图52是示出根据一些实施例的形成鳍结构的方法的流程图。
图53是示出根据一些实施例的形成鳍结构的方法的流程图。
图54是示出根据一些实施例的形成鳍结构的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
将关于特定上下文，即鳍式场效应晶体管(FinFET)器件及其形成方法来描述实施例。在使用后栅极工艺形成的FinFET器件的背景下讨论本文呈现的各种实施例。在其他实施例中，可以使用先栅极工艺。这里讨论的各种实施例允许在鳍底部控制FinFET器件的沟道中的的应变并且减小或消除鳍摆动/弯曲效应，并且允许FinFET器件沿鳍高度具有均匀的阈值电压(Vt)。本文讨论的各种实施例还允许改善器件性能，例如FinFET器件的驱动电流。
图1以三维视图示出了鳍式场效应晶体管(FinFET)100的示例。FinFET 100包括位于衬底101上的鳍105。衬底101包括隔离区103，并且鳍105在相邻的隔离区103之上和之间突出。栅极电介质107沿着鳍105的侧壁以及位于鳍105的顶面上方，并且栅极电极109位于栅极电介质107上方。源极/漏极区111和113相对于栅极电介质107和栅极电极109设置在鳍105的相对侧。图1所示的FinFET 100仅提供用于说明目的，并不意味着限制本发明的范围。因此，许多变化是可能的，例如外延源/漏极区、多个鳍、多层鳍等。图1还示出了在后续附图中使用的参考横截面。横截面A-A横跨FinFET 100的沟道、栅极电介质107和栅电极109。横截面C-C处于与横截面A-A平行并且跨越沟道外部的鳍105的平面中。横截面B-B垂直于横截面A-A和C-C，并且沿着鳍105的纵轴并且在例如源极/漏极区111和113之间的电流的方向上。为清楚起见，后续图指的是这些参考横截面。
图2A至图22A、图24A至图29A、图17B至图22B、图24B至图29B和图18C至图29C是根据一些实施例的制造FinFET器件200的中间阶段的截面图。在图2A至图22A、图24A至图29A、图17B至图22B、图24B至图29B和图18C至图29C中，沿着图1中所示的参考横截面A-A示出了以“A”标记结尾的图，除了多个FinFET和每个FinFET的多个鳍；沿图1中所示的参考横截面B-B示出以“B”标记结尾的图；沿图1中所示的横截面C-C示出了以“C”标记结尾的图。
参考图2A，在一些实施例中，形成FinFET器件200的工艺开始于在衬底201上形成掩模203。衬底201可以是半导体衬底，例如可以是掺杂的(例如，具有p型或n型掺杂剂)或未掺杂的体半导体、绝缘体上半导体(SOI)衬底等。衬底201可以是晶圆，例如硅晶圆。通常，SOI衬底包括在绝缘层上形成的半导体材料层。绝缘层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在衬底上，通常是硅或玻璃衬底。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底201的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
衬底201还可以包括集成电路器件(未示出)。如本领域普通技术人员将认识到的，可以在衬底201中和/或上形成各种各样的集成电路器件(例如晶体管、二极管、电容器、电阻器等或它们的组合)以产生FinFET器件200的设计的结构和功能要求。可以使用任何合适的方法形成集成电路器件。
在一些实施例中，衬底201可以包括第一区域205和第二区域207。如下面更详细地描述的，在第一区域205中形成p型器件，并且在第二区域207中形成n型器件。n型器件可以是NMOS器件，例如n型FinFET器件。p型器件可以是PMOS器件，例如p型FinFET器件。因此，第一区域205也可以称为PMOS区域205，而第二区域207也可以称为NMOS区域207。
进一步参考图2A，在衬底201上形成掩模203。在一些实施例中，掩模203可用于随后的掺杂步骤(参见图3A和图4A)以在掺杂工艺期间保护衬底201。在一些实施例中，掩模203可包括一个或多个掩模层。如图2A所示，在一些实施例中，掩模203可以包括第一掩模层203A和位于第一掩模层203A上方的第二掩模层203B。第一掩模层203A可以包括诸如氧化硅等的氧化物，并且可以使用任何合适的工艺形成，例如热氧化、原子层沉积(ALD)、化学气相沉积(CVD)、它们的组合等。第二掩模层203B可以包括氮化物，例如氮化硅、氮氧化硅、它们的组合等，并且可以使用任何合适的工艺形成，例如热氮化、ALD、CVD、它们的组合等。
参照图3A，在掩模203上形成掩模301。图案化掩模301以暴露掩模203的设置在衬底201的PMOS区域205上的部分。在一些实施例中，掩模301包括光刻胶并且可以使用旋涂技术形成。在一些实施例中，可使用可接受的光刻技术图案化掩模301。随后，对衬底201的PMOS区域205执行掺杂工艺303，以在衬底201中形成阱305，同时用掩模301保护衬底201的NMOS区域207。在一些实施例中，掺杂工艺303可以包括离子注入工艺等。在一些实施例中，将n型杂质注入到衬底201中以形成阱305，其为n阱。n型杂质可以是磷、砷等。在注入杂质之后，可以对衬底201执行退火工艺以激活注入的杂质。
参考图4A，在执行掺杂工艺303之后，去除掩模301(参见图3A)。在掩模301包括光刻胶的一些实施例中，可以使用灰化工艺以及随后通过湿清洁工艺或其他合适的光刻胶去除工艺来去除掩模301。随后，在掩模203上形成掩模401。图案化掩模401以暴露设置在衬底201的NMOS区域207上方的掩模203的部分。在一些实施例中，掩模401包括光刻胶并且可以使用一种旋涂技术形成。在一些实施例中，可以使用可接受的光刻技术来图案化掩模401。随后，对衬底201的NMOS区域207执行掺杂工艺403，在衬底201中形成阱405，同时用掩模401保护衬底201的PMOS区域205。在一些实施例中，掺杂工艺403可以包括离子注入工艺等。在一些实施例中，将p型杂质注入到衬底201中以形成阱405，其为p阱。p型杂质可以是硼、BF2等。在注入杂质之后，可以对衬底201执行退火工艺以激活注入的杂质。
参考图5A，在执行掺杂工艺403之后，去除掩模401(图4A)。在掩模401包括光刻胶的一些实施例中，可以使用灰化工艺以及然后进行湿清洁工艺或其他合适的光刻胶去除工艺来去除掩模401。在去除掩模401之后，去除掩模203以暴露衬底201。在一些实施例中，可使用化学机械抛光(CMP)工艺、蚀刻工艺、研磨工艺、它们的组合等去除掩模203。在去除掩模203之后，在衬底201上形成半导体层501。在一些实施例中，半导体层501可以包括与上面参考图2A描述的衬底201类似的材料，并且这里不再重复描述。在一个实施例中，半导体层501是硅层。在一些实施例中，半导体层501可以在衬底201上外延生长。因此，半导体层501也可以称为外延半导体层501。
参考图6A，掩模601形成在半导体层501上方并被图案化以暴露设置在衬底201的PMOS区域205上方的掩模601的部分。掩模601可以包括诸如氧化硅等的氧化物并且可以使用任何合适的工艺形成，例如热氧化、ALD、CVD、它们的组合等。在一些实施例中，可以使用合适的光刻和蚀刻方法来图案化掩模601。
参考图7A，使半导体层501的暴露部分凹进而没有完全去除衬底201的PMOS区域205上方的半导体层501。在一些实施例中，位于衬底201的PMOS区域205上方的半导体层501的剩余部分可以具有介于约1nm和约10nm之间的厚度T1。在一些实施例中，可以使用合适的蚀刻工艺使半导体层501凹进，同时使用掩模601作为蚀刻掩模。
参考图8A，在衬底201的PMOS区域205上形成半导体层801。在一些实施例中，半导体层801包括SiGe并且在PMOS区域205中的半导体层501的剩余部分上外延生长。在一些实施例中，包括SiGe的半导体层801可以通过使用合适的Ge和Si前体的低压CVD(LPCVD)形成。Ge前体可包括GeH4、GeH3CH3、(GeH3)2CH2、它们的组合等。Si前体可包括SiH2Cl2、SiH4、它们的组合等。
参考图9A，在形成半导体层801之后，去除掩模601。在一些实施例中，可以使用CMP工艺、蚀刻工艺、研磨工艺、它们的组合等来去除掩模601(参见图8A)。在掩模601包括氧化硅的一些实施例中，通过使用稀释HF的蚀刻工艺去除掩模601。在一些实施例中，在去除掩模601之后，对半导体层501和801执行抛光工艺。抛光工艺可以包括CMP工艺、蚀刻工艺、研磨工艺、它们的组合等。在一些实施例中，在执行抛光工艺之后，在半导体层501和801上形成半导体层901。在一些实施例中，半导体层901具有在约1nm和约10nm之间的厚度。在一些实施例中，半导体层901可以使用与上面参考图5A描述的半导体层501类似的材料和方法形成，并且这里不再重复描述。在半导体层501和901是硅层并且半导体层801是SiGe层的一些实施例中，半导体层501和901之间的界面可能是不可检测的(如图9A中的虚线所示)，而半导体层801和901之间的界面是可检测的(如图9A中实线所示)。在一些实施例中，半导体层901可以在用于形成半导体条的后续图案化工艺期间防止Ge从半导体层801外扩散(参见图10A)。因此，半导体层901也可以称为缓冲层。
进一步参考图9A，在形成半导体层901之后，在半导体层901上形成掩模903。在一些实施例中，掩模903包括第一掩模层903A和位于第一掩模层903A上的第二掩模层903B。在一些实施例中，第一掩模层903A可以使用与上面参照图2A描述的第一掩模层203A类似的材料和方法形成，并且这里不再重复描述。在一些实施例中，第二掩模层903B可以使用与上面参照图2A描述的第二掩模层203B类似的材料和方法形成，并且这里不再重复描述。
进一步参考图8A和图9A，在一些实施例中，包含SiGe的半导体层801始终具有均匀的Ge浓度。在这样的实施例中，均匀的Ge浓度为约15原子％至约40原子％。在其他实施例中，包括SiGe的半导体层801具有不均匀的Ge浓度，Ge浓度从半导体层801的底面801b处的最低Ge浓度增加到顶面801t处的最高Ge浓度。在一些实施例中，半导体层801的底面801b处的Ge浓度在约10原子％和约20原子％之间。在一些实施例中，半导体层801的顶面801t处的Ge浓度在约25原子％和约35原子％之间。在其他实施例中，包括SiGe的半导体层801具有不均匀的Ge浓度，半导体层801的下部8011具有均匀的Ge浓度，并且半导体层801的上部8012具有不均匀的Ge浓度。在这样的实施例中，Ge浓度从半导体层801的下部8011和上部8012之间的界面801i处的低Ge浓度增加到半导体层801的顶面801t处的高Ge浓度。在一些实施例中，半导体层801的下部8011的均匀Ge浓度在约15原子％和约40原子％之间。在一些实施例中，界面801i处的Ge浓度为约10原子％至约20原子％。在一些实施例中，半导体层801的顶面801t处的Ge浓度在约25原子％和约35原子％之间。
图10A示出了PMOS区域205中的半导体条1005和NMOS区域207中的半导体条1007的形成。首先，图案化掩模层903A和903B，其中掩模层903A和903B中的开口暴露出半导体层501、801和901的区域，分别形成沟槽1001和1003。接下来，可以执行图案化工艺，其中图案化工艺通过掩模903中的开口在PMOS区域205和NMOS区域207中分别产生沟槽1001和沟槽1003。位于图案化的掩模903下面的衬底201的剩余部分和半导体层501、801和901在PMOS区域205中形成半导体条1005。位于图案化的掩模903下面的衬底201的剩余部分和半导体层501和901在NMOS区域207中形成半导体条1007。图案化工艺可以是一种或多种可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)、它们的组合等。在一些实施例中，图案化工艺包括对PMOS区域205执行的第一蚀刻工艺，同时NMOS区域207由掩模(未示出)保护，以及随后对NMOS区域207执行的第二蚀刻工艺，同时PMOS区域205由掩模(未示出)保护，第一蚀刻工艺与第二蚀刻工艺不同。在其他实施例中，可以在第一蚀刻工艺之前执行第二蚀刻工艺。
参照图11A，在沟槽1001和1003(参见图10A)的侧壁和底面上形成共形衬垫1101，随后用绝缘材料1103填充沟槽1001和1003。在一些实施例中，衬垫1101可包括半导体(例如，硅)氮化物、半导体(例如，硅)氧化物、热半导体(例如，硅)氧化物、半导体(例如，硅)氮氧化物、聚合物、它们的组合等。衬垫1101的形成可以包括任何合适的方法，例如ALD、CVD、高密度等离子体CVD(HDP-CVD)、物理气相沉积(PVD)、它们的组合等。在一些实施例中，绝缘材料1103可以是氧化物(例如氧化硅)、氮化物(例如氮化硅)、它们的组合等，并且可以通过HDP-CVD、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积和后固化以使其转化为另一种材料，例如氧化物)、它们的组合等形成。也可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，在沉积绝缘材料1103之后，可以对绝缘材料1103执行退火工艺。在这样的实施例中，衬垫1101可以防止(或至少减少)半导体材料(例如，Si或Ge)在退火工艺期间从半导体条1005和1007扩散到绝缘材料1103。
参照图12A，执行第一平坦化工艺，例如CMP工艺，以去除多余的绝缘材料1103，使得绝缘材料1103的剩余部分的顶面与衬垫1101的顶面共面。
参照图13A，执行第二平坦化工艺，例如CMP工艺，以去除多余的绝缘材料1103，使得绝缘材料1103的剩余部分的顶面与掩模层903A的顶面共面。第二平坦化工艺进一步去除掩模层903B和部分衬垫1101。在一些实施例中，第二平坦化工艺不同于第一平坦化工艺。
图14A示出了绝缘材料1103和衬垫1101的凹进。绝缘材料1103和衬垫1101的剩余部分形成浅沟槽隔离(STI)区1401。绝缘材料1103和衬垫1101凹进为使得半导体条1105和1007的上部从相邻的STI区1401之间突出。此外，STI区1401的顶面可以具有如图所示的平坦表面、凸表面、凹表面(例如凹陷)或它们的组合。通过适当的蚀刻，STI区1401的顶面可以形成为平坦的、凸出的和/或凹入的。可以使用可接受的蚀刻工艺使绝缘材料1103和衬垫1101凹进，例如对绝缘材料1103和衬垫1101的材料具有选择性的蚀刻工艺。在一些实施例中，可以使用采用
Figure BDA0002075425080000111
蚀刻的氧化物去除、应用材料公司SICONI工具或稀氢氟酸(dHF)酸。在一些实施例中，凹进工艺还从半导体条1005和1007去除图案化的半导体层901的部分(参见图13A)。
参考图15A，对半导体条1005和1007的暴露部分(参见图14A)执行一个或多个蚀刻工艺，以分别形成鳍1501和1503。在一些实施例中，对半导体条1005和1007的暴露部分执行相同的蚀刻工艺。在这样的实施例中，可以在半导体条1007的暴露部分上形成氧化物层，例如氧化硅层(未示出)，以补偿半导体条1005和1007之间的蚀刻速率差异。在其他实施例中，对半导体条1005和1007的暴露部分执行两种不同的蚀刻工艺。在一些实施例中，一个或多个蚀刻工艺可以包括各向异性蚀刻工艺，例如反应离子蚀刻(RIE)等。在一些实施例中，可以调整RIE工艺的蚀刻化学物质和其他参数以调整RIE工艺的蚀刻速率。在一些实施例中，沿晶向<100>的蚀刻速率R100大于沿晶向<110>的蚀刻速率R110，蚀刻速率R110大于沿晶向<111>的蚀刻速率R111。在一些实施例中，R100：R110：R111等于600：400：1。在半导体层501和801的顶面是结晶平面(100)的一些实施例中，RIE工艺改变半导体条1005和1007的暴露部分的侧壁的斜率，使得鳍1501和1503的宽度随着鳍1501和1503远离相应的相邻STI区1401延伸而减小。如上面参考图14A和15A所述，分别将半导体条1005和1007再成形为鳍1501和1503允许在鳍底部处控制FinFET器件200的沟道中的应变，并且减小或消除鳍摆动/弯曲效应，并且允许FinFET器件200沿鳍高度具有均匀的阈值电压(Vt)。
图16A示出了图15A中所示的鳍1501的放大视图。在一些实施例中，鳍1501具有介于约30nm和约60nm之间的高度H1。在一些实施例中，鳍1501的宽度随着鳍1501远离相邻STI区1401延伸而减小。在一些实施例中，鳍1501的最远离相邻STI区1401的部分具有约2nm和约10nm之间的宽度W1。在一些实施例中，最靠近相邻STI区1401的鳍1501的部分具有在约4nm和约14nm之间的宽度W2。在一些实施例中，宽度W2大于宽度W1。在鳍1501包括SiGe的一些实施例中，鳍1501具有均匀的Ge浓度。在这样的实施例中，均匀的Ge浓度为约15原子％至约40原子％。在鳍1501包括SiGe的其他实施例中，鳍1501具有不均匀的Ge浓度，随着鳍1501远离相邻的STI区1401延伸，Ge浓度增加。在一些实施例中，最靠近相邻STI区1401的鳍1501的部分的锗浓度在约10原子％和约20原子％之间。在一些实施例中，距离相邻STI区1401最远的鳍1501的部分的Ge浓度在约25原子％和约35原子％之间。在一些实施例中，鳍1501的侧壁与相邻STI区1401的最顶部表面形成角度θ1。在一些实施例中，角度θ1在约80度与约90度之间。在一些实施例中，鳍1503(参见图15A)可具有与鳍1501类似的形状和尺寸，并且在此不再重复描述。
参考图17A和图17B，在鳍1501和1503的侧壁和顶面上形成介电层1701。在一些实施例中，介电层1701也可以形成在STI区1401上。在其他实施例中，STI区1401的顶面可以没有介电层1701。介电层1701可以包括氧化物，例如氧化硅等，并且可以根据可接受的技术沉积(使用例如ALD、CVD、PVD或者它们的组合等)或者热生长(例如，使用热氧化等)。在介电层1701上形成栅电极层1703，并且然后使用例如CMP工艺进行平坦化。随后，可以在栅电极层1703上形成掩模1705。栅电极层1703可以由例如多晶硅制成，但是也可以使用相对于STI区1401的材料具有高蚀刻选择性的其他材料。掩模1705可以包括例如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、它们的组合等的一层或多层，并且可以使用任何合适的工艺形成，例如热氧化、热氮化、ALD、PVD、CVD、它们的组合等。在所示实施例中，横跨PMOS区域205和NMOS区域207形成单个介电层1701、单个栅电极层1703和单个掩模1705。在其他实施例中，不同的介电层、不同的栅电极层和不同的掩模可以分别形成在PMOS区域205和NMOS区域207中。
参考图18A、图18B和图18C，可以使用可接受的光刻和蚀刻技术图案化掩模1705(参见图17A和图17B)，以在PMOS区域205中形成图案化掩模1801，并在NMOS区域207中形成图案化掩模1803。然后通过可接受的蚀刻技术将掩模1801和1803的图案转移到栅电极层1703和介电层1701，以在PMOS区域205中形成栅极1805，并在NMOS区域207中形成栅极1807。栅极1805和1807的图案覆盖鳍1501和1503的沟道区，同时分别暴露鳍1501和1503的源/漏极区。栅极1805和1807还可以分别具有基本垂直于鳍1501和1503的长度方向的长度方向。栅极1805和1807的尺寸以及栅极1805和1807之间的间距可以取决于其中形成栅极1805和1807的管芯的区域。在一些实施例中，当位于管芯的输入/输出区域中时(例如，设置输入/输出电路)，相对于位于管芯的逻辑区域中(例如，设置逻辑电路)，栅极1805和1807可具有更大的尺寸和更大的间距。如下面更详细地描述的，在一些实施例中，栅极1805和1807是牺牲栅极，并且随后由替换栅极代替。在这样的实施例中，栅极1805和1807也可以称为牺牲栅极。在其他实施例中，栅极1805和1807未被替换并且存在于最终的FinFET器件200中。
进一步参考图18A、图18B和图18C，在PMOS区域205中的鳍1501中形成轻掺杂源极/漏极(LDD)区1809，并且在NMOS区域207中的鳍1503中形成LDD区1811。类似于上面参考图3A和图4A讨论的注入工艺，在NMOS区域207上形成掩模(未示出)，例如光刻胶，同时暴露PMOS区域205，并且将p型杂质注入暴露的鳍1501以在PMOS区域205中形成LDD区1809。p型杂质可以是上面参考图4A讨论的任何p型杂质。在LDD区1809的注入期间，栅极1805和图案化掩模1801用作组合掩模，以防止(或至少减少)掺杂剂注入到暴露的鳍1501的沟道区中。因此，LDD区1809可以基本上形成在暴露的鳍1501的源/漏极区中。然后使用合适的去除方法去除掩模。在一些实施例中，当掩模包括光刻胶时，可以使用例如灰化工艺以及随后的湿清洁工艺来去除掩模。在注入工艺之后，可以执行退火工艺以激活注入的杂质。随后，在PMOS区域205上形成第二掩模(未示出)，例如光刻胶，同时暴露NMOS区域207，并且将n型杂质注入到暴露的鳍1503中以在NMOS区域207中形成LDD区1811。在LDD区1811的注入期间，栅极1807和图案化掩模1803用作组合掩模，以防止(或至少减少)掺杂剂注入到暴露的鳍1503的沟道区中。因此，LDD区域1811基本上形成在暴露的鳍1503的源/漏极区中。然后使用合适的去除方法去除第二掩模。在一些实施例中，当第二掩模包括光刻胶时，可以使用例如灰化工艺以及随后的湿清洁工艺来去除第二掩模。n型杂质可以是上面参考图3A讨论的任何n型杂质。在注入工艺之后，可以执行退火工艺以激活注入的杂质。
图19A至图19C和20A至图20C示出了根据一些实施例的在栅极1805的侧壁上形成间隔件2001。首先参照图19A至图19C，在栅极1805和1807、图案化掩模1801和1803、鳍1501和1503以及STI区1401的暴露表面上毯式形成介电层1901。在一些实施例中，介电层1901可以包括氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、它们的组合等，并且可以使用CVD、ALD、它们的组合等形成。
参考图20A至图20C，执行图案化工艺以去除PMOS区域205中的介电层1901的多余部分，以在栅极1805的侧壁上形成间隔件2001。在一些实施例中，掩模2003形成在NMOS区域207中的介电层1901上，同时暴露PMOS区域205。在一些实施例中，掩模2003可以包括例如光刻胶等，并且可以使用旋涂等形成。随后，使用掩模2003作为蚀刻掩模，对介电层1901执行蚀刻工艺。蚀刻工艺可以是各向异性的。蚀刻工艺去除介电层1901的横向部分，使得介电层1901的剩余垂直部分在栅极1805的侧壁上形成间隔件2001。在所示实施例中，蚀刻工艺从鳍1501完全去除介电层1901。在其他实施例中，介电层1901的部分保留在鳍1501的侧壁上，并在鳍1501的侧壁上形成间隔件(未示出)。
图21A至图21C和图22A至图22C示出了PMOS区域205中的外延源/漏极区2201的形成。参考图21A至图21C，在形成间隔件2001之后，对PMOS区域205中的鳍1501执行图案化工艺以在鳍1501的源/漏极区中形成凹槽2101，而NMOS区域207由掩模2003保护。在一些实施例中，图案化工艺可包括合适的各向异性干蚀刻工艺，同时使用图案化掩模1801、栅极1805、间隔件2001、掩模2003和/或STI区1401作为组合掩模。合适的各向异性干蚀刻工艺可包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)、它们的组合等。
参考图22A、图22B和图22C，外延源/漏极区2201形成在凹槽2101中(见图21A、图21B和图21C)。在一些实施例中，使用金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)、它们的组合等在凹槽2101中外延生长外延源/漏极区2201。在鳍1501包括SiGe的一些实施例中，外延源/漏极区2201可以包括SiGe：B等。外延源/漏极区2201可以具有从鳍1501的相应表面凸起的表面，并且可以具有刻面。在一些实施例中，外延源/漏极区2201可以在鳍1501下方延伸。在一些实施例中，外延源/漏极区2201的材料可以注入有合适的掺杂剂，例如p型掺杂剂。在一些实施例中，注入工艺类似于如上面参考图4A所述的用于形成阱405的工艺，并且这里不再重复描述。在其他实施例中，外延源/漏极区2201的材料可以在生长期间原位掺杂。在形成外延源/漏极区2201之后，使用合适的掩模去除工艺去除掩模2003。在掩模2003包括光刻胶的一些实施例中，可以使用灰化工艺以及随后的湿清洁工艺或其他合适的光刻胶去除工艺来去除掩模2003。
进一步参考图22A、图22B和图22C，在所示实施例中，每个外延源/漏极区2201与其他外延源/漏极区2201物理分离。在其他实施例中，相邻的外延源/漏极区2201可以合并。在图23C中描绘了这样的实施例，其中相邻的外延源/漏极区2201合并以形成共同外延源/漏极区2201。
参考图24A、图24B和图24C，在PMOS区域205中形成外延源/漏极区2201之后，在NMOS区域207中形成外延源/漏极区2401。在一些实施例中，使用与上面参照图21A、图21B、图21C、图22A、图22B和图22C描述的外延源/漏极区2201类似的方法在NMOS区域207中形成外延源/漏极区2401，并且这里不再重复描述。在一些实施例中，在NMOS区域207中形成外延源/漏极区2401期间，PMOS区域205由掩模(未示出)保护。在一些实施例中，图案化NMOS区域207中的介电层1901以沿着栅极1807的侧壁形成间隔件2403。可以使用与以上参照图20A、图20B和图20C描述的PMOS区域205中的介电层1901类似的方法来图案化NMOS区域207中的介电层1901，并且这里不再重复描述。随后，蚀刻NMOS区域207中的鳍1503的源/漏极区以形成类似于凹槽2101(参见图21B和图21C)的凹槽(如图24B和图24C中所示的填充有外延源/漏极区2401)。鳍1503的源极/漏极区中的凹槽可以使用与上面参考图21A、图21B和图21C描述的凹槽2101类似的方法形成，并且这里不再重复描述。
进一步参考图24A、图24B和图24C，使用MOCVD、MBE、LPE、VPE、SEG、它们的组合等在NMOS区域207中的凹槽中外延生长外延源/漏极区2401。在鳍1503由硅形成的一些实施例中，外延源/漏极区2401可以包括硅、SiC、SiC：P、Si：P、SiAs：P等。在一些实施例中，外延源/漏极区2401的材料可以注入有合适的掺杂剂，例如n型掺杂剂。在一些实施例中，注入工艺类似于上面参考图3A所述的用于形成阱305的工艺，并且这里不再重复描述。在其他实施例中，外延源/漏极区2401的材料可以在生长期间原位掺杂。在形成外延源/漏极区2401之后，使用合适的掩模去除工艺去除保护PMOS区域205的掩模。在掩模包括光刻胶的一些实施例中，可以使用灰化工艺以及随后的湿清洁工艺或其他合适的光刻胶去除工艺来去除掩模。在一些实施例中，PMOS区域205中的外延源/漏极区2201在NMOS区域207中形成外延源/漏极区2401之前形成。在其他实施例中，NMOS区域207中的外延源/漏极区2401在PMOS区域205中形成外延源/漏极区2201之前形成。所示的实施例中，每个外延源/漏极区2401与其他外延源/漏极区2401物理分离。在其他实施例中，与图22A、图22B和图22C中所示的共同外延源极/漏极区2201类似，相邻的外延源/漏极区2401可以合并。
参考图25A、图25B和图25C，在栅极1805和1807上以及外延源/漏极区2201和2401上方沉积蚀刻停止层(ESL)2501和层间电介质(ILD)2503。在一些实施例中，ILD 2503是由可流动CVD形成的可流动膜。在一些实施例中，ILD 2503由介电材料形成，例如氧化硅、SiOC、ZrO2、HfO2、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、低k介电材料、极低k介电材料、高k介电材料、它们的组合等，并且可以通过任何合适的方法沉积，例如CVD、PECVD、旋涂玻璃工艺、它们的组合等。在一些实施例中，ESL2501在图案化ILD 2503时用作停止层以形成用于随后形成的接触插塞的开口。因此，可以选择用于ESL 2501的材料，使得ESL 2501的材料具有比ILD 2503的材料更低的蚀刻速率。在一些实施例中，ESL 2501可以包括氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、它们的组合等，并且可以使用CVD、ALD、它们的组合等形成。在一些实施例中，可以执行平坦化工艺，例如CMP工艺，以使ILD2503的顶面与图案化掩模1801和1803的顶面齐平。在其他实施例中，平坦化也可以分别从栅极1805和1807去除掩模1801和1803或其部分。
参考图26A、图26B和图26C，在一些实施例中，使用一个或多个合适的蚀刻工艺去除图案化掩模1801和1803以及栅极1805和1807的栅电极层1703，以在PMOS区域205中形成凹槽2601并且在NMOS区域207中形成凹槽2603。每个凹槽2601暴露PMOS区域205中的相应鳍1501的沟道区。每个凹槽2603暴露NMOS区域207中的相应鳍1503的沟道区。在所示实施例中，介电层1701保留在鳍1501和1503的沟道区上。在其他实施例中，也可以在凹槽2601和2603的形成期间去除介电层1701。
进一步参考图27A、图27B和图27C，在PMOS区域205中的凹槽2601(见图26B)中形成栅极介电层2701、功函层2703和栅电极层2705，同时NMOS区域由掩模(未示出)保护。在一些实施例中，栅极介电层2701共形地沉积在凹槽2601中。在一些实施例中，栅极介电层2701包括氧化硅、氮化硅或它们的多层。在其他实施例中，栅极介电层2701包括高k介电材料，并且在这些实施例中，栅极介电层2701可具有大于约7.0的k值，并且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的金属氧化物或硅酸盐。栅极介电层2701的形成方法可以包括分子束沉积(MBD)、ALD、PECVD、它们的组合等。
在一些实施例中，在形成凹槽2601的同时未在鳍1501的沟道区上去除介电层1701，介电层1701可以用作栅极介电层2701和鳍1501的沟道区之间的界面层。在形成凹槽2601的同时在鳍1501的沟道区上去除介电层1701的一些实施例中，在形成栅极介电层2701之前，可以在鳍1501的沟道区上形成一个或多个界面层，并且在一个或多个界面层上形成栅极介电层2701。界面层有助于从下面的半导体材料缓冲随后形成的高k介电层。在一些实施例中，界面层包含化学氧化硅，其可以由化学反应形成。例如，可以使用去离子水+臭氧(O3)、NH4OH+H2O2+H2O(APM)或其他方法形成化学氧化物。其他实施例可以使用不同的材料或工艺(例如，热氧化或沉积工艺)来形成界面层。
在形成栅极介电层2701之后，在栅极介电层上形成功函层2703。在一些实施例中，功函层2703包括TiN、WN、TaN、Ru、Co、它们的组合等，并且可以使用ALD、CVD、PVD、它们的组合等形成。在形成功函层2703之后，凹槽2601(参见图26B)的剩余部分由栅电极层2705填充。在一些实施例中，栅电极层2705包括Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、Mn、Pd、Re、Ir、Pt、Zr、它们的合金、它们的组合等，并且可以使用ALD、CVD、PVD、镀、它们的组合等形成。在用栅电极层2705填充凹槽2601之后，可以执行诸如CMP工艺的平坦化工艺以去除栅极介电层2701、功函层2703和栅电极层2705的多余部分，该多余部分位于ILD2503的顶面上方。栅极介电层2701、功函层2703和栅极电极层2705的部分保留在凹槽2601中并与相应的介电层1701组合在PMOS区域205中形成栅极2707。栅极2707也可以称为替换栅极。
进一步参考图27A、图27B和图27C，栅极介电层2709、功函层2711和栅电极层2713形成在NMOS区域207中的凹槽2603(参见图26B)中，同时PMOS区域205由掩模(未示出)保护。在一些实施例中，栅极介电层2709共形地沉积在凹槽2603中。在一些实施例中，栅极介电层2709可以使用与栅极介电层2701类似的材料和方法形成，并且在此不再重复描述。在形成凹槽2603的同时未在鳍1503的沟道区上方去除介电层1701的一些实施例中，介电层1701可用作栅极介电层2709与鳍1503的沟道区之间的界面层。在形成凹槽2603的同时在鳍1503的沟道区上去除介电层1701的一些实施例中，可以在形成栅极介电层2709之前在鳍1503的沟道区上形成一个或多个界面层，并且在一个或多个界面层上形成栅极介电层2709。
在形成栅极介电层2709之后，在栅极介电层上形成功函层2711。在一些实施例中，功函层2711包括Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、它们的组合等，并且可以使用ALD、CVD、PVD、它们的组合等形成。在形成功函层2711之后，凹槽2603的剩余部分(参见图26B)由栅电极层2713填充。在一些实施例中，栅电极层2713可以使用与栅电极层2705类似的材料和方法形成，并且这里不再重复描述。在用栅电极层2713填充凹槽2603之后，可以执行诸如CMP工艺的平坦化工艺以去除栅极介电层2709、功函层2711和栅电极层2713的多余部分，该多余部分位于ILD2503的顶面之上。栅极介电层2709、功函层2711和栅极电极层2713的部分保留在凹槽2603中并与相应的介电层1701组合在NMOS区域207中形成栅极2715。栅极2715也可以称为替换栅极。
进一步参考图27A、图27B和图27C，在所示实施例中，在NMOS区域207中形成栅极2715之前，在PMOS区域205中形成栅极2707。在其他实施例中，在PMOS区域205中形成栅极2707之前，在NMOS区域207中形成栅极2715。
参考图28A、图28B和图28C，ILD 2801沉积在ILD 2503上。在一些实施例中，ILD2801可以使用与上面参考图25A、图25B和图25C描述的ILD 2503类似的材料和方法形成，并且这里不再重复描述。在一些实施例中，ILD 2801和ILD 2503由相同的材料形成。在其他实施例中，ILD 2801和ILD 2503由不同材料形成。图案化ESL 2501和ILD 2503和2801以在PMOS区域205中形成开口2803和2805，以及在NMOS区域207中形成开口2807和2809。在一些实施例中，可以使用可接受的光刻和蚀刻技术图案化ESL 2501和ILD 2503和2801。开口2803暴露PMOS区域205中的相应栅极2707。开口2805暴露PMOS区域205中的相应外延源极/漏极区2201。开口2807暴露NMOS区域207中的相应栅极2715。开口2809暴露NMOS区域207中的相应外延源/漏极区2401。如下面更详细地描述的，开口2803、2805、2807和2809填充有一种或多种导电材料以形成接触插塞，接触插塞提供与外延源/漏极区2201和2401以及栅极2707和2715的电连接。
进一步参见图28A、图28B和图28C，分别穿过开口2805和2809形成自对准层2811和2813。在一些实施例中，金属材料沉积在开口2805和2809中。金属材料可包括Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、它们的组合等，并且可以使用PVD、溅射等形成。随后，执行退火工艺以形成自对准层2811和2813。在一些实施例中，退火工艺使金属材料与外延源/漏极区2201和2401的半导体材料反应以分别形成自对准层2811和2813。
参考图29A、图29B和图29C，用一种或多种导电材料填充开口2803、2805、2807和2809(参见图28A、图28B和图28C)以分别形成接触塞2901、2903、2905和2907。在一些实施例中，在开口2803、2805、2807和2809中形成衬垫(未示出)(例如扩散阻挡层、粘合层等)以及导电材料。衬垫可包括钛、氮化钛、钽、氮化钽、它们的组合等，并且可以通过CVD、PVD、ALD、它们的组合等形成。导电材料可以是铜、铜合金、银、金、钨、铝、镍、它们的组合等，并且可以使用CVD、PVD、ALD、电化学镀工艺、化学镀工艺、它们的组合等形成。可以执行平坦化工艺，例如CMP工艺，以从ILD 2801的顶面去除衬垫和导电材料的多余部分。衬垫和导电材料的剩余部分分别在开口2803、2805、2807和2809中形成接触塞2901、2903、2905和2907。接触插塞2901和2905分别物理地和电气地耦合到栅极2707和2715。接触插塞2903和2907分别物理耦合到自对准层2811和2813。接触插塞2903和2907分别通过自对准层2811和2813电耦合到外延源/漏极区2201和2401。
图30A、图31A、图31B和图31C是根据一些实施例的制造FinFET器件3000的中间阶段的截面图。在图30A、图31A、图31B和图31C中，除了每个FinFET的多个FinFET和多个鳍之外，沿着图1中所示的参考横截面A-A示出了以“A”标记结尾的图。沿图1中所示的参考横截面B-B示出以“B”标记结尾的图；沿着图1中所示的横截面C-C示出了以“C”标记结尾的图。在一些实施例中，用于形成FinFET器件3000的工艺步骤可以类似于用于形成上面参考图2A至图22A、图24A至图29A、图17B至图22B、图24B至图29B和图18C至图29C所述的FinFET器件200的工艺步骤，由相同的参考数字标记相同的部件，并且这里不再重复它们的描述。
参考图30A，形成FinFET器件3000的工艺开始于形成图14A中所示的结构。在一些实施例中，对PMOS区域205中的半导体条1005(参见图14A)的暴露部分执行上面参考图15A描述的一个或多个蚀刻工艺以形成鳍1501，同时用掩模(未示出)保护NMOS区域207中的半导体条1007(参见图14A)的暴露部分。在这样的实施例中，半导体条1007的暴露部分在NMOS区域207中形成鳍3001。参考图31A、图31B和图31C，对图30A的结构执行上面参考图17A至图22A、图24A至图29A、图17B至图22B、图24B至图29B和图18C至图29C描述的工艺步骤以形成FinFET器件3000，并且这里不再重复描述。
图32A至图35A、图35B和图35C是根据一些实施例的制造FinFET器件3200的中间阶段的截面图。在图32A至图35A、图35B和图35C中，除了每个FinFET的多个FinFET和多个鳍之外，沿着图1中所示的参考横截面A-A示出了以“A”标记结尾的图；沿图1中所示的参考横截面B-B示出以“B”标记结尾的图；沿着图1中所示的横截面C-C示出了以“C”标记结尾的图。在一些实施例中，用于形成FinFET器件3200的工艺步骤可以类似于上面参考图2A至图22A、图24A至图29A、图17B至图22B、图24B至图29B和图18C至图29C描述的用于形成FinFET器件200的工艺步骤，由相同的参考数字标记相同的部件，并且这里不再重复它们的描述。
在一些实施例中，形成FinFET器件3200的工艺始于形成图13A中所示的结构。参照图32A和图33A，在形成图13A的结构之后，使绝缘材料1103和衬垫1101凹进以暴露PMOS区域205中的半导体条1005的上部和NMOS区域207中的半导体条1007的上部，以分别在PMOS区域205中形成鳍3201，在NMOS区域207中形成鳍3203。绝缘材料1103和衬垫1101的剩余部分形成STI区1401。
首先参照图32A，凹进工艺包括暴露鳍3201的上部3201a和鳍3203的上部3203a的第一凹进工艺。在一些实施例中，第一凹进工艺可包括蚀刻工艺，例如
Figure BDA0002075425080000221
蚀刻、应用材料公司SICONI蚀刻、稀释氢氟酸(dHF)蚀刻等。在一些实施例中，选择第一凹进工艺的蚀刻工艺，使得蚀刻工艺也蚀刻半导体条1005和1007(参见图13A)并且缩窄半导体条1005和1007的上部的宽度。在这样的实施例中，鳍3201的上部3201a的宽度小于半导体条1005的上部的宽度，并且鳍3203的上部3203a的宽度小于半导体条1007的上部的宽度。在一些实施例中，鳍3203的上部3203a具有均匀的宽度。
参照图33A，凹进工艺还包括暴露鳍3201的下部3201b和鳍3203的下部3203b的第二凹进工艺。在一些实施例中，第二凹进工艺可包括蚀刻工艺，例如
Figure BDA0002075425080000222
蚀刻、应用材料公司SICONI蚀刻、稀释氢氟酸(dHF)蚀刻等。在一些实施例中，第二凹进工艺不同于第一凹进工艺。在一些实施例中，第二凹进工艺的蚀刻工艺不同于第一凹进工艺的蚀刻工艺。在一些实施例中，选择第二凹进工艺的蚀刻工艺，使得蚀刻工艺基本上不蚀刻半导体条1005和1007。在这样的实施例中，鳍3201的下部3201b的宽度基本上等于半导体条1005的宽度，并且鳍3203的下部3203b的宽度基本上等于半导体条1007的宽度。在一些实施例中，鳍3203的下部3203b具有均匀的宽度。如上参考图32A和图33A所述，分别将半导体条1005和1007再成形为鳍3201和3203允许在鳍底部处控制FinFET器件3200的沟道中的应变并且减小或消除鳍摆动/弯曲效应，以及允许FinFET器件3200沿鳍高度具有均匀的阈值电压(Vt)。
图34A示出了图33A中所示的鳍3201的放大视图。在一些实施例中，鳍3201的下部3201b的宽度W3大于鳍3201的上部3201a的宽度W4。在一些实施例中，宽度W3在约4nm和约15nm之间。在一些实施例中，宽度W4在约2nm和约10nm之间。在一些实施例中，鳍3201的下部3201b具有介于约20nm和约40nm之间的高度H2。在一些实施例中，鳍3201的上部3201a具有介于约20nm和约40nm之间的高度H3。在鳍3201包括SiGe的一些实施例中，鳍3201具有均匀的Ge浓度。在这样的实施例中，高度H2大于高度H3。在一些实施例中，鳍3201中的均匀Ge浓度在约15原子％和约40原子％之间。在鳍3201包括SiGe的其他实施例中，鳍3201具有不均匀的Ge浓度。在这样的实施例中，高度H2小于高度H3。在鳍3201具有不均匀的Ge浓度的一些实施例中，随着鳍3201远离相邻的STI区1401延伸，Ge浓度增加。在一些实施例中，最接近相邻的STI区1401的鳍3201的部分的Ge浓度介于约10原子％和约20原子％之间。在一些实施例中，距离相邻STI区1401最远的鳍3201的部分的Ge浓度在约25原子％和约35原子％之间。在鳍3201具有不均匀的Ge浓度的其他实施例中，鳍3201的下部3201b具有均匀的Ge浓度，并且鳍3201的上部3201a具有不均匀的Ge浓度。在一些实施例中，鳍3201的下部3201b具有约15原子％至约40原子％的均匀Ge浓度。在一些实施例中，随着鳍3201的上部3201a远离鳍3201的下部3201b延伸，Ge浓度增加。在一些实施例中，最接近鳍3201的下部3201b的鳍3201的上部3201a的部分的Ge浓度在约10原子％和约20原子％之间。在一些实施例中，最远离鳍3201的下部3201b的鳍3201的上部3201a的部分的Ge浓度在约25原子％和约35原子％之间。在一些实施例中，鳍3203(参见图33A)可具有与鳍3201类似的形状和尺寸，并且在此不再重复描述。
参考图35A、图35B和图35C，对图33A的结构执行上面参考图17A至图22A、图24A至图29A、图17B至图22B、图24B至图29B和图18C至图29C描述的工艺步骤，以形成FinFET器件3200，在此不再重复描述。
图36A、图37A、图37B和图37C是根据一些实施例的制造FinFET器件3600的中间阶段的截面图。在图36A、图37A、图37B和图37C中，除了每个FinFET的多个FinFET和多个鳍之外，沿着图1中所示的参考横截面A-A示出了以“A”标记结尾的图；沿图1中所示的参考横截面B-B示出以“B”标记结尾的图；沿着图1中所示的横截面C-C示出了以“C”标记结尾的图。在一些实施例中，用于形成FinFET器件3600的工艺步骤可以类似于上面参考图32A至图35A、图35B和图35C描述的用于形成FinFET器件3200的工艺步骤，由相同的参考数字标记相同的部件，并且这里不再重复它们的描述。
在一些实施例中，形成FinFET器件3600的工艺始于形成图13A中所示的结构。参照图36A，对图13A的结构的PMOS区域205执行上面参考图32A和图33A描述的凹进工艺以形成鳍3201，同时用掩模(未示出)保护图13A的结构的NMOS区域207。此外，对图13A的结构的NMOS区域207执行上面参照图14A描述的凹进工艺，以暴露NMOS区域207中的半导体条1007的部分，同时用掩模(未示出)保护图13A的结构的PMOS区域205。半导体条1007的暴露部分在NMOS区域207中形成鳍3601。参考图37A、图37B和图37C，对图36A的结构执行上面参考图17A至图22A、图24A至图29A、图17B至图22B、图24B至图29B和图18C至图29C描述的工艺步骤以形成FinFET器件3600，并且这里不再重复描述。
图38A至图43A、图43B和图43C是根据一些实施例的制造FinFET器件3800的中间阶段的截面图。在图38A至图43A、图43B和图43C中，除了每个FinFET的多个FinFET和多个鳍之外，沿着图1中所示的参考横截面A-A示出了以“A”标记结尾的图；沿图1中所示的参考横截面B-B示出以“B”标记结尾的图；沿着图1中所示的横截面C-C示出了以“C”标记结尾的图。在一些实施例中，用于形成FinFET器件3800的工艺步骤可以类似于上面参考图2A至图22A、图24A至图29A、图17B至图22B、图24B至图29B和图18C至图29C描述的用于形成FinFET器件200的工艺步骤，由相同的参考数字标记相同的部件，并且这里不再重复它们的描述。
在一些实施例中，形成FinFET器件3800的工艺始于形成图13A中所示的结构。参照图38A至图41A，在形成图13A的结构之后，对图13A的结构执行各种工艺步骤，以在PMOS区域205中形成鳍3901，并且在NMOS区域207中形成鳍3903。参见图38A，对绝缘材料1103和衬垫1101执行第一凹进工艺，以暴露PMOS区域205中的半导体条1005的第一部分3801a和NMOS区域207中的半导体条1007的第一部分3803a。在一些实施例中，第一凹进工艺可以包括第一蚀刻工艺，例如
Figure BDA0002075425080000251
蚀刻、应用材料公司SICONI蚀刻、稀释氢氟酸(dHF)蚀刻等。在一些实施例中，选择第一凹进工艺的第一蚀刻工艺，使得第一蚀刻工艺基本上不蚀刻半导体条1005和1007。在这样的实施例中，半导体条1005的第一部分3801a的宽度基本等于半导体条1005的宽度，并且半导体条1007的第一部分3803a的宽度基本上等于半导体条1007的宽度。
参照图39A，再成形半导体条1005的第一部分3801a以在PMOS区域205中形成鳍3901的上部3901a，并且再成形半导体条1007的第一部分3803a以在NMOS区域207中形成鳍3903的上部3903a。在一些实施例中，使用一个或多个蚀刻工艺对半导体条1005的第一部分3801a和半导体条1007的第一部分3803a进行再成形。在一些实施例中，对半导体条1005的第一部分3801a和半导体条1007的第一部分3803a执行相同的蚀刻工艺。在这样的实施例中，可以在半导体条1007的第一部分3803a上形成氧化物层，例如氧化硅层(未示出)以补偿半导体条1005和1007之间的蚀刻速率差。在其他实施例中，对半导体条1005的第一部分3801a和半导体条1007的第一部分3803a执行两个不同的蚀刻工艺。在一些实施例中，一个或多个蚀刻工艺可以包括各向异性蚀刻工艺，例如反应离子蚀刻(RIE)等。在一些实施例中，可以调整RIE工艺的蚀刻化学物质和其他参数以调整RIE工艺的蚀刻速率。在一些实施例中，沿晶向<100>的蚀刻速率R100大于沿晶向<110>的蚀刻速率R110，蚀刻速率R110大于沿晶向<111>的蚀刻速率R111。在一些实施例中，R100：R110：R111等于600：400：1。在半导体层501和801的顶面是结晶平面(100)的一些实施例中，RIE工艺改变半导体条1005的第一部分3801a的侧壁的斜率和半导体条1007的第一部分3803a的侧壁的斜率，使得鳍3901的上部3901a的宽度随着鳍3901的上部3901a远离绝缘材料1103的顶面延伸而减小，并且鳍3903的上部3903a的宽度随着鳍3903的上部3903a远离绝缘材料1103的顶面延伸而减小。
参照图40A，在PMOS区域205中形成鳍3901的上部3901a和在NMOS区域207中形成鳍3903的上部3903a之后，对绝缘材料1103和衬垫1101执行第二凹进工艺，以暴露出PMOS区域205中的半导体条1005的第二部分3801b和NMOS区域207中的半导体条1007的第二部分3803b。在一些实施例中，第二凹进工艺类似于上面参考图38A描述的第一凹进工艺，并且这里不再重复描述。在一些实施例中，选择第二凹进工艺的蚀刻工艺，使得蚀刻工艺基本上不蚀刻半导体条1005和1007。在这样的实施例中，半导体条1005的第二部分3801b的宽度基本上等于半导体条1005的宽度，并且半导体条1007的第二部分3803b的宽度基本上等于半导体条1007的宽度。在一些实施例中，第二凹进工艺的蚀刻工艺与第一工艺的蚀刻工艺相同。在执行第一凹进工艺和第二凹进工艺之后，绝缘材料1103和衬垫1101的剩余部分形成STI区1401。
参照图41A，在执行第二凹进工艺之后，再成形半导体条1005的第二部分3801b以在PMOS区域205中形成鳍3901的下部3901b，以及再成形半导体条1007的第二部分3803b以在NMOS区域207中形成鳍3903的下部3903b。在一些实施例中，使用一个或多个蚀刻工艺再成形半导体条1005的第二部分3801b和半导体条1007的第二部分3803b。在一些实施例中，用于在PMOS区域205中形成鳍3901的下部3901b和在NMOS区域207中形成鳍3903的下部3903b的再成形工艺可以类似于以上参照图39A描述的用于在PMOS区域205中形成鳍3901的上部3901a和在NMOS区域207中形成鳍3903的上部3903a的再成形工艺，并且在此不再重复描述。在一些实施例中，用于在PMOS区域205中形成鳍3901的下部3901b和在NMOS区域207中形成鳍3903的下部3903b的再成形工艺的一个或多个蚀刻工艺与用于在PMOS区域205中形成鳍3901的上部3901a和在NMOS区域207中形成鳍3903的上部3903a的再成形工艺的一个或多个蚀刻工艺不同。在这样的实施例中，鳍3901的上部3901a的侧壁和鳍3901的下部3901b的侧壁具有不同的斜率，并且鳍3903的上部3903a的侧壁和鳍3903的下部3903b的侧壁具有不同的斜率。在再成形工艺之后，鳍3901的下部3901b的宽度随着鳍3901的下部3901b远离相邻STI区1401的顶面延伸而减小，并且鳍3903的下部3903b的宽度随着鳍3901的下部3901b远离相邻STI区1401的顶面延伸而减小。如上参考图38A至图41A所述，分别将半导体条1005和1007再成形为鳍3901和3903允许在鳍底部处控制FinFET器件3800的沟道中的应变并且减小或消除鳍摆动/弯曲效应，以及允许FinFET器件3800沿鳍高度具有均匀的阈值电压(Vt)。
图42A示出了图41A中所示的鳍3901的放大视图。在一些实施例中，鳍3901的下部3901b具有在约20nm和约50nm之间的高度H4。在一些实施例中，鳍3901的上部3901a具有在约5nm和约30nm之间的高度H5。最靠近相邻STI区1401的鳍3901的下部3901b的部分具有宽度W5，并且最远离相邻STI区1401的鳍3901的下部3901b的部分具有宽度W6。在一些实施例中，宽度W5大于宽度W6。在一些实施例中，宽度W5在约4nm和约15nm之间。在一些实施例中，宽度W6在约3nm和约12nm之间。鳍3901的下部3901b的侧壁与相邻STI区1401的最顶部表面形成角度θ2。在一些实施例中，角度θ2在约85度和约90度之间。最靠近相邻STI区1401的鳍3901的上部3901a的部分具有宽度W6，并且最远离相邻STI区1401的鳍3901的上部3901a的部分具有宽度W7。在一些实施例中，宽度W6大于宽度W7。在一些实施例中，宽度W7在约2nm和约10nm之间。鳍3901的上部3901a的侧壁与平行于相邻STI区1401的最顶部表面的平面形成角度θ3。在一些实施例中，角度θ3在约70度和约85度之间。在一些实施例中，角度θ2不同于角度θ3。
进一步参考图42A，在鳍3901包括SiGe的一些实施例中，鳍3901具有均匀的Ge浓度。在这样的实施例中，高度H4大于高度H5。在一些实施例中，鳍3901中的均匀Ge浓度在约15原子％和约40原子％之间。在鳍3901包括SiGe的其他实施例中，鳍3901具有不均匀的Ge浓度。在这样的实施例中，高度H4小于高度H5。在鳍3901具有不均匀的Ge浓度的一些实施例中，随着鳍3901远离相邻的STI区1401延伸，Ge浓度增加。在一些实施例中，最接近相邻的STI区1401的鳍3901的部分的Ge浓度介于约10原子％和约20原子％之间。在一些实施例中，最远离相邻STI区1401的鳍3901的部分的Ge浓度在约25原子％和约35原子％之间。在鳍3901具有不均匀的Ge浓度的其他实施例中，鳍3901的下部3901b具有均匀的Ge浓度，并且鳍3901的上部3901a具有不均匀的Ge浓度。在一些实施例中，鳍3901的下部3901b具有约15原子％至约40原子％的均匀Ge浓度。在一些实施例中，随着鳍3901的上部3901a远离鳍3901的下部3901b延伸，Ge浓度增加。在一些实施例中，最接近鳍3901的下部3901b的鳍3901的上部3901a的部分的Ge浓度在约10原子％和约20原子％之间。在一些实施例中，最远离鳍3901的下部3901b的鳍3901的上部3901a的部分的Ge浓度在约25原子％和约35原子％之间。在一些实施例中，鳍3903(参见图41A)可具有与鳍3901类似的形状和尺寸，并且在此不再重复描述。
参考图43A、图43B和图43C，对图41A的结构执行上面参考图17A至图22A、图24A至图29A、图17B至图22B、图24B至图29B和图18C至图29C描述的工艺步骤，以形成FinFET器件3800，并且在此不再重复描述。
图44A、图45A、图45B和图45C是根据一些实施例的制造FinFET器件4400的中间阶段的截面图。在图44A、图45A、图45B和图45C中，除了每个FinFET的多个FinFET和多个鳍之外，沿着图1中所示的参考横截面A-A示出了以“A”标记结尾的图；沿图1中所示的参考横截面B-B示出以“B”标记结尾的图；沿着图1中所示的横截面C-C示出了以“C”标记结尾的图。在一些实施例中，用于形成FinFET器件4400的工艺步骤可以类似于上面参考图38A至图43A、图43B和图43C描述的用于形成FinFET器件3800的工艺步骤，由相同的参考数字标记相同的部件，并且这里不再重复它们的描述。
在一些实施例中，形成FinFET器件4400的工艺始于形成图13A中所示的结构。参照图44A，对图13A的结构的PMOS区域205执行上面参考图38A至图41A描述的工艺步骤以形成鳍3901，同时用掩模(未示出)保护图13A的结构的NMOS区域207。此外，对图13A的结构的NMOS区域207执行上面参照图14A描述的凹进工艺，以暴露NMOS区域207中的半导体条1007的部分，同时用掩模(未示出)保护图13A的结构的PMOS区域205。半导体条1007的暴露部分在NMOS区域207中形成鳍4401。参见图45A、图45B和图45C，对图44A的结构执行上面参考图17A至图22A、图24A至图29A、图17B至图22B、图24B至图29B和图18C至图29C描述的工艺步骤以形成FinFET器件4400，并且这里不再重复描述。
图46A至图48A、图48B和图48C是根据一些实施例的制造FinFET器件4600的中间阶段的截面图。在图46A至图48A、图48B和图48C中，除了每个FinFET的多个FinFET和多个鳍之外，沿着图1中所示的参考横截面A-A示出了以“A”标记结尾的图，沿图1中所示的参考横截面B-B示出以“B”标记结尾的图；以图1中所示的横截面C-C示出了以“C”标记结尾的图。
在一些实施例中，形成FinFET器件4400的工艺始于形成图33A中所示的结构。参照图46A，对图33A的结构执行各种工艺步骤，以在PMOS区域205中形成鳍4601，并且在NMOS区域207中形成鳍4603。在一些实施例中，再成形鳍3201的下部3201b以在PMOS区域205中形成鳍4601的下部4601b，并且再成形鳍3203的下部3203b以在NMOS区域207中形成鳍4603的下部4603b。在一些实施例中，用于在PMOS区域205中形成鳍4601的下部4601b和在NMOS区域207中形成鳍4603的下部4603b的再成形工艺可以类似于以上参照图15A描述的用于在PMOS区域205中形成鳍1501和在NMOS区域207中形成鳍1503的再成形工艺，并且这里不再重复描述。在执行再成形工艺之后，鳍4601的下部4601b的宽度随着鳍4601的下部4601b远离相邻的STI区1401延伸而减小，并且鳍4603的下部4603b的宽度随着鳍4603的下部4603b远离相邻的STI区1401延伸而减小。如上参考图46A所述，分别将半导体条1005和1007再成形为鳍4601和4603允许在鳍底部处控制FinFET器件4600的沟道中的应变，并减少或消除鳍摆动/弯曲效应，并且允许FinFET器件4600沿鳍高度具有均匀的阈值电压(Vt)。
图47A示出了图46A中所示的鳍4601的放大视图。在一些实施例中，鳍4601的下部4601b具有介于约10nm与约30nm之间的高度H6。在一些实施例中，鳍4601的上部3201a具有介于约20nm和约50nm之间的高度H7。在一些实施例中，高度H6小于高度H7。最接近相邻STI区1401的鳍4601的下部4601b的部分具有宽度W8，并且最远离相邻STI区1401的鳍4601的下部4601b的部分具有宽度W9。在一些实施例中，宽度W8大于宽度W9。在一些实施例中，宽度W8在约4nm和约15nm之间。在一些实施例中，宽度W9在约3nm和约10nm之间。鳍4601的下部4601b的侧壁与相邻STI区1401的最顶部表面形成角度θ4。在一些实施例中，角度θ4在约80度和约90度之间。在一些实施例中，鳍4601的上部3201a具有宽度W9。
进一步参考图47A，在鳍4601包括SiGe的一些实施例中，鳍4601具有均匀的Ge浓度。在一些实施例中，鳍4601中的均匀Ge浓度在约15原子％和约40原子％之间。在鳍4601包括SiGe的其他实施例中，鳍4601具有不均匀的Ge浓度。在鳍4601具有不均匀的Ge浓度的一些实施例中，随着鳍4601远离相邻的STI区1401延伸，Ge浓度增加。在一些实施例中，最接近相邻的STI区1401的鳍4601的部分的Ge浓度介于约10原子％和约20原子％之间。在一些实施例中，最远离相邻STI区1401的鳍4601的部分的Ge浓度在约25原子％和约35原子％之间。在鳍4601具有不均匀的Ge浓度的其他实施例中，鳍4601的下部4601b具有均匀的Ge浓度，并且鳍4601的上部3201a具有不均匀的Ge浓度。在一些实施例中，鳍4601的下部4601b具有约15原子％至约40原子％的均匀Ge浓度。在一些实施例中，随着鳍4601的上部3201a远离鳍4601的下部4601b延伸，Ge浓度增加。在一些实施例中，最接近鳍4601的下部4601b的鳍4601的上部3201a的部分的Ge浓度在约10原子％和约20原子％之间。在一些实施例中，最远离鳍4601的下部4601b的鳍4601的上部3201a的部分的Ge浓度在约25原子％和约35原子％之间。在一些实施例中，鳍4603(参见图46A)可具有与鳍4601类似的形状和尺寸，并且本文不再重复描述。
参考图48A、图48B和图48C，对图46A的结构执行上面参考图17A至图22A、图24A至图29A、图17B至图22B、图24B至图29B和图18C至图29C描述的处理步骤，以形成FinFET器件4600，并且在此不再重复描述。
图49A、图50A、图50B和图50C是根据一些实施例的制造FinFET器件4900的中间阶段的截面图。在图49A、图50A、图50B和图50C中，除了每个FinFET的多个FinFET和多个鳍之外，沿着图1中所示的参考横截面A-A示出以“A”标记结尾的图；沿图1中所示的参考横截面B-B示出以“B”标记结尾的图；沿着图1中所示的横截面C-C示出了以“C”标记结尾的图。在一些实施例中，用于形成FinFET器件4900的工艺步骤可以类似于如上参考图46A至图48A、图48B和图48C描述的用于形成FinFET器件4600的工艺步骤，由相同的参考数字标记相同的部件，并且这里不再重复它们的描述。
在一些实施例中，形成FinFET器件4900的工艺开始于形成图13A中所示的结构。参照图49A，对图13A的结构的PMOS区域205执行上面参考图32A、图33A和图46A描述的工艺步骤，以在PMOS区域205中形成鳍4601，同时用掩模(未示出)保护图13A的结构的NMOS区域207。此外，对图13A的结构的NMOS区域207执行上面参照图14A描述的凹进工艺，以暴露NMOS区域207中的半导体条1007的部分，同时用掩模(未示出)保护图13A的结构的PMOS区域205。半导体条1007的暴露部分在NMOS区域207中形成鳍4901。参见图50A、图50B和图50C，对图49A的结构执行上面参考图17A至图22A、图24A至图29A、图17B至图22B、图24B至图29B和图18C至图29C描述的工艺步骤以形成FinFET器件4900，并且这里不再重复描述。
图51是示出根据一些实施例的形成鳍结构的方法5100的流程图。方法5100从步骤5101开始，其中在衬底(例如图10A中所示的衬底201)上形成半导体条(例如图10A中所示的半导体条1005)，如上面参考图2A至图10A所述。在步骤5103中，如上面参考图11A至图13A所述，在相邻的半导体条之间形成隔离区(例如图10A中所示的衬垫1101和绝缘材料1103)。在步骤5105中，使隔离区凹进以暴露半导体条的上部，如上面参考图14A所述。在步骤5107中，再成形半导体条的上部以形成在隔离区上延伸的鳍(例如图15A中所示的鳍1501)，如上参考图15A所述。
图52是示出根据一些实施例的形成鳍结构的方法5200的流程图。方法5200从步骤5201开始，其中在衬底(例如图10A中所示的衬底201)上形成半导体条(例如图10A中所示的半导体条1005)，如上面参考图2A至图10A所述。在步骤5203中，隔离区(例如图10A中所示的衬垫1101和绝缘材料1103)形成在相邻的半导体条之间，如上面参考图11A至图13A所述。在步骤5205中，对隔离区执行第一凹进工艺，以暴露和再成形半导体条的第一部分(例如图32A中所示的上部3201a)，如上参考图32A所述。在步骤5207中，对隔离区执行第二凹进工艺，以暴露位于半导体条的再成形的第一部分下方的半导体条的第二部分(例如图33A中所示的下部3201b)，其中半导体条的再成形的第一部分和半导体条的第二部分形成在隔离区上方延伸的鳍(例如图33A中所示的鳍3201)，如上面参考图33A所述。
图53是示出根据一些实施例的形成鳍结构的方法5300的流程图。方法5300开始于步骤5301，其中半导体条(例如图10A中所示的半导体条1005)形成在衬底(例如图10A中所示的衬底201)上，如上面参考图2A至图10A所述。在步骤5303中，隔离区(例如图10A中所示的衬垫1101和绝缘材料1103)形成在相邻的半导体条之间，如上面参考图11A至图13A所述。在步骤5305中，对隔离区执行第一凹进工艺以暴露半导体条的第一部分(例如图38A中所示的第一部分3801a)，如上面参考图38A所述。在步骤5307中，再成形半导体条的第一部分以形成半导体条的再成形的第一部分(例如图39A中所示的上部3901a)，如上面参考图39A所述。在步骤5309中，对隔离区执行第二凹进工艺，以暴露位于半导体条的再成形的第一部分下方的半导体条的第二部分(例如图40A中所示的第二部分3801b)，如上参考图40A所述。在步骤5311中，将半导体条的第二部分再成形以形成半导体条的再成形的第二部分(例如图41A中所示的下部3901b)，其中半导体条的再成形的第一部分和半导体条的再成形的第二部分形成在隔离区上方延伸的鳍(例如图41A中所示的鳍3901)，如上参照图41A所述。
图54是示出根据一些实施例的形成鳍结构的方法5400的流程图。方法5400从步骤5401开始，其中半导体条(例如图10A中所示的半导体条1005)形成在衬底(例如图10A中所示的衬底201)上，如上面参考图2A至图10A所述。在步骤5403中，如上面参考图11A至图13A所述，在相邻的半导体条之间形成隔离区(例如图10A中所示的衬垫1101和绝缘材料1103)。在步骤5405中，对隔离区执行第一凹进工艺，以暴露和再成形半导体条的第一部分(例如图32A中所示的上部3201a)，如上参考图32A所述。在步骤5407中，对隔离区执行第二凹进工艺，以暴露位于半导体条的再成形的第一部分下方的半导体条的第二部分(例如图33A中所示的下部3201b)，如上参考图33A所述。在步骤5409中，将半导体条的第二部分再成形以形成半导体条的再成形的第二部分(例如图46A中所示的下部4601b)，其中半导体条的再成形的第一部分和半导体条的再成形的第二部分形成在隔离区上方延伸的鳍(例如图46A中所示的鳍4601)，如上参照图46A所述。
根据一个实施例，一种方法包括：在衬底上形成半导体条；在衬底上和相邻的半导体条之间形成隔离区；对隔离区执行第一凹进工艺以暴露半导体条的第一部分；再成形半导体条的第一部分以形成半导体条的再成形的第一部分；对隔离区执行第二凹进工艺，以暴露位于半导体条的再成形的第一部分下方的半导体条的第二部分；并且再成形半导体条的第二部分以形成半导体条的再成形的第二部分，其中半导体条的再成形的第一部分和半导体条的再成形的第二部分形成鳍，并且其中鳍远离隔离区的最顶部表面延伸。在一个实施例中，第一凹进工艺和第二凹进工艺包括相同的蚀刻工艺。在一个实施例中，再成形半导体条的第一部分包括第一蚀刻工艺。在一个实施例中，再成形半导体条的第二部分包括与第一蚀刻工艺不同的第二蚀刻工艺。在一个实施例中，再成形半导体条的第一部分包括改变半导体条的第一部分的侧壁的斜率。在一个实施例中，再成形半导体条的第二部分包括改变半导体条的第二部分的侧壁的斜率。在一个实施例中，半导体条的再成形的第一部分的侧壁具有第一斜率，并且半导体条的再成形的第二部分的侧壁具有不同于第一斜率的第二斜率。
根据另一实施例，一种方法包括：在衬底上形成半导体条；在相邻的半导体条之间形成隔离区；对隔离区执行第一凹进工艺以暴露半导体条的第一部分，其中执行第一凹进工艺还包括再成形半导体条的第一部分以形成半导体条的再成形的第一部分；对隔离区执行第二凹进工艺，以暴露位于半导体条的再成形的第一部分下方的半导体条的第二部分；并且再成形半导体条的第二部分以形成半导体条的再成形的第二部分，其中半导体条的再成形的第一部分和半导体条的再成形的第二部分形成鳍，并且其中，鳍的最顶部表面在隔离区的最顶部表面之上。在一个实施例中，第一凹进工艺和第二凹进工艺包括不同的蚀刻工艺。在一个实施例中，再成形半导体条的第一部分包括使半导体条的第一部分变窄而不改变半导体条的第一部分的侧壁的斜率。在一个实施例中，再成形半导体条的第二部分包括改变半导体条的第二部分的侧壁的斜率。在一个实施例中，再成形半导体条的第二部分包括各向异性蚀刻工艺。在一个实施例中，各向异性蚀刻工艺是反应离子蚀刻工艺。在一个实施例中，半导体条的再成形的第二部分的宽度随着半导体条的再成形的第二部分远离隔离区的最顶部表面延伸而减小。
根据又一个实施例，一种器件包括：衬底；隔离区，位于衬底上；以及鳍，位于衬底上并且与隔离区相邻，鳍的最顶部表面位于隔离区的最顶部表面上，其中鳍包括：第一部分，第一部分的第一侧壁具有第一斜率；和第二部分，位于第一部分与衬底之间，第二部分的第二侧壁具有第二斜率，第一侧壁和第二侧壁位于鳍的同一侧，第一斜率与第二斜率不同。在一个实施例中，鳍的第一部分具有均匀的宽度。在一个实施例中，随着鳍的第一部分远离鳍的第二部分延伸，鳍的第一部分的宽度减小。在一个实施例中，随着鳍的第二部分远离隔离区延伸，鳍的第二部分的宽度减小。在一个实施例中，鳍的第一部分的第一高度大于鳍的第二部分的第二高度。在一个实施例中，鳍的第一部分的第一高度小于鳍的第二部分的第二高度。
可以通过任何合适的方法图案化鳍。例如，可以使用一个或多个光刻工艺来图案化鳍，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上形成牺牲层并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在衬底上形成半导体条；
在所述衬底上和相邻的半导体条之间形成隔离区；
对所述隔离区执行第一凹进工艺以暴露所述半导体条的第一部分；
再成形所述半导体条的所述第一部分以形成所述半导体条的再成形的第一部分；
对所述隔离区执行第二凹进工艺，以暴露位于所述半导体条的再成形的第一部分下方的所述半导体条的第二部分；以及
再成形所述半导体条的所述第二部分以形成所述半导体条的再成形的第二部分，其中，所述半导体条的再成形的第一部分和所述半导体条的再成形的第二部分形成鳍，并且其中，所述鳍远离所述隔离区的最顶部表面延伸。
2.根据权利要求1所述的方法，其中，执行所述第一凹进工艺包括使用第一蚀刻剂的第一蚀刻工艺，并且其中，执行所述第二凹进工艺包括使用所述第一蚀刻剂的第二蚀刻工艺。
3.根据权利要求1所述的方法，其中，再成形所述半导体条的所述第一部分包括第一蚀刻工艺。
4.根据权利要求3所述的方法，其中，再成形所述半导体条的所述第二部分包括与所述第一蚀刻工艺不同的第二蚀刻工艺。
5.根据权利要求1所述的方法，其中，再成形所述半导体条的所述第一部分包括改变所述半导体条的所述第一部分的侧壁的斜率。
6.根据权利要求1所述的方法，其中，再成形所述半导体条的所述第二部分包括改变所述半导体条的所述第二部分的侧壁的斜率。
7.根据权利要求1所述的方法，其中，所述半导体条的再成形的第一部分的侧壁具有第一斜率，并且其中，所述半导体条的再成形的第二部分的侧壁具有不同于所述第一斜率的第二斜率。
8.一种形成半导体器件的方法，包括：
在衬底上形成半导体条；
在相邻的半导体条之间形成隔离区；
对所述隔离区执行第一凹进工艺以暴露所述半导体条的第一部分，其中，执行所述第一凹进工艺还包括再成形所述半导体条的所述第一部分以形成所述半导体条的再成形的第一部分；
对所述隔离区执行第二凹进工艺，以暴露位于所述半导体条的再成形的第一部分下方的所述半导体条的第二部分；以及
再成形所述半导体条的所述第二部分以形成所述半导体条的再成形的第二部分，其中，所述半导体条的再成形的第一部分和所述半导体条的再成形的第二部分形成鳍，并且其中，所述鳍的最顶部表面在所述隔离区的最顶部表面之上。
9.根据权利要求8所述的方法，其中，所述第一凹进工艺和所述第二凹进工艺包括不同的蚀刻工艺。
10.一种半导体器件，包括：
衬底；
隔离区，位于所述衬底上；以及
鳍，位于所述衬底上并且与所述隔离区相邻，所述鳍的最顶部表面位于所述隔离区的最顶部表面上，其中，所述鳍包括：
第一部分，所述第一部分的第一侧壁具有第一斜率；和
第二部分，位于所述第一部分与所述衬底之间，所述第二部分的第二侧壁具有第二斜率，所述第一侧壁和所述第二侧壁位于所述鳍的同一侧，所述第一斜率与所述第二斜率不同。
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