KR20220132139A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20220132139A
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via plug
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민선기
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Abstract

소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 기판 상에, 게이트 전극을 포함하는 게이트 구조체, 기판 상에, 게이트 전극의 측면에 배치된 소오스/드레인 패턴, 소오스/드레인 패턴 상에, 소오스/드레인 패턴과 연결된 소오스/드레인 컨택, 소오스/드레인 컨택 및 게이트 구조체 상에, 제1 하부 식각 정지막 및 제1 하부 식각 정지막 상의 실리콘 질화물막을 포함하는 제1 식각 정지막 구조체, 및 제1 식각 정지막 구조체 내에 배치되고, 소오스/드레인 컨택과 연결된 제1 비아 플러그를 포함하고, 제1 하부 식각 정지막은 알루미늄을 포함하고, 실리콘 질화물막의 상면은 제1 비아 플러그의 상면과 동일 평면에 놓인다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편, 반도체 장치의 피치 크기가 줄어듦에 따라, 반도체 장치 내의 컨택들 사이에서 정전 용량 감소 및 전기적 안정성 확보하기 위한 연구가 필요하다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 게이트 전극을 포함하는 게이트 구조체, 기판 상에, 게이트 전극의 측면에 배치된 소오스/드레인 패턴, 소오스/드레인 패턴 상에, 소오스/드레인 패턴과 연결된 소오스/드레인 컨택, 소오스/드레인 컨택 및 게이트 구조체 상에, 제1 하부 식각 정지막 및 제1 하부 식각 정지막 상의 실리콘 질화물막을 포함하는 제1 식각 정지막 구조체, 및 제1 식각 정지막 구조체 내에 배치되고, 소오스/드레인 컨택과 연결된 제1 비아 플러그를 포함하고, 제1 하부 식각 정지막은 알루미늄을 포함하고, 실리콘 질화물막의 상면은 제1 비아 플러그의 상면과 동일 평면에 놓인다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 게이트 전극을 포함하는 게이트 구조체, 기판 상에, 게이트 전극의 측면에 배치된 소오스/드레인 패턴, 소오스/드레인 패턴 상에, 소오스/드레인 패턴과 연결된 소오스/드레인 컨택, 게이트 전극 상에, 게이트 전극과 연결된 게이트 컨택, 소오스/드레인 컨택 및 게이트 컨택 상에, 실리콘 질화물막을 포함하는 제1 식각 정지막 구조체, 제1 식각 정지막 구조체 내에 배치되고, 소오스/드레인 컨택과 연결된 제1 비아 플러그, 제1 식각 정지막 구조체 내에 배치되고, 게이트 컨택과 연결된 제2 비아 플러그, 및 실리콘 질화물막의 상면을 따라 연장되고, 실리콘 질화물막의 상면과 접촉하고, 제1 비아 플러그와 연결된 배선 라인을 포함하고, 제1 비아 플러그는 제1 폭 확장 영역과, 제1 폭 확장 영역 상에 제1 폭 확장 영역과 직접 연결된 상부 영역을 포함하고, 기판에서 멀어짐에 따라, 제1 폭 확장 영역의 폭은 증가하다가 감소하고, 제1 폭 확장 영역 및 상부 영역의 경계는 제1 식각 정지막 구조체의 하면보다 높다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상의 다채널 활성 패턴, 다채널 활성 패턴 상에 배치되고, 게이트 전극 및 게이트 캡핑 패턴을 포함하는 게이트 구조체로, 게이트 캡핑 패턴은 게이트 전극 상에 배치된 게이트 구조체, 다채널 활성 패턴 상에, 게이트 구조체의 측면에 배치된 소오스/드레인 패턴, 소오스/드레인 패턴 상에, 소오스/드레인 패턴과 연결된 소오스/드레인 컨택, 게이트 전극 상에, 게이트 전극과 연결된 게이트 컨택, 소오스/드레인 컨택 및 게이트 컨택 상에, 실리콘 질화물막을 포함하는 제1 식각 정지막 구조체, 제1 식각 정지막 구조체 내에 배치되고, 소오스/드레인 컨택과 연결된 제1 비아 플러그, 제1 식각 정지막 구조체 내에 배치되고, 게이트 컨택과 연결된 제2 비아 플러그, 제1 식각 정지막 구조체 상에, 제1 식각 정지막 구조체와 접촉하는 제2 식각 정지막 구조체, 제2 식각 정지막 구조체 상의 층간 절연막, 및 제2 식각 정지막 구조체 및 층간 절연막 내에 배치되고, 제1 비아 플러그와 연결된 배선 라인을 포함하고, 제2 식각 정지막 구조체는 알루미늄을 포함하고, 실리콘 질화물막과 접촉하는 제2 하부 식각 정지막을 포함하고, 제1 비아 플러그의 높이 및 제2 비아 플러그의 높이는 각각 게이트 컨택의 높이보다 작다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에 소오스/드레인 컨택 및 게이트 컨택을 형성하고, 소오스/드레인 컨택 및 게이트 컨택 상에, 제1 하부 식각 정지막 및 제1 하부 식각 정지막 상의 실리콘 질화물막을 포함하는 제1 식각 정지막 구조체를 형성하고, 제1 식각 정지막 구조체를 관통하고, 게이트 컨택을 노출시키는 제1 비아 홀을 형성하고, 제1 식각 정지막 구조체를 관통하고, 소오스/드레인 컨택을 노출시키는 제2 비아 홀을 형성하고, 제1 비아 홀 및 제2 비아 홀을 채우는 제1 비아 플러그 및 제2 비아 플러그를 형성하고, 제1 식각 정지막 구조체의 상면과, 제1 비아 플러그의 상면과, 제2 비아 플러그의 상면을 따라 연장되고, 복수개의 막을 포함하는 제2 식각 정지막 구조체를 형성하고, 제2 식각 정지막 구조체 상에, 층간 절연막을 형성하고, 층간 절연막 및 제2 식각 정지막 구조체를 관통하고, 제1 비아 플러그 및 제2 비아 플러그와 연결된 배선 라인을 형성하는 것을 포함하고, 제1 하부 식각 정지막 및 제2 식각 정지막 구조체는 각각 알루미늄을 포함하고, 실리콘 질화물막의 상면은 제1 비아 플러그의 상면 및 제2 비아 플러그의 상면과 동일 평면에 놓인다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2 내지 도 4는 도 1의 A - A, B - B 및 C - C를 따라 절단한 예시적인 단면도이다.
도 5a 내지 도 5c는 도 2의 P 부분을 확대하여 도시한 도면이다.
도 6 내지 도 8은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9 내지 도 12는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13 내지 도 15는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 18 내지 도 21은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22 내지 도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 26 및 도 27은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 28 내지 도 30은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 31 내지 도 37은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor) 또는 수직 트랜지스터(Vertical FET)을 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 5c를 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2 내지 도 4는 도 1의 A - A, B - B 및 C - C를 따라 절단한 예시적인 단면도이다. 도 5a 내지 도 5c는 도 2의 P 부분을 확대하여 도시한 도면이다. 설명의 편의성을 위해, 도 1에서는 제1 비아 플러그(206), 제2 비아 플러그(207) 및 배선 라인(205)을 도시하지 않았다.
참고적으로, 제1 비아 플러그(206) 및 제2 비아 플러그(207)는 하나의 제1 활성 패턴(AP1) 상에 제1 방향(X)으로 인접하여 배치된 것으로 도시되었다. 하지만, 이와 같은 제1 비아 플러그(206) 및 제2 비아 플러그(207)의 배열은 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다. 또한, 제1 게이트 컨택(180) 및 제2 비아 플러그(207)의 경계 부분은 도시되지 않았지만, 도 5a 내지 도 5c와 유사할 수 있다.
도 1 내지 도 5c를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 적어도 하나 이상의 제1 활성 패턴(AP1)과, 적어도 하나 이상의 제2 활성 패턴(AP2)과, 적어도 하나 이상의 제1 게이트 전극(120)과, 제1 소오스/드레인 컨택(170)과, 제2 소오스/드레인 컨택(270)과, 제1 게이트 컨택(180)과, 제1 비아 플러그(206), 제2 비아 플러그(207) 및 배선 라인(205)을 포함할 수 있다.
기판(100)은 제1 활성 영역(RX1)과, 제2 활성 영역(RX2)과, 필드 영역(FX)을 포함할 수 있다. 필드 영역(FX)은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)과 바로 인접하여 형성될 수 있다. 필드 영역(FX)은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)과 경계를 이룰 수 있다.
제1 활성 영역(RX1)과 제2 활성 영역(RX2)은 서로 간에 이격되어 있다. 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 필드 영역(FX)에 의해 분리될 수 있다.
다르게 설명하면, 서로 이격되어 있는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)의 주변에, 소자 분리막이 배치될 수 있다. 이 때, 소자 분리막 중, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 사이에 있는 부분이 필드 영역(FX)일 수 있다. 예를 들어, 반도체 장치의 일 예가 될 수 있는 트랜지스터의 채널 영역이 형성되는 부분이 활성 영역일 수 있고, 활성 영역에 형성된 트랜지스터의 채널 영역을 구분하는 부분이 필드 영역일 수 있다. 또는, 활성 영역은 트랜지스터의 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되는 부분이고, 필드 영역은 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되지 않는 영역일 수 있다.
도 3 및 도 4에서 도시되는 것과 같이, 필드 영역(FX)은 깊은 트렌치(DT)에 의해 정의될 수 있지만, 이에 제한되는 것은 아니다. 덧붙여, 본 발명이 속하는 기술 분야의 통상의 기술자는 어느 부분이 필드 영역이고, 어느 부분이 활성 영역인지 구분할 수 있음은 자명하다.
일 예로, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 중 하나는 PMOS 형성 영역이고, 다른 하나는 NMOS 형성 영역일 수 있다. 다른 예로, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 PMOS 형성 영역일 수 있다. 또 다른 예로, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 NMOS 형성 영역일 수 있다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
적어도 하나 이상의 제1 활성 패턴(AP1)은 제1 활성 영역(RX1)에 형성될 수 있다. 제1 활성 패턴(AP1)은 제1 활성 영역(RX1)의 기판(100)으로부터 돌출되어 있을 수 있다. 제1 활성 패턴(AP1)은 기판(100) 상에, 제1 방향(X)을 따라 길게 연장될 수 있다. 예를 들어, 제1 활성 패턴(AP1)은 제1 방향(X)으로 연장되는 장변과, 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다. 여기에서, 제1 방향(X)은 제2 방향(Y) 및 제3 방향(Z)과 교차될 수 있다. 또한, 제2 방향(Y)은 제3 방향(Z)과 교차될 수 있다. 제3 방향(Z)은 기판(100)의 두께 방향일 수 있다.
적어도 하나 이상의 제2 활성 패턴(AP2)은 제2 활성 영역(RX2)에 형성될 수 있다. 제2 활성 패턴(AP2)에 관한 설명은 제1 활성 패턴(AP1)에 관한 설명과 실질적으로 동일할 수 있다.
제1 활성 패턴(AP1)과 제2 활성 패턴(AP2)은 각각 다채널 활성 패턴일 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 각각의 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 예를 들어, 핀형 패턴일 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 트랜지스터의 채널 영역으로 사용될 수 있다. 제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)은 각각 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 하나 이상일 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
일 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 실리콘 핀형 패턴일 수 있다. 또는, 예를 들어, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)는 각각 실리콘-게르마늄 패턴을 포함하는 핀형 패턴일 수 있다. 다른 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 활성 패턴(AP1)은 실리콘 핀형 패턴이고, 제2 활성 패턴(AP2)은 실리콘-게르마늄 패턴을 포함하는 핀형 패턴일 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 활성 영역(RX1)과, 제2 활성 영역(RX2)과, 필드 영역(FX)에 걸쳐 형성될 수 있다. 필드 절연막(105)는 깊은 트렌치(DT)를 채울 수 있다.
필드 절연막(105)은 제1 활성 패턴(AP1)의 측벽의 일부 및 제2 활성 패턴(AP2)의 측벽의 일부 상에 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
적어도 하나 이상의 게이트 구조체(GS)는 기판(100) 상에 배치될 수 있다. 예를 들어, 적어도 하나 이상의 게이트 구조체(GS)는 필드 절연막(105) 상에 배치될 수 있다. 게이트 구조체(GS)는 제2 방향(Y)으로 연장될 수 있다. 인접하는 게이트 구조체(GS)는 제1 방향(X)으로 이격될 수 있다.
게이트 구조체(GS)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 상에 배치될 수 있다. 게이트 구조체(GS)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 교차할 수 있다.
게이트 구조체(GS)는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에 걸쳐 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 게이트 구조체(GS) 중 일부는 필드 절연막(105) 상에 배치된 게이트 분리 구조체에 의해 두 부분으로 분리되어, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 상에 배치될 수 있다.
게이트 구조체(GS)는 예를 들어, 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145)을 포함할 수 있다.
제1 게이트 전극(120)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 교차할 수 있다. 제1 게이트 전극(120)은 필드 절연막(105)의 상면보다 돌출된 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 감쌀 수 있다. 제1 게이트 전극(120)은 제2 방향(Y)으로 연장된 장변과, 제1 방향(X)으로 연장된 단변을 포함할 수 있다.
제1 게이트 전극의 상면(120US)은 제1 활성 패턴(AP1)의 상면을 향해 리세스된 오목한 곡면일 수 있지만, 이에 제한되는 것은 아니다. 즉, 도시된 것과 달리, 제1 게이트 전극의 상면(120US)은 평평한 평면일 수도 있다.
제1 게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(120)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 게이트 스페이서(140)은 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다. 제1 게이트 스페이서(140)은 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 스페이서(140)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(130)은 제1 게이트 전극(120)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 활성 패턴(AP1), 제2 활성 패턴(AP2) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 전극(120)과, 제1 게이트 스페이서(140) 사이에 형성될 수 있다.
제1 게이트 절연막(130)은 필드 절연막(105)보다 위로 돌출된 제1 활성 패턴(AP1)의 프로파일과, 필드 절연막(105)의 상면을 따라 형성될 수 있다. 도시되지 않았지만, 필드 절연막(105)보다 위로 돌출된 제1 활성 패턴(AP1)의 프로파일을 따라 계면막이 더 형성될 수 있다. 제1 게이트 절연막(130)은 각각 계면막 상에 형성될 수 있다. 도시되지 않았지만, 제1 게이트 절연막(130)은 필드 절연막(105)보다 위로 돌출된 제2 활성 패턴(AP2)의 프로파일을 따라 형성될 수 있다.
제1 게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 전극의 상면(120US) 및 제1 게이트 스페이서(140)의 상면 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 제1 게이트 캡핑 패턴(145)은 제1 게이트 스페이서(140) 사이에 배치될 수 있다. 이와 같은 경우, 제1 게이트 캡핑 패턴의 상면(145_US)은 제1 게이트 스페이서(140)의 상면과 동일 평면에 놓일 수 있다. 제1 게이트 캡핑 패턴의 상면(145_US)은 게이트 구조체(GS)의 상면일 수 있다.
제1 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1) 상에 형성될 수 있다. 제1 소오스/드레인 패턴(150)은 기판(100) 상에 위치할 수 있다. 제1 소오스/드레인 패턴(150)은 게이트 구조체(GS)의 측면에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 게이트 구조체(GS) 사이에 배치될 수 있다.
예를 들어, 제1 소오스/드레인 패턴(150)은 게이트 구조체(GS)의 양측에 배치될 수 있다. 도시된 것과 달리, 제1 소오스/드레인 패턴(150)은 게이트 구조체(GS)의 일측에 배치되고, 게이트 구조체(GS)의 타측에는 배치되지 않을 수 있다.
제1 소오스/드레인 패턴(150)은 에피택셜 패턴을 포함할 수 있다. 제1 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제1 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1) 중 채널로 사용되는 채널 패턴부와 연결될 수 있다. 제1 소오스/드레인 패턴(150)은 각각의 제1 활성 패턴(AP1) 상에 형성된 3개의 에피택셜 패턴이 합쳐진(merged) 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 각각의 제1 활성 패턴(AP1) 상에 형성된 에피택셜 패턴은 서로 간에 분리되어 있을 수 있다.
일 예로, 필드 절연막(105)과 합쳐진 제1 소오스/드레인 패턴(150) 사이 공간에, 에어갭(air gap)이 배치될 수 있다. 다른 예로, 필드 절연막(105)과 합쳐진 제1 소오스/드레인 패턴(150) 사이 공간에, 절연 물질이 채워질 수 있다.
도시되지 않았지만, 게이트 구조체(GS) 사이의 제2 활성 패턴(AP2) 상에, 상술한 것과 같은 소오스/드레인 패턴이 배치될 수 있다.
소오스/드레인 식각 정지막(156)은 필드 절연막(105)의 상면과, 게이트 구조체(GS)의 측벽과, 제1 소오스/드레인 패턴(150)의 상면과, 제1 소오스/드레인 패턴(150)의 측벽 상에 배치될 수 있다. 소오스/드레인 식각 정지막(156)은 이 후에 설명될 제1 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 소오스/드레인 식각 정지막(156)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 도시된 것과 달리, 하부 식각 정지막(156)이 형성되지 않을 수도 있다.
제1 층간 절연막(190)은 필드 절연막(105) 상에 형성될 수 있다. 제1 층간 절연막(190)은 제1 소오스/드레인 패턴(150) 상에 배치될 수 있다. 제1 층간 절연막(190)은 제1 게이트 캡핑 패턴(145_US)의 상면을 덮지 않을 수 있다. 예를 들어, 제1 층간 절연막(190)의 상면은 제1 게이트 캡핑 패턴의 상면(145_US)과 동일 평면에 놓일 수 있다.
제1 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인 컨택(170)은 제1 활성 영역(RX1) 상에 배치될 수 있다. 제2 소오스/드레인 컨택(270)은 제2 활성 영역(RX2) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(170)은 제1 활성 영역(RX1)에 형성된 제1 소오스/드레인 패턴(150)과 연결될 수 있다. 도시되지 않았지만, 제2 소오스/드레인 컨택(270)은 제2 활성 영역(RX2)에 형성된 소오스/드레인 패턴과 연결될 수 있다.
도시된 것과 달리, 제1 소오스/드레인 컨택(170) 중 일부는 제2 소오스/드레인 컨택(270)의 일부와 직접 연결될 수 있다. 즉, 몇몇 실시예들에 따른 반도체 장치에서, 적어도 하나 이상이 소오스/드레인 컨택은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에 걸쳐 배치될 수 있다.
제2 소오스/드레인 컨택(270)에 관한 사항은 제1 소오스/드레인 컨택(170)에 관한 사항과 실질적으로 동일하므로, 이하의 설명은 제1 활성 패턴(AP1) 상의 제1 소오스/드레인 컨택(170)을 이용하여 설명한다.
제1 게이트 컨택(180)은 게이트 구조체(GS) 내에 배치될 수 있다. 게이트 구조체(GS)에 포함된 제1 게이트 전극(120)과 연결될 수 있다.
제1 게이트 컨택(180)은 게이트 구조체(GS)와 중첩되는 위치에 배치될 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 컨택(180)의 적어도 일부는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 중 적어도 하나와 중첩되는 위치에 배치될 수 있다.
예를 들어, 평면도적인 관점에서, 제1 게이트 컨택(180)는 전체적으로 제1 활성 영역(RX1) 또는 제2 활성 영역(RX2)과 중첩되는 위치에 배치될 수 있다.
제1 소오스/드레인 컨택(170)은 소오스/드레인 식각 정지막(156)을 통과하여, 제1 소오스/드레인 패턴(150)과 연결될 수 있다. 제1 소오스/드레인 컨택(170)은 제1 소오스/드레인 패턴(150) 상에 배치될 수 있다.
제1 소오스/드레인 컨택(170)은 제1 층간 절연막(190) 내에 배치될 수 있다. 제1 소오스/드레인 컨택(170)은 제1 층간 절연막(190)에 의해 둘러싸일 수 있다.
제1 소오스/드레인 컨택(170)은 양측에 배치된 게이트 구조체(GS)과 접촉하지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 소오스/드레인 컨택(170)은 양측에 배치된 게이트 구조체(GS) 중 적어도 하나와 접촉할 수 있다.
제1 소오스/드레인 컨택(170)과 제1 소오스/드레인 패턴(150) 사이에, 실리사이드막(155)이 형성될 수 있다. 실리사이드막(155)는 제1 소오스/드레인 패턴(150)과 제1 소오스/드레인 컨택(170) 사이의 경계면의 프로파일을 따라 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 실리사이드막(155)는 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
제1 소오스/드레인 컨택(170)은 제1 부분과, 제2 부분을 포함할 수 있다. 제1 소오스/드레인 컨택(170)의 제1 부분은 제1 소오스/드레인 컨택(170)의 제2 부분과 직접 연결될 수 있다.
제1 소오스/드레인 컨택(170)의 제2 부분은 제1 비아 플러그(206)가 랜딩되는 부분이다. 제1 소오스/드레인 컨택(170)은 제1 소오스/드레인 컨택(170)의 제2 부분을 통해, 배선 라인(205)과 연결될 수 있다. 제1 소오스/드레인 컨택(170)의 제1 부분은 제1 비아 플러그(206)가 랜딩되는 부분이 아니다.
예를 들어, 도 2와 같은 단면도에서, 제1 소오스/드레인 컨택(170)의 제2 부분은 제1 비아 플러그(206)와 연결되는 부분에 위치할 수 있다. 제1 소오스/드레인 컨택(170)의 제1 부분은 제1 비아 플러그(206)와 연결되지 않는 부분에 위치할 수 있다.
또한, 제1 게이트 컨택(180)과 제1 소오스/드레인 컨택(170)이 접촉되는 것을 방지하기 위해, 제1 게이트 컨택(180)과 연결된 부분의 게이트 구조체(GS)의 양측에, 제1 소오스/드레인 컨택(170)의 제1 부분이 위치하고, 제1 소오스/드레인 컨택(170)의 제2 부분이 위치하지 않을 수 있다. 즉, 도 2와 같은 단면도에서, 제1 게이트 컨택(180)과 연결된 게이트 구조체(GS)의 양측에, 제1 소오스/드레인 컨택(170)의 제1 부분이 위치하고, 제1 소오스/드레인 컨택(170)의 제2 부분이 위치하지 않을 수 있다.
제1 소오스/드레인 컨택(170)의 제2 부분의 상면은 제1 소오스/드레인 컨택(170)의 제1 부분의 상면보다 높다. 도 4에서, 필드 절연막(105)의 상면을 기준으로, 제1 소오스/드레인 컨택(170)의 제2 부분의 상면은 제1 소오스/드레인 컨택(170)의 제1 부분의 상면보다 높다. 예를 들어, 제1 소오스/드레인 컨택(170)의 상면은 제1 소오스/드레인 컨택(170)의 제2 부분의 상면일 수 있다.
도 4에서, 제1 소오스/드레인 컨택(170)은 L자 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 소오스/드레인 컨택(170)은 180도 회전된 T자 형상을 가질 수도 있다. 이와 같은 경우, 제1 소오스/드레인 컨택(170)의 제1 부분은 제1 소오스/드레인 컨택(170)의 제2 부분의 양측에 배치될 수 있다.
제1 층간 절연막(190)은 제1 소오스/드레인 컨택(170)의 상면을 덮지 않는다. 예를 들어, 제1 층간 절연막(190)은 제1 소오스/드레인 컨택(170)의 제2 부분의 상면을 덮지 않을 수 있다.
일 예로, 제1 소오스/드레인 컨택(170)의 상면은 제1 게이트 캡핑 패턴의 상면(145_US)보다 위로 돌출되지 않을 수 있다. 제1 소오스/드레인 컨택(170)의 제2 부분의 상면은 게이트 구조체의 상면(145_US)과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 다른 예로, 제1 소오스/드레인 컨택(170)의 상면은 제1 게이트 캡핑 패턴의 상면(145_US)보다 위로 돌출될 수 있다.
예를 들어, 제1 활성 패턴(AP1)의 상면으로부터 제1 게이트 전극의 상면(120US)까지의 높이(H12)는 제1 활성 패턴(AP1)의 상면으로부터 제1 소오스/드레인 컨택(170)의 제1 부분의 상면까지의 높이(H11)보다 클 수 있다. 단면도에서, 제1 게이트 전극의 상면(120US)이 오목한 형상을 가질 경우, 게이트 전극의 상면(120US)의 높이는 제1 활성 패턴(AP1)의 상면과 가장 가까운 부분일 수 있다.
제1 소오스/드레인 컨택(170)은 제1 소오스/드레인 배리어막(170a)과, 제1 소오스/드레인 배리어막(170a) 상의 제1 소오스/드레인 필링막(170b)을 포함할 수 있다. 제1 소오스/드레인 배리어막(170a)은 제1 소오스/드레인 필링막(170b)의 측벽 및 바닥면을 따라 연장될 수 있다.
제1 소오스/드레인 컨택의 바닥면(170_BS)은 웨이비(wavy) 형상을 갖는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 소오스/드레인 컨택의 바닥면(170_BS)은 평평한 형상을 가질 수 있음은 물론이다.
도 2, 도 5a 및 도 5b에서, 제1 활성 패턴(AP1)의 상면을 기준으로, 제1 소오스/드레인 배리어막의 상면(170a_US)은 제1 소오스/드레인 필링막의 상면(170b_US)보다 낮을 수 있다. 도 5a에서, 제1 소오스/드레인 필링막(170b)은 제1 소오스/드레인 배리어막의 상면(170a_US)의 적어도 일부를 덮을 수 있다. 도 5b에서, 제1 소오스/드레인 필링막(170b)은 제1 소오스/드레인 배리어막의 상면(170a_US)을 덮지 않는다.
도 2 및 도 5c에서, 제1 활성 패턴(AP1)의 상면을 기준으로, 제1 소오스/드레인 배리어막의 상면(170a_US)은 제1 소오스/드레인 필링막의 상면(170b_US)과 실질적으로 동일한 높이에 위치할 수 있다. 제1 소오스/드레인 필링막(170b)은 제1 소오스/드레인 배리어막의 상면(170a_US)을 덮지 않는다.
제1 소오스/드레인 배리어막(170a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다.
제1 소오스/드레인 필링막(170b)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
제1 게이트 컨택(180)은 제1 게이트 전극(120) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145)을 관통하여, 제1 게이트 전극(120)과 연결될 수 있다.
일 예로, 제1 게이트 컨택(180)의 상면은 제1 게이트 캡핑 패턴의 상면(145_US)과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 다른 예로, 제1 게이트 컨택(180)의 상면은 제1 게이트 캡핑 패턴의 상면(145_US)보다 위로 돌출될 수 있다.
제1 게이트 컨택(180)은 게이트 배리어막(180a)과, 게이트 배리어막(180a) 상의 게이트 필링막(180b)을 포함할 수 있다. 게이트 배리어막(180a) 및 게이트 필링막(180b)에 포함된 물질에 관한 내용은 제1 소오스/드레인 배리어막(170a) 및 제1 소오스/드레인 필링막(170b)에 관한 설명과 동일할 수 있다.
제1 식각 정지막 구조체(195)는 제1 층간 절연막(190), 게이트 구조체(GS), 제1 소오스/드레인 컨택(170) 및 제1 게이트 컨택(180) 상에 배치될 수 있다. 제1 식각 정지막 구조체(195)는 제1 비아 홀(206t)과, 제2 비아 홀(207t)을 포함할 수 있다. 제1 비아 홀(206t)는 제1 소오스/드레인 컨택(170)을 노출시킬 수 있다. 제2 비아 홀(207t)은 제1 게이트 컨택(180)을 노출시킬 수 있다.
제1 식각 정지막 구조체(195)는 제1 하부 식각 정지막(196)과, 실리콘 질화물막(197)을 포함할 수 있다. 실리콘 질화물막(197)은 제1 하부 식각 정지막(196) 상에 배치된다. 제1 하부 식각 정지막(196)은 실리콘 질화물막(197)의 하부에 배치된다. 제1 하부 식각 정지막(196)은 실리콘 질화물막(197)과 제1 층간 절연막(190) 사이에 배치된다. 예를 들어, 제1 하부 식각 정지막(196)은 실리콘 질화물막(197)과 접촉할 수 있다.
제1 식각 정지막 구조체(195)는 제3 방향(Z)으로 대향(opposite)되는 하면(195_BS)과, 상면(195_US)을 포함한다. 제1 식각 정지막 구조체의 하면(195_BS)은 제1 소오스/드레인 컨택(170) 및 제1 게이트 컨택(180)을 바라본다.
실리콘 질화물막(197)은 제1 식각 정지막 구조체의 상면(195_US)을 포함한다. 다르게 설명하면, 실리콘 질화물막(197)의 상면은 제1 식각 정지막 구조체의 상면(195_US)이다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 식각 정지막(196)은 제1 식각 정지막 구조체의 하면(195_BS)을 포함한다. 제1 식각 정지막 구조체의 하면(195_BS)은 제1 하부 식각 정지막(196)에 의해 정의될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 식각 정지막(196)은 제1 층간 절연막(190)의 상면 및 게이트 구조체의 상면(145_US)과 접촉할 수 있다.
제1 하부 식각 정지막(196)은 알루미늄을 포함할 수 있다. 제1 하부 식각 정지막(196)은 예를 들어, 알루미늄 산화물 또는 알루미늄 질화물 중 적어도 하나를 포함할 수 있다. 실리콘 질화물막(197)은 실리콘 질화물을 포함한다. 실리콘 질화물막(197)은 실리콘 질화물로 형성된다.
제1 비아 플러그(206)와, 제2 비아 플러그(207)는 제1 식각 정지막 구조체(195) 내에 배치된다. 제1 비아 플러그(206)는 제1 하부 식각 정지막(196)을 통과하여, 제1 소오스/드레인 컨택(170)과 연결될 수 있다. 제2 비아 플러그(207)는 제1 하부 식각 정지막(196)을 통과하여, 제1 게이트 컨택(180)과 연결될 수 있다. 도시되지 않았지만, 제1 비아 플러그(206)는 제2 소오스/드레인 컨택(270)과 연결될 수 있다.
제1 비아 플러그(206)는 제1 식각 정지막 구조체(195) 내의 제1 비아 홀(206t)을 채울 수 있다. 제2 비아 플러그(207)는 제1 식각 정지막 구조체(195) 내의 제2 비아 홀(207t)을 채울 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 비아 플러그의 상면(206_US) 및 제2 비아 플러그의 상면(207_US)은 제1 식각 정지막 구조체의 상면(195_US)과 동일 평면에 놓일 수 있다. 다르게 설명하면, 제1 비아 플러그의 상면(206_US) 및 제2 비아 플러그의 상면(207_US)은 실리콘 질화물막(197)의 상면과 동일 평면에 놓일 수 있다.
예를 들어, 제1 비아 플러그(206)의 높이(H22)는 제1 게이트 컨택(180)의 높이(H21)보다 작다. 제2 비아 플러그(207)의 높이(H23)는 제1 게이트 컨택(180)의 높이(H21)보다 작다.
제1 비아 플러그(206) 및 제2 비아 플러그(207)의 높이가 제1 게이트 컨택(180)의 높이보다 작아져서, 배선 라인(205) 및 제1 소오스/드레인 컨택(170) 사이의 저항과, 배선 라인(205) 및 제1 게이트 컨택(180) 사이의 저항을 감소시킬 수 있다. 이를 통해, 반도체 장치의 성능 및 신뢰성이 개선될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 비아 플러그(206) 및 제2 비아 플러그(207)는 각각 단일막 구조를 가질 수 있다. 제1 비아 플러그(206) 및 제2 비아 플러그(207)는 각각 서로 다른 물질을 포함하는 다중막 구조가 아닐 수 있다. 제1 비아 플러그(206) 및 제2 비아 플러그(207)는 각각 하나의 도전성 물질로 형성될 수 있다. 즉, 제1 비아 플러그(206) 및 제2 비아 플러그(207)는 각각 단일 도전막 구조를 가질 수 있다.
제1 비아 플러그(206) 및 제2 비아 플러그(207)는 예를 들어, 텅스텐(W)을 포함할 수 있다. 제1 비아 플러그(206)는 텅스텐으로 형성된 단일막 구조를 가질 수 있다. 다만, 제1 비아 플러그(206) 및 제2 비아 플러그(207)을 형성하는 물질이 텅스텐으로 한정되는 것은 아니다.
제2 식각 정지막 구조체(210)는 제1 식각 정지막 구조체(195) 상에 배치된다. 제2 식각 정지막 구조체(210)는 실리콘 질화물막(197) 상에 순차적으로 적층된 복수개의 막을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제2 식각 정지막 구조체(210)는 제2 하부 식각 정지막(211)과, 제2 삽입 식각 정지막(212)을 포함할 수 있다.
제2 삽입 식각 정지막(212)은 제2 하부 식각 정지막(211) 상에 배치될 수 있다. 제2 삽입 식각 정지막(212)은 제2 하부 식각 정지막(211) 및 실리콘 질화물막(197) 사이에 배치된다.
제2 식각 정지막 구조체(210)는 제1 식각 정지막 구조체(195)와 접촉한다. 제2 하부 식각 정지막(211)은 실리콘 질화물막(197)과 접촉한다. 제2 하부 식각 정지막(211)은 실리콘 질화물막(197)의 상면과 접촉한다.
제2 하부 식각 정지막(211)은 알루미늄을 포함할 수 있다. 제2 하부 식각 정지막(211)은 예를 들어, 알루미늄 산화물 또는 알루미늄 질화물 중 적어도 하나를 포함할 수 있다.
제2 삽입 식각 정지막(212)은 예를 들어, 실리콘(Si)과 탄소(C)를 포함할 수 있다. 제2 삽입 식각 정지막(212)은 예를 들어, 실리콘 산탄화물(SiOC)을 포함할 수 있다.
도시된 것과 달리, 제2 삽입 식각 정지막(212)은 생략될 수도 있다.
제2 층간 절연막(191)은 제2 식각 정지막 구조체(210) 상에 배치된다. 제2 층간 절연막(191)은 제2 식각 정지막 구조체(210)와 접촉할 수 있다. 제2 층간 절연막(191)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
배선 라인(205)은 제2 층간 절연막(191) 및 제2 식각 정지막 구조체(210) 내에 배치될 수 있다.
배선 라인(205)은 제1 비아 플러그(206)와 연결된다. 배선 라인(205)은 제1 비아 플러그(206)와 접촉할 수 있다. 배선 라인(205)은 제2 비아 플러그(207)와 연결된다. 배선 라인(205)은 제2 비아 플러그(207)와 접촉할 수 있다.
배선 라인(205)은 제2 식각 정지막 구조체(210)를 관통하여, 실리콘 질화물막(197)과 접촉한다. 배선 라인(205)은 실리콘 질화물막(197)의 상면과 접촉한다. 즉, 배선 라인(205)은 제1 식각 정지막 구조체의 상면(195_US)과 접촉한다.
도 2 및 도 4에서, 제1 비아 플러그(206)와 연결된 배선 라인(205)은 제1 방향(X)으로 연장될 수 있다. 제1 비아 플러그(206)와 연결된 배선 라인(205)은 실리콘 질화물막(197)의 상면을 따라 제1 방향(X)으로 연장될 수 있다.
배선 라인(205)은 배선 배리어막(205a)과, 배선 필링막(205b)을 포함할 수 있다. 배선 배리어막(205a)은 제2 층간 절연막의 상면(191_US)과, 제1 비아 플러그의 상면(206_US)과, 제2 비아 플러그의 상면(207_US)을 따라 연장될 수 있다. 배선 필링막(205b)은 배선 배리어막(205a) 상에 배치될 수 있다.
배선 배리어막(205a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 배선 필링막(205b)은 각각 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
도 6 내지 도 8은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 6 내지 도 8은 도 2의 P 부분을 확대하여 도시한 도면들이다. 또한, 도 6 내지 도 8은 도 5a를 기준으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 도 6 내지 도 8과 같은 모양이 도 5b 및 도 5c에서 나타날 수 있음은 물론이다.
도 6 내지 도 8을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 비아 플러그(206)는 적어도 하나 이상의 폭 확장 영역(206_EX1, 206_EX2)을 포함할 수 있다.
도 6 및 도 7에서, 제1 비아 플러그(206)는 제1 폭 확장 영역(206_EX1)과, 제1 폭 확장 영역(206_EX1) 상의 상부 영역(206_UP)을 포함할 수 있다. 상부 영역(206_UP)은 제1 폭 확장 영역(206_EX1)과 직접 연결된다.
상부 영역(206_UP)은 실리콘 질화물막(197) 내에 배치될 수 있다. 제1 폭 확장 영역(206_EX1)의 적어도 일부는 제1 하부 식각 정지막(196) 내에 배치될 수 있다.
예를 들어, 상부 영역(206_UP)의 제1 방향(X)으로의 폭(W11)은 기판(도 2의 100)에서 멀어짐에 따라, 증가할 수 있다. 또는, 상부 영역(206_UP)의 제1 방향(X)으로의 폭(W11)은 기판(100)에서 멀어짐에 따라, 일정할 수 있다.
기판(100)에서 멀어짐에 따라, 제1 폭 확장 영역(206_EX1)의 제1 방향(X)으로의 폭(W12)은 증가하다가 감소할 수 있다.
제1 활성 패턴(도 2의 AP1)의 상면을 기준으로, 제1 폭 확장 영역(206_EX1) 및 상부 영역(206_UP)의 경계(206_BL)는 제1 식각 정지막 구조체의 하면(195_BS)보다 높게 위치한다.
도 6에서, 제1 폭 확장 영역(206_EX1)은 제1 하부 식각 정지막(196) 내에 배치될 수 있다. 제1 활성 패턴(도 2의 AP1)의 상면을 기준으로, 제1 소오스/드레인 컨택(170)와 경계를 이루는 제1 비아 플러그(206)의 하면은 제1 게이트 캡핑 패턴의 상면(145)과 동일한 높이에 위치할 수 있다.
도 7에서, 제1 폭 확장 영역(206_EX1)의 일부는 제1 하부 식각 정지막(196) 내에 배치될 수 있다. 제1 활성 패턴(도 2의 AP1)의 상면을 기준으로, 제1 소오스/드레인 컨택(170)와 경계를 이루는 제1 비아 플러그(206)의 하면은 제1 게이트 캡핑 패턴의 상면(145)보다 낮을 수 있다.
도 8에서, 제1 비아 플러그(206)는 복수개의 폭 확장 영역(206_EX1, 206_EX2)을 포함할 수 있다. 제1 비아 플러그(206)는 제1 소오스/드레인 컨택(170) 상에 순차적으로 배치된 제2 폭 확장 영역(206_EX2)과, 제1 폭 확장 영역(206_EX1)과, 상부 영역(206_UP)을 포함할 수 있다. 제1 폭 확장 영역(206_EX1)은 상부 영역(206_UP) 및 제1 폭 확장 영역(206_EX1)과 직접 연결된다.
기판(100)에서 멀어짐에 따라, 제1 폭 확장 영역(206_EX1)의 폭 및 제2 폭 확장 영역(206_EX2)의 폭은 각각 증가하다가 감소한다. 제1 폭 확장 영역(206_EX1)의 적어도 일부는 제1 하부 식각 정지막(196) 내에 배치된다. 제2 폭 확장 영역(206_EX2)은 제1 소오스/드레인 컨택(170) 내에 배치된다.
도시되지 않았지만, 제2 비아 플러그(207)는 적어도 하나 이상의 폭 확장 영역을 포함할 수 있다. 제2 비아 플러그(207)에 관한 설명은 상술한 제1 비아 플러그(206)에 관한 설명과 실질적으로 동일할 수 있다.
도 9 내지 도 12는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 식각 정지막 구조체(195)는 제1 하부 식각 정지막(196) 및 실리콘 질화물막(197) 사이에 배치된 제1 상부 식각 정지막(198)을 더 포함할 수 있다.
제1 상부 식각 정지막(198)은 예를 들어, 실리콘(Si)과 탄소(C)를 포함할 수 있다. 제2 삽입 식각 정지막(212)은 예를 들어, 실리콘 산탄화물(SiOC)을 포함할 수 있다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 식각 정지막 구조체(210)은 제2 삽입 식각 정지막(212) 상에 배치된 제2 상부 식각 정지막(213)을 더 포함할 수 있다.
제2 상부 식각 정지막(213)은 제2 하부 식각 정지막(211) 및 제2 층간 절연막(191) 사이에 배치된다. 제2 상부 식각 정지막(213)은 제2 하부 식각 정지막(211)과 제3 방향(Z)으로 이격된다.
제2 상부 식각 정지막(213)은 알루미늄을 포함할 수 있다. 제2 상부 식각 정지막(213)은 예를 들어, 알루미늄 산화물 또는 알루미늄 질화물 중 적어도 하나를 포함할 수 있다.
일 예로, 제2 하부 식각 정지막(211) 및 제2 상부 식각 정지막(213)는 동일할 물질을 포함할 수 있다. 예를 들어, 제2 하부 식각 정지막(211) 및 제2 상부 식각 정지막(213) 각각 알루미늄 산화물을 포함할 수 있다. 다른 예로, 제2 하부 식각 정지막(211) 및 제2 상부 식각 정지막(213)는 서로 다른 물질을 포함할 수 있다. 예를 들어, 제2 하부 식각 정지막(211)은 알루미늄 질화물을 포함하고, 제2 상부 식각 정지막(213)은 알루미늄 산화물을 포함할 수 있다.
상술한 것과 달리, 제2 하부 식각 정지막(211) 및 제2 상부 식각 정지막(213) 각각 알루미늄 질화물을 포함할 수 있다. 또는, 제2 하부 식각 정지막(211)은 알루미늄 산화물을 포함하고, 제2 상부 식각 정지막(213)은 알루미늄 질화물을 포함할 수 있다.
도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 식각 정지막 구조체(195)는 실리콘 질화물막(197)으로 이뤄질 수 있다.
제1 식각 정지막 구조체의 상면(195_US) 및 제1 식각 정지막 구조체의 하면(195_BS)은 각각 실리콘 질화물막(197)에 의해 정의될 수 있다.
도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 비아 플러그의 상면(206_US)은 제1 식각 정지막 구조체의 상면(195_US)보다 위로 돌출될 수 있다.
제2 비아 플러그의 상면(207_US)은 제1 식각 정지막 구조체의 상면(195_US)보다 위로 돌출될 수 있다.
제조 공정 상, 제1 비아 플러그의 상면(206_US) 및/또는 제2 비아 플러그의 상면(207_US)이 돌출된 상태에서, 제2 식각 정지막 구조체(210)가 형성될 수 있다. 제1 비아 플러그(206) 및 제2 비아 플러그(207)와 경계를 이루는 영역에서, 제2 하부 식각 정지막(211)과, 제2 삽입 식각 정지막(212) 중 적어도 하나는 제3 방향(Z)으로 연장된 부분을 포함할 수 있다.
도 13 내지 도 15는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13 및 도 14를 참고하면, 제2 비아 플러그(207)는 제2 배리어 도전막(207a)과, 제2 플러그 도전막(207b)을 포함할 수 있다.
제2 플러그 도전막(207b)은 제2 배리어 도전막(207a) 상에 배치될 수 있다. 예를 들어, 제2 비아 플러그(207)는 다중막 구조를 가질 수 있다. 즉, 제2 비아 플러그(207)는 다중 도전막 구조를 가질 수 있다.
도 13에서, 제2 배리어 도전막(207a)은 제2 비아 홀(207t)의 측벽과, 제2 비아 홀(207t)의 바닥면을 따라 연장될 수 있다. 제2 배리어 도전막(207a)은 제2 플러그 도전막(207b)의 측벽 및 바닥면을 따라 연장될 수 있다.
도 14에서, 제2 배리어 도전막(207a)은 제2 플러그 도전막(207b)의 측벽을 따라 연장되지 않는다. 제2 배리어 도전막(207a)은 제2 비아 홀(207t)의 바닥면을 따라 연장되고, 제2 비아 홀(207t)의 측벽을 따라 연장되지 않는다.
도시된 것과 달리, 제2 비아 플러그(207)는 단일 도전막 구조를 갖고, 제1 비아 플러그(206)이 다중 도전막 구조를 가질 수 있다.
도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 비아 플러그(206)는 제1 배리어 도전막(206a)과, 제1 플러그 도전막(206b)을 포함할 수 있다. 제2 비아 플러그(207)는 제2 배리어 도전막(207a)과, 제2 플러그 도전막(207b)을 포함할 수 있다.
제1 비아 플러그(206) 및 제2 비아 플러그(207)는 각각 다중막 구조를 가질 수 있다. 즉, 제1 비아 플러그(206) 및 제2 비아 플러그(207)는 다중 도전막 구조를 가질 수 있다.
도 13 내지 도 15에서, 배리어 도전막(206a, 207a) 및 플러그 도전막(206b, 207b)에 포함된 물질에 관한 내용은 제1 소오스/드레인 배리어막(170a) 및 제1 소오스/드레인 필링막(170b)에 관한 설명과 동일할 수 있다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 5c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16 및 도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 컨택(170)은 하부 소오스/드레인 컨택(171)과, 상부 소오스/드레인 컨택(172)을 포함할 수 있다.
하부 소오스/드레인 컨택(171)은 하부 소오스/드레인 배리어막(171a)과, 하부 소오스/드레인 필링막(171b)을 포함할 수 있다. 상부 소오스/드레인 컨택(172)은 상부 소오스/드레인 배리어막(172a)과, 상부 소오스/드레인 필링막(172b)을 포함할 수 있다.
제1 소오스/드레인 컨택(170)의 상면은 상부 소오스/드레인 컨택(172)의 상면일 수 있다.
하부 소오스/드레인 배리어막(171a) 및 상부 소오스/드레인 배리어막(172a)에 포함된 물질에 관한 내용은 제1 소오스/드레인 배리어막(170a)에 관한 설명과 동일할 수 있다. 하부 소오스/드레인 필링막(171b) 및 상부 소오스/드레인 필링막(172b)에 포함된 물질에 관한 내용은 제1 소오스/드레인 필링막(170b)에 관한 설명과 동일할 수 있다.
일 예로, 제1 활성 패턴(AP1)의 상면으로부터 제1 게이트 전극의 상면(120US)까지의 높이는 제1 활성 패턴(AP1)의 상면으로부터 하부 소오스/드레인 컨택(171)의 상면까지의 높이보다 클 수 있다. 다른 예로, 제1 활성 패턴(AP1)의 상면으로부터 제1 게이트 전극의 상면(120US)까지의 높이는 제1 활성 패턴(AP1)의 상면으로부터 하부 소오스/드레인 컨택(171)의 상면까지의 높이와 동일할 수 있다. 또 다른 예로, 제1 활성 패턴(AP1)의 상면으로부터 제1 게이트 전극의 상면(120US)까지의 높이는 제1 활성 패턴(AP1)의 상면으로부터 하부 소오스/드레인 컨택(171)의 상면까지의 높이보다 작을 수 있다
제1 비아 플러그(206)은 상부 소오스/드레인 컨택(172)과 연결된다.
도 18 내지 도 21은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 비아 플러그(206)의 랜딩 여부와 관계없이, 제1 활성 패턴(AP1)의 상면을 기준으로 제1 소오스/드레인 컨택(170)의 높이는 일정할 수 있다.
제1 소오스/드레인 컨택(170)이 제1 비아 플러그(206)가 랜딩되지 않는 제1 부분과, 제1 비아 플러그(206)가 랜딩되는 제2 부분을 포함할 때, 제1 소오스/드레인 컨택(170)의 제2 부분의 상면의 높이는 제1 소오스/드레인 컨택(170)의 제1 부분의 상면의 높이와 동일할 수 있다.
도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 배선 배리어막(205a)은 배선 필링막(205b)의 측벽을 따라 연장되지 않는다.
도 20을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 필드 영역(FX)에 형성된 더미 돌출 패턴(DFP)을 포함할 수 있다.
필드 영역(FX)에 깊은 트렌치(도 2의 DT)는 형성되지 않는다. 더미 돌출 패턴(DFP)의 상면은 필드 절연막(105)에 의해 덮여 있다.
도 21을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 기판(100)은 베이스 기판(101)과 베이스 기판(101) 상의 매립 절연막(102)를 포함할 수 있다.
베이스 기판(101)은 반도체 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다. 매립 절연막(102)은 베이스 기판(101)의 상면을 따라 전체적으로 형성될 수 있다. 매립 절연막(102)은 절연 물질을 포함할 수 있다.
도 22 내지 도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 22은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 23 및 도 24는 각각 도 22의 A - A를 따라 절단한 예시적인 단면도이다. 도 25는 도 22의 B - B를 따라 절단한 단면도들이다. 설명의 편의상, 도 1 내지 도 5c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 22 내지 도 25를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 패턴(AP1)은 하부 패턴(BP1)과 시트 패턴(UP1)을 포함할 수 있다.
도시되지 않았지만, 제2 활성 패턴(AP2)은 하부 패턴과 시트 패턴을 포함할 수 있다.
하부 패턴(BP1)은 제1 방향(X)을 따라 연장될 수 있다. 시트 패턴(UP1)은 하부 패턴(BP1) 상에, 하부 패턴(BP1)과 이격되어 배치될 수 있다.
시트 패턴(UP1)은 제3 방향(Z)으로 적층된 복수의 시트 패턴을 포함할 수 있다. 시트 패턴(UP1)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
시트 패턴(UP1)은 제1 소오스/드레인 패턴(150)과 연결될 수 있다. 시트 패턴(UP1)은 트랜지스터의 채널 영역으로 사용되는 채널 패턴일 수 있다. 예를 들어, 시트 패턴(UP1)은 나노 시트 또는 나노 와이어일 수 있다.
하부 패턴(BP1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또는, 하부 패턴(BP1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
시트 패턴(UP1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또는, 시트 패턴(UP1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
제1 게이트 절연막(130)은 하부 패턴(BP1)의 상면과, 필드 절연막(105)의 상면을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 시트 패턴(UP1)의 둘레를 감쌀 수 있다.
제1 게이트 전극(120)은 하부 패턴(BP1) 상에 배치된다. 제1 게이트 전극(120)은 하부 패턴(BP1)과 교차한다. 제1 게이트 전극(120)은 시트 패턴(UP1)의 둘레를 감쌀 수 있다. 제1 게이트 전극(120)은 하부 패턴(BP1) 및 시트 패턴(UP1) 사이와, 인접하는 시트 패턴(UP1) 사이에 배치될 수 있다.
도 23에서, 제1 게이트 스페이서(140)는 외측 스페이서(141)와, 내측 스페이서(142)를 포함할 수 있다. 내측 스페이서(142)는 하부 패턴(BP1) 및 시트 패턴(UP1) 사이와, 인접하는 시트 패턴(UP1) 사이에 배치될 수 있다.
도 24에서, 제1 게이트 스페이서(140)는 외측 스페이서(141)만 포함할 수 있다. 하부 패턴(BP1) 및 시트 패턴(UP1) 사이와, 인접하는 시트 패턴(UP1) 사이에, 내측 스페이서는 배치되지 않는다.
제1 소오스/드레인 컨택(170)의 바닥면은 복수의 시트 패턴(UP1) 중 최하부에 배치된 시트 패턴(UP1)의 상면과, 최상부에 배치된 시트 패턴(UP1)의 하면 사이에 위치할 수 있다. 도시된 것과 달리, 제1 소오스/드레인 컨택(170)의 바닥면은 최상부에 배치된 시트 패턴(UP1)의 상면과, 최상부에 배치된 시트 패턴(UP1)의 하면 사이에 위치할 수 있다.
도 26 및 도 27은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 설명의 편의상, 도 1 내지 도 5c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 26을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 평면도적인 관점에서, 제1 게이트 컨택(180) 중 적어도 하나는 활성 영역(RX1, RX2)과 필드 영역(FX)에 걸쳐서 배치될 수 있다.
예를 들어, 제1 게이트 컨택(180)의 일부는 제1 활성 영역(RX1)과 중첩되는 위치에 배치될 수 있다.
도 27을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 평면도적인 관점에서, 제1 게이트 컨택(180) 중 적어도 하나는 전체적으로 필드 영역(FX) 상에 배치될 수 있다.
제1 게이트 컨택(180) 중 적어도 하나는 필드 영역(FX)과 전체적으로 중첩되는 위치에 배치될 수 있다.
도 26 및 도 27에서, 제1 게이트 컨택(180) 중 적어도 다른 하나는 제2 활성 영역(RX2) 상에 전체적으로 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 1, 도 26 및 도 27에서, 제1 게이트 컨택(180)의 위치에 따라, 각각의 제1 소오스/드레인 컨택(170)의 단면(제2 방향(Y)으로 절단한 도면)과, 제2 소오스/드레인 컨택(270)의 단면은 "L"자 형상을 가질 수도 있고, 180도 회전한 "T"자 형상을 가질 수도 있다.
또는, 제1 게이트 컨택(180)의 위치에 관계없이, 각각의 제1 소오스/드레인 컨택(170) 및 제2 소오스/드레인 컨택(270)은 도 4과 같이 리세스된 부분을 포함하지 않을 수 있다.
도 28 내지 도 30은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 참고적으로, 도 28은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 29는 도 28의 D - D 및 E - E를 따라 절단한 단면도이다. 도 30은는 도 28의 F - F를 따라 절단한 단면도이다.
도 28 내지 도 30을 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC)은 특정 기능을 수행하는 논리 소자(예를 들어, 인버터, 플립 플롭 등)를 의미할 수 있다. 로직 셀(LC)은 논리 소자를 구성하는 수직형 트랜지스터들(Vertical FET) 및 상기 수직형 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
기판(100) 상의 로직 셀(LC)은, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)을 포함할 수 있다. 예를 들어, 제1 활성 영역(RX1)은 PMOSFET 영역일 수 있고, 제2 활성 영역(RX2)은 NMOSFET 영역일 수 있다. 기판(100)의 상부에 형성된 트렌치(TR)에 의해 제1 및 제2 활성 영역들(RX1, RX2)이 정의될 수 있다. 제1 및 제2 활성 영역들(RX1, RX2)은 제2 방향(Y)으로 서로 이격될 수 있다.
제1 활성 영역(RX1) 상에 제1 하부 에피 패턴(SOP1)이 제공될 수 있고, 제2 활성 영역(RX2) 상에 제2 하부 에피 패턴(SOP2)이 제공될 수 있다. 평면적 관점에서, 제1 하부 에피 패턴(SOP1)은 제1 활성 영역(RX1)과 중첩될 수 있고, 제2 하부 에피 패턴(SOP2)은 제2 활성 영역(RX2)과 중첩될 수 있다. 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)은 선택적 에피택셜 성장 공정으로 형성된 에피택셜 패턴들일 수 있다. 제1 하부 에피 패턴(SOP1)은 기판(100)의 제1 리세스 영역(RS1) 내에 제공될 수 있고, 제2 하부 에피 패턴(SOP2)은 기판(100)의 제2 리세스 영역(RS2) 내에 제공될 수 있다.
제1 활성 영역(RX1) 상에 제3 활성 패턴들(AP3)이 제공될 수 있고, 제2 활성 영역(RX2) 상에 제4 활성 패턴들(AP4)이 제공될 수 있다. 제3 및 제4 활성 패턴들(AP3, AP4) 각각은 수직하게 돌출된 핀(Fin) 형태를 가질 수 있다. 평면적 관점에서, 제3 및 제4 활성 패턴들(AP3, AP4) 각각은 제2 방향(Y)으로 연장되는 바 형태를 가질 수 있다. 제3 활성 패턴들(AP3)은 제1 방향(X)을 따라 배열될 수 있고, 제4 활성 패턴들(AP4)은 제1 방향(X)을 따라 배열될 수 있다.
각각의 제3 활성 패턴들(AP3)은, 제1 하부 에피 패턴(SOP1)으로부터 수직하게 돌출된 제1 채널 패턴(CHP1) 및 제1 채널 패턴(CHP1) 상의 제1 상부 에피 패턴(DOP1)을 포함할 수 있다. 각각의 제4 활성 패턴들(AP4)은, 제2 하부 에피 패턴(SOP2)으로부터 수직하게 돌출된 제2 채널 패턴(CHP2) 및 제2 채널 패턴(CHP2) 상의 제2 상부 에피 패턴(DOP2)을 포함할 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공되어 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)의 상면들을 덮을 수 있다. 제3 및 제4 활성 패턴들(AP3, AP4)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
소자 분리막(ST) 상에, 제2 방향(Y)으로 서로 평행하게 연장되는 복수개의 제2 게이트 전극들(320)이 제공될 수 있다. 제2 게이트 전극들(320)은 제1 방향(X)을 따라 배열될 수 있다. 제2 게이트 전극(320)은 제3 활성 패턴(AP3)의 제1 채널 패턴(CHP1)을 감쌀 수 있고, 제4 활성 패턴(AP4)의 제2 채널 패턴(CHP2)을 감쌀 수 있다. 예를 들어, 제3 활성 패턴(AP3)의 제1 채널 패턴(CHP1)은 제1 내지 제4 측벽들(SW1-SW4)을 가질 수 있다. 제1 및 제2 측벽들(SW1, SW2)은 제1 방향(X)으로 서로 대향할 수 있고, 제3 및 제4 측벽들(SW3, SW4)은 제2 방향(Y)으로 서로 대향할 수 있다. 제2 게이트 전극(320)은 제1 내지 제4 측벽들(SW1-SW4) 상에 제공될 수 있다. 다시 말하면, 제2 게이트 전극(320)은 제1 내지 제4 측벽들(SW1-SW4)을 둘러쌀 수 있다.
제2 게이트 전극(320)과 각각의 제1 및 제2 채널 패턴들(CHP1, CHP2) 사이에 제2 게이트 절연막(330)이 개재될 수 있다. 제2 게이트 절연막(330)은 제2 게이트 전극(320)의 바닥면과 제2 게이트 전극(320)의 내측벽을 덮을 수 있다. 예를 들어, 제2 게이트 절연막(330)은 제3 활성 패턴(AP3)의 제1 내지 제4 측벽들(SW1-SW4)을 직접 덮을 수 있다.
제1 및 제2 상부 에피 패턴들(DOP1, DOP2)은 제2 게이트 전극(320) 위로 수직하게 돌출될 수 있다. 제2 게이트 전극(320)의 상면은, 제1 및 제2 상부 에피 패턴들(DOP1, DOP2) 각각의 바닥면보다 낮을 수 있다. 다시 말하면, 제3 및 제4 활성 패턴들(AP3, AP4) 각각은, 기판(100)으로부터 수직하게 돌출되어 제2 게이트 전극(320)을 관통하는 구조를 가질 수 있다.
몇몇 실시예들에 따른 반도체 장치는, 캐리어들이 제3 방향(Z)으로 이동하는 수직형 트랜지스터들을 포함할 수 있다. 예를 들어, 제2 게이트 전극(320)에 전압이 인가되어 트랜지스터가 "온(on)"될 경우, 하부 에피 패턴(SOP1, SOP2)으로부터 채널 패턴(CHP1, CHP2)을 통해 상부 에피 패턴(DOP1, DOP2)으로 캐리어들이 이동할 수 있다. 몇몇 실시예에 따른 반도체 장치에서, 제2 게이트 전극(320)은 채널 패턴(CHP1, CHP2)의 측벽(SW1-SW4)을 완전히 둘러쌀 수 있다. 본 발명에 따른 트랜지스터는, 게이트 올 어라운드(gate all around) 구조를 갖는 3차원 전계 효과 트랜지스터(예를 들어, VFET)일 수 있다. 게이트가 채널을 둘러싸기 때문에, 몇몇 실시예들에 따른 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
소자 분리막(ST) 상에, 제2 게이트 전극들(320) 및 제3 및 제4 활성 패턴들(AP3, AP4)을 덮는 스페이서(340)가 제공될 수 있다. 스페이서(340)는 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 스페이서(340)는 하부 스페이서(340LS), 상부 스페이서(340US) 및 하부 및 상부 스페이서들(340LS, 340US) 사이의 게이트 스페이서(340GS)를 포함할 수 있다.
하부 스페이서(340LS)는 소자 분리막(ST)의 상면을 직접 덮을 수 있다. 하부 스페이서(340LS)에 의해 제2 게이트 전극들(320)이 소자 분리막(ST)으로부터 제3 방향(Z)으로 이격될 수 있다. 게이트 스페이서(340GS)는 제2 게이트 전극들(320) 각각의 상면 및 외측벽을 덮을 수 있다. 상부 스페이서(340)는 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)을 덮을 수 있다. 단, 상부 스페이서(340US)는 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들을 덮지 못하고, 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들을 노출할 수 있다.
스페이서(340) 상에 제1 하부 층간 절연막(190BP)이 제공될 수 있다. 제1 하부 층간 절연막(190BP)의 상면은 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들과 실질적으로 동일 평면을 이룰 수 있다. 제1 하부 층간 절연막(190BP) 상에 제1 상부 층간 절연막(190UP)과, 제1 식각 정지막 구조체(195), 제2 식각 정지막 구조체(210) 및 제2 층간 절연막(191)이 순차적으로 적층될 수 있다. 제1 하부 층간 절연막(190BP) 및 제1 상부 층간 절연막(190UP)은 제1 층간 절연막(190)에 포함될 수 있다. 제1 상부 층간 절연막(190UP)은 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들을 덮을 수 있다.
제1 상부 층간 절연막(190UP)을 관통하여 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)에 접속하는 적어도 하나의 제3 소오스/드레인 컨택(370)이 제공될 수 있다. 제1 층간 절연막(190), 하부 스페이서(340LS) 및 소자 분리막(ST)을 순차적으로 관통하여, 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)에 접속하는 적어도 하나의 제4 소오스/드레인 컨택(470)이 제공될 수 있다. 제1 상부 층간 절연막(190UP), 제1 하부 층간 절연막(190BP), 및 게이트 스페이서(340GS)를 순차적으로 관통하여, 제2 게이트 전극(320)에 접속하는 제2 게이트 컨택(380)이 제공될 수 있다.
제1 상부 층간 절연막(190UP)과 제2 층간 절연막(191) 사이에, 제1 식각 정지막 구조체(196) 및 제2 식각 정지막 구조체(210)이 배치될 수 있다.
제1 식각 정지막 구조체(196) 내에 제1 비아 플러그(206) 및 제2 비아 플러그(207)이 제공될 수 있다. 제2 층간 절연막(191) 및 제2 식각 정지막 구조체(210) 내에 배선 라인(205)이 제공될 수 있다. 제2 비아 플러그(207) 및 배선 라인(205)은 단일막으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 비아 플러그(206), 제2 비아 플러그(207), 배선 라인(205), 제1 식각 정지막 구조체(195) 및 제2 식각 정지막 구조체(210)에 대한 상세한 설명은 앞서 도 1 내지 도 15를 이용하여 설명한 것과 실질적으로 동일할 수 있다.
도 31 내지 도 37은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 31 내지 도 37은 도 1의 A - A를 따라 절단한 단면도일 수 있다. 이하의 제조 방법은 단면도 관점에서 설명한다.
도 31을 참고하면, 제1 활성 패턴(AP1) 상에, 게이트 구조체(GS)와, 제1 소오스/드레인 패턴(150)이 형성될 수 있다.
이어서, 제1 소오스/드레인 패턴(150) 상에, 제1 소오스/드레인 컨택(170)이 형성될 수 있다. 또한, 제1 게이트 전극(120) 상에, 제1 게이트 컨택(180)이 형성될 수 있다.
이어서, 제1 게이트 컨택(180) 및 제1 소오스/드레인 컨택(170) 상에, 제1 식각 정지막 구조체(195) 및 희생 층간 절연막(210_SC)이 순차적으로 형성될 수 있다.
제1 식각 정지막 구조체(195)는 제1 하부 식각 정지막(196) 및 실리콘 질화물막(197)을 포함한다. 희생 층간 절연막(210_SC)는 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 32를 참고하면, 희생 층간 절연막(210_SC) 및 제1 식각 정지막 구조체(195)을 관통하는 제2 비아 홀(207t)이 형성될 수 있다.
제2 비아 홀(207t)은 제1 게이트 컨택(180)을 노출시킬 수 있다.
도 33을 참고하면, 희생 층간 절연막(210_SC) 상에, 희생 필링막(210_SF)이 형성될 수 있다.
희생 필링막(210_SF)은 제2 비아 홀(207t)를 채운다. 희생 필링막(210_SF)은 희생 층간 절연막(210_SC)의 상면을 덮을 수 있다.
도 34를 참고하면, 희생 층간 절연막(210_SC) 및 제1 식각 정지막 구조체(195)을 관통하는 제1 비아 홀(206t)이 형성될 수 있다.
제1 비아 홀(206t)은 제1 소오스/드레인 컨택(170)을 노출시킬 수 있다.
일 예로, 희생 필링막(210_SF)이 희생 층간 절연막(210_SC)의 상면을 덮고 있는 상태에서, 제1 비아 홀(206t)은 형성될 수 있다.
다른 예로, 희생 층간 절연막(210_SC)의 상면 상의 희생 필링막(210_SF)이 제거된 상태에서, 제1 비아 홀(206t)은 형성될 수 있다.
제1 비아 홀(206t)을 형성한 후, 제2 비아 홀(207t) 내의 희생 필링막(210_SF)은 제거될 수 있다.
도 35를 참고하면, 프리(pre) 배선 라이너(205p)는 제1 비아 홀(206t)의 측벽 및 바닥면을 따라 형성될 수 있다. 프리 배선 라이너(205p)는 제2 비아 홀(207t)의 측벽 및 바닥면을 따라 형성될 수 있다.
프리 배선 라이너(205p)는 희생 층간 절연막(210_SC)의 상면을 따라 연장될 수 있다.
프리 배선 라이너(205p)는 예를 들어, 제1 비아 플러그(도 2의 206) 및 제2 비아 플러그(207)에 포함된 도전성 물질과 동일한 물질을 포함할 수 있다. 예를 들어, 프리 배선 라이너(205p)는 텅스텐을 포함할 수 있다.
도 35 및 도 36을 참고하면, 제1 비아 홀(206t) 및 제2 비아 홀(207t)를 채우는 제1 비아 플러그(206) 및 제2 비아 플러그(207)이 형성될 수 있다.
좀 더 구체적으로, 프리 배선 라이너(205p) 상에, 제1 비아 홀(206t) 및 제2 비아 홀(207t)를 채우는 필링 도전성 물질을 형성한다. 필링 도전성 물질은 예를 들어, 프리 배선 라이너(205p)와 동일한 물질을 포함한다.
이어서, 실리콘 질화물막(197)이 노출될 때까지, 필링 도전성 물질 및 희생 층간 절연막(210_SC)은 예를 들어, 화학적 기계적 연마법(Chemical Mechanical Planarization, CMP)을 통해 제거될 수 있다. 이를 통해, 제1 식각 정지막 구조체(195) 내에, 제1 비아 플러그(206) 및 제2 비아 플러그(207)가 형성된다.
제1 비아 플러그의 상면(206_US) 및 제2 비아 플러그의 상면(207_US)은 제1 식각 정지막 구조체의 상면(195_US)의 상면과 동일 평면에 놓일 수 있다.
도 32 내지 도 36에 도시된 과정을 통해, 제1 비아 플러그(206) 및 제2 비아 플러그(207)는 동시에 형성되는 것으로 설명되었지만, 이에 제한되는 것은 아니다. 제1 비아 플러그(206) 및 제2 비아 플러그(207)은 서로 다른 제조 공정을 통해 형성될 수 있다. 또한, 제1 비아 플러그(206) 및 제2 비아 플러그(207)는 서로 다른 물질을 포함할 수 있다. 덧붙여, 제1 비아 플러그(206) 및 제2 비아 플러그(207)는 서로 다른 도전막 적층 구조를 가질 수 있다.
도 37을 참고하면, 제2 식각 정지막 구조체(210)는 제1 비아 플러그(206), 제2 비아 플러그(207) 및 제1 식각 정지막 구조체(195) 상에 형성된다.
제2 식각 정지막 구조체(210)는 제1 비아 플러그의 상면(206_US), 제2 비아 플러그의 상면(207_US) 및 제1 식각 정지막 구조체의 상면(195_US)을 따라 연장된다.
예를 들어, 제2 식각 정지막 구조체(210)는 복수개의 막을 포함할 수 있다. 제2 식각 정지막 구조체(210)은 예를 들어, 제2 하부 식각 정지막(211) 및 제2 삽입 식각 정지막(212)를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제2 층간 절연막(191)은 제2 식각 정지막 구조체(210) 상에 형성된다.
도 2에서, 제2 층간 절연막(191) 및 제2 식각 정지막 구조체(210)를 관통하는 배선 라인(205)이 형성된다. 배선 라인(205)은 제1 비아 플러그(206) 및 제2 비아 플러그(207)과 연결된다. 배선 라인(205)은 실리콘 질화물막(197)과 접촉할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
150: 소오스/드레인 패턴 170, 270: 소오스/드레인 컨택
180: 게이트 컨택 205: 배선 라인
206, 207: 비아 플러그 195, 210: 식각 정지막 구조체
AP1, AP2: 활성 패턴 RX1, RX2: 활성 영역
FX: 필드 영역

Claims (20)

  1. 기판 상에, 게이트 전극을 포함하는 게이트 구조체;
    상기 기판 상에, 상기 게이트 전극의 측면에 배치된 소오스/드레인 패턴;
    상기 소오스/드레인 패턴 상에, 상기 소오스/드레인 패턴과 연결된 소오스/드레인 컨택;
    상기 소오스/드레인 컨택 및 상기 게이트 구조체 상에, 제1 하부 식각 정지막 및 상기 제1 하부 식각 정지막 상의 실리콘 질화물막을 포함하는 제1 식각 정지막 구조체; 및
    상기 제1 식각 정지막 구조체 내에 배치되고, 상기 소오스/드레인 컨택과 연결된 제1 비아 플러그를 포함하고,
    상기 제1 하부 식각 정지막은 알루미늄을 포함하고,
    상기 실리콘 질화물막의 상면은 상기 제1 비아 플러그의 상면과 동일 평면에 놓이는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 식각 정지막 구조체는 상기 제1 하부 식각 정지막 및 상기 실리콘 질화물막 사이에 배치된 제1 상부 식각 정지막을 더 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 하부 식각 정지막은 알루미늄 질화물 및 알루미늄 산화물 중 적어도 하나를 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 게이트 전극과 연결된 게이트 컨택과,
    상기 제1 식각 정지막 구조체 내에 배치되고, 상기 게이트 컨택과 연결된 제2 비아 플러그를 더 포함하고,
    상기 제2 비아 플러그의 상면은 상기 실리콘 질화물막의 상면과 동일 평면에 놓이는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 비아 플러그의 높이 및 상기 제2 비아 플러그의 높이는 각각 상기 게이트 컨택의 높이보다 작은 반도체 장치.
  6. 제4 항에 있어서,
    상기 제1 비아 플러그 및 상기 제2 비아 플러그는 각각 단일 도전막 구조를 갖는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 비아 플러그는 적어도 하나 이상의 폭 확장 영역을 포함하고,
    상기 기판에서 멀어짐에 따라, 상기 폭 확장 영역의 폭은 증가하다가 감소하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 폭 확장 영역의 적어도 일부는 상기 제1 하부 식각 정지막 내에 배치되는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 식각 정지막 구조체 상의 제2 식각 정지막 구조체와, 상기 제2 식각 정지막 구조체 상의 층간 절연막과, 상기 제2 식각 정지막 구조체 및 상기 층간 절연막 내에 상기 제1 비아 플러그와 연결된 배선 라인을 더 포함하고,
    상기 배선 라인은 상기 실리콘 질화물막의 상면을 따라 연장되고, 상기 실리콘 질화물막의 상면과 접촉하고,
    상기 제2 식각 정지막 구조체는 알루미늄을 포함하고, 상기 실리콘 질화물막의 상면과 접촉하는 제2 하부 식각 정지막을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제2 하부 식각 정지막은 알루미늄 질화물 및 알루미늄 산화물 중 적어도 하나를 포함하는 반도체 장치.
  11. 기판 상에, 게이트 전극을 포함하는 게이트 구조체;
    상기 기판 상에, 상기 게이트 전극의 측면에 배치된 소오스/드레인 패턴;
    상기 소오스/드레인 패턴 상에, 상기 소오스/드레인 패턴과 연결된 소오스/드레인 컨택;
    상기 게이트 전극 상에, 상기 게이트 전극과 연결된 게이트 컨택;
    상기 소오스/드레인 컨택 및 상기 게이트 컨택 상에, 실리콘 질화물막을 포함하는 제1 식각 정지막 구조체;
    상기 제1 식각 정지막 구조체 내에 배치되고, 상기 소오스/드레인 컨택과 연결된 제1 비아 플러그;
    상기 제1 식각 정지막 구조체 내에 배치되고, 상기 게이트 컨택과 연결된 제2 비아 플러그; 및
    상기 실리콘 질화물막의 상면을 따라 연장되고, 상기 실리콘 질화물막의 상면과 접촉하고, 상기 제1 비아 플러그와 연결된 배선 라인을 포함하고,
    상기 제1 비아 플러그는 제1 폭 확장 영역과, 상기 제1 폭 확장 영역 상에 상기 제1 폭 확장 영역과 직접 연결된 상부 영역을 포함하고,
    상기 기판에서 멀어짐에 따라, 상기 제1 폭 확장 영역의 폭은 증가하다가 감소하고,
    상기 제1 폭 확장 영역 및 상기 상부 영역의 경계는 상기 제1 식각 정지막 구조체의 하면보다 높은 반도체 장치.
  12. 제11 항에 있어서,
    상기 실리콘 질화물막의 상면은 상기 제1 비아 플러그의 상면 및 상기 제2 비아 플러그의 상면과 동일 평면에 놓이는 반도체 장치.
  13. 제11 항에 있어서,
    상기 제1 식각 정지막 구조체는 상기 실리콘 질화물막의 하부에 배치된 제1 하부 식각 정지막을 더 포함하고,
    상기 제1 하부 식각 정지막은 알루미늄을 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 폭 확장 영역의 적어도 일부는 상기 제1 하부 식각 정지막 내에 배치된 반도체 장치.
  15. 제11 항에 있어서,
    상기 제1 비아 플러그는 제1 폭 확장 영역의 하부에 배치된 제2 폭 확장 영역을 더 포함하고,
    상기 기판에서 멀어짐에 따라, 상기 제2 폭 확장 영역의 폭은 증가하다가 감소하고,
    상기 제2 폭 확장 영역은 상기 소오스/드레인 컨택 내에 배치된 반도체 장치.
  16. 제11 항에 있어서,
    상기 제1 식각 정지막 구조체 상의 제2 식각 정지막 구조체와, 상기 제2 식각 정지막 구조체 상의 층간 절연막을 더 포함하고,
    상기 배선 라인은 상기 제2 식각 정지막 구조체 및 상기 층간 절연막 내에 배치되고,
    상기 제2 식각 정지막 구조체는 알루미늄을 포함하는 제2 하부 식각 정지막을 포함하는 반도체 장치.
  17. 기판 상의 다채널 활성 패턴;
    상기 다채널 활성 패턴 상에 배치되고, 게이트 전극 및 게이트 캡핑 패턴을 포함하는 게이트 구조체로, 상기 게이트 캡핑 패턴은 상기 게이트 전극 상에 배치된 게이트 구조체;
    상기 다채널 활성 패턴 상에, 상기 게이트 구조체의 측면에 배치된 소오스/드레인 패턴;
    상기 소오스/드레인 패턴 상에, 상기 소오스/드레인 패턴과 연결된 소오스/드레인 컨택;
    상기 게이트 전극 상에, 상기 게이트 전극과 연결된 게이트 컨택;
    상기 소오스/드레인 컨택 및 상기 게이트 컨택 상에, 실리콘 질화물막을 포함하는 제1 식각 정지막 구조체;
    상기 제1 식각 정지막 구조체 내에 배치되고, 상기 소오스/드레인 컨택과 연결된 제1 비아 플러그;
    상기 제1 식각 정지막 구조체 내에 배치되고, 상기 게이트 컨택과 연결된 제2 비아 플러그;
    상기 제1 식각 정지막 구조체 상에, 상기 제1 식각 정지막 구조체와 접촉하는 제2 식각 정지막 구조체;
    상기 제2 식각 정지막 구조체 상의 층간 절연막; 및
    상기 제2 식각 정지막 구조체 및 상기 층간 절연막 내에 배치되고, 상기 제1 비아 플러그와 연결된 배선 라인을 포함하고,
    상기 제2 식각 정지막 구조체는 알루미늄을 포함하고, 상기 실리콘 질화물막과 접촉하는 제2 하부 식각 정지막을 포함하고,
    상기 제1 비아 플러그의 높이 및 상기 제2 비아 플러그의 높이는 각각 상기 게이트 컨택의 높이보다 작은 반도체 장치.
  18. 제17 항에 있어서,
    상기 실리콘 질화물막의 상면은 상기 제1 비아 플러그의 상면 및 상기 제2 비아 플러그의 상면과 동일 평면에 놓이는 반도체 장치.
  19. 제17 항에 있어서,
    상기 제1 식각 정지막 구조체는 상기 실리콘 질화물막의 하부에 배치된 제1 하부 식각 정지막을 더 포함하고,
    상기 제1 하부 식각 정지막은 알루미늄을 포함하는 반도체 장치.
  20. 기판 상에 소오스/드레인 컨택 및 게이트 컨택을 형성하고,
    상기 소오스/드레인 컨택 및 상기 게이트 컨택 상에, 제1 하부 식각 정지막 및 상기 제1 하부 식각 정지막 상의 실리콘 질화물막을 포함하는 제1 식각 정지막 구조체를 형성하고,
    상기 제1 식각 정지막 구조체를 관통하고, 상기 게이트 컨택을 노출시키는 제1 비아 홀을 형성하고,
    상기 제1 식각 정지막 구조체를 관통하고, 상기 소오스/드레인 컨택을 노출시키는 제2 비아 홀을 형성하고,
    상기 제1 비아 홀 및 상기 제2 비아 홀을 채우는 제1 비아 플러그 및 제2 비아 플러그를 형성하고,
    상기 제1 식각 정지막 구조체의 상면과, 상기 제1 비아 플러그의 상면과, 상기 제2 비아 플러그의 상면을 따라 연장되고, 복수개의 막을 포함하는 제2 식각 정지막 구조체를 형성하고,
    상기 제2 식각 정지막 구조체 상에, 층간 절연막을 형성하고,
    상기 층간 절연막 및 상기 제2 식각 정지막 구조체를 관통하고, 상기 제1 비아 플러그 및 상기 제2 비아 플러그와 연결된 배선 라인을 형성하는 것을 포함하고,
    상기 제1 하부 식각 정지막 및 상기 제2 식각 정지막 구조체는 각각 알루미늄을 포함하고,
    상기 실리콘 질화물막의 상면은 상기 제1 비아 플러그의 상면 및 상기 제2 비아 플러그의 상면과 동일 평면에 놓이는 반도체 장치 제조 방법.
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