KR20220082482A - 반도체 장치 - Google Patents

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김석훈
박판귀
양문승
정서진
최민희
하룡
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Abstract

소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 다채널 활성 패턴, 다채널 활성 패턴 상에, 제1 방향으로 이격되어 배치되고, 게이트 전극을 포함하는 복수의 게이트 구조체로, 게이트 전극은 제1 방향과 다른 제2 방향으로 연장된 복수의 게이트 구조체, 인접하는 게이트 구조체 사이에 정의된 소오스/드레인 리세스, 및 다채널 활성 패턴 상에, 소오스/드레인 리세스 내에 배치된 소오스/드레인 패턴을 포함하고, 소오스/드레인 패턴은 소오스/드레인 리세스를 따라 연장되고, 실리콘-게르마늄을 포함하는 반도체 라이너막과, 반도체 라이너막 상에, 실리콘-게르마늄을 포함하는 반도체 필링막과, 반도체 라이너막과 반도체 필링막 사이에 배치되는 적어도 하나 이상의 반도체 삽입막을 포함하고, 반도체 삽입막은 안장(saddle) 구조를 갖는다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 다채널 활성 패턴, 다채널 활성 패턴 상에, 제1 방향으로 이격되어 배치되고, 게이트 전극을 포함하는 복수의 게이트 구조체로, 게이트 전극은 제1 방향과 다른 제2 방향으로 연장된 복수의 게이트 구조체, 인접하는 게이트 구조체 사이에 정의된 소오스/드레인 리세스, 및 다채널 활성 패턴 상에, 소오스/드레인 리세스 내에 배치된 소오스/드레인 패턴을 포함하고, 소오스/드레인 패턴은 소오스/드레인 리세스를 따라 연장되고, 실리콘-게르마늄을 포함하는 반도체 라이너막과, 반도체 라이너막 상에, 실리콘-게르마늄을 포함하는 반도체 필링막과, 반도체 라이너막과 반도체 필링막 사이에 배치되는 적어도 하나 이상의 반도체 삽입막을 포함하고, 반도체 삽입막은 안장(saddle) 구조를 갖는다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 방향으로 연장된 하부 패턴과, 하부 패턴과 제1 방향과 수직인 제2 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴, 하부 패턴 상에 제1 방향으로 이격되어 배치되고, 게이트 전극 및 게이트 절연막을 포함하는 복수의 게이트 구조체로, 게이트 전극 및 게이트 절연막은 복수의 시트 패턴을 감싸는 복수의 게이트 구조체, 인접하는 게이트 구조체 사이에 정의된 소오스/드레인 리세스, 및 하부 패턴 상에서 소오스/드레인 리세스 내에 배치되고, 시트 패턴과 접촉하는 소오스/드레인 패턴을 포함하고, 소오스/드레인 패턴은 소오스/드레인 리세스를 따라 연장되고, 게이트 절연막과 접촉하고, 실리콘-게르마늄을 포함하는 반도체 라이너막과, 반도체 라이너막 상의 제1 반도체 삽입막과, 제1 반도체 삽입막 상에, 실리콘-게르마늄을 포함하는 반도체 필링막과, 반도체 필링막 상에, 실리콘을 포함하는 반도체 캡핑막을 포함하고, 제1 반도체 삽입막의 게르마늄의 분율은 반도체 라이너막의 게르마늄의 분율 및 반도체 필링막의 게르마늄의 분율보다 작다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 하부 패턴과, 하부 패턴과 제1 방향으로 이격된 시트 패턴을 포함하는 활성 패턴, 하부 패턴 상에 배치되고, 시트 패턴을 감싸는 게이트 전극 및 게이트 절연막을 포함하는 게이트 구조체로, 게이트 전극은 제1 방향과 수직인 제2 방향으로 연장된 게이트 구조체, 및 하부 패턴 상에 배치되고, 게이트 절연막과 접촉하는 소오스/드레인 패턴을 포함하고, 소오스/드레인 패턴은 게이트 절연막과 접촉하는 외측벽과, 외측벽과 반대되는 내측벽을 포함하는 반도체 라이너막과, 반도체 라이너막의 내측벽 상에, 반도체 라이너막과 접촉하는 제1 반도체 삽입막과, 제1 반도체 삽입막 상에 배치된 제2 반도체 삽입막과, 제2 반도체 삽입막 상에 배치된 반도체 필링막을 포함하고, 제1 반도체 삽입막은 반도체 라이너막의 내측벽의 적어도 일부를 덮고, 제2 반도체 삽입막은 제1 반도체 삽입막의 프로파일의 적어도 일부를 따라 연장되고, 제1 반도체 삽입막의 게르마늄의 분율은 반도체 라이너막의 게르마늄의 분율보다 크고, 반도체 필링막의 게르마늄의 분율보다 작고, 제2 반도체 삽입막의 게르마늄의 분율은 반도체 라이너막의 게르마늄의 분율 및 제1 반도체 삽입막의 게르마늄의 분율보다 작다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 평면도이다.
도 2 내지 도 4는 도 1의 A - A, B - B 및 C - C를 따라 절단한 단면도들이다.
도 5는 도 2의 제1 시트 패턴의 형상을 설명하기 위한 도면이다.
도 6은 도 2의 반도체 라이너막의 입체적인 형상을 설명하기 위한 예시적인 도면이다.
도 7은 도 2의 하부 반도체 삽입막 및 상부 반도체 삽입막의 입체적인 형상을 설명하기 위한 예시적인 도면이다.
도 8 내지 도 10은 도 2의 D - D, E - E 및 F - F를 따라 절단한 단면도들이다.
도 11 및 도 12는 각각 도 2의 SCAN LINE을 따라서 게르마늄의 분율을 개략적으로 도시한 도면들이다.
도 13 및 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20 및 도 21은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22 내지 도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 평면도이다.
도 26 및 도 27은 도 25의 G - G를 따라 절단한 단면도들이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor), 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 도시하였지만, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 3차원(3D) 트랜지스터 또는 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)를 포함할 수 있다. 또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 12를 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 평면도이다. 도 2 내지 도 4는 도 1의 A - A, B - B 및 C - C를 따라 절단한 단면도들이다. 도 5는 도 2의 제1 시트 패턴의 형상을 설명하기 위한 도면이다. 도 6은 도 2의 반도체 라이너막의 입체적인 형상을 설명하기 위한 예시적인 도면이다. 도 7은 도 2의 하부 반도체 삽입막 및 상부 반도체 삽입막의 입체적인 형상을 설명하기 위한 예시적인 도면이다. 도 8 내지 도 10은 도 2의 D - D, E - E 및 F - F를 따라 절단한 단면도들이다. 도 11 및 도 12는 각각 도 2의 SCAN LINE을 따라서 게르마늄의 분율을 개략적으로 도시한 도면들이다.
참고적으로, 도 2는 제1 방향(D1)으로 연장된 제1 하부 패턴(BP1)을 따라 절단한 도면이다. 도 8 내지 도 10은 각각 D1-D2 평면에 나타나는 단면도이다. 도 1은 D1-D2 평면을 도시한 평면도이므로, 도 8 내지 도 10은 평면도적인 관점에서 도시된 단면도일 수 있다. 도 8은 제1 시트 패턴(NS1)을 따라 절단한 도면이다. 도 9 및 도 10은 각각 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이를 절단한 도면일 수 있다.
또한, 도 1은 제1 게이트 절연막(130), 식각 정지막(185), 층간 절연막(190) 등을 제외하고 간략하게 도시되었다.
도 1 내지 도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 복수의 제1 게이트 구조체(GS1)와, 제1 소오스/드레인 패턴(150)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(AP1)은 기판(100) 상에 배치될 수 있다. 제1 활성 패턴(AP1)은 제1 방향(D1)으로 길게 연장될 수 있다. 예를 들어, 제1 활성 패턴(AP1)은 PMOS가 형성되는 영역에 배치될 수 있다.
제1 활성 패턴(AP1)은 예를 들어, 다채널 활성 패턴일 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과, 복수의 제1 시트 패턴(NS1)을 포함할 수 있다.
제1 하부 패턴(BP1)은 기판(100)으로부터 돌출될 수 있다. 제1 하부 패턴(BP1)은 제1 방향(D1)으로 길게 연장될 수 있다.
복수의 제1 시트 패턴(NS1)은 제1 하부 패턴의 상면(BP1_US) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 제3 방향(D3)으로 이격될 수 있다. 각각의 제1 시트 패턴(NS1)은 제3 방향(D3)으로 이격될 수 있다.
각각의 제1 시트 패턴(NS1)은 상면(NS1_US)과, 하면(NS1_BS)을 포함할 수 있다. 제1 시트 패턴의 상면(NS1_US)은 제1 시트 패턴의 하면(NS1_BS)과 제3 방향(D3)으로 대향(opposite)되는 면이다. 각각의 제1 시트 패턴(NS1)은 제1 방향(D1)으로 대향되는 제1 측벽(NS1_SW1)과, 제2 방향(D2)으로 대향되는 제2 측벽(NS1_SW2)을 포함할 수 있다.
제1 시트 패턴의 상면(NS1_US) 및 제1 시트 패턴의 하면(NS1_BS)은 제1 시트 패턴의 제1 측벽(NS1_SW1)과, 제1 시트 패턴의 제2 측벽(NS1_SW2)에 의해 연결될 수 있다. 제1 시트 패턴의 제1 측벽(NS1_SW1)은 이 후에 설명될 제1 소오스/드레인 패턴(150)과 연결되고, 접촉한다. 제1 시트 패턴의 제1 측벽(NS1_SW1)은 제1 시트 패턴(NS1)의 종단일 수 있다.
도 8에서, 제1 시트 패턴의 제1 측벽(NS1_SW1)은 곡면인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 일 예로, 제1 시트 패턴의 제1 측벽(NS1_SW1)은 평면 부분과 곡면 부분을 포함할 수 있다. 다른 예로, 제1 시트 패턴의 제1 측벽(NS1_SW1)은 전체적으로 평면일 수 있다.
또한, 도 3 및 도 5에서, 제1 시트 패턴의 제2 측벽(NS1_SW2)은 곡면 부분과, 평면 부분의 조합인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 시트 패턴의 제2 측벽(NS1_SW2)은 전체적으로 곡면일 수도 있고, 전체적으로 평면일 수도 있다.
제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 예를 들어, 제3 방향(D3)은 기판(100)의 두께 방향일 수 있다. 제1 방향(D1)은 제2 방향(D2)과 교차하는 방향일 수 있다.
제1 시트 패턴(NS1)은 제3 방향(D3)으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 하부 패턴(BP1)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 하부 패턴(BP1)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 하부 패턴(BP1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 시트 패턴(NS1)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 동일한 물질을 포함할 수도 있고, 제1 하부 패턴(BP1)과 다른 물질을 포함할 수도 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 패턴(BP1)은 실리콘을 포함하는 실리콘 하부 패턴이고, 제1 시트 패턴(NS1)은 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.
제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 제1 하부 패턴(BP1)의 제2 방향(D2)으로의 폭에 비례하여 커지거나 작아질 수 있다. 일 예로, 제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 하부 패턴(BP1)에서 멀어짐에 따라, 제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 작아질 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 하부 패턴(105)의 측벽 상에 배치될 수 있다. 필드 절연막(105)은 제1 하부 패턴의 상면(BP1_US) 상에 배치되지 않는다.
일 예로, 필드 절연막(105)은 제1 하부 패턴(105)의 측벽을 전체적으로 덮을 수 있다. 도시된 것과 달리, 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽의 일부를 덮을 수 있다. 이와 같은 경우, 제1 하부 패턴(BP1)의 일부는 필드 절연막(105)의 상면보다 제3 방향(D3)으로 돌출될 수 있다.
각각의 제1 시트 패턴(NS1)은 필드 절연막(105)의 상면보다 높게 배치된다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다. 필드 절연막(105)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
복수의 제1 게이트 구조체(GS1)는 기판(100) 상에 배치될 수 있다. 각각의 제1 게이트 구조체(GS1)는 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 이격되어 배치될 수 있다. 제1 게이트 구조체(GS1)는 서로 간에 제1 방향(D1)으로 인접할 수 있다.
제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1)과 교차할 수 있다.
제1 게이트 구조체(GS1)는 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 구조체(GS1)는 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다.
제1 게이트 구조체(GS1)는 예를 들어, 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145)을 포함할 수 있다.
제1 게이트 전극(120)은 제1 하부 패턴(BP1) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 전극(120)은 제1 시트 패턴(NS1)을 감쌀 수 있다.
제1 게이트 전극(120)의 일부는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 시트 패턴(NS1)이 서로 인접한 제1_1 시트 패턴 및 제1_2 시트 패턴을 포함할 때, 제1 게이트 전극(120)의 일부는 서로 마주보는 제1_1 시트 패턴의 상면(NS1_US) 및 제1_2 시트 패턴의 하면(NS1_BS) 사이에 배치될 수 있다.
제1 게이트 전극(120)은 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120)은 이 후에 설명될 제1 소오스/드레인 패턴(150)의 양측에 배치될 수 있다. 제1 게이트 구조체(GS1)은 제1 소오스/드레인 패턴(150)의 제1 방향(D1)으로 양측에 배치될 수 있다.
일 예로, 제1 소오스/드레인 패턴(150)의 양측에 배치된 제1 게이트 전극(120)이 모두 트랜지스터의 게이트로 사용되는 노말 게이트 전극일 수 있다. 다른 예로, 제1 소오스/드레인 패턴(150)의 일측에 배치된 제1 게이트 전극(120)은 트랜지스터의 게이트로 사용되지만, 제1 소오스/드레인 패턴(150)의 타측에 배치된 제1 게이트 전극(120)은 더미 게이트 전극일 수 있다.
제1 게이트 절연막(130)은 필드 절연막(105)의 상면, 제1 하부 패턴의 상면(BP1_US)을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 복수의 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다. 제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 배치된다. 제1 게이트 절연막(130)은 제1 게이트 전극(120) 및 제1 시트 패턴(NS1) 사이에 배치된다.
제1 게이트 절연막(130)의 일부는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 시트 패턴(NS1)이 서로 인접한 제1_1 시트 패턴 및 제1_2 시트 패턴을 포함할 때, 제1 게이트 절연막(130)의 일부는 서로 마주보는 제1_1 시트 패턴의 상면(NS1_US) 및 제1_2 시트 패턴의 하면(NS1_BS)을 따라 연장될 수 있다.
제1 게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 게이트 절연막(130)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 게이트 절연막(130)은 복수의 막을 포함할 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)과 제1 게이트 전극(120) 사이에 배치된 계면막(interfacial layer)과, 고유전율 절연막을 포함할 수도 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 스페이서(140)는 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다. 제1 게이트 스페이서(140)는 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이와, 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치되지 않는다.
제1 게이트 스페이서(140)는 내측벽(140_ISW2)과, 연결 측벽(140_ISW1)을 포함할 수 있다. 제1 게이트 스페이서의 내측벽(140_ISW2)은 제2 방향(D2)으로 연장된 제1 게이트 전극(120)의 측벽을 바라본다. 제1 게이트 스페이서의 내측벽(140_ISW2)은 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 스페이서의 내측벽(140_ISW2)은 층간 절연막(190)을 바라보는 외측벽과 반대되는 면일 수 있다.
제1 게이트 스페이서의 연결 측벽(140_ISW1)은 제1 게이트 스페이서의 내측벽(140_ISW2)과 연결된다. 제1 게이트 스페이서의 연결 측벽(140_ISW1)은 제1 방향(D1)으로 연장될 수 있다.
제1 게이트 스페이서(140)은 제3 방향(D3)으로 연장된 스페이서 홀(140_H)를 포함할 수 있다. 스페이서 홀(140_H)은 제1 게이트 스페이서의 연결 측벽(140_ISW1)과, 제1 하부 패턴(BS1)에 의해 정의될 수 있다.
제1 시트 패턴(NS1)의 일부는 스페이서 홀(140_H)을 통과하여, 스페이서 홀(140_H)의 내부에 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 시트 패턴(NS1)은 제1 게이트 스페이서(140)와 제2 방향(D2)으로 중첩되는 부분을 포함하지 않을 수 있다. 제1 시트 패턴(NS1)은 스페이서 홀(140_H)을 통해 제1 소오스/드레인 패턴(150)과 연결될 수 있다.
제1 게이트 절연막(130)은 제1 게이트 스페이서의 내측벽(140_ISW2)을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 스페이서의 내측벽(140_ISW2)과 접촉할 수 있다.
제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(140)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 전극(120) 및 제1 게이트 스페이서(140) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145)의 상면은 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 제1 게이트 캡핑 패턴(145)은 제1 게이트 스페이서(140) 사이에 배치될 수 있다.
제1 게이트 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 캡핑 패턴(145)은 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1) 상에 형성될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)과 연결된다. 제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)과 접촉한다.
제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 측면에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 방향(D1)으로 인접하는 제1 게이트 구조체(GS1) 사이에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 양측에 배치될 수 있다. 도시된 것과 달리, 제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 일측에 배치되고, 제1 게이트 구조체(GS1)의 타측에는 배치되지 않을 수 있다.
제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제1 소오스/드레인 패턴(150)은 제1 소오스/드레인 리세스(150R) 내에 배치될 수 있다. 제1 소오스/드레인 리세스(150R)는 제3 방향(D3)으로 연장된다. 제1 소오스/드레인 리세스(150R)는 제1 방향(D1)으로 인접한 제1 게이트 구조체(GS1) 사이에 정의될 수 있다.
제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴(BP1)에 의해 정의될 수 있다. 제1 소오스/드레인 리세스(150R)의 측벽은 제1 시트 패턴(NS1) 및 제1 게이트 구조체(GS1)에 의해 정의될 수 있다. 제1 게이트 구조체(GS1) 중 제1 게이트 절연막(130) 및 제1 게이트 스페이서(140)는 제1 소오스/드레인 리세스(150R)의 일부를 정의할 수 있다. 도 8 내지 도 10에서, 제1 소오스/드레인 리세스(150R)는 제1 게이트 스페이서의 연결 측벽(140_ISW1)을 포함한다.
제1 소오스/드레인 리세스(150R)의 측벽 중 상부는 제1 하부 패턴(BP1)에서 멀어짐에 따라 제1 방향(D1)으로의 폭이 감소하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인 패턴(150)의 일부는 스페이서 홀(140_H)을 통과할 수 있다. 제1 소오스/드레인 패턴(150)은 스페이서 홀(140_H)의 적어도 일부를 채울 수 있다. 제1 소오스/드레인 패턴(150)은 스페이서 홀(140_H)을 통해 제1 시트 패턴(NS1)과 접촉할 수 있다. 제1 소오스/드레인 패턴(150)의 일부는 제1 게이트 스페이서의 연결 측벽(140_ISW1)과 접촉할 수 있다.
제1 게이트 스페이서(140)는 인접하는 제1 나노 시트(NS1) 사이의 제1 게이트 전극(120)과, 제1 소오스/드레인 패턴(150) 사이에 배치되지 않을 수 있다. 제1 게이트 절연막(130)은 제1 소오스/드레인 패턴(150)과 접촉한다.
최하부에 배치된 제1 나노 시트(NS1)와, 제1 하부 패턴(BP1) 사이에서, 제1 게이트 절연막(130)과 제1 하부 패턴(BP1) 사이의 경계는 제1 하부 패턴의 상면(BP1_US)일 수 있다. 다르게 설명하면, 도 2에서, 제1 게이트 구조체(GS1)은 제1 하부 패턴(BP1)과, 최하부에 배치된 제1 시트 패턴(NS1) 사이에 배치된 최하부 서브 게이트 구조체를 포함할 수 있다. 최하부 서브 게이트 구조체는 제1 게이트 전극(120)의 일부 및 제1 게이트 절연막(130)의 일부를 포함할 수 있다. 제1 하부 패턴의 상면(BP1_US)은 최하부 서브 게이트 구조체와 제1 하부 패턴(BP1) 사이의 경계일 수 있다. 이 때, 제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴의 상면(BP1_US)보다 낮다.
제1 소오스/드레인 패턴(150)은 반도체 라이너막(151)과, 적어도 하나 이상의 반도체 삽입막(152, 153)과, 반도체 필링막(154)과, 반도체 캡핑막(155)을 포함할 수 있다. 적어도 하나 이상의 반도체 삽입막(152, 153)은 반도체 라이너막(151)과 반도체 필링막(154) 사이에 배치될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴(150)은 하부 반도체 삽입막(152)과, 상부 반도체 삽입막(153)을 포함할 수 있다.
반도체 라이너막(151)은 제1 소오스/드레인 리세스(150R)를 따라 연장될 수 있다. 반도체 라이너막(151)은 제1 게이트 절연막(130), 제1 시트 패턴(NS1) 및 제1 하부 패턴(BP1)과 접촉할 수 있다.
도 6에서, 반도체 라이너막(151)은 U자 형상을 가질 수 있다. 제1 방향(D1)을 따라 절단한 단면도에서, 반도체 라이너막(151)은 U자 모양을 가질 수 있다.
반도체 라이너막(151)은 외측벽(151_OSW)과, 내측벽(151_ISW)을 포함할 수 있다. 반도체 라이너막의 외측벽(151_OSW)은 제1 게이트 절연막(130), 제1 시트 패턴(NS1) 및 제1 하부 패턴(BP1)과 접촉한다. 반도체 라이너막의 외측벽(151_OSW)은 제1 시트 패턴의 제1 측벽(NS1_SW1)과 직접 연결된다. 반도체 라이너막의 외측벽(151_OSW)은 제1 소오스/드레인 리세스(150R)의 프로파일을 나타낼 수 있다.
반도체 라이너막의 내측벽(151_ISW)은 반도체 라이너막의 외측벽(151_OSW)과 반대되는 면일 수 있다. 반도체 라이너막(151)은 외측벽(151_OSW)에서 멀어짐에 따라, 반도체 라이너막의 내측벽(151_ISW)의 제2 방향(D2)으로의 폭은 감소할 수 있다.
도 8 내지 도 10에서, 반도체 라이너막의 내측벽(151_ISW)은 패싯 부분(151_ISW1)과, 연결 부분(151_ISW2)을 포함할 수 있다. 반도체 라이너막의 내측벽(151_ISW)의 패싯 부분(151_ISW1)은 제1 게이트 스페이서의 연결 측벽(140_ISW1)으로부터 연장될 수 있다. 반도체 라이너막의 내측벽(151_ISW)의 패싯 부분(151_ISW1)은 제1 게이트 스페이서의 연결 측벽(140_ISW1)과 예각을 이룰 수 있다. 반도체 라이너막의 내측벽(151_ISW)의 연결 부분(151_ISW2)은 제2 방향(D2)으로 연장될 수 있다. 반도체 라이너막의 내측벽(151_ISW)의 연결 부분(151_ISW2)은 곡면 부분을 포함할 수 있다.
반도체 라이너막(151)은 예를 들어, 실리콘-게르마늄을 포함할 수 있다. 반도체 라이너막(151)은 실리콘-게르마늄막을 포함할 수 있다. 반도체 라이너막(151)은 도핑된 p형의 불순물을 포함할 수 있다. 예를 들어, p형의 불순물은 붕소(B)일 수 있지만, 이에 제한되는 것은 아니다.
하부 반도체 삽입막(152) 및 상부 반도체 삽입막(153)은 각각 입체적으로 안장(saddle) 구조를 가질 수 있다.
하부 반도체 삽입막(152) 및 상부 반도체 삽입막(153)는 각각 안장 지점(SP)와, 제1 안장 영역(SR1)과, 제2 안장 영역(SR2)을 포함할 수 있다. 제1 안장 영역(SR1)은 안장 지점(SP)의 제2 방향(D2)에 위치한 영역일 수 있다. 제1 안장 영역(SR1)은 제1 하부 패턴(BP1)에서 멀어지는 제3 방향(D3)으로 연장될 수 있다. 제2 안장 영역(SR2)은 안장 지점(SP)의 제1 방향(D1)에 위치한 영역일 수 있다. 제2 안장 영역(SR2)은 제1 하부 패턴(BP1)과 가까워지는 제3 방향(D3)으로 연장될 수 있다.
제1 방향(D1)을 따라 절단한 단면도에서, 하부 반도체 삽입막(152) 및 상부 반도체 삽입막(153)은 각각 "∪" 형상을 가질 수 있다. 안장 지점(SP)을 통과하여 제2 방향(D2)을 따라 절단한 단면도에서, 하부 반도체 삽입막(152) 및 상부 반도체 삽입막(153)은 각각 "∩" 형상을 가질 수 있다.
도 7에서, 안장 구조를 갖는 하부 반도체 삽입막(152) 및 상부 반도체 삽입막(153)의 두께가 전체적으로 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
하부 반도체 삽입막(152)은 반도체 라이너막(151) 상에 배치될 수 있다. 하부 반도체 삽입막(152)은 반도체 라이너막의 내측벽(151_ISW) 상에 배치될 수 있다. 예를 들어, 하부 반도체 삽입막(152)는 반도체 라이너막(151)과 접촉할 수 있다.
하부 반도체 삽입막(152)은 반도체 라이너막의 내측벽(151_ISW)의 적어도 일부를 덮을 수 있다. 하부 반도체 삽입막(152)은 반도체 라이너막의 내측벽(151_ISW)의 패싯 부분(151_ISW1)과, 반도체 라이너막의 내측벽(151_ISW)의 연결 부분(151_ISW2)을 덮을 수 있다.
하부 반도체 삽입막(152)은 예를 들어, 실리콘-게르마늄을 포함할 수 있다. 하부 반도체 삽입막(152)은 실리콘-게르마늄막을 포함할 수 있다. 하부 반도체 삽입막(152)은 도핑된 p형의 불순물을 포함할 수 있다.
상부 반도체 삽입막(153)은 하부 반도체 삽입막(152) 상에 배치될 수 있다. 상부 반도체 삽입막(153)은 하부 반도체 삽입막(152)과 접촉할 수 있다.
도 2에서, 상부 반도체 삽입막(153)은 제1 소오스/드레인 리세스(150R)의 측벽을 따라 연장된 측벽부(153SP)와, 제1 소오스/드레인 리세스(150R)의 바닥면을 따라 연장된 바닥부(153BP)를 포함할 수 있다. 예를 들어, 상부 반도체 삽입막의 바닥부(153BP)의 두께(t11)는 상부 반도체 삽입막의 측벽부(153SP)의 두께(t12)와 동일할 수 있다.
상부 반도체 삽입막(153)은 하부 반도체 삽입막(153)의 프로파일의 적어도 일부를 따라 연장될 수 있다.
일 예로, 상부 반도체 삽입막(153)은 실리콘-게르마늄을 포함할 수 있다. 상부 반도체 삽입막(153)은 실리콘-게르마늄막을 포함할 수 있다. 다른 예로, 상부 반도체 삽입막(153)은 실리콘을 포함할 수 있다. 상부 반도체 삽입막(153)은 실리콘막을 포함할 수 있다. 상부 반도체 삽입막(153)은 도핑된 p형의 불순물을 포함할 수 있다.
반도체 필링막(154)은 상부 반도체 삽입막(153) 상에 배치된다. 반도체 필링막(154))은 상부 반도체 삽입막(153)과 접촉할 수 있다. 상부 반도체 삽입막(153)과 마주보는 반도체 필링막(154)의 바닥면은 안장 모양을 가질 수 있다.
반도체 필링막(154)은 예를 들어, 실리콘-게르마늄을 포함할 수 있다. 반도체 필링막(154)은 실리콘-게르마늄막을 포함할 수 있다. 하부 반도체 삽입막(152)은 도핑된 p형의 불순물을 포함할 수 있다.
반도체 캡핑막(155)은 반도체 필링막(154) 상에 배치된다. 반도체 캡핑막(155)은 반도체 필링막(154)과 접촉할 수 있다.
일 예로, 반도체 캡핑막(155)은 실리콘을 포함할 수 있다. 반도체 캡핑막(155)은 실리콘막을 포함할 수 있다. 다른 예로, 반도체 캡핑막(155)은 실리콘-게르마늄을 포함할 수 있다. 반도체 캡핑막(155)이 실리콘-게르마늄을 포함할 경우, 반도체 캡핑막(155)의 게르마늄의 분율은 반도체 라이너막(151)의 게르마늄의 분율보다 작을 수 있지만, 이에 제한되는 것은 아니다. 반도체 캡핑막(155)은 도핑된 p형의 불순물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도시된 것과 달리, 제1 소오스/드레인 패턴(150)은 반도체 캡핑막(155)을 포함하지 않을 수도 있다.
도 11에서, 상부 반도체 삽입막(153)이 실리콘-게르마늄을 포함할 경우, 상부 반도체 삽입막(153)의 게르마늄의 분율은 하부 반도체 삽입막(152)의 게르마늄의 분율 및 반도체 필링막(154)의 게르마늄의 분율보다 작다. 상부 반도체 삽입막(153)의 게르마늄의 분율은 반도체 라이너막(151)의 게르마늄의 분율보다 작을 수 있다. 도시된 것과 달리, 상부 반도체 삽입막(153)의 게르마늄의 분율은 반도체 라이너막(151)의 게르마늄의 분율과 같을 수 있다.
도 12에서, 상부 반도체 삽입막(153)은 실리콘막을 포함할 수 있다. 상부 반도체 삽입막(153)의 게르마늄의 분율은 반도체 라이너막(151)의 게르마늄의 분율, 하부 반도체 삽입막(152)의 게르마늄의 분율 및 반도체 필링막(154)의 게르마늄의 분율보다 작다.
하부 반도체 삽입막(152)의 게르마늄의 분율은 반도체 라이너막(151)의 게르마늄의 분율보다 크고, 반도체 필링막(154)의 게르마늄 분율보다 작다.
예를 들어, 상부 반도체 삽입막(153)의 게르마늄의 분율은 예를 들어, 5%보다 작거나 같을 수 있다. 상부 반도체 삽입막(153)의 게르마늄의 분율은 하부 반도체 삽입막(152)의 게르마늄의 분율 및 반도체 필링막(154)의 게르마늄의 분율보다 작으므로, 상부 반도체 삽입막(153)의 두께가 증가하면 반도체 필링막(154) 내에 적층 결함(stacking fault)와 같은 결함이 발생할 수 있다. 이를 방지하기 위해, 상부 반도체 삽입막(153)은 예를 들어, 1nm 이상 3nm 이하의 두께를 가질 수 있다.
제1 소오스/드레인 패턴(150)는 스페이서 홀(140_H)의 적어도 일부를 채울 수 있다. 스페이서 홀(140_H) 내에 반도체 라이너막(151), 하부 반도체 삽입막(152) 및 상부 반도체 삽입막(153)이 배치되는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 스페이서 홀(140_H) 내에서 보여지는 제1 소오스/드레인 패턴(150)에 포함된 막들은 제1 게이트 스페이서(140)가 절단되는 위치에 따라 달라질 수 있다.
하부 반도체 삽입막(152) 및 상부 반도체 삽입막(153)이 안장 구조를 가지므로, D1-D2 평면으로 절단한 제1 소오스/드레인 패턴(150)의 모양은 절단하는 위치에 따라 변할 수 있다. 다르게 설명하면, 평면도적인 관점에서 제1 소오스/드레인 패턴(150)의 모양은 절단하는 위치에 따라 변할 수 있다.
도 10a 및 도 10b는 상부 반도체 삽입막(153)의 안장 지점(SP) 부근을 절단한 단면도이다. 도 8 및 도 9는 상부 반도체 삽입막(153)의 안장 지점(SP)보다 위쪽을 절단한 단면도일 수 있다. 도 10의 하부 반도체 삽입막(152) 및 상부 반도체 삽입막(153)은 안장 구조의 제1 안장 영역(SR1)일 수 있다. 도 8 및 도 9의 하부 반도체 삽입막(152) 및 상부 반도체 삽입막(153)은 안장 구조의 제2 안장 영역(SR2)일 수 있다.
도 8 내지 도 10b에서, 하부 반도체 삽입막(152)은 반도체 라이너막의 내측벽(151_ISW)을 전체적으로 덮을 수 있다. 하부 반도체 삽입막(152)은 반도체 라이너막의 내측벽(151_ISW)의 패싯 부분(151_ISW1)과, 반도체 라이너막의 내측벽(151_ISW)의 연결 부분(151_ISW2)을 전체적으로 덮을 수 있다.
도 8 및 도 9에서, 상부 반도체 삽입막(153)은 하부 반도체 삽입막(152)의 프로파일을 따라 전체적으로 연장될 수 있다. 상부 반도체 삽입막(153)은 하부 반도체 삽입막(152)을 전체적으로 덮을 수 있다.
상부 반도체 삽입막(153)은 반도체 라이너막의 내측벽(151_ISW)의 패싯 부분(151_ISW1)과, 반도체 라이너막의 내측벽(151_ISW)의 연결 부분(151_ISW2)을 전체적으로 덮을 수 있다. 상부 반도체 삽입막(153)은 제1 게이트 스페이서의 연결 측벽(140_ISW1)과 접촉할 수 있다. 상부 반도체 삽입막(153)은 제1 게이트 스페이서의 연결 측벽(140_ISW1)의 일부를 따라 연장될 수 있다.
하부 반도체 삽입막(152)과, 상부 반도체 삽입막(153)과, 반도체 필링막(154)은 반도체 라이너막의 내측벽(151_ISW) 상에 제1 방향(D1)으로 순차적으로 적층될 수 있다.
도 10a 및 도 10b에서, 하부 반도체 삽입막(152)은 반도체 라이너막의 내측벽(151_ISW)으로부터 제1 방향(D1)으로 연장될 수 있다. 평면도적인 관점에서, 하부 반도체 삽입막(152)은 제1 방향(D1)으로 인접한 반도체 라이너막의 내측벽(151_ISW)을 연결할 수 있다. 하부 반도체 삽입막(152)은 반도체 필링막(154)을 두 부분으로 분리할 수 있다.
상부 반도체 삽입막(153)은 하부 반도체 삽입막(152) 및 반도체 필링막(154)의 경계의 적어도 일부를 따라 연장될 수 있다. 상부 반도체 삽입막(153)은 하부 반도체 삽입막(152)의 프로파일의 적어도 일부를 따라 연장될 수 있다.
도 10a에서, 상부 반도체 삽입막(153)은 하부 반도체 삽입막(152) 및 반도체 필링막(154)의 경계를 따라 전체적으로 배치될 수 있다. 도 10b에서, 상부 반도체 삽입막(153)은 하부 반도체 삽입막(152) 및 반도체 필링막(154)의 경계의 일부를 따라 배치될 수 있다.
제1 소오스/드레인 패턴(150)의 단면도는 절단면에서 제1 소오스/드레인 패턴(150)의 모양 뿐만 아니라, 절단면 하부의 제1 소오스/드레인 패턴(150)의 모양도 함께 나타날 수 있다. 즉, D1-D2 평면으로 절단한 제1 소오스/드레인 패턴(150)의 모양은 도 10a 및 도 10b 중 하나와 같이 보여질 수 있다.
상부 반도체 삽입막(153)이 반도체 라이너막의 내측벽(151_ISW)의 패싯 부분(151_ISW1)을 전체적으로 덮음으로써, 상부 반도체 삽입막(153)은 제1 게이트 스페이서의 연결 측벽(140_ISW1) 부근을 통해 침투하는 식각액에 의해 반도체 필링막(154)이 식각되는 것을 막아줄 수 있다.
이하의 설명에서, 도 2의 F - F를 따라 절단한 도면은 도 10a를 이용하여 설명한다.
식각 정지막(185)은 제1 게이트 구조체(GS1)의 측벽과, 제1 소오스/드레인 패턴(150)의 상면과, 제1 소오스/드레인 패턴(150)의 측벽 상에 배치될 수 있다. 도시되지 않았지만, 식각 정지막(185)는 필드 절연막(105)의 상면 상에 배치될 수 있다.
식각 정지막(185)은 이 후에 설명될 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 식각 정지막(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(190)은 식각 정지막(185) 상에 배치될 수 있다. 층간 절연막(190)은 제1 소오스/드레인 패턴(150) 상에 배치될 수 있다. 층간 절연막(190)은 제1 게이트 캡핑 패턴(145)의 상면을 덮지 않을 수 있다. 예를 들어, 층간 절연막(190)의 상면은 제1 게이트 캡핑 패턴(145)의 상면과 동일 평면에 놓일 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 13 및 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 13 및 도 14는 도 2의 E - E 및 F - F를 따라 절단한 도면일 수 있다.
도 13 및 도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 하부 반도체 삽입막(152)은 반도체 라이너막의 내측벽(151_ISW)의 일부를 덮을 수 있다.
평면도적인 관점에서, 하부 반도체 삽입막(152)은 반도체 라이너막의 내측벽(151_ISW)의 일부를 덮을 수 있다. 하부 반도체 삽입막(152)은 반도체 라이너막의 내측벽(151_ISW)의 일부를 따라 연장될 수 있다.
하부 반도체 삽입막(152)은 반도체 라이너막의 내측벽(151_ISW)의 연결 부분(151_ISW2)을 전체적으로 덮을 수 있다. 반도체 라이너막의 내측벽(151_ISW)의 패싯 부분(151_ISW1)의 적어도 일부는 하부 반도체 삽입막(152)에 의해 덮이지 않는다.
평면도적인 관점에서, 상부 반도체 삽입막(153)은 반도체 라이너막의 내측벽(151_ISW)의 패싯 부분(151_ISW1)에서 반도체 라이너막의 내측벽(151_ISW)과 접촉할 수 있다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 상부 반도체 삽입막의 바닥부(153BP)의 두께(t11)는 상부 반도체 삽입막의 측벽부(153SP)의 두께(t12)와 다르다.
제1 방향(D1)으로 연장된 제1 하부 패턴(BP1)을 따라 절단한 도면에서, 상부 반도체 삽입막의 바닥부(153BP)의 두께(t11)는 상부 반도체 삽입막의 측벽부(153SP)의 두께(t12)보다 작다. 여기에서, 상부 반도체 삽입막의 측벽부(153SP)의 두께(t12)는 제3 방향(D3)으로 연장된 상부 반도체 삽입막의 측벽부(153SP) 중 가운데 부근의 두께일 수 있다.
예를 들어, 상부 반도체 삽입막의 측벽부(153SP)의 두께(t12)는 제1 하부 패턴(BP1)에서 멀어짐에 따라 증가하다가 감소할 수 있다. 최상부에 배치된 제1 시트 패턴의 상면(NS1_US) 부근에서, 상부 반도체 삽입막의 측벽부(153SP)의 두께는 상부 반도체 삽입막의 바닥부(153BP)의 두께(t11)보다 작아질 수도 있다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 16은 도 1의 A - A를 따라 절단한 도면일 수 있다. 도 17은 도 16의 F - F를 따라 절단한 도면일 수 있다.
도 16 및 도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 반도체 라이너막(151)은 제1 소오스/드레인 리세스(150R)의 측벽을 따라 연장된 측벽부(151SP)와, 제1 소오스/드레인 리세스(150R)의 바닥면을 따라 연장된 바닥부(151BP)를 포함할 수 있다.
반도체 라이너막의 측벽부(151SP)는 피닝 영역(151_PIN)을 포함할 수 있다. 피닝 영역(151_PIN)에서, 반도체 라이너막의 측벽부(151SP)의 두께는 급격히 감소할 수 있다. 피닝 영역(151_PIN)에서, 반도체 라이너막의 측벽부(151SP)의 두께는 제1 하부 패턴(BP1)에서 멀어짐에 따라 감소하다가 증가한다.
평면도적인 관점에서, 피닝 영역(151_PIN)에서의 반도체 라이너막의 내측벽(151_ISW)은 반도체 라이너막의 외측벽(151_OSW)을 향해 만입된 부분을 포함한다.
평면도적인 관점에서, 피닝 영역(151_PIN)에서의 반도체 라이너막의 내측벽(151_ISW)은 두 부분으로 분리될 수 있다. 예를 들어, 피닝 영역(151_PIN)에서, 반도체 라이너막의 내측벽(151_ISW)은 반도체 라이너막의 외측벽(151_OSW)과 만날 수 있다.
도시된 것과 달리, 피닝 영역(151_PIN)에서, 반도체 라이너막의 내측벽(151_ISW)은 반도체 라이너막의 외측벽(151_OSW)과 제1 방향(D1)으로 이격될 수 있다.
제1 하부 패턴의 상면(BP1_US)을 기준으로, 피닝 영역(151_PIN)은 상부 반도체 삽입막(153)의 안장 지점(SP)의 높이와 유사한 높이에 형성된 것으로 도시하였지만, 이에 제한되는 것은 아니다.
피닝 영역(151_PIN)은 제1 시트 패턴(NS1) 사이에 배치된 제1 게이트 전극(120)과 제1 방향(D1)으로 중첩된 위치에 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
하나의 반도체 라이너막(151)은 하나의 피닝 영역(151_PIN)을 포함하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 하나의 반도체 라이너막(151)이 복수의 피닝 영역(151_PIN)을 포함할 수 있음은 물론이다.
제1 소오스/드레인 패턴(150) 중 일부는 피닝 영역(151_PIN)을 포함하고, 제1 소오스/드레인 패턴(150) 중 나머지는 피닝 영역(151_PIN)을 포함하지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 리세스(150R)의 측벽은 울퉁불퉁한 형상을 가질 수 있다.
반도체 라이너막(151)은 제1 소오스/드레인 리세스(150R)의 측벽을 따라 연장된 측벽부(151SP)와, 제1 소오스/드레인 리세스(150R)의 바닥면을 따라 연장된 바닥부(151BP)를 포함할 수 있다.
반도체 라이너막의 측벽부(151SP)는 돌출 영역(151_PR)을 포함할 수 있다. 돌출 영역(151_PR)은 제1 게이트 전극(120)과 제1 방향(D1)으로 중첩된 영역에 위치할 수 있다. 돌출 영역(151_PR)은 제1 게이트 전극(120)을 향해 제1 방향(D1)으로 돌출될 수 있다.
다르게 설명하면, 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에, 반도체 라이너막(151)의 일부는 제1 방향(D1)으로 만입될 수 있다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴(150)은 하부 반도체 삽입막(152)과 반도체 필링막(154) 사이에 배치된 상부 반도체 삽입막(153)을 포함하지 않는다.
제1 소오스/드레인 패턴(150)은 제1 하부 패턴(BP1) 상에 배치된 복수의 실리콘-게르마늄막을 포함한다. 제1 시트 패턴(NS1)에서 멀어짐에 따라, 실리콘-게르마늄막의 게르마늄 분율은 증가한다. 예를 들어, 하부 반도체 삽입막(152)의 게르마늄의 분율은 반도체 라이너막(151)의 게르마늄의 분율보다 크고, 반도체 필링막(154)의 게르마늄의 분율보다 작다.
하부 반도체 삽입막(152)은 입체적으로 안장 구조를 갖는다.
도 20 및 도 21은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 20 및 도 21을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 소오스/드레인 패턴(150) 상에 배치된 소오스/드레인 컨택(180)을 더 포함할 수 있다.
소오스/드레인 컨택(180)은 제1 소오스/드레인 패턴(150)과 연결된다. 소오스/드레인 컨택(180)은 층간 절연막(190) 및 식각 정지막(185)을 통과하여 제1 소오스/드레인 패턴(150)과 연결될 수 있다.
소오스/드레인 컨택(180)과 제1 소오스/드레인 패턴(150) 사이에, 금속 실리사이드막(175)이 더 배치될 수 있다.
도 20에서, 소오스/드레인 컨택(180)의 바닥면은 제1 시트 패턴(NS1) 중 최상부에 배치된 제1 나노 시트의 하면(NS1_BS)보다 높을 수 있다.
도 21에서, 소오스/드레인 컨택(180)의 바닥면은 제1 시트 패턴(NS1) 중 최하부에 배치되는 제1 시트 패턴의 하면(NS1_BS)과 최상부에 배치되는 제1 시트 패턴의 하면(NS1_BS) 사이에 위치할 수 있다.
소오스/드레인 컨택(180)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 소오스/드레인 컨택(180)은 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
금속 실리사이드막(175)은 금속 실리사이드를 포함할 수 있다.
도 22 내지 도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 23 및 도 24는 각각 도 22의 A - A 및 B - B를 따라 절단한 단면도일 수 있다.
도 22 내지 도 24를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 패턴(AP1)은 제1 방향(D1)으로 길게 연장된 핀형 패턴일 수 있다.
제1 활성 패턴(AP1)의 일부는 필드 절연막(105)의 상면보다 제3 방향(D3)으로 돌출된다.
제1 게이트 절연막(130)은 필드 절연막(105)의 상면보다 돌출된 제1 활성 패턴(AP1)의 프로파일을 따라 연장될 수 있다.
도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 평면도이다. 도 26 및 도 27은 도 25의 G - G를 따라 절단한 단면도들이다.
참고적으로, 도 25의 A - A를 따라 절단한 단면도는 도 2, 도 15, 도 16, 도 18 및 도 19 중 하나와 동일할 수 있다. 덧붙여, 도 28의 제1 영역(I)에 관한 설명은 도 1 내지 도 19를 이용하여 설명한 것과 실질적으로 동일할 수 있다. 따라서, 이하의 설명은 도 25의 제2 영역(II)에 관한 내용을 중심으로 설명한다.
도 25 내지 도 27을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 복수의 제1 게이트 구조체(GS1)과, 제1 소오스/드레인 패턴(150)과, 제2 활성 패턴(AP2)과, 복수의 제2 게이트 구조체(GS2)와, 제2 소오스/드레인 패턴(250)을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)은 PMOS가 형성되는 영역이고, 제2 영역(II)은 NMOS가 형성되는 영역일 수 있다.
제1 활성 패턴(AP1)과, 복수의 제1 게이트 구조체(GS1)와, 제1 소오스/드레인 패턴(150)은 기판(100)의 제1 영역(I)에 배치된다. 제2 활성 패턴(AP2)과, 복수의 제2 게이트 구조체(GS2)와, 제2 소오스/드레인 패턴(250)은 기판(100)의 제2 영역(II)에 배치된다.
제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과, 복수의 제2 시트 패턴(NS2)을 포함할 수 있다. 제2 하부 패턴(BP2)은 기판(100)으로부터 돌출될 수 있다. 제2 하부 패턴(BP2)은 제1 방향(D1)으로 길게 연장될 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2) 상에 배치될 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2)과 제3 방향(D3)으로 이격될 수 있다.
제2 하부 패턴(BP1) 및 제2 시트 패턴(NS2)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제2 하부 패턴(BP2)은 실리콘을 포함하는 실리콘 하부 패턴이고, 제2 시트 패턴(NS2)은 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 핀형 패턴일 경우, 일 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 동일한 반도체 물질을 포함할 수 있다. 예를 들어, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 실리콘 핀형 패턴일 수 있지만, 이에 제한되는 것은 아니다. 다른 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 다른 반도체 물질을 포함할 수 있다. 예를 들어, 제1 활성 패턴(AP1)은 실리콘-게르마늄 핀형 패턴이고, 제2 활성 패턴(AP2)은 실리콘 핀형 패턴일 수 있지만, 이에 제한되는 것은 아니다.
복수의 제2 게이트 구조체(GS2)는 기판(100) 상에 배치될 수 있다. 각각의 제2 게이트 구조체(GS2)는 제2 방향(D2)으로 연장될 수 있다. 인접하는 제2 게이트 구조체(GS2)는 제1 방향(D1)으로 이격될 수 있다.
제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 제2 하부 패턴(BP2)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다.
제2 게이트 구조체(GS2)는 예를 들어, 제2 게이트 전극(220), 제2 게이트 절연막(230), 제2 게이트 스페이서(240) 및 제2 게이트 캡핑 패턴(245)을 포함할 수 있다.
도 26에서, 제2 게이트 스페이서(240)은 제1 게이트 스페이서(140)와 달리, 외측 스페이서(241)와 내측 스페이서(242)를 포함할 수 있다. 내측 스페이서(242)는 제3 방향(D3)으로 인접한 제2 시트 패턴(NS2) 사이에 배치될 수 있다. 내측 스페이서(242)는 제2 게이트 절연막(230)과 접촉할 수 있다. 내측 스페이서(242)는 제2 소오스/드레인 리세스(250R)의 일부를 정의할 수 있다.
도 27에서, 제2 게이트 스페이서(240)은 제1 게이트 스페이서(140)와 같이 내측 스페이서를 포함하지 않는다. 즉, 제2 게이트 절연막(230)은 제2 소오스/드레인 패턴(250)과 접촉할 수 있다.
제2 게이트 전극(220), 제2 게이트 절연막(230), 제2 게이트 스페이서(240) 및 제2 게이트 캡핑 패턴(245)에 관한 설명은 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145)에 관한 설명과 실질적으로 동일하므로, 이하 생략한다.
제2 소오스/드레인 패턴(250)은 제2 활성 패턴(AP2) 상에 형성될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 하부 패턴(BP2) 상에 형성될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)과 연결될 수 있다.
제2 소오스/드레인 패턴(250)은 제2 게이트 구조체(GS2)의 측면에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 제1 방향(D1)으로 인접하는 제2 게이트 구조체(GS2) 사이에 배치될 수 있다. 예를 들어, 제2 소오스/드레인 패턴(250)은 제2 게이트 구조체(GS2)의 양측에 배치될 수 있다. 도시된 것과 달리, 제2 소오스/드레인 패턴(250)은 제2 게이트 구조체(GS2)의 일측에 배치되고, 제2 게이트 구조체(GS2)의 타측에는 배치되지 않을 수 있다.
제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제2 소오스/드레인 패턴(250)은 제2 소오스/드레인 리세스(250R) 내에 배치될 수 있다. 제2 소오스/드레인 리세스(250R)의 바닥면은 제2 하부 패턴(BP2)에 의해 정의될 수 있다. 제2 소오스/드레인 리세스(250R)의 측벽은 제2 나노 시트(NS2) 및 제2 게이트 구조체(GS2)에 의해 정의될 수 있다.
제2 소오스/드레인 패턴(250)은 n형의 불순물이 도핑된 실리콘을 포함할 수 있다. n형의 불순물은 예를 들어, 인(P) 또는 비소(As)일 수 있지만, 이에 제한되는 것은 아니다.
도 27과 같이, 제2 소오스/드레인 패턴(250)이 제2 게이트 절연막(230)과 접촉할 경우, 상술한 것과 달리, 제2 소오스/드레인 패턴(250)은 제2 소오스/드레인 리세스(250R)의 프로파일을 따라 연장되는 실리콘-게르마늄 라이너를 포함할 수 있다. 제2 소오스/드레인 패턴(250)은 실리콘-게르마늄 라이너 상에, n형의 불순물이 도핑된 실리콘을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
140: 게이트 스페이서 150, 250: 소오스/드레인 패턴
AP1, AP2: 활성 패턴 BP1, BP2: 하부 패턴
NS1, NS2: 시트 패턴

Claims (20)

  1. 다채널 활성 패턴;
    상기 다채널 활성 패턴 상에, 제1 방향으로 이격되어 배치되고, 게이트 전극을 포함하는 복수의 게이트 구조체로, 상기 게이트 전극은 상기 제1 방향과 다른 제2 방향으로 연장된 복수의 게이트 구조체;
    인접하는 상기 게이트 구조체 사이에 정의된 소오스/드레인 리세스; 및
    상기 다채널 활성 패턴 상에, 상기 소오스/드레인 리세스 내에 배치된 소오스/드레인 패턴을 포함하고,
    상기 소오스/드레인 패턴은
    상기 소오스/드레인 리세스를 따라 연장되고, 실리콘-게르마늄을 포함하는 반도체 라이너막과,
    상기 반도체 라이너막 상에, 실리콘-게르마늄을 포함하는 반도체 필링막과,
    상기 반도체 라이너막과 상기 반도체 필링막 사이에 배치되는 적어도 하나 이상의 반도체 삽입막을 포함하고,
    상기 반도체 삽입막은 안장(saddle) 구조를 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 반도체 삽입막은 하부 반도체 삽입막과, 상기 하부 반도체 삽입막과 상기 반도체 필링막 사이의 상부 반도체 삽입막을 포함하고,
    상기 하부 반도체 삽입막은 실리콘-게르마늄을 포함하고,
    상기 하부 반도체 삽입막의 게르마늄의 분율은 상기 반도체 라이너막의 게르마늄의 분율 및 상기 상부 반도체 삽입막의 게르마늄의 분율보다 크고,
    상기 반도체 필링막의 게르마늄의 분율은 상기 하부 반도체 삽입막의 게르마늄의 분율보다 큰 반도체 장치.
  3. 제2 항에 있어서,
    상기 상부 반도체 삽입막은 실리콘-게르마늄을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 반도체 삽입막은 실리콘-게르마늄을 포함하고,
    상기 반도체 삽입막의 게르마늄의 분율은 상기 반도체 라이너막의 게르마늄의 분율보다 크고, 상기 반도체 필링막의 게르마늄의 분율보다 작은 반도체 장치.
  5. 제1 항에 있어서,
    상기 다채널 활성 패턴은 하부 패턴과, 상기 하부 패턴과 상기 제1 방향 및 상기 제2 방향과 수직인 제3 방향으로 이격된 복수의 시트 패턴을 포함하고,
    상기 게이트 전극은 상기 복수의 시트 패턴을 감싸는 반도체 장치.
  6. 제1 항에 있어서,
    상기 다채널 활성 패턴은 핀형 패턴인 반도체 장치.
  7. 제1 방향으로 연장된 하부 패턴과, 상기 하부 패턴과 상기 제1 방향과 수직인 제2 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴;
    상기 하부 패턴 상에 상기 제1 방향으로 이격되어 배치되고, 게이트 전극 및 게이트 절연막을 포함하는 복수의 게이트 구조체로, 상기 게이트 전극 및 상기 게이트 절연막은 상기 복수의 시트 패턴을 감싸는 복수의 게이트 구조체;
    인접하는 상기 게이트 구조체 사이에 정의된 소오스/드레인 리세스; 및
    상기 하부 패턴 상에서 상기 소오스/드레인 리세스 내에 배치되고, 상기 시트 패턴과 접촉하는 소오스/드레인 패턴을 포함하고,
    상기 소오스/드레인 패턴은
    상기 소오스/드레인 리세스를 따라 연장되고, 상기 게이트 절연막과 접촉하고, 실리콘-게르마늄을 포함하는 반도체 라이너막과,
    상기 반도체 라이너막 상의 제1 반도체 삽입막과,
    상기 제1 반도체 삽입막 상에, 실리콘-게르마늄을 포함하는 반도체 필링막과,
    상기 반도체 필링막 상에, 실리콘을 포함하는 반도체 캡핑막을 포함하고,
    상기 제1 반도체 삽입막의 게르마늄의 분율은 상기 반도체 라이너막의 게르마늄의 분율 및 상기 반도체 필링막의 게르마늄의 분율보다 작은 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 반도체 삽입막과 상기 반도체 라이너막 사이에 배치되고, 실리콘-게르마늄을 포함하는 제2 반도체 삽입막을 더 포함하고,
    상기 제2 반도체 삽입막의 게르마늄의 분율은 상기 반도체 라이너막의 게르마늄의 분율 및 상기 제1 반도체 삽입막의 게르마늄의 분율보다 큰 반도체 장치.
  9. 제7 항에 있어서,
    상기 제1 반도체 삽입막은 실리콘-게르마늄을 포함하는 반도체 장치.
  10. 제7 항에 있어서,
    상기 제1 반도체 삽입막은 상기 소오스/드레인 리세스의 측벽을 따라 연장된 측벽부과, 상기 소오스/드레인 리세스의 바닥면을 따라 연장된 바닥부를 포함하고,
    상기 하부 패턴을 따라 절단한 단면도에서, 상기 제1 반도체 삽입막의 바닥부의 두께는 상기 제1 반도체 삽입막의 측벽부의 두께보다 작은 반도체 장치.
  11. 제7 항에 있어서,
    상기 제1 반도체 삽입막은 상기 소오스/드레인 리세스의 측벽을 따라 연장된 측벽부과, 상기 소오스/드레인 리세스의 바닥면을 따라 연장된 바닥부를 포함하고,
    상기 하부 패턴을 따라 절단한 단면도에서, 상기 제1 반도체 삽입막의 바닥부의 두께는 상기 제1 반도체 삽입막의 측벽부의 두께와 동일한 반도체 장치.
  12. 제7 항에 있어서,
    상기 반도체 라이너막은 상기 소오스/드레인 리세스의 측벽을 따라 연장된 측벽부를 포함하고,
    상기 반도체 라이너막의 측벽부는 피닝(pinning) 영역을 포함하고,
    상기 피닝 영역에서, 상기 반도체 라이너막의 두께는 상기 하부 패턴에서 멀어짐에 따라 감소하다가 증가하는 반도체 장치.
  13. 제7 항에 있어서,
    상기 반도체 라이너막은 상기 소오스/드레인 리세스의 측벽을 따라 연장된 측벽부를 포함하고,
    상기 게이트 전극과 상기 제1 방향으로 중첩되는 영역에서, 상기 반도체 라이너막의 측벽부는 상기 게이트 전극을 향해 돌출된 돌출 영역을 포함하는 반도체 장치.
  14. 제7 항에 있어서,
    상기 제1 반도체 삽입막은 입체적으로 안장 구조를 갖는 반도체 장치.
  15. 하부 패턴과, 상기 하부 패턴과 제1 방향으로 이격된 시트 패턴을 포함하는 활성 패턴;
    상기 하부 패턴 상에 배치되고, 상기 시트 패턴을 감싸는 게이트 전극 및 게이트 절연막을 포함하는 게이트 구조체로, 상기 게이트 전극은 상기 제1 방향과 수직인 제2 방향으로 연장된 게이트 구조체; 및
    상기 하부 패턴 상에 배치되고, 상기 게이트 절연막과 접촉하는 소오스/드레인 패턴을 포함하고,
    상기 소오스/드레인 패턴은
    상기 게이트 절연막과 접촉하는 외측벽과, 상기 외측벽과 반대되는 내측벽을 포함하는 반도체 라이너막과,
    상기 반도체 라이너막의 내측벽 상에, 상기 반도체 라이너막과 접촉하는 제1 반도체 삽입막과,
    상기 제1 반도체 삽입막 상에 배치된 제2 반도체 삽입막과,
    상기 제2 반도체 삽입막 상에 배치된 반도체 필링막을 포함하고,
    상기 제1 반도체 삽입막은 상기 반도체 라이너막의 내측벽의 적어도 일부를 덮고,
    상기 제2 반도체 삽입막은 상기 제1 반도체 삽입막의 프로파일의 적어도 일부를 따라 연장되고,
    상기 제1 반도체 삽입막의 게르마늄의 분율은 상기 반도체 라이너막의 게르마늄의 분율보다 크고, 상기 반도체 필링막의 게르마늄의 분율보다 작고,
    상기 제2 반도체 삽입막의 게르마늄의 분율은 상기 반도체 라이너막의 게르마늄의 분율 및 상기 제1 반도체 삽입막의 게르마늄의 분율보다 작은 반도체 장치.
  16. 제15 항에 있어서,
    상기 제1 반도체 삽입막과, 상기 제2 반도체 삽입막과, 상기 반도체 필링막은 상기 반도체 라이너막의 내측벽 상에 제3 방향으로 순차적으로 적층되고,
    상기 제3 방향은 상기 제1 방향 및 상기 제2 방향과 수직인 반도체 장치.
  17. 제16 항에 있어서,
    평면도적인 관점에서, 상기 제1 반도체 삽입막은 상기 반도체 라이너막의 내측벽의 일부를 따라 연장된 반도체 장치.
  18. 제15 항에 있어서,
    상기 제1 반도체 삽입막은 상기 반도체 라이너막의 내측벽으로부터 제3 방향으로 연장되고,
    상기 제3 방향은 상기 제1 방향 및 상기 제2 방향과 수직이고,
    평면도적인 관점에서, 상기 제1 반도체 삽입막은 상기 반도체 필링막을 2 부분으로 분리하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제2 반도체 삽입막은 상기 제1 반도체 삽입막 및 상기 반도체 필링막의 경계의 적어도 일부를 따라 연장된 반도체 장치.
  20. 제15 항에 있어서,
    상기 게이트 구조체는 상기 게이트 전극의 측벽을 따라 상기 제2 방향으로 연장된 게이트 스페이서를 포함하고,
    상기 게이트 스페이서는 상기 제2 방향으로 연장된 제1 측벽과, 상기 제1 방향 및 상기 제2 방향과 수직인 제3 방향으로 연장된 제2 측벽을 포함하고,
    상기 소오스/드레인 패턴의 일부는 상기 게이트 스페이서의 제2 측벽과 접촉하고,
    상기 반도체 라이너막의 내측벽은 상기 게이트 스페이서의 제2 측벽으로부터 연장된 패싯(facet) 부분을 포함하고,
    상기 제2 반도체 삽입막은 상기 게이트 스페이서의 제2 측벽과 접촉하고, 상기 반도체 라이너막의 내측벽의 패싯 부분을 덮는 반도체 장치.
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