WO2024138687A1 - 混合导通机制围栅晶体管及其制作方法 - Google Patents
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Abstract
本发明提供了一种混合导通机制围栅晶体管，包括围栅MOSFET器件、第二源区与第二漏区；围栅MOSFET器件包括衬底、第一源区以及第一漏区；第一源区与第一漏区中参杂有第一离子；第二源区形成于衬底与第一源区之间，第二漏区形成于衬底与第一漏区之间，且第二源区、第二漏区的高度不低于第一源区和第一漏区之间的衬底的高度；第二漏区中掺杂有第一离子，第二源区中掺杂有第二离子。该技术方案解决了围栅MOSFET器件的底部寄生沟道电流泄漏的问题，并且通过增设第二源区和第二漏区，相当于在传统围栅MOSFET器件的底部并联了隧穿场效应晶体管TFET器件结构，可以实现围栅沟道扩散漂移电流和底部沟道带带隧穿电流混合导通，以获得更优的超陡开关特性。
Description
本发明涉及半导体领域，尤其涉及一种混合导通机制围栅晶体管及其制作方法。
自集成电路诞生以来，微电子集成技术一直按照“摩尔定律”不断发展。随着互补金属氧化物半导体(CMOS)场效应晶体管(FET)尺寸的减小，微处理器的开关速度、密度、功能和成本都有了显著的提高。然而器件功耗仍然是器件尺寸微缩过程中的重要挑战之一。降低器件功耗的主要技术途径为增强器件栅控能力，继鳍型晶体管之后，围栅纳米线/纳米片场效应晶体管由于其优越的沟道栅控能力，成为下一代主流逻辑器件结构。由于工艺波动，围栅纳米线器件存在严重的底部寄生沟道泄漏通道，如何抑制关态泄漏电流成为围栅器件优化的关键挑战之一。
另外一种降低器件功耗的有效方法是减小电源电压VDD，传统MOSFET器件亚阈摆幅受kT/q热力学分布限制室温条件下存在理论极限60mV/dec，这使得基于传统MOSFET器件的ULSI芯片无法持续降低电源电压。隧穿场效应晶体管(TFET，Tunneling Field-Effect Transistor)由于其优异的亚阈特性、较小的关态泄漏电流、低开关功耗等优良的电学特性，成为未来超低功耗集成电路应用中十分具有潜力的器件之一。隧穿晶体管由于其导电机制是量子力学带带隧穿，不受热力学温度限制，其亚阈值摆幅室温下可以突破60mV/dec的极限。因而，研发一种可以有效抑制底部泄漏电流并同时显著改善器件的亚阈值特性的晶体管，成为本领域技术人员亟待要解决的技术重点。
发明内容
本发明提供一种混合导通机制围栅晶体管及其制作方法，以解决围栅MOSFET器件的底部寄生沟道电流泄漏的问题。
根据本发明的第一方面，提供了一种混合导通机制围栅晶体管，包括：
围栅MOSFET器件，包括衬底、第一源区以及第一漏区；所述第一源区与所述第一漏区沿第一方向排列；其中，所述第一源区与所述第一漏区中参杂有第一离子；其中，所述第一方向表征了平行于所述衬底的方向；
第二源区与第二漏区，所述第二源区形成于所述衬底与所述第一源区之间，所述第二漏区形成于所述衬底与所述第一漏区之间，且所述第二源区、所述第二漏区的高度不低于第一源区和所述第一漏区之间的所述衬底的高度；
其中，所述第二漏区中掺杂有第一离子，所述第二源区中掺杂有第二离子，且所述第一离子的类型与所述第二离子的类型不同。
可选的，所述第二源区和/或所述第二漏区的厚度为5nm-50nm。
可选的，所述第一离子是P型离子或N型离子。
可选的，所述第二离子是P型离子或N型离子。
可选的，所述第二源区和/或所述第二漏区中掺杂的离子浓度为1E16cm-3-1E22cm-3。
可选的，所述第二源区的材料与所述第二漏区的材料是：II-VI、III-V或IV-IV族的二元或三元化合物。
可选的，所述第二源区的材料与所述第二漏区的材料是Si、SiGe或Ge。
可选的，所述围栅MOSFET器件还包括：
沟道层，形成于第一源区和所述第一漏区之间，且沿远离所述衬底的方向上间隔排列；
栅介质层与控制栅，所述栅介质层包裹部分所述沟道层的表面；所述控制栅包裹所述栅介质层的表面；
内侧墙，形成于所述第一源区与所述栅介质层之间，以及所述第一漏区与所述栅介质层之间的所述沟道层的表面；
源极金属层，栅极金属层以及漏极金属层；所述源极金属层与所述漏极金属层分别形成于所述第一源区与所述第一漏区的表面，且分别全包裹所述第一源区和所述第二源区与所述第一漏区和所述第二漏区；所述栅极金属层 形成于所述控制栅的顶端；
层间介质层，覆盖所述源极金属层，所述栅极金属层、所述漏极金属层以及所述内侧墙的表面；
金属接触层，贯穿所述层间介质层，且分别连接述源极金属层、所述栅极金属层以及所述漏极金属层。
根据本发明的第二方面，提供了一种混合导通机制围栅晶体管的制作方法，用于制作本发明第一方面的任一项所述的混合导通机制围栅晶体管，包括：
形成所述围栅MOSFET器件与所述第二源区与所述第二漏区；其中，所述围栅MOSFET器件，包括所述衬底、所述第一源区以及所述第一漏区；其中，所述第一源区与所述第一漏区中参杂有所述第一离子；所述第二源区与所述第二漏区分别形成于所述衬底与所述第一源区之间，以及所述衬底与所述第一漏区之间，且所述第二源区、所述第二漏区的高度不低于第一源区和所述第一漏区之间的所述衬底的高度；
其中，所述第二漏区中掺杂有所述第一离子，所述第二源区中掺杂有所述第二离子。
可选的，形成所述围栅MOSFET器件与所述第二源区与所述第二漏区，具体包括：
提供一所述衬底；
形成牺牲层与所述沟道层；所述牺牲层与所述沟道层间隔堆叠于所述衬底上；
刻蚀所述牺牲层与所述沟道层，以形成鳍结构，并过刻所述鳍结构的沿所述第一方向的两侧的所述衬底，以形成第一空腔与第二空腔；其中，所述第一空腔与所述第二空腔沿所述第一方向依次排列；
形成假栅结构，并刻蚀所述牺牲层沿所述第一方向的两端，形成内侧墙空腔；
形成所述内侧墙；所述内侧墙形成于所述内侧墙空腔中；
形成所述第二源区与所述第二漏区；所述第二源区形成于所述第一空腔中，所述第二漏区形成于所述第二空腔中；
形成所述第一源区与所述第一漏区；所述第一源区与所述第一漏区分 别形成于所述第二源区与所述第二漏区的顶端；
去除所述假栅结构，并释放所述沟道层；
形成所述栅介质层、所述控制栅、所述源极金属层，所述栅极金属层、所述漏极金属层、所述层间介质层以及所述金属接触层。
可选的，形成所述第二源区与所述第二漏区，具体包括：
形成图形化的第一掩模层；所述图形化的第一掩模层覆盖所述第二空腔、所述假栅结构、以及所述内侧墙的表面；
在所述第一空腔中填充所述第二源区的材料形成所述第二源区，去除所述图形化的第一掩模层；
形成图形化的第二掩模层；所述图形化的第二掩模层覆盖所述第二源区、所述假栅结构、以及所述内侧墙的表面；
在所述第二空腔中沉填充所述第二漏区的材料形成所述第二漏区，去除所述图形化的第二掩模层。
根据本发明的第三方面，提供了一种电子设备，包括本发明第一方面的任一项所述的混合导通机制围栅晶体管。
根据本发明的第四方面，提供了一种电子设备的制作方法，包括本发明第二方面的任一项所述的混合导通机制围栅晶体管的制作方法。
本发明提供的一种混合导通机制围栅晶体管，分别在第一源区与衬底之间，以及第一漏区与衬底之间设置了第二源区和第二漏区，第二漏区中掺杂有第一离子，第二源区中掺杂有第二离子，且第一离子的类型与第二离子的类型不同，以在底部形成一个反偏P-I-N沟道，该结构可以显著抑制传统围栅MOSFET器件的底部寄生沟道泄漏电流，进而增强器件的电流开关比。
进一步地，本发明提供的一种混合导通机制围栅晶体管的结构，由于增设了第二源区和第二漏区，因而相当于传统围栅MOSFET器件的底部并联了隧穿场效应晶体管TFET器件结构，因而可以实现围栅沟道扩散漂移电流和底部沟道量子力学带带隧穿电流混合导通，从而获得低于60mV/dec的超陡开关特性。同时，上方并联的围栅MOSFET器件导通，可以为器件提供大电流。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一实施例提供的一种混合导通机制围栅晶体管的结构示意图；
图2是本发明一实施例提供的一种混合导通机制围栅晶体管的制作方法的流程示意图；
图3-6是本发明一实施例提供的根据一种混合导通机制围栅晶体管的制作方法制作的不同工艺阶段的器件结构示意图；
附图标记说明：
101-衬底；
102-第一源区；
103-第一漏区；
104-第二源区；
105-第二漏区；
106-沟道层；
107-栅介质层；
108-控制栅；
109-漏极金属层；
110-栅极金属层；
111-源极金属层；
112-层间介质层；
113-金属互连层；
114-内侧墙；
115-假栅结构；
116-光刻胶。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
自集成电路诞生以来，微电子集成技术一直按照“摩尔定律”不断发展。随着互补金属氧化物半导体(CMOS)场效应晶体管(FET)尺寸的减小，微处理器的开关速度、密度、功能和成本都有了显著的提高。然而器件功耗仍然是器件尺寸微缩过程中的重要挑战之一。降低器件功耗的主要技术途径为增强器件栅控能力，继鳍型晶体管之后，围栅纳米线/纳米片场效应晶体管由于其优越的沟道栅控能力，成为下一代主流逻辑器件结构。由于工艺波动，围栅纳米线器件存在严重的底部寄生沟道泄漏通道，如何抑制关态泄漏电流成为围栅器件优化的关键挑战之一。
另外一种降低器件功耗的有效方法是减小电源电压VDD，传统MOSFET器件亚阈摆幅受kT/q热力学分布限制室温条件下存在理论极限60mV/dec，这使得基于传统MOSFET器件的ULSI芯片无法持续降低电源电压。隧穿场效应晶体管(TFET，Tunneling Field-Effect Transistor)由于其优异的亚阈特性、较小的关态泄漏电流、低开关功耗等优良的电学特性，成为未来超低功耗集成电路应用中十分具有潜力的器件之一。隧穿晶体管由于其导电机制是量子力学带带隧穿，不受热力学温度限制，其亚阈 值摆幅室温下可以突破60mV/dec的极限。
有鉴于此本申请的发明人，通过在底部寄生沟道增设源区和漏区，以在围栅纳米线/纳米片场效应晶体管底部形成类似隧穿晶体管的结构；隧穿晶体管与围栅纳米线/纳米片场效应晶体管结合的新结构混合导通机制围栅场效应晶体管可以有效抑制底部泄漏电流并同时显著改善器件的亚阈值特性。
下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
请参考图1-图6，根据本发明的一实施例，提供了一种混合导通机制围栅晶体管，包括：
围栅MOSFET器件，包括衬底101、第一源区102以及第一漏区103；所述第一源区102与所述第一漏区103沿第一方向排列；其中，所述第一源区102与所述第一漏区103中参杂有第一离子；其中，所述第一方向表征了平行于所述衬底101的方向；
第二源区104与第二漏区105，所述第二源区104形成于所述衬底101与所述第一源区102之间，所述第二漏区105形成于所述衬底101与所述第一漏区103之间，且所述第二源区104、所述第二漏区105的高度不低于第一源区102和所述第一漏区103之间的所述衬底101的高度；
其中，所述第二漏区105中掺杂有第一离子，所述第二源区104中掺杂有第二离子，且所述第一离子的类型与所述第二离子的类型不同，如图1所示。
其中，第二源区与第二漏区均可以是一层结构层，也可以设置为多层结构层，本发明并不依次为限。
本发明提供的一种混合导通机制围栅晶体管，与现有的围栅MOSFET器件相比，在第一源区与衬底之间，以及第一漏区与衬底之间分别设置了第二源区与第二漏区，第二漏区中掺杂有第一离子，第二源区中掺杂有第二离子，且第一离子的类型与第二离子的类型不同，在关态时，在底部形成一个反偏P-I-N沟道，该结构可以显著抑制传统围栅MOSFET器件的底部寄生沟道泄漏电流，进而增强器件的电流开关比。
进一步地，本发明提供的一种混合导通机制围栅晶体管的结构，由于增设了第二源区和第二漏区，因而相当于传统围栅MOSFET器件的并联了隧穿场效应晶体管TFET器件结构，因而在器件的开态时，可以实现围栅沟道扩散漂移电流和底部沟道量子力学带带隧穿电流混合导通，从而整个器件获得低于60mV/dec的超陡开关特性。与此同时，开态时，上方并联的围栅MOSFET器件导通，可以为器件提供大电流。
一种实施例中，所述第一离子是P型离子或N型离子。
一种实施例中，所述第二离子是P型离子或N型离子。
具体的，P型离子为：硼的氢化物、氟化物或氯化物，具体为如下材料中的一种或其组合：B2H6、B4H10、B6H10、B10H14、B18H22、BF3或BCl3；N型离子为：磷和砷的氢化物、氟化物，具体为如下材料中的一种或其组合：磷烷，砷烷，五氟化磷，三氟化磷，五氟化砷或三氟化砷。
沟道区与底部Fin区(即第二源区104与第二漏区105之间的衬底101)为未掺杂或轻掺杂i区；
其中，对于N型器件来说，第一源区102为N型掺杂，其掺杂浓度约为1E18cm-3-1E22cm-3，第一漏区103为N型掺杂，其掺杂浓度约为1E18cm-3-1E22cm-3，第二源区104为P型掺杂，其掺杂浓度约为1E18cm-3-1E22cm-3，第二漏区105为N型掺杂，其掺杂浓度约为1E16cm-3-1E21cm-3；
而对于P型器件来说，第一源区102为P型掺杂，其掺杂浓度约为1E18cm-3-1E22cm-3，第一漏区103为P型掺杂，其掺杂浓度约为1E18cm-3-1E20cm-3，第二源区104为N型掺杂，其掺杂浓度约为1E18cm-3-1E22cm-3，第二漏区105为P型掺杂，其掺杂浓度约为1E16cm-3-1E21cm-3。
所述混合导通机制围栅晶体管中，第二源区和第二漏区的厚度以及其掺杂浓度是器件设计的重要参数。第二源区或第二漏区的厚度过薄，则底部隧穿场效应晶体管对总电流的影响较小，对器件的亚阈值摆幅特性的改善有限；第二源区或第二漏区的厚度过厚则会增加工艺的难度，导致器件一致性可靠性下降。第二源区的掺杂浓度不能过低，掺杂浓度过低会导致第二源区的电阻增大，同时较低的掺杂降低了底部隧穿晶体管的隧穿几率，使带带隧穿更 难发生，电流下降。第二漏区的掺杂浓度也需要控制在一定范围，掺杂浓度过低，导致底部漏区电阻增加，电流下降；掺杂浓度过高，导致TFET器件沟道双极效应更加显著。因而：一种优选的实施例中，所述第二源区104和/或所述第二漏区105的厚度为5nm-50nm。一种优选的实施例中，所述第二源区104和/或所述第二漏区105中掺杂的离子浓度为1E16cm-3-1E22cm-3。
一种实施例中，所述第二源区104的材料与所述第二漏区105的材料是：II-VI、III-V或IV-IV族的二元或三元化合物。
一种实施例中，所述第二源区104的材料与所述第二漏区105的材料是Si、SiGe或Ge。
一种实施例中，所述围栅MOSFET器件还包括：
沟道层106，形成于第一源区102和所述第一漏区103之间，且沿远离所述衬底101的方向上间隔排列；
栅介质层107与控制栅108，所述栅介质层107包裹部分所述沟道层106的表面；所述控制栅108包裹所述栅介质层107的表面；
内侧墙114，形成于所述第一源区102与所述栅介质层107之间，以及所述第一漏区103与所述栅介质层107之间的所述沟道层106的表面；
源极金属层111，栅极金属层110以及漏极金属层109；
一种实施方式中，所述源极金属层111与所述漏极金属层109分别形成于所述第一源区102与所述第一漏区103的表面，且分别全包裹所述第一源区102与所述第一漏区103；所述栅极金属层110形成于所述控制栅108的顶端；
由于第二源漏区引出会存在额外寄生电阻不利于器件陡峭亚阈值摆幅特性，因而，一种优选的实施方式中，所述源极金属层111与所述漏极金属层109分别形成于所述第一源区102与所述第一漏区103的表面，且分别全包裹所述第一源区102和所述第二源区104与所述第一漏区103和所述第二漏区105；所述栅极金属层110形成于所述控制栅108的顶端；层间介质层112，覆盖所述源极金属层111，所述栅极金属层110、所述漏极金属层109以及所述内侧墙114的表面；
金属接触层113，贯穿所述层间介质层112，且分别连接述源极金属层111、所述栅极金属层110以及所述漏极金属层109。
根据本发明的其他实施例，还提供了一种混合导通机制围栅晶体管的制作方法，用于制作本发明前述实施例的任一项所述的混合导通机制围栅晶体管，包括：
形成所述围栅MOSFET器件与所述第二源区104与所述第二漏区105；其中，所述围栅MOSFET器件，包括所述衬底101、所述第一源区102以及所述第一漏区103；其中，所述第一源区102与所述第一漏区103中参杂有所述第一离子；所述第二源区104与所述第二漏区105分别形成于所述衬底101与所述第一源区102之间，以及所述衬底101与所述第一漏区103之间，且所述第二源区104、所述第二漏区105的高度不低于第一源区102和所述第一漏区103之间的所述衬底101的高度；
其中，所述第二漏区105中掺杂有所述第一离子，所述第二源区104中掺杂有所述第二离子。
一种实施例中，形成所述围栅MOSFET器件与所述第二源区104与所述第二漏区105，混合导通机制围栅晶体管的制作方法的流程示意图如图2所示，该方法具体包括：
S11：提供一所述衬底101；
S12：形成牺牲层与所述沟道层106；所述牺牲层与所述沟道层106间隔堆叠于所述衬底101上；具体的，牺牲层的材料是SiGe，沟道层106的材料是Si；一种具体实施例中，牺牲层与所述沟道层106是：晶向为<100>的Si/SiGe叠层，每层的厚度约10-20nm；
一种实施方式中，牺牲层与沟道层106中进行了轻掺杂；具体的，Si/SiGe叠层轻掺杂的范围为：1E13cm-3-1E15cm-3。
其他实施方式中，牺牲层与沟道层106中未掺杂离子；
S13：刻蚀所述牺牲层与所述沟道层106，以形成鳍结构，控制器件沟道的长度约为50nm-100nm，并过刻所述鳍结构的沿所述第一方向的两侧的所述衬底101，以形成第一空腔与第二空腔；其中，所述第一空腔与所述第二空腔沿所述第一方向依次排列；
步骤S13，形成鳍结构之后，还包括：通过使用光刻进行STI隔离图形化，形成STI结构；其中，光刻的深度约为5nm-50nm，STI结构的材料是SiO2；
S14：形成假栅结构115，并刻蚀所述牺牲层沿所述第一方向的两端，形 成内侧墙114空腔；具体的，假栅结构115的材料是多晶硅；形成假栅结构115是采用的方法是：原子层淀积法、化学气相淀积法或物理气相沉积法；假栅结构115的厚度为50nm；
S15：形成所述内侧墙114；所述内侧墙114形成于所述内侧墙114空腔中；具体的，内侧墙114材料选自SiO2、Si3N4或其他低K介质材料；形成内侧墙114的方法同形成假栅结构115的方法类似，本申请在此不予赘述，如图3所示；
一种实施例中，步骤S16，所述第二源区104与所述第二漏区105，具体包括：
S161：形成图形化的第一掩模层；所述图形化的第一掩模层覆盖所述第二空腔、所述假栅结构115、以及所述内侧墙114的表面；
S162：在所述第一空腔中填充所述第二源区104的材料形成所述第二源区104，去除所述图形化的第一掩模层，如图4所示；
一种实施方式中，第二源区104中掺杂B离子，浓度约为1E21cm
-3；
S163：形成图形化的第二掩模层；所述图形化的第二掩模层覆盖所述第二源区104、所述假栅结构115、以及所述内侧墙114的表面；所述第二图形化掩模层与所述第一图形化掩模层是光刻胶116；
S164：在所述第二空腔中沉填充所述第二漏区105的材料形成所述第二漏区105，去除所述图形化的第二掩模层，如图5所示；
一种实施方式中，第二源区104与第二漏区105的材料是：SiGe与Si:C；
其中，由于器件的第二源区104与第二漏区105采用SiGe/Si:C外延，有利于增大沟道材料的带带隧穿几率。
一种实施方式中，第二漏区105中掺杂As离子，浓度约为1E18cm
-3。
一种实施方式中，形成第二源区104或第二漏区105时，采用的方法是：原位外延法、原子层淀积法或化学气相淀积法。
一种实施方式中，对第一源区102或第二源区104进行高掺杂的方法选自下列方法之一：原位掺杂法、离子注入法或固态源掺杂法。
S16：形成所述第二源区104与所述第二漏区105；所述第二源区104形成于所述第一空腔中，所述第二漏区105形成于所述第二空腔中；
S17：形成所述第一源区102与所述第一漏区103；所述第一源区102与 所述第一漏区103分别形成于所述第二源区104与所述第二漏区105的顶端；
一种实施方式中，第一源区102与第一漏区103的材料是：SiGe与Si:C。
其中，由于器件的第一源区102与第一漏区103采用SiGe/Si:C外延，将进一步对围栅纳米线/纳米片沟道施加应力，有利于增大沟道材料的载流子迁移率。其中，一种具体实施例中，第一源区102与第一漏区103原位掺杂As离子，浓度约为1E21cm
-3；掺杂离子之后还包括：进行一次快速高温退火，并对注入杂质进行激活(1050℃，10s)
S18：去除所述假栅结构115，并释放所述沟道层106，如图6所示；
S19：形成所述栅介质层107、所述控制栅108、所述源极金属层111，所述栅极金属层110、所述漏极金属层109、所述层间介质层112以及所述金属接触层113。具体的，栅介质层107的材料是：SiO2、Si3N4或高K栅介质材料；控制栅108的材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。
栅介质层107的材料的生长方式是：常规热氧化法、掺氮热氧化法、原子层淀积法或化学气相淀积法。
一种具体实施例中，栅介质层107的材料是HfO2，厚度为1～5nm；栅材料为TiN层，厚度为50～200nm；
其次，根据本发明的一实施例，还提供了一种电子设备，包括本发明前述实施例的任一项所述的混合导通机制围栅晶体管。
另外，根据本发明的一实施例，还提供了一种电子设备的制作方法，包括本发明前述实施例的任一项所述的混合导通机制围栅晶体管的制作方法。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (13)
- 一种混合导通机制围栅晶体管，其特征在于，包括：围栅MOSFET器件，包括衬底、第一源区以及第一漏区；所述第一源区与所述第一漏区沿第一方向排列；其中，所述第一源区与所述第一漏区中参杂有第一离子；其中，所述第一方向表征了平行于所述衬底的方向；第二源区与第二漏区，所述第二源区形成于所述衬底与所述第一源区之间，所述第二漏区形成于所述衬底与所述第一漏区之间，且所述第二源区、所述第二漏区的高度不低于第一源区和所述第一漏区之间的所述衬底的高度；其中，所述第二漏区中掺杂有第一离子，所述第二源区中掺杂有第二离子，且所述第一离子的类型与所述第二离子的类型不同。
- 根据权利要求1所述的混合导通机制围栅晶体管，其特征在于，所述第二源区和/或所述第二漏区的厚度为5nm-50nm。
- 根据权利要求1所述的混合导通机制围栅晶体管，其特征在于，所述第一离子是P型离子或N型离子。
- 根据权利要求1所述的混合导通机制围栅晶体管，其特征在于，所述第二离子是P型离子或N型离子。
- 根据权利要求1所述的混合导通机制围栅晶体管，其特征在于，所述第二源区和/或所述第二漏区中掺杂的离子浓度为1E16cm -3-1E22cm -3。
- 根据权利要求1所述的混合导通机制围栅晶体管，其特征在于，所述第二源区的材料与所述第二漏区的材料是：II-VI、III-V或IV-IV族的二元或三元化合物。
- 根据权利要求6所述的混合导通机制围栅晶体管，其特征在于，所述第二源区的材料与所述第二漏区的材料是Si、SiGe或Ge。
- 根据权利要求1所述的混合导通机制围栅晶体管，其特征在于，所述围栅MOSFET器件还包括：沟道层，形成于第一源区和所述第一漏区之间，且沿远离所述衬底的方向上间隔排列；栅介质层与控制栅，所述栅介质层包裹部分所述沟道层的表面；所述控制栅包裹所述栅介质层的表面；内侧墙，形成于所述第一源区与所述栅介质层之间，以及所述第一漏区 与所述栅介质层之间的所述沟道层的表面；源极金属层，栅极金属层以及漏极金属层；所述源极金属层与所述漏极金属层分别形成于所述第一源区与所述第一漏区的表面，且分别全包裹所述第一源区和所述第二源区与所述第一漏区和所述第二漏区；所述栅极金属层形成于所述控制栅的顶端；层间介质层，覆盖所述源极金属层，所述栅极金属层、所述漏极金属层以及所述内侧墙的表面；金属接触层，贯穿所述层间介质层，且分别连接述源极金属层、所述栅极金属层以及所述漏极金属层。
- 一种混合导通机制围栅晶体管的制作方法，用于制作权利要求1-8任一项所述的混合导通机制围栅晶体管，其特征在于，包括：形成所述围栅MOSFET器件与所述第二源区与所述第二漏区；其中，所述围栅MOSFET器件，包括所述衬底、所述第一源区以及所述第一漏区；其中，所述第一源区与所述第一漏区中参杂有所述第一离子；所述第二源区与所述第二漏区分别形成于所述衬底与所述第一源区之间，以及所述衬底与所述第一漏区之间，且所述第二源区、所述第二漏区的高度不低于第一源区和所述第一漏区之间的所述衬底的高度；其中，所述第二漏区中掺杂有所述第一离子，所述第二源区中掺杂有所述第二离子。
- 根据权利要求9所述的混合导通机制围栅晶体管的制作方法，其特征在于，形成所述围栅MOSFET器件与所述第二源区与所述第二漏区，具体包括：提供一所述衬底；形成牺牲层与所述沟道层；所述牺牲层与所述沟道层间隔堆叠于所述衬底上；刻蚀所述牺牲层与所述沟道层，以形成鳍结构，并过刻所述鳍结构的沿所述第一方向的两侧的所述衬底，以形成第一空腔与第二空腔；其中，所述第一空腔与所述第二空腔沿所述第一方向依次排列；形成假栅结构，并刻蚀所述牺牲层沿所述第一方向的两端，形成内侧墙空腔；形成所述内侧墙；所述内侧墙形成于所述内侧墙空腔中；形成所述第二源区与所述第二漏区；所述第二源区形成于所述第一空腔中，所述第二漏区形成于所述第二空腔中；形成所述第一源区与所述第一漏区；所述第一源区与所述第一漏区分别形成于所述第二源区与所述第二漏区的顶端；去除所述假栅结构，并释放所述沟道层；形成所述栅介质层、所述控制栅、所述源极金属层，所述栅极金属层、所述漏极金属层、所述层间介质层以及所述金属接触层。
- 根据权利要求10所述的混合导通机制围栅晶体管的制作方法，其特征在于，形成所述第二源区与所述第二漏区，具体包括：形成图形化的第一掩模层；所述图形化的第一掩模层覆盖所述第二空腔、所述假栅结构、以及所述内侧墙的表面；在所述第一空腔中填充所述第二源区的材料形成所述第二源区，去除所述图形化的第一掩模层；形成图形化的第二掩模层；所述图形化的第二掩模层覆盖所述第二源区、所述假栅结构、以及所述内侧墙的表面；在所述第二空腔中沉填充所述第二漏区的材料形成所述第二漏区，去除所述图形化的第二掩模层。
- 一种电子设备，其特征在于，包括权利要求1-8任一项所述的混合导通机制围栅晶体管。
- 一种电子设备的制作方法，其特征在于，包括权利要求9-11任一项所述的混合导通机制围栅晶体管的制作方法。
Publications (1)
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