KR20230028920A - 반도체 장치 - Google Patents

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조남규
김석훈
김용승
박판귀
신동석
이상길
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Abstract

소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 기판의 제1 영역에 배치되고, 제1 방향으로 이격된 복수의 제1 핀형 패턴, 기판의 제2 영역에 배치되고, 제2 방향으로 이격된 복수의 제2 핀형 패턴, 기판 상에, 복수의 제1 핀형 패턴의 측벽을 덮는 제1 필드 절연막, 기판 상에, 복수의 제2 핀형 패턴의 측벽을 덮는 제2 필드 절연막, 제1 필드 절연막 상에, 복수의 제1 핀형 패턴과 연결되고, 제1 실리콘-게르마늄 패턴을 포함하는 제1 소오스/드레인 패턴, 제2 필드 절연막 상에, 복수의 제2 핀형 패턴과 연결되고, 제2 실리콘-게르마늄 패턴을 포함하는 제2 소오스/드레인 패턴, 및 제2 소오스/드레인 패턴과 제2 필드 절연막 사이에 배치된 적어도 하나 이상의 제1 에어갭을 포함하고, 제1 소오스/드레인 패턴은 각각의 제1 핀형 패턴과 연결된 제1 바닥면과, 제1 바닥면을 연결하는 적어도 하나 이상의 제1 연결면을 포함하고, 제2 소오스/드레인 패턴은 각각의 제2 핀형 패턴과 연결된 제2 바닥면과, 제2 바닥면을 연결하는 적어도 하나 이상의 제2 연결면을 포함하고, 제1 에어갭의 개수는 제2 연결면의 개수와 동일하고, 제1 연결면 중 하나 이상은 전체적으로 제1 필드 절연막의 상면과 접촉한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편, 반도체 장치의 피치 크기가 줄어듦에 따라, 반도체 장치 내의 컨택들 사이에서 정전 용량 감소 및 전기적 안정성 확보하기 위한 연구가 필요하다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판의 제1 영역에 배치되고, 제1 방향으로 이격된 복수의 제1 핀형 패턴, 기판의 제2 영역에 배치되고, 제2 방향으로 이격된 복수의 제2 핀형 패턴, 기판 상에, 복수의 제1 핀형 패턴의 측벽을 덮는 제1 필드 절연막, 기판 상에, 복수의 제2 핀형 패턴의 측벽을 덮는 제2 필드 절연막, 제1 필드 절연막 상에, 복수의 제1 핀형 패턴과 연결되고, 제1 실리콘-게르마늄 패턴을 포함하는 제1 소오스/드레인 패턴, 제2 필드 절연막 상에, 복수의 제2 핀형 패턴과 연결되고, 제2 실리콘-게르마늄 패턴을 포함하는 제2 소오스/드레인 패턴, 및 제2 소오스/드레인 패턴과 제2 필드 절연막 사이에 배치된 적어도 하나 이상의 제1 에어갭을 포함하고, 제1 소오스/드레인 패턴은 각각의 제1 핀형 패턴과 연결된 제1 바닥면과, 제1 바닥면을 연결하는 적어도 하나 이상의 제1 연결면을 포함하고, 제2 소오스/드레인 패턴은 각각의 제2 핀형 패턴과 연결된 제2 바닥면과, 제2 바닥면을 연결하는 적어도 하나 이상의 제2 연결면을 포함하고, 제1 에어갭의 개수는 제2 연결면의 개수와 동일하고, 제1 연결면 중 하나 이상은 전체적으로 제1 필드 절연막의 상면과 접촉한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판의 제1 영역에 배치되고, 서로 간에 이격된 복수의 제1 핀형 패턴, 기판 상에, 복수의 제1 핀형 패턴의 측벽을 덮는 제1 필드 절연막, 및 제1 필드 절연막 상에, 복수의 제1 핀형 패턴과 연결되는 제1 소오스/드레인 패턴을 포함하고, 제1 소오스/드레인 패턴은 각각의 제1 핀형 패턴 상에 배치된 복수의 제1 에피택셜 영역과, 제1 필드 절연막의 상면을 따라 연장되고 제1 필드 절연막과 접촉하는 연결 반도체 영역과, 제1 에피택셜 영역 및 연결 반도체 영역 상에 제1 에피택셜 영역 및 상기 연결 반도체 영역을 연결하는 제2 에피택셜 영역을 포함하고, 제1 에피택셜 영역, 연결 반도체 영역 및 제2 에피택셜 영역은 실리콘-게르마늄을 포함하고, 연결 반도체 영역의 게르마늄의 분율은 제2 에피택셜 영역의 게르마늄의 분율보다 작다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판의 I/O 영역에 배치되고, 제1 방향으로 이격된 복수의 제1 핀형 패턴, 기판의 로직 영역에 배치되고, 제2 방향으로 이격된 복수의 제2 핀형 패턴, 기판 상에, 복수의 제1 핀형 패턴의 측벽을 덮는 제1 필드 절연막, 기판 상에, 복수의 제2 핀형 패턴의 측벽을 덮는 제2 필드 절연막, 제1 필드 절연막 상에, 복수의 제1 핀형 패턴과 연결되고, 제1 실리콘-게르마늄 패턴을 포함하는 제1 소오스/드레인 패턴으로, 제1 실리콘-게르마늄 패턴은 복수의 제1 핀형 패턴에 걸쳐 형성된 제1 소오스/드레인 패턴, 제2 필드 절연막 상에, 복수의 제2 핀형 패턴과 연결되고, 제2 실리콘-게르마늄 패턴을 포함하는 제2 소오스/드레인 패턴, 및 제2 소오스/드레인 패턴과 제2 필드 절연막 사이에 배치된 적어도 하나 이상의 에어갭을 포함하고, 제1 소오스/드레인 패턴은 각각의 제1 핀형 패턴과 연결된 바닥면과, 바닥면을 연결하는 적어도 하나 이상의 연결면을 포함하고, 제1 핀형 패턴의 개수는 상기 제2 핀형 패턴의 개수보다 많고, 에어갭의 개수는 제2 핀형 패턴의 개수보다 하나가 적고, 모든 연결면은 전체적으로 제1 필드 절연막의 상면과 접촉한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2는 도 1의 A - A를 따라 절단한 단면도이다.
도 3은 도 1의 B - B를 따라 절단한 단면도이다.
도 4는 도 1의 C - C를 따라 절단한 단면도이다.
도 5은 도 1의 D - D를 따라 절단한 단면도이다.
도 6 및 도 7은 도 2의 P 부분을 확대하여 도시한 도면들이다.
도 8 내지 도 12는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14 및 도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 21은 도 1의 A - A를 따라 절단한 단면도이다.
도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 23 내지 도 25는 각각 도 22의 D - D, E - E 및 F - F를 따라 절단한 단면도이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)을 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 7을 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2는 도 1의 A - A를 따라 절단한 단면도이다. 도 3은 도 1의 B - B를 따라 절단한 단면도이다. 도 4는 도 1의 C - C를 따라 절단한 단면도이다. 도 5은 도 1의 D - D를 따라 절단한 단면도이다. 도 6 및 도 7은 도 2의 P 부분을 확대하여 도시한 도면들이다. 설명의 편의성을 위해, 도 1에서는 비아 플러그(206) 및 배선 라인(207)을 도시하지 않았다.
참고적으로, 제1 게이트 컨택(175) 및 제2 게이트 컨택(275)는 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 일 단에 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 1 내지 도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 복수의 제1 핀형 패턴(110)과, 복수의 제2 핀형 패턴(210)과, 제1 게이트 전극(120)과, 제2 게이트 전극(220)과, 제1 소오스/드레인 패턴(150)과, 제2 소오스/드레인 패턴(250)을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I) 및 제2 영역(II)은 서로 다른 기능을 할 수 있다. 예를 들어, 기판(100)의 제1 영역(I)은 반도체 장치의 입출력에 관여하는 I/O 영역일 수 있고, 기판(100)의 제2 영역(II)은 로직 영역일 수 있다.
기판(100)의 제1 영역(I)과, 기판(100)의 제2 영역(II)에는 동일한 도전형의 트랜지스터가 형성될 수 있다. 예를 들어, 기판(100)의 제1 영역(I)과, 기판(100)의 제2 영역(II)은 각각 PMOS 형성 영역일 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 핀형 패턴(110)은 기판(100)의 제1 영역(I)에 배치될 수 있다. 제1 핀형 패턴(110)은 제1 활성 영역(RX1) 내에 배치될 수 있다. 제1 핀형 패턴(110)은 기판(100), 좀 더 구체적으로 제1 활성 영역(RX1)으로부터 돌출될 수 있다.
제1 핀형 패턴(110)은 제1 방향(X1)을 따라 길게 연장될 수 있다. 제1 핀형 패턴(110)은 제1 방향(X1)과 교차하는 제2 방향(Y1)으로 이격될 수 있다. 즉, 복수의 제1 핀형 패턴(110)은 제2 방향(Y1)으로 이격되어, 제2 방향(Y1)으로 배열될 수 있다.
제1 핀형 패턴(110)은 제1 방향(X1)으로 연장되는 제1 핀 트렌치(FT1)에 의해 정의될 수 있다. 제1 핀 트렌치(FT1)는 제1 핀형 패턴의 측벽(110SW)을 정의할 수 있다.
복수의 제2 핀형 패턴(210)은 기판(100)의 제2 영역(II)에 배치될 수 있다. 제2 핀형 패턴(210)은 제2 활성 영역(RX2) 내에 배치될 수 있다. 제2 핀형 패턴(210)은 기판(100), 좀 더 구체적으로 제2 활성 영역(RX2)으로부터 돌출될 수 있다.
제2 핀형 패턴(210)은 제3 방향(X2)을 따라 길게 연장될 수 있다. 제2 핀형 패턴(210)은 제3 방향(X2)과 교차하는 제4 방향(Y2)으로 이격될 수 있다. 즉, 복수의 제2 핀형 패턴(210)은 제4 방향(Y2)으로 이격되어, 제4 방향(Y2)으로 배열될 수 있다.
제2 핀형 패턴(210)은 제3 방향(X2)으로 연장되는 제2 핀 트렌치(FT2)에 의해 정의될 수 있다. 제2 핀 트렌치(FT2)는 제2 핀형 패턴의 측벽(210SW)을 정의할 수 있다.
제1 방향(X1) 및 제2 방향(Y1)은 제5 방향(Z)과 교차될 수 있다. 제3 방향(X2) 및 제4 방향(Y2)은 제5 방향(Z)과 교차될 수 있다. 제5 방향(Z)은 기판(100)의 상면과 수직인 방향일 수 있다.
제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 딥 트렌치(DT)에 의해 정의될 수 있다. 딥 트렌치(DT)는 제1 핀 트렌치(FT1) 및 제2 핀 트렌치(FT2)보다 깊다. 예를 들어, 딥 트렌치(DT)는 제1 방향(X1) 또는 제3 방향(X2)으로 길게 연장될 수 있다.
제1 활성 영역(RX1)에 배치된 제1 핀형 패턴(110)의 개수는 제2 활성 영역(RX2)에 배치된 제2 핀형 패턴(210)의 개수보다 많다. 예를 들어, 제1 핀형 패턴(110)의 개수는 4개 이상일 수 있다. 제2 핀형 패턴(210)의 개수는 3개 이하일 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 각각의 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
일 예로, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 실리콘 핀형 패턴일 수 있다. 다른 예로, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 실리콘-게르마늄 패턴을 포함하는 핀형 패턴일 수 있다.
제1 필드 절연막(105) 및 제2 필드 절연막(106)은 기판(100) 상에 형성될 수 있다. 제1 필드 절연막(105)은 기판(100)의 제1 영역(I)에 배치될 수 있다. 제2 필드 절연막(106)은 기판(100)의 제2 영역(II)에 배치될 수 있다.
제1 필드 절연막(105)은 딥 트렌치(DT)를 채울 수 있다. 제1 필드 절연막(105)은 제1 핀 트렌치(FT1)의 일부를 채울 수 있다. 제1 필드 절연막(105)은 복수의 제1 핀형 패턴의 측벽(110SW)의 적어도 일부를 덮을 수 있다.
제1 필드 절연막(105)는 제1 내측 필드 절연막(105a)와, 제1 외측 필드 절연막(105b)을 포함할 수 있다. 제1 내측 필드 절연막(105a)은 제2 방향(Y1)으로 인접하는 제1 핀형 패턴(110) 사이에 배치될 수 있다. 제1 외측 필드 절연막(105b)은 제1 활성 영역(RX1)의 주변에 배치될 수 있다. 제1 활성 영역(RX1)의 최외각에 배치된 제1 핀형 패턴(110)에서, 제1 핀형 패턴의 제1 측벽(110SW)은 제1 내측 필드 절연막(105a)에 의해 덮이고, 제1 핀형 패턴의 제2 측벽(110SW)은 제1 외측 필드 절연막(105b)에 의해 덮일 수 있다. 제1 핀형 패턴의 제1 측벽(110SW) 및 제1 핀형 패턴의 제2 측벽(110SW)은 제2 방향(Y1)으로 대향(opposite)되는 측벽이다.
제1 핀형 패턴(110)의 일부는 제1 내측 필드 절연막의 상면(105a_US) 및 제1 외측 필드 절연막의 상면(105b_US)보다 위로 돌출될 수 있다. 딥 트렌치(DT)의 바닥면을 기준으로, 제1 내측 필드 절연막의 상면(105a_US)의 최하부는 제1 외측 필드 절연막의 상면(105b_US)의 최하부보다 높다.
제2 필드 절연막(106)은 딥 트렌치(DT)를 채울 수 있다. 제2 필드 절연막(106)은 제2 핀 트렌치(FT2)의 일부를 채울 수 있다. 제2 필드 절연막(106)은 복수의 제2 핀형 패턴의 측벽(210SW)을 덮을 수 있다.
제2 필드 절연막(106)는 제2 내측 필드 절연막(106a)와, 제2 외측 필드 절연막(106b)을 포함할 수 있다. 제2 내측 필드 절연막(106a)은 제4 방향(Y2)으로 인접하는 제2 핀형 패턴(210) 사이에 배치될 수 있다. 제2 외측 필드 절연막(106b)은 제2 활성 영역(RX2)의 주변에 배치될 수 있다. 제2 활성 영역(RX2)의 최외각에 배치된 제2 핀형 패턴(210)에서, 제2 핀형 패턴의 제1 측벽(210SW)은 제2 내측 필드 절연막(106a)에 의해 덮이고, 제2 핀형 패턴의 제2 측벽(210SW)은 제2 외측 필드 절연막(106b)에 의해 덮일 수 있다. 제2 핀형 패턴의 제1 측벽(210SW) 및 제2 핀형 패턴의 제2 측벽(210SW)은 제4 방향(Y2)으로 대향되는 측벽이다.
제2 핀형 패턴(210)의 일부는 제2 내측 필드 절연막의 상면(106a_US) 및 제2 외측 필드 절연막의 상면(106b_US)보다 위로 돌출될 수 있다. 딥 트렌치(DT)의 바닥면을 기준으로, 제2 내측 필드 절연막의 상면(106a_US)의 최하부는 제2 외측 필드 절연막의 상면(106b_US)의 최하부보다 높다.
제1 필드 절연막(105) 및 제2 필드 절연막(106)은 각각 절연 물질을 포함할 수 있다. 예를 들어, 제1 필드 절연막(105) 및 제2 필드 절연막(106)은 각각 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있지만, 이에 제한되는 것은 아니다. 제1 필드 절연막(105) 및 제2 필드 절연막(106)은 각각 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 게이트 전극(120)은 기판(100)의 제1 영역(I)에 배치될 수 있다. 제1 게이트 전극(120)은 제1 필드 절연막(105) 상에 배치될 수 있다. 제1 게이트 전극(120)은 제2 방향(Y1)으로 연장될 수 있다.
제1 게이트 전극(120)은 제1 핀형 패턴(110) 상에 배치될 수 있다. 제1 게이트 전극(120)은 복수의 제1 핀형 패턴(110)과 교차할 수 있다. 인접하는 제1 게이트 전극(120)은 제1 방향(X1)으로 이격될 수 있다.
제2 게이트 전극(220)은 기판(100)의 제2 영역(II)에 배치될 수 있다. 제2 게이트 전극(220)은 제2 필드 절연막(106) 상에 배치될 수 있다. 제2 게이트 전극(220)은 제4 방향(Y2)으로 연장될 수 있다.
제2 게이트 전극(220)은 제2 핀형 패턴(210) 상에 배치될 수 있다. 제2 게이트 전극(220)은 복수의 제2 핀형 패턴(210)과 교차할 수 있다. 인접하는 제2 게이트 전극(220)은 제3 방향(X2)으로 이격될 수 있다.
예를 들어, 제1 방향(X1)으로 인접한 제1 게이트 전극(120) 사이의 거리(W1)는 제3 방향(X2)으로 인접한 제2 게이트 전극(220) 사이의 거리(W2)보다 클 수 있다.
제1 게이트 전극(120)은 단지 제1 활성 영역(RX1)에 배치된 제1 핀형 패턴(110)과 교차하는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 게이트 전극(120)은 제2 방향(Y1)으로 연장되어, 제1 활성 영역(RX1)과 제2 방향(Y1)으로 인접하는 다른 활성 영역 내의 핀형 패턴과 교차할 수 있음은 물론이다. 마찬가지로, 제2 게이트 전극(220)은 단지 제2 활성 영역(RX2)에 배치된 제2 핀형 패턴(210)과 교차하는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도시되지 않았지만, 제2 게이트 전극(220)을 제4 방향(Y2)으로 절단한 단면도는 도 3과 유사할 수 있다. 덧붙여, 제2 핀형 패턴(210)을 제3 방향(X2)으로 절단한 단면도는 도 4와 유사할 수 있다. 따라서, 이하의 설명은 기판(100)의 제1 영역(I)에 배치된 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145)을 중심으로 설명한다.
제1 게이트 전극(120)은 제1 필드 절연막(105)의 상면(150a_US, 105b_US)보다 위로 돌출된 제1 핀형 패턴(110)을 감쌀 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 게이트 스페이서(140)은 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다. 제1 게이트 스페이서(140)은 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 스페이서(140)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(130)은 제1 게이트 전극(120)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 핀형 패턴(110) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 전극(120)과, 제1 게이트 스페이서(140) 사이에 형성될 수 있다.
제1 게이트 절연막(130)은 제1 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일과, 제1 필드 절연막의 상면(105a_US, 105b_US)을 따라 형성될 수 있다. 도시되지 않았지만, 제1 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라 계면막이 더 형성될 수 있다. 제1 게이트 절연막(130)은 각각 계면막 상에 형성될 수 있다.
제1 게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 전극(120)의 상면 및 제1 게이트 스페이서(140)의 상면 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 제1 게이트 캡핑 패턴(145)은 제1 게이트 스페이서(140) 사이에 배치될 수 있다. 이와 같은 경우, 제1 게이트 캡핑 패턴(145)의 상면은 제1 게이트 스페이서(140)의 상면과 동일 평면에 놓일 수 있다.
제1 소오스/드레인 패턴(150)은 제1 필드 절연막(105) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 활성 영역(RX1)에 배치될 수 있다.
제1 소오스/드레인 패턴(150)은 복수의 제1 핀형 패턴(110) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 복수의 제1 핀형 패턴(110)과 연결될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 방향(X1)으로 인접하는 제1 게이트 전극(120) 사이에 배치될 수 있다.
제2 소오스/드레인 패턴(250)은 제2 필드 절연막(106) 상에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 활성 영역(RX2)에 배치될 수 있다.
제2 소오스/드레인 패턴(250)은 복수의 제2 핀형 패턴(210) 상에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 복수의 제2 핀형 패턴(210)과 연결될 수 있다. 제2 소오스/드레인 패턴(250)은 제3 방향(X2)으로 인접하는 제2 게이트 전극(220) 사이에 배치될 수 있다.
제1 소오스/드레인 패턴(150)은 복수의 제1 핀형 패턴(110)과 연결되고, 제2 소오스/드레인 패턴(250)은 복수의 제2 핀형 패턴(210)과 연결되므로, 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 각각 공유 소오스/드레인 패턴일 수 있다.
제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 각각 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제1 소오스/드레인 패턴(150)은 바닥면(150BS)과, 측벽(150SW)과, 연결면(150CS)을 포함할 수 있다. 제1 소오스/드레인 패턴(150)은 제1 소오스/드레인 패턴의 바닥면(150BS)을 통해, 각각의 제1 핀형 패턴(110)과 연결될 수 있다. 제1 소오스/드레인 패턴의 연결면(150CS)은 인접하는 제1 소오스/드레인 패턴의 바닥면(150BS)을 연결할 수 있다. 제1 소오스/드레인 패턴의 바닥면(150BS)은 곡면인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인 패턴(150)에 포함된 제1 소오스/드레인 패턴의 바닥면(150BS)의 개수는 제1 핀형 패턴(110)의 개수와 동일한다. 제1 소오스/드레인 패턴(150)은 복수의 제1 소오스/드레인 패턴의 바닥면(150BS)을 포함한다. 제1 소오스/드레인 패턴(150)에 포함된 제1 소오스/드레인 패턴의 연결면(150CS)의 개수는 제1 핀형 패턴(110)의 개수보다 하나가 적다. 제1 소오스/드레인 패턴(150)은 적어도 하나 이상의 제1 소오스/드레인 패턴의 연결면(150CS)을 포함한다.
제1 소오스/드레인 패턴의 측벽(150SW)은 제5 방향(Z)으로 연장될 수 있다. 제1 소오스/드레인 패턴의 측벽(150SW)은 제1 소오스/드레인 패턴의 바닥면(150BS)과 직접 연결될 수 있다. 제1 소오스/드레인 패턴의 측벽(150SW)은 하부 측벽(150SW1)과, 상부 측벽(150SW2)을 포함할 수 있다.
제1 소오스/드레인 패턴의 하부 측벽(150SW1)은 제1 소오스/드레인 패턴의 바닥면(150BS)과 직접 연결될 수 있다. 제1 소오스/드레인 패턴의 패싯 교차점은 제1 소오스/드레인 패턴의 하부 측벽(150SW1) 및 제1 소오스/드레인 패턴의 상부 측벽(150SW2)이 만나는 지점일 수 있다. 제1 소오스/드레인 패턴의 하부 측벽(150SW1) 사이에서, 제1 소오스/드레인 패턴(150)의 제2 방향(Y1)으로의 폭은 기판(100)에서 멀어짐에 따라 증가할 수 있다. 제1 소오스/드레인 패턴의 상부 측벽(150SW2) 사이에서, 제1 소오스/드레인 패턴(150)의 제2 방향(Y1)으로의 폭은 기판(100)에서 멀어짐에 따라 감소할 수 있다. 제1 소오스/드레인 패턴의 패싯 교차점은 기판(100)에서 멀어짐에 따라 제1 소오스/드레인 패턴(150)의 제2 방향(Y1)으로의 폭이 증가하다가 감소하는 지점일 수 있다.
제1 소오스/드레인 패턴(150)은 복수의 제1 하부 에피택셜 영역(151)과, 적어도 하나 이상의 연결 반도체 영역(153)과, 제1 상부 에피택셜 영역(152)을 포함할 수 있다.
제1 하부 에피택셜 영역(151)은 각각의 제1 핀형 패턴(110) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 하부 에피택셜 영역(151)을 통해 제1 핀형 패턴(110)과 연결될 수 있다. 제1 하부 에피택셜 영역(151)은 제1 소오스/드레인 패턴의 바닥면(150BS)을 정의할 수 있다.
연결 반도체 영역(153)은 제1 필드 절연막(105)의 상면을 따라 연장된다. 예를 들어, 연결 반도체 영역(153)은 제1 내측 필드 절연막의 상면(105a_US)을 따라 연장될 수 있다. 연결 반도체 영역(153)은 제1 하부 에피택셜 영역(151)과 접촉할 수 있다. 연결 반도체 영역(153)은 제1 소오스/드레인 패턴의 연결면(150CS)을 정의할 수 있다.
도 6에서, 연결 반도체 영역(153)은 특정 각도를 갖는 패싯(153FC)을 포함할 수 있다. 도 7에서, 연결 반도체 영역(153)은 패싯을 포함하지 않는다. 이후의 설명은 도 6을 중심으로 설명한다.
제1 상부 에피택셜 영역(152)은 제1 하부 에피택셜 영역(151) 및 연결 반도체 영역(153) 상에 배치될 수 있다. 제1 상부 에피택셜 영역(152)은 제1 하부 에피택셜 영역(151)과 연결 반도체 영역(153)을 연결할 수 있다. 제1 상부 에피택셜 영역(152)은 복수의 제1 핀형 패턴(110) 상에 배치된다. 제1 상부 에피택셜 영역(152)은 복수의 제1 핀형 패턴(110)에 걸쳐 형성된다.
제1 하부 에피택셜 영역(151)과, 제1 상부 에피택셜 영역(152)과, 연결 반도체 영역(153)은 각각 실리콘-게르마늄을 포함할 수 있다. 제1 하부 에피택셜 영역(151)과, 제1 상부 에피택셜 영역(152)은 에피택셜 공정을 이용하여 성장된 실리콘-게르마늄 패턴일 수 있다. 연결 반도체 영역(153)은 제조 공정 중 제1 상부 에피택셜 영역(152)의 일부가 이동(migration)하여 형성될 수 있다.
제1 하부 에피택셜 영역(151)의 게르마늄의 분율은 제1 상부 에피택셜 영역(152)의 게르마늄 분율보다 작다. 연결 반도체 영역(153)의 게르마늄의 분율은 제1 상부 에피택셜 영역(152)의 게르마늄 분율보다 작다. 일 예로, 제1 하부 에피택셜 영역(151)의 게르마늄의 분율은 연결 반도체 영역(153)의 게르마늄의 분율보다 클 수 있다. 다른 예로, 제1 하부 에피택셜 영역(151)의 게르마늄의 분율은 연결 반도체 영역(153)의 게르마늄의 분율과 동일할 수 있다. 또 다른 예로, 제1 하부 에피택셜 영역(151)의 게르마늄의 분율은 연결 반도체 영역(153)의 게르마늄의 분율보다 작을 수 있다.
제2 소오스/드레인 패턴(250)은 바닥면(250BS)과, 측벽(250SW)과, 연결면(250CS)을 포함할 수 있다. 제2 소오스/드레인 패턴(250)은 제2 소오스/드레인 패턴의 바닥면(250BS)을 통해, 각각의 제2 핀형 패턴(210)과 연결될 수 있다. 제2 소오스/드레인 패턴의 연결면(250CS)은 인접하는 제2 소오스/드레인 패턴의 바닥면(250BS)을 연결할 수 있다. 제2 소오스/드레인 패턴의 바닥면(250BS)은 곡면인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제2 소오스/드레인 패턴(250)에 포함된 제2 소오스/드레인 패턴의 바닥면(250BS)의 개수는 제2 핀형 패턴(210)의 개수와 동일한다. 제2 소오스/드레인 패턴(250)은 복수의 제2 소오스/드레인 패턴의 바닥면(250BS)을 포함한다. 제2 소오스/드레인 패턴(250)에 포함된 제2 소오스/드레인 패턴의 연결면(250CS)의 개수는 제2 핀형 패턴(210)의 개수보다 하나가 적다. 제2 소오스/드레인 패턴(250)은 적어도 하나 이상의 제2 소오스/드레인 패턴의 연결면(250CS)을 포함한다.
제2 소오스/드레인 패턴의 측벽(250SW)은 제5 방향(Z)으로 연장될 수 있다. 제2 소오스/드레인 패턴의 측벽(250SW)은 제2 소오스/드레인 패턴의 바닥면(250BS)과 직접 연결될 수 있다. 제2 소오스/드레인 패턴의 측벽(250SW)은 하부 측벽(250SW1)과, 상부 측벽(250SW2)을 포함할 수 있다.
제2 소오스/드레인 패턴의 하부 측벽(250SW1)은 제2 소오스/드레인 패턴의 바닥면(250BS)과 직접 연결될 수 있다. 제2 소오스/드레인 패턴의 패싯 교차점은 제2 소오스/드레인 패턴의 하부 측벽(250SW1) 및 제2 소오스/드레인 패턴의 상부 측벽(250SW2)이 만나는 지점일 수 있다. 제2 소오스/드레인 패턴의 하부 측벽(250SW1) 사이에서, 제2 소오스/드레인 패턴(250)의 제4 방향(Y2)으로의 폭은 기판(100)에서 멀어짐에 따라 증가할 수 있다. 제2 소오스/드레인 패턴의 상부 측벽(250SW2) 사이에서, 제2 소오스/드레인 패턴(250)의 제4 방향(Y2)으로의 폭은 기판(100)에서 멀어짐에 따라 감소할 수 있다. 제2 소오스/드레인 패턴의 패싯 교차점은 기판(100)에서 멀어짐에 따라 제2 소오스/드레인 패턴(150)의 제4 방향(Y2)으로의 폭이 증가하다가 감소하는 지점일 수 있다.
제2 소오스/드레인 패턴(250)은 복수의 제2 하부 에피택셜 영역(251)과, 제2 상부 에피택셜 영역(252)을 포함할 수 있다.
제2 하부 에피택셜 영역(251)은 각각의 제2 핀형 패턴(210) 상에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 하부 에피택셜 영역(251)을 통해 제2 핀형 패턴(210)과 연결될 수 있다. 제2 하부 에피택셜 영역(251)은 제2 소오스/드레인 패턴의 바닥면(250BS)을 정의할 수 있다.
제2 상부 에피택셜 영역(252)은 제2 하부 에피택셜 영역(251) 상에 배치될 수 있다. 제2 상부 에피택셜 영역(252)은 서로 이격된 제2 하부 에피택셜 영역(251)을 연결할 수 있다. 제2 상부 에피택셜 영역(252)은 복수의 제2 핀형 패턴(210) 상에 배치된다. 제2 상부 에피택셜 영역(252)은 복수의 제2 핀형 패턴(210)에 걸쳐 형성된다.
제2 하부 에피택셜 영역(251)과, 제1 상부 에피택셜 영역(152)은 각각 실리콘-게르마늄을 포함할 수 있다. 제2 하부 에피택셜 영역(251)과, 제2 상부 에피택셜 영역(252)은 에피택셜 공정을 이용하여 성장된 실리콘-게르마늄 패턴일 수 있다. 제2 하부 에피택셜 영역(251)의 게르마늄의 분율은 제2 상부 에피택셜 영역(252)의 게르마늄 분율보다 작다.
제1 소오스/드레인 패턴(150)에서, 제1 소오스/드레인 패턴의 연결면(150CS) 중 하나 이상은 전체적으로 제1 필드 절연막(105)의 상면과 접촉한다. 좀 더 구체적으로, 제1 소오스/드레인 패턴의 연결면(150CS) 중 하나 이상은 전체적으로 제1 내측 필드 절연막의 상면(105a_US)과 접촉한다. 예를 들어, 제1 소오스/드레인 패턴의 연결면(150CS) 중 하나 이상은 전체적으로 제1 내측 필드 절연막의 상면(105a_US)과 직접 접촉한다.
여기에서, "전체적으로 접촉한다"는 것은 도 2와 같은 단면도에서, 제1 소오스/드레인 패턴의 연결면(150CS)과 제1 내측 필드 절연막의 상면(105a_US) 사이에 에어갭이 존재하지 않는 것을 의미한다.
몇몇 실시예들에 따른 반도체 장치에서, 모든 제1 소오스/드레인 패턴의 연결면(150CS)은 전체적으로 제1 내측 필드 절연막의 상면(105a_US)과 접촉한다. 예를 들어, 제1 내측 필드 절연막(105a)는 제1 부분(105a_1)과, 제2 부분(105a_2)과, 제3 부분(105a_3)을 포함할 수 있다. 제1 내측 필드 절연막의 제2 부분(105a_2)은 제1 내측 필드 절연막의 제1 부분(105a_1)과 제1 내측 필드 절연막의 제3 부분(105a_3) 사이에 배치된다. 제1 내측 필드 절연막의 제1 부분(105a_1)에 대응된 제1 소오스/드레인 패턴의 연결면(150CS)은 전체적으로 제1 내측 필드 절연막의 제1 부분의 상면(105a_US1)과 접촉한다. 다르게 설명하면, 제1 내측 필드 절연막의 제1 부분의 상면(105a_US1) 전체는 제1 소오스/드레인 패턴(150)과 접촉한다. 제1 내측 필드 절연막의 제2 부분(105a_2)에 대응된 제1 소오스/드레인 패턴의 연결면(150CS)은 전체적으로 제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)과 접촉한다. 제1 내측 필드 절연막의 제3 부분(105a_3)에 대응된 제1 소오스/드레인 패턴의 연결면(150CS)은 전체적으로 제1 내측 필드 절연막의 제3 부분의 상면(105a_US3)과 접촉한다.
적어도 하나 이상의 제1 에어갭(AG_L)은 제2 필드 절연막(106)과 제2 소오스/드레인 패턴(250) 사이에 배치될 수 있다. 제1 에어갭(AG_L)은 제2 내측 필드 절연막(106a)과 제2 소오스/드레인 패턴(250) 사이에 배치될 수 있다. 제1 에어갭(AG_L)은 제2 내측 필드 절연막의 상면(106a_US)과 제2 소오스/드레인 패턴의 연결면(250CS) 사이에 정의될 수 있다. 제1 에어갭(AG_L)은 제4 방향(Y2)으로의 제1 에어갭 폭(AG_W1)과, 제5 방향(Z)으로의 제1 에어갭 높이(AG_H1)을 가질 수 있다.
예를 들어, 제1 에어갭(AG_L)은 모든 제2 소오스/드레인 패턴의 연결면(250CS)과, 제2 내측 필드 절연막의 상면(106a_US) 사이에 배치될 수 있다. 제1 에어갭(AG_L)의 개수는 제2 소오스/드레인 패턴의 연결면(250CS)의 개수와 동일하다. 제1 에어갭(AG_L)의 개수는 제2 핀형 패턴(210)의 개수보다 하나가 적다.
도 6에서, 제1 내측 필드 절연막의 제2 부분(105a_2)은 제1 내측 필드 절연막의 제1 부분(105a_1)과 바로 인접할 수 있다. 여기에서, "바로 인접한다"는 것은 제1 내측 필드 절연막의 제2 부분(105a_2)과 제1 내측 필드 절연막의 제1 부분(105a_1) 사이에, 다른 제1 내측 필드 절연막(105a)가 배치되지 않는다는 의미이다. 제1 내측 필드 절연막의 제2 부분(105a_2)은 제1 내측 필드 절연막의 제3 부분(105a_3)과 바로 인접할 수 있다.
제1 핀 트렌치(FT1)의 바닥면을 기준으로, 제1 내측 필드 절연막의 제1 부분의 상면(105a_US1)의 높이는 제1 높이(H1)일 수 있다. 제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)의 높이는 제2 높이(H2)일 수 있다. 제1 내측 필드 절연막의 제3 부분의 상면(105a_US3)의 높이는 제3 높이(H3)일 수 있다. 여기에서, 제1 내측 필드 절연막 상면(105a_US)의 높이는 제1 핀 트렌치(FT1)의 바닥면으로부터 제1 내측 필드 절연막의 상면(105a_US) 중 최하 지점까지의 높이일 수 있다.
제1 소오스/드레인 패턴의 연결면(150CS)과 제1 내측 필드 절연막의 상면(105a_US)과 접촉한다. 제1 핀 트렌치(FT1)의 바닥면으로부터 제1 내측 필드 절연막의 제1 부분(105a_1)과 접촉하는 제1 소오스/드레인 패턴(150)까지의 높이는 제1 높이(H1)일 수 있다. 제1 핀 트렌치(FT1)의 바닥면으로부터 제1 내측 필드 절연막의 제2 부분(105a_2)과 접촉하는 제1 소오스/드레인 패턴(150)까지의 높이는 제2 높이(H2)일 수 있다. 제1 핀 트렌치(FT1)의 바닥면으로부터 제1 내측 필드 절연막의 제3 부분(105a_3)과 접촉하는 제1 소오스/드레인 패턴(150)까지의 높이는 제3 높이(H3)일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)의 높이(H2)는 제1 내측 필드 절연막의 제1 부분의 상면(105a_US1)의 높이(H1)와 동일할 수 있다. 제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)의 높이(H2)는 제1 내측 필드 절연막의 제3 부분의 상면(105a_US3)의 높이(H3)와 동일할 수 있다.
제1 식각 정지막(195)은 제1 외측 필드 절연막의 상면(105b_US)과, 제1 소오스/드레인 패턴의 측벽(150SW)의 일부와, 제2 외측 필드 절연막의 상면(106b_US)과, 제2 소오스/드레인 패턴의 측벽(250SW)의 일부를 따라 연장될 수 있다.
제1 식각 정지막(195)은 이 후에 설명될 제1 층간 절연막(191)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 식각 정지막(195)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(191)은 제1 식각 정지막(195) 상에 배치될 수 있다. 제1 층간 절연막(191)의 상면은 제1 게이트 캡핑 패턴(145)의 상면과 동일 평면에 놓일 수 있다.
제1 소오스/드레인 컨택(170)은 제1 소오스/드레인 패턴(150) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(170)은 제1 소오스/드레인 패턴(150)과 연결된다. 제1 소오스/드레인 컨택(170)은 제1 층간 절연막(191) 내에 배치될 수 있다.
제1 소오스/드레인 컨택(170)의 상면은 제1 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다. 또한, 제1 소오스/드레인 컨택(170)의 상면은 게이트 캡핑 패턴(145)의 상면과 동일 평면에 놓일 수 있다.
제2 소오스/드레인 컨택(270)은 제2 소오스/드레인 패턴(250) 상에 배치될 수 있다. 제2 소오스/드레인 컨택(270)은 제2 소오스/드레인 패턴(250)과 연결된다. 제2 소오스/드레인 컨택(270)은 제1 층간 절연막(191) 내에 배치될 수 있다.
제2 소오스/드레인 컨택(270)의 상면은 제1 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다.
제1 실리사이드막(155)은 제1 소오스/드레인 컨택(170)과 제1 소오스/드레인 패턴(150) 사이에 배치될 수 있다. 제2 실리사이드막(255)은 제2 소오스/드레인 컨택(270)과 제2 소오스/드레인 패턴(250) 사이에 형성될 수 있다. 제1 실리사이드막(155) 및 제2 실리사이드막(155)은 각각 금속 실리사이드 물질을 포함할 수 있다.
도시된 것과 달리, 일 예로, 제1 소오스/드레인 컨택(170) 및 제2 소오스/드레인 컨택(270)은 각각 L자 형상을 가질 수 있다. 다른 예로, 제1 소오스/드레인 컨택(170) 및 제2 소오스/드레인 컨택(270)은 각각 180도 회전된 T자 형상을 가질 수 있다.
제1 게이트 컨택(175)은 제1 게이트 전극(120) 상에 배치될 수 있다. 제1 게이트 컨택(175)은 제1 게이트 전극(120)과 연결된다. 제1 게이트 컨택(175)은 제1 게이트 캡핑 패턴(145) 내에 배치될 수 있다. 제1 게이트 컨택(175)의 상면은 제1 게이트 캡핑 패턴(145)의 상면과 동일 평면에 놓일 수 있다.
제2 게이트 컨택(275)은 제2 게이트 전극(220) 상에 배치될 수 있다. 제2 게이트 컨택(275)은 제2 게이트 전극(220)과 연결된다. 도시되지 않았지만, 제2 게이트 컨택(275)은 제2 게이트 전극(220) 상의 게이트 캡핑 패턴 내에 배치될 수 있다.
제1 소오스/드레인 컨택(170), 제2 소오스/드레인 컨택(270), 제1 게이트 컨택(175) 및 제2 게이트 컨택(275)은 각각 도전성 물질을 포함하고, 예를 들어, 금속, 금속 질화물, 금속 탄질화물, 2차원 물질(Two-dimensional(2D) material) 및 도전성 반도체 물질 중 적어도 하나를 포함할 수 있다. 제1 소오스/드레인 컨택(170), 제2 소오스/드레인 컨택(270) 및 제1 게이트 컨택(175)은 각각 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 일 예로, 제1 소오스/드레인 컨택(170), 제2 소오스/드레인 컨택(270), 제1 게이트 컨택(175) 및 제2 게이트 컨택(275)은 컨택 배리어막과, 컨택 배리어막이 정의라는 공간을 채우는 컨택 필링막을 포함할 수 있다. 다른 예로, 제1 소오스/드레인 컨택(170), 제2 소오스/드레인 컨택(270), 제1 게이트 컨택(175) 및 제2 게이트 컨택(275)은 컨택 배리어막없이 컨택 필링막만을 포함할 수 있다.
제2 층간 절연막(192)은 제1 층간 절연막(191) 상에 배치될 수 있다. 제2 식각 정지막(196)은 제2 층간 절연막(192)과, 제1 층간 절연막(191) 사이에 배치될 수 있다.
제1 층간 절연막(191) 및 제2 층간 절연막(192)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 식각 정지막(196)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
배선 구조체(205)는 제2 층간 절연막(192) 내에 배치될 수 있다. 배선 구조체(205)는 비아 플러그(206)와 배선 라인(207)을 포함할 수 있다. 배선 라인(207)은 비아 플러그(206)을 통해, 소오스/드레인 컨택(170, 270) 및 게이트 컨택(175, 275)과 연결될 수 있다.
비아 플러그(206)와, 배선 라인(207)은 서로 다른 제조 공정을 통해 형성될 수 있다. 비아 플러그(206)과, 배선 라인(207) 사이의 경계가 구분될 수 있다. 도시된 것과 달리, 비아 플러그(206)과, 배선 라인(207)은 통합 구조(integral structure)를 가질 수 있다. 이와 같은 경우, 비아 플러그(206)과, 배선 라인(207) 사이의 경계는 구분되지 않을 수 있다.
비아 플러그(206)와, 배선 라인(207)은 각각 도전성 물질을 포함하고, 예를 들어, 금속, 금속 질화물, 금속 탄질화물, 2차원 물질(Two-dimensional(2D) material) 및 도전성 반도체 물질 중 적어도 하나를 포함할 수 있다.
도 8 내지 도 12는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 8 내지 도 12는 도 2의 P 부분을 확대한 도면이다.
도 8 및 도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 내측 필드 절연막의 제1 부분의 상면(105a_US1)의 높이(H1)는 제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)의 높이(H2)와 동일할 수 있다.
제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)의 높이(H2)는 제1 내측 필드 절연막의 제3 부분의 상면(105a_US3)의 높이(H3)와 다를 수 있다.
도 8에서, 제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)의 높이(H2)는 제1 내측 필드 절연막의 제3 부분의 상면(105a_US3)의 높이(H3)보다 크다.
도 9에서, 제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)의 높이(H2)는 제1 내측 필드 절연막의 제3 부분의 상면(105a_US3)의 높이(H3)보다 작다.
도 10 내지 도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)의 높이(H2)는 제1 내측 필드 절연막의 제3 부분의 상면(105a_US3)의 높이(H3)와 다를 수 있다.
제1 내측 필드 절연막의 제1 부분의 상면(105a_US1)의 높이(H1)는 제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)의 높이(H2)와 다를 수 있다.
도 10에서, 제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)의 높이(H2)는 제1 내측 필드 절연막의 제3 부분의 상면(105a_US3)의 높이(H3)보다 크다.
제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)의 높이(H2)는 제1 내측 필드 절연막의 제1 부분의 상면(105a_US1)의 높이(H1)보다 크다.
도 11에서, 제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)의 높이(H2)는 제1 내측 필드 절연막의 제3 부분의 상면(105a_US3)의 높이(H3)보다 작다.
제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)의 높이(H2)는 제1 내측 필드 절연막의 제1 부분의 상면(105a_US1)의 높이(H1)보다 작다.
도 12에서, 제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)의 높이(H2)는 제1 내측 필드 절연막의 제3 부분의 상면(105a_US3)의 높이(H3)보다 크다.
제1 내측 필드 절연막의 제2 부분의 상면(105a_US2)의 높이(H2)는 제1 내측 필드 절연막의 제1 부분의 상면(105a_US1)의 높이(H1)보다 작다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 영역(RX1)의 최외각에 배치된 제1 핀형 패턴의 측벽(110SW)의 일부는 제1 외측 필드 절연막(106b)으로부터 노출될 수 있다.
제1 외측 필드 절연막(106b)은 제1 활성 영역(RX1)의 최외각에 배치된 제1 핀형 패턴의 측벽(110SW)을 전체적으로 덮지 않을 수 있다. 제1
제1 하부 에피택셜 영역(151)은 제1 외측 필드 절연막(106b)으로부터 노출된 제1 핀형 패턴의 측벽(110SW)을 덮는다.
도 14 및 도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 15 및 도 17은 도 14 및 도 16의 Q 부분을 확대한 도면이다.
도 14 내지 도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 소오스/드레인 패턴(150)과, 제1 필드 절연막(105) 사이에 배치된 적어도 하나 이상의 제2 에어갭(AG_S)을 포함할 수 있다.
제2 에어갭(AG_S)은 제1 내측 필드 절연막(105a)과 제1 소오스/드레인 패턴(150) 사이에 배치될 수 있다. 제2 에어갭(AG_S)은 제1 내측 필드 절연막의 상면(105a_US)과 제1 소오스/드레인 패턴의 연결면(150CS) 사이에 정의될 수 있다.
제2 에어갭(AG_S)은 제2 방향(Y1)으로의 제2 에어갭 폭(AG_W2)과, 제5 방향(Z)으로의 제2 에어갭 높이(AG_H2)을 가질 수 있다. 제2 에어갭(AG_S)의 크기는 제1 에어갭(도 5의 AG_L)보다 작다. 일 예로, 제2 에어갭 폭(AG_W2)은 제1 에어갭 폭(AG_W1)보다 작을 수 있다. 제2 에어갭 높이(AG_H2)는 제1 에어갭 높이(AG_H1)보다 작을 수 있다. 다른 예로, 제2 에어갭 폭(AG_W2)은 제1 에어갭 폭(AG_W1)보다 작을 수 있다. 제2 에어갭 높이(AG_H2)는 제1 에어갭 높이(AG_H1)와 동일할 수 있다. 또 다른 예로, 제2 에어갭 높이(AG_H2)는 제1 에어갭 높이(AG_H1)보다 작을 수 있다. 제2 에어갭 폭(AG_W2)은 제1 에어갭 폭(AG_W1)과 동일할 수 있다.
제2 에어갭(AG_S)의 개수는 제1 소오스/드레인 패턴의 연결면(150CS)의 개수보다 적다. 다르게 설명하면, 제1 소오스/드레인 패턴의 연결면(150CS)의 일부는 전체적으로 제1 내측 필드 절연막의 상면(105a_US)과 접촉한다. 제1 소오스/드레인 패턴의 연결면(150CS)의 나머지는 전체적으로 제1 내측 필드 절연막의 상면(105a_US)과 접촉하지 않는다.
예를 들어, 제1 내측 필드 절연막(105a)은 제2 방향(Y1)으로 이격된 제1 부분과, 제2 부분을 포함할 수 있다. 제1 내측 필드 절연막(105a)의 제1 부분의 상면(105a_US)은 전체적으로 제1 소오스/드레인 패턴(150)과 접촉한다. 제1 내측 필드 절연막(105a)의 제2 부분의 상면(105a_US)은 전체적으로 제1 소오스/드레인 패턴(150)과 접촉하지 않는다. 제2 에어갭(AG_S)은 제1 내측 필드 절연막(105a)의 제2 부분과 제1 소오스/드레인 패턴(150) 사이에 배치된다. 제2 에어갭(AG_S)은 제1 내측 필드 절연막(105a)의 제1 부분과 제1 소오스/드레인 패턴(150) 사이에 배치되지 않는다.
도 15에서, 제2 에어갭(AG_S)이 배치된 제1 내측 필드 절연막의 상면(105a_US) 상에, 하나의 연결 반도체 영역(153)이 배치될 수 있다.
도 17에서, 제2 에어갭(AG_S)이 배치된 제1 내측 필드 절연막의 상면(105a_US) 상에, 서로 간에 이격된 복수의 연결 반도체 영역(153)이 배치될 수 있다.
도 15 및 도 17에서 도시된 제2 에어갭(AG_S) 주변의 형상은 예시적인 형상일 뿐, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 복수의 제1 핀형 패턴(110)의 주변에 배치된 더미 돌출 패턴(DFP)을 더 포함할 수 있다.
복수의 제1 핀형 패턴(110)의 주변에, 깊은 트렌치(도 2의 DT)는 형성되지 않는다. 더미 돌출 패턴(DFP) 사이에, 제1 활성 영역(RX1)이 정의될 수 있다.
도시되지 않았지만, 더미 돌출 패턴(DFP)은 복수의 제1 핀형 패턴(110)의 주변에 배치될 수 있다. 더미 돌출 패턴(DFP) 사이에, 제2 활성 영역(도 5의 RX2)이 정의될 수 있다.
더미 돌출 패턴(DFP)의 상면은 제1 필드 절연막(105)에 의해 덮여 있다. 예를 들어, 더미 돌출 패턴(DFP)의 상면은 제1 외측 필드 절연막(105b)에 의해 덮여 있다. 더미 돌출 패턴(DFP)은 반도체 물질을 포함할 수 있다.
도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴의 측벽(110SW) 상에 배치된 핀 스페이서(110FS)를 더 포함할 수 있다.
핀 스페이서(110FS)는 제1 필드 절연막(105) 상에 배치될 수 있다. 연결 반도체 영역(153)은 핀 스페이서(110FS)를 덮을 수 있다.
핀 스페이서(110FS)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 제2 핀형 패턴의 측벽(210SW)에, 핀 스페이서가 배치될 수 있다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 21은 도 1의 A - A를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 21 및 도 22를 참고하면, 제1 활성 영역(RX1)에 배치된 제1 핀형 패턴(110)은 4개보다 크다.
8개의 제1 핀형 패턴(110)이 제1 활성 영역(RX1)에 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
n개의 제1 핀형 패턴(110)이 제1 활성 영역(RX1)에 배치될 수 있다. 여기에서, n은 4이상의 자연수일 수 있다.
제1 소오스/드레인 패턴(150)은 n개의 제1 핀형 패턴(110)과 연결된다. 제1 소오스/드레인 패턴(150)은 n개의 제1 소오스/드레인 패턴의 바닥면(150BS)을 포함한다. 제1 소오스/드레인 패턴(150)은 n-1개의 제1 소오스/드레인 패턴의 연결면(150CS)을 포함한다.
제1 소오스/드레인 패턴(150)과, 기판(100) 사이에, n-1개의 제1 내측 필드 절연막(105a)이 배치될 수 있다. 각각의 제1 내측 필드 절연막(105a)은 제1 핀 트렌치(FT1)를 채울 수 있다.
n-1개의 제1 내측 필드 절연막(105a) 중 제2 방향(Y1)으로 연속된 3개의 제1 내측 필드 절연막(105a)은 도 6, 도 8 내지 도 12에서 도시된 제1 내측 필드 절연막의 상면(105a_US)의 높이 관계를 보여줄 수 있다.
또한, 일 예로, n-1개의 제1 소오스/드레인 패턴의 연결면(150CS)은 전체적으로 제1 내측 필드 절연막의 상면(105a_US)과 접촉할 수 있다. 다른 예로, 일부의 제1 소오스/드레인 패턴의 연결면(150CS)은 전체적으로 제1 내측 필드 절연막의 상면(105a_US)과 접촉할 수 있다. 나머지의 제1 소오스/드레인 패턴의 연결면(150CS)과, 제1 내측 필드 절연막의 상면(105a_US) 사이에, 도 14 내지 도 17에서 설명한 제2 에어갭(AG_S)이 배치될 수 있다.
도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 23 내지 도 25는 각각 도 22의 D - D, E - E 및 F - F를 따라 절단한 단면도이다.
도 22의 제1 영역(I)에 관한 설명은 도 1 내지 도 19를 이용하여 설명한 것과 실질적으로 동일하므로, 이하의 설명은 도 22의 제2 영역(II)을 중심으로 설명한다.
도 22 내지 도 25를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 활성 패턴(215)과, 제2 게이트 전극(220)과, 제2 소오스/드레인 패턴(250)과, 제2 소오스/드레인 컨택(170)을 포함할 수 있다.
활성 패턴(215)은 기판(100) 상에 배치될 수 있다. 활성 패턴(215)은 제3 방향(X2)으로 길게 연장될 수 있다. 활성 패턴(215)은 하부 패턴(215B)과, 복수의 시트 패턴(215U)을 포함할 수 있다.
하부 패턴(215B)은 기판(100)으로부터 돌출될 수 있다. 하부 패턴(215B)은 제3 방향(X2)으로 길게 연장될 수 있다. 하부 패턴(215B)은 제2 핀 트렌치(FT2)에 의해 정의될 수 있다.
복수의 시트 패턴(215U)은 하부 패턴(215B)의 상면 상에 배치될 수 있다. 복수의 시트 패턴(215U)은 하부 패턴(215B)과 제5 방향(Z)으로 이격될 수 있다. 각각의 시트 패턴(215U)은 제5 방향(Z)으로 이격될 수 있다. 시트 패턴(215U)은 제5 방향(Z)으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
하부 패턴(215B)은 기판(100)의 일부를 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다. 하부 패턴(215B)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 하부 패턴(BP1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 시트 패턴(215U)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다.
예를 들어, 시트 패턴(215U)의 제4 방향(Y2)으로의 폭은 하부 패턴(215B)의 제4 방향(Y2)으로의 폭에 비례하여 커지거나 작아질 수 있다. 일 예로, 제5 방향(Z)으로 적층된 시트 패턴(215U)의 제4 방향(Y2)으로의 폭은 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도시된 것과 달리, 하부 패턴(215B)에서 멀어짐에 따라, 제5 방향(Z)으로 적층된 시트 패턴(215U)의 제4 방향(Y2)으로의 폭은 작아질 수 있다.
제2 필드 절연막(106)은 하부 패턴(215B)의 측벽을 덮을 수 있다. 제2 필드 절연막(106)은 하부 패턴(215B)의 상면 상에 배치되지 않는다. 각각의 시트 패턴(215U)은 제2 필드 절연막(106)의 상면보다 높게 배치된다.
제2 게이트 전극(220)은 하부 패턴(215B) 상에 배치될 수 있다. 제2 게이트 전극(220)은 하부 패턴(215B)과 교차할 수 있다. 제2 게이트 전극(220)은 시트 패턴(215U)을 감쌀 수 있다.
제2 게이트 절연막(230)은 제2 필드 절연막(106)의 상면과, 하부 패턴(215B)의 상면을 따라 연장될 수 있다. 제2 게이트 절연막(230)은 시트 패턴(215U)을 감쌀 수 있다. 제2 게이트 절연막(230)은 시트 패턴(215U)의 둘레를 따라 배치될 수 있다.
시트 패턴(215U) 사이와, 하부 패턴(215B)과 시트 패턴(215U) 사이에, 인터 게이트 구조체(GS_INT)가 배치될 수 있다. 인터 게이트 구조체(GS_INT)는 인접한 시트 패턴(215U) 사이와, 하부 패턴(215B)과 시트 패턴(215U) 사이에 배치된 제2 게이트 전극(220) 및 제2 게이트 절연막(230)을 포함할 수 있다.
제2 게이트 스페이서(240)는 제2 게이트 전극(220)의 측벽 상에 배치될 수 있다. 제2 게이트 스페이서(240)는 제4 방향(Y2)으로 연장될 수 있다.
제2 게이트 캡핑 패턴(245)은 제2 게이트 전극(220)의 상면 및 제2 게이트 스페이서(240)의 상면 상에 배치될 수 있다.
제2 게이트 절연막(230)에 포함된 물질은 제1 게이트 절연막(130)에 관한 설명과 실질적으로 동일하다. 제2 게이트 스페이서(240)에 포함된 물질은 제1 게이트 스페이서(140)에 관한 설명과 실질적으로 동일하다. 제2 게이트 캡핑 패턴(245)에 포함된 물질은 제1 게이트 캡핑 패턴(145)에 관한 설명과 실질적으로 동일하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105, 106: 필드 절연막
110, 210: 핀형 패턴 150, 250: 소오스/드레인 패턴
170, 270: 소오스/드레인 컨택 215: 활성 패턴
RX1, RX2: 활성 영역

Claims (20)

  1. 기판의 제1 영역에 배치되고, 제1 방향으로 이격된 복수의 제1 핀형 패턴;
    상기 기판의 제2 영역에 배치되고, 제2 방향으로 이격된 복수의 제2 핀형 패턴;
    상기 기판 상에, 복수의 상기 제1 핀형 패턴의 측벽을 덮는 제1 필드 절연막;
    상기 기판 상에, 복수의 상기 제2 핀형 패턴의 측벽을 덮는 제2 필드 절연막;
    상기 제1 필드 절연막 상에, 복수의 상기 제1 핀형 패턴과 연결되고, 제1 실리콘-게르마늄 패턴을 포함하는 제1 소오스/드레인 패턴;
    상기 제2 필드 절연막 상에, 복수의 상기 제2 핀형 패턴과 연결되고, 제2 실리콘-게르마늄 패턴을 포함하는 제2 소오스/드레인 패턴; 및
    상기 제2 소오스/드레인 패턴과 상기 제2 필드 절연막 사이에 배치된 적어도 하나 이상의 제1 에어갭을 포함하고,
    상기 제1 소오스/드레인 패턴은 각각의 상기 제1 핀형 패턴과 연결된 제1 바닥면과, 상기 제1 바닥면을 연결하는 적어도 하나 이상의 제1 연결면을 포함하고,
    상기 제2 소오스/드레인 패턴은 각각의 상기 제2 핀형 패턴과 연결된 제2 바닥면과, 상기 제2 바닥면을 연결하는 적어도 하나 이상의 제2 연결면을 포함하고,
    상기 제1 에어갭의 개수는 상기 제2 연결면의 개수와 동일하고,
    상기 제1 연결면 중 하나 이상은 전체적으로 상기 제1 필드 절연막의 상면과 접촉하는 반도체 장치.
  2. 제1 항에 있어서,
    모든 상기 제1 연결면은 전체적으로 상기 제1 필드 절연막의 상면과 접촉하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 소오스/드레인 패턴과 상기 제1 필드 절연막 사이에 배치된 적어도 하나 이상의 제2 에어갭을 더 포함하고,
    상기 제2 에어갭의 개수는 상기 제1 연결면의 개수보다 적은 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 에어갭의 크기는 상기 제2 에어갭의 크기보다 큰 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 핀형 패턴의 개수는 상기 제2 핀형 패턴의 개수보다 많은 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 핀형 패턴의 개수는 4개 이상인 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 소오스/드레인 패턴은 상기 제1 필드 절연막의 상면을 따라 연장된 연결 반도체 영역을 포함하고,
    상기 연결 반도체 영역은 실리콘-게르마늄을 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 필드 절연막은 인접하는 제1 핀형 패턴 사이에 배치된 제1 내지 제3 영역을 포함하고,
    상기 제1 필드 절연막의 제2 영역은 상기 제1 필드 절연막의 제1 영역 및 상기 제1 필드 절연막의 제3 영역 사이에 배치되고,
    상기 제1 필드 절연막의 제2 영역의 상면의 높이는 상기 제1 필드 절연막의 제3 영역의 상면의 높이와 다른 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 필드 절연막의 제1 영역의 상면의 높이는 상기 제1 필드 절연막의 제2 영역의 상면의 높이와 동일한 반도체 장치.
  10. 제8 항에 있어서,
    상기 제1 필드 절연막의 제2 영역의 상면의 높이는 상기 제1 필드 절연막의 제1 영역의 상면의 높이보다 크고, 상기 제1 필드 절연막의 제3 영역의 상면의 높이보다 작은 반도체 장치.
  11. 제8 항에 있어서,
    상기 제1 필드 절연막의 제1 영역의 상면의 높이 및 상기 제1 필드 절연막의 제3 영역의 상면의 높이는 상기 제1 필드 절연막의 제2 영역의 상면의 높이보다 작은 반도체 장치.
  12. 제8 항에 있어서,
    상기 제1 필드 절연막의 제1 영역의 상면의 높이 및 상기 제1 필드 절연막의 제3 영역의 상면의 높이는 상기 제1 필드 절연막의 제2 영역의 상면의 높이보다 큰 반도체 장치.
  13. 기판의 제1 영역에 배치되고, 서로 간에 이격된 복수의 제1 핀형 패턴;
    상기 기판 상에, 복수의 상기 제1 핀형 패턴의 측벽을 덮는 제1 필드 절연막; 및
    상기 제1 필드 절연막 상에, 복수의 상기 제1 핀형 패턴과 연결되는 제1 소오스/드레인 패턴을 포함하고,
    상기 제1 소오스/드레인 패턴은 각각의 상기 제1 핀형 패턴 상에 배치된 복수의 제1 에피택셜 영역과, 상기 제1 필드 절연막의 상면을 따라 연장되고 상기 제1 필드 절연막과 접촉하는 연결 반도체 영역과, 상기 제1 에피택셜 영역 및 상기 연결 반도체 영역 상에 상기 제1 에피택셜 영역 및 상기 연결 반도체 영역을 연결하는 제2 에피택셜 영역을 포함하고,
    상기 제1 에피택셜 영역, 상기 연결 반도체 영역 및 상기 제2 에피택셜 영역은 실리콘-게르마늄을 포함하고,
    상기 연결 반도체 영역의 게르마늄의 분율은 상기 제2 에피택셜 영역의 게르마늄의 분율보다 작은 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 소오스/드레인 패턴은 각각의 상기 제1 핀형 패턴과 연결된 제1 바닥면과, 상기 제1 바닥면을 연결하는 적어도 하나 이상의 제1 연결면을 포함하고,
    모든 상기 제1 연결면은 전체적으로 상기 제1 필드 절연막의 상면과 접촉하는 반도체 장치.
  15. 제13 항에 있어서,
    상기 제1 소오스/드레인 패턴과 상기 제1 필드 절연막 사이에 배치된 에어갭을 더 포함하고,
    상기 제1 필드 절연막은 인접하는 제1 핀형 패턴 사이에 배치된 제1 영역 및 제2 영역을 포함하고,
    상기 제1 필드 절연막의 제1 영역의 상면은 전체적으로 상기 제1 소오스/드레인 패턴과 접촉하고,
    상기 에어갭은 상기 제1 필드 절연막의 제2 영역과 상기 제1 소오스/드레인 패턴 사이에 배치된 반도체 장치.
  16. 제13 항에 있어서,
    상기 연결 반도체 영역은 패싯(facet)을 포함하는 반도체 장치.
  17. 제13 항에 있어서,
    상기 기판의 제2 영역에 배치되고, 서로 간에 이격된 복수의 제2 핀형 패턴과,
    상기 기판 상에, 복수의 상기 제2 핀형 패턴의 측벽을 덮는 제2 필드 절연막과,
    상기 제2 필드 절연막 상에, 복수의 상기 제2 핀형 패턴과 연결되는 제2 소오스/드레인 패턴을 포함하고,
    상기 제2 소오스/드레인 패턴과 상기 제2 필드 절연막 사이에 배치된 적어도 하나 이상의 에어갭을 포함하고,
    상기 에어갭의 개수는 상기 제2 핀형 패턴의 개수보다 하나가 적은 반도체 장치.
  18. 제13 항에 있어서,
    상기 기판의 제2 영역에 배치된 하부 패턴과,
    상기 하부 패턴과 이격된 시트 패턴과,
    상기 시트 패턴의 둘레를 감싸는 게이트 전극을 더 포함하는 반도체 장치.
  19. 기판의 I/O 영역에 배치되고, 제1 방향으로 이격된 복수의 제1 핀형 패턴;
    상기 기판의 로직 영역에 배치되고, 제2 방향으로 이격된 복수의 제2 핀형 패턴;
    상기 기판 상에, 복수의 상기 제1 핀형 패턴의 측벽을 덮는 제1 필드 절연막;
    상기 기판 상에, 복수의 상기 제2 핀형 패턴의 측벽을 덮는 제2 필드 절연막;
    상기 제1 필드 절연막 상에, 복수의 상기 제1 핀형 패턴과 연결되고, 제1 실리콘-게르마늄 패턴을 포함하는 제1 소오스/드레인 패턴으로, 상기 제1 실리콘-게르마늄 패턴은 복수의 상기 제1 핀형 패턴에 걸쳐 형성된 제1 소오스/드레인 패턴;
    상기 제2 필드 절연막 상에, 복수의 상기 제2 핀형 패턴과 연결되고, 제2 실리콘-게르마늄 패턴을 포함하는 제2 소오스/드레인 패턴; 및
    상기 제2 소오스/드레인 패턴과 상기 제2 필드 절연막 사이에 배치된 적어도 하나 이상의 에어갭을 포함하고,
    상기 제1 소오스/드레인 패턴은 각각의 상기 제1 핀형 패턴과 연결된 바닥면과, 상기 바닥면을 연결하는 적어도 하나 이상의 연결면을 포함하고,
    상기 제1 핀형 패턴의 개수는 상기 제2 핀형 패턴의 개수보다 많고,
    상기 에어갭의 개수는 상기 제2 핀형 패턴의 개수보다 하나가 적고,
    모든 상기 연결면은 전체적으로 상기 제1 필드 절연막의 상면과 접촉하는 반도체 장치.
  20. 제19 항에 있어서,
    상기 제1 소오스/드레인 패턴은 상기 제1 필드 절연막의 상면을 따라 연장된 연결 반도체 영역을 포함하고,
    상기 연결 반도체 영역의 게르마늄의 분율은 상기 제1 실리콘-게르마늄 패턴의 게르마늄의 분율보다 작은 반도체 장치.
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