CN115910926A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN115910926A
CN115910926A CN202210979114.XA CN202210979114A CN115910926A CN 115910926 A CN115910926 A CN 115910926A CN 202210979114 A CN202210979114 A CN 202210979114A CN 115910926 A CN115910926 A CN 115910926A
Authority
CN
China
Prior art keywords
insulating film
field insulating
pattern
region
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210979114.XA
Other languages
English (en)
Inventor
许洋
赵南奎
金锡勋
金容丞
朴判贵
申东石
李相吉
李始炯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN115910926A publication Critical patent/CN115910926A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

可以提供一种半导体器件，其包括：第一鳍形图案，在衬底的第一区域中并在第一方向上彼此间隔开；第二鳍形图案，在衬底的第二区域中并在第二方向上彼此间隔开；第一场绝缘膜，在衬底上并覆盖第一鳍形图案的侧壁；第二场绝缘膜，在衬底上并覆盖第二鳍形图案的侧壁；第一源极/漏极图案，在第一场绝缘膜上、连接到第一鳍形图案并包括第一硅锗图案；以及第二源极/漏极图案，在第二场绝缘膜上、连接到第二鳍形图案并包括第二硅锗图案，第二源极/漏极图案和第二场绝缘膜在其间限定一个或更多个第一气隙。

Description

半导体器件
技术领域
本公开涉及半导体器件。
背景技术
作为用于增加半导体器件的密度的按比例缩放技术之一，已经提出了多栅极晶体管，其中具有鳍或纳米线形状的多沟道有源图案(或硅主体)形成在衬底上并且栅极形成在多沟道有源图案的表面上。
这样的多栅极晶体管使用三维沟道，因此容易执行按比例缩放。此外，可以提高电流控制能力而不增加多栅极晶体管的栅极长度。此外，可以有效地抑制沟道区的电位受漏极电压影响的短沟道效应(SCE)。
同时，随着半导体器件的节距尺寸减小，需要研究以减小电容并确保半导体器件中的接触之间的电稳定性。
发明内容
本公开的方面提供了能够提高元件的性能和可靠性的半导体器件。
然而，本公开的方面不限于在此阐述的那些方面。通过参考下面给出的本公开的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员将变得更加明显。
根据本公开的一方面，一种半导体器件包括：多个第一鳍形图案，在衬底的第一区域中并在第一方向上彼此间隔开；多个第二鳍形图案，在衬底的第二区域中并在第二方向上彼此间隔开；第一场绝缘膜，在衬底上并覆盖第一鳍形图案的侧壁；第二场绝缘膜，在衬底上并覆盖第二鳍形图案的侧壁；第一源极/漏极图案，在第一场绝缘膜上、连接到第一鳍形图案并包括第一硅锗图案；以及第二源极/漏极图案，在第二场绝缘膜上、连接到第二鳍形图案并包括第二硅锗图案，第二源极/漏极图案和第二场绝缘膜在其间限定一个或更多个第一气隙，其中第一源极/漏极图案包括第一底表面和一个或更多个第一连接表面，第一底表面连接到第一鳍形图案中的相应的第一鳍形图案，所述一个或更多个第一连接表面每个将第一底表面中的对应的相邻一对彼此连接，第二源极/漏极图案包括第二底表面和一个或更多个第二连接表面，第二底表面连接到第二鳍形图案中的相应的第二鳍形图案，所述一个或更多个第二连接表面每个将第二底表面中的对应的相邻一对彼此连接，第一气隙的数量与第二连接表面的数量相同，第一连接表面中的至少一个与第一场绝缘膜的上表面完全接触。
根据本公开的另一方面，一种半导体器件包括：多个第一鳍形图案，在衬底的第一区域中并彼此间隔开；第一场绝缘膜，在衬底上并覆盖第一鳍形图案的侧壁；以及第一源极/漏极图案，在第一场绝缘膜上并连接到第一鳍形图案，其中第一源极/漏极图案包括多个第一外延区、连接半导体区和第二外延区，第一外延区在第一鳍形图案中的相应的第一鳍形图案上，连接半导体区沿着第一场绝缘膜的上表面延伸并与第一场绝缘膜接触，第二外延区在第一外延区和连接半导体区上，第二外延区将第一外延区和连接半导体区彼此连接，第一外延区、连接半导体区和第二外延区包括硅锗，连接半导体区中的锗比例小于第二外延区中的锗比例。
根据本公开的又一方面，一种半导体器件包括：在衬底的I/O区域中的多个第一鳍形图案，第一鳍形图案在第一方向上彼此间隔开；在衬底的逻辑区域中的多个第二鳍形图案，第二鳍形图案在第二方向上彼此间隔开；第一场绝缘膜，在衬底上并覆盖第一鳍形图案的侧壁；第二场绝缘膜，在衬底上并覆盖第二鳍形图案的侧壁；第一源极/漏极图案，在第一场绝缘膜上、连接到第一鳍形图案并包括在第一鳍形图案上的第一硅锗图案；第二源极/漏极图案，在第二场绝缘膜上、连接到第二鳍形图案并包括第二硅锗图案；以及在第二源极/漏极图案和第二场绝缘膜之间的一个或更多个气隙，其中第一源极/漏极图案包括底表面和一个或更多个连接表面，该底表面连接到第一鳍形图案中的相应的第一鳍形图案，所述一个或更多个连接表面每个将底表面中的对应的相邻一对彼此连接，第一鳍形图案的数量多于第二鳍形图案的数量，气隙的数量比第二鳍形图案的数量少一个，所述一个或更多个连接表面与第一场绝缘膜的上表面完全接触。
附图说明
通过参考附图对本公开的示例实施方式的详细描述，本公开的以上和其他方面和特征将变得更加明显，附图中：
图1是用于描述根据一些示例实施方式的半导体器件的说明性布局图；
图2是沿着图1的线A-A截取的剖视图；
图3是沿着图1的线B-B截取的剖视图；
图4是沿着图1的线C-C截取的剖视图；
图5是沿着图1的线D-D截取的剖视图；
图6和图7是图2的部分P的放大图；
图8至图12分别是用于描述根据一些示例实施方式的半导体器件的视图；
图13是用于描述根据一示例实施方式的半导体器件的视图；
图14和图15是用于描述根据一示例实施方式的半导体器件的视图；
图16和图17是用于描述根据一示例实施方式的半导体器件的视图；
图18是用于描述根据一示例实施方式的半导体器件的视图；
图19是用于描述根据一示例实施方式的半导体器件的视图；
图20是用于描述根据一示例实施方式的半导体器件的说明性布局图；
图21是沿着图20的线A-A截取的剖视图；
图22是用于描述根据一示例实施方式的半导体器件的说明性布局图；
图23至图25分别是沿着图22的线D-D、线E-E、线F-F截取的剖视图。
具体实施方式
在根据一些示例实施方式的半导体器件的附图中，包括具有鳍形图案形状的沟道区的鳍式场效应晶体管(FinFET)、包括纳米线或纳米片的晶体管以及多桥沟道场效应晶体管(MBCFETTM)已作为示例被示出，但本公开不限于此。根据一些示例实施方式的半导体器件可以包括隧穿场效应晶体管(FET)或三维(3D)晶体管。根据一些示例实施方式的半导体器件可以包括平面晶体管。此外，本公开的技术精神或构思可以应用于基于二维(2D)材料的FET及其异质结构。
此外，根据一些示例实施方式的半导体器件可以包括双极结型晶体管、横向双扩散金属氧化物半导体(LDMOS)晶体管等。
将参考图1至图7描述根据一些示例实施方式的半导体器件。
图1是用于描述根据一些示例实施方式的半导体器件的说明性布局图。图2是沿着图1的线A-A截取的剖视图。图3是沿着图1的线B-B截取的剖视图。图4是沿着图1的线C-C截取的剖视图。图5是沿着图1的线D-D截取的剖视图。图6和图7是图2的部分P的放大图。为了便于说明，在图1中未示出通路插塞206和布线线路207。
作为参考，在附图中已经示出了第一栅极接触175和第二栅极接触275分别设置在第一栅电极120的一端和第二栅电极220的一端，但这只是为了便于说明，本公开不限于此。
参考图1至图7，根据一些示例实施方式的半导体器件可以包括多个第一鳍形图案110、多个第二鳍形图案210、第一栅电极120、第二栅电极220、第一源极/漏极图案150和第二源极/漏极图案250。
衬底100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以执行不同的功能。例如，衬底100的第一区域I可以是与半导体器件的输入/输出相关联的I/O区域，衬底100的第二区域II可以是逻辑区域。
相同导电类型的晶体管可以形成在衬底100的第一区域I和衬底100的第二区域II中。例如，衬底100的第一区域I和衬底100的第二区域II中的每个可以是P沟道金属氧化物半导体(PMOS)形成区域。
衬底100可以是体硅或绝缘体上硅(SOI)。在一些示例实施方式中，衬底100可以是硅衬底或者可以包括其他材料，诸如硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓，但本公开不限于此。
多个第一鳍形图案110可以设置在衬底100的第一区域I中。第一鳍形图案110可以设置在第一有源区RX1中。第一鳍形图案110可以从衬底100突出，更具体地，从第一有源区RX1突出。
第一鳍形图案110可以延伸以沿第一方向X1伸长。第一鳍形图案110可以在与第一方向X1交叉的第二方向Y1上彼此间隔开。即，多个第一鳍形图案110可以在第二方向Y1上彼此间隔开并在第二方向Y1上排列。
第一鳍形图案110可以由在第一方向X1上延伸的第一鳍沟槽FT1限定。第一鳍沟槽FT1可以限定第一鳍形图案的侧壁110SW。
多个第二鳍形图案210可以设置在衬底100的第二区域II中。第二鳍形图案210可以设置在第二有源区RX2中。第二鳍形图案210可以从衬底100突出，更具体地，从第二有源区RX2突出。
第二鳍形图案210可以延伸以沿第三方向X2伸长。第二鳍形图案210可以在与第三方向X2交叉的第四方向Y2上彼此间隔开。即，多个第二鳍形图案210可以在第四方向Y2上彼此间隔开并在第四方向Y2上排列。
第二鳍形图案210可以由在第三方向X2上延伸的第二鳍沟槽FT2限定。第二鳍沟槽FT2可以限定第二鳍形图案的侧壁210SW。
第一方向X1和第二方向Y1可以与第五方向Z交叉。第三方向X2和第四方向Y2可以与第五方向Z交叉。第五方向Z可以是垂直于衬底100的上表面的方向。
第一有源区RX1和第二有源区RX2可以由深沟槽DT限定。深沟槽DT比第一鳍沟槽FT1和第二鳍沟槽FT2深。例如，深沟槽DT可以延伸以在第一方向X1或第三方向X2上伸长。
设置在第一有源区RX1中的第一鳍形图案110的数量多于设置在第二有源区RX2中的第二鳍形图案210的数量。例如，第一鳍形图案110的数量可以是四个或更多个。第二鳍形图案210的数量可以是三个或更少。
第一鳍形图案110和第二鳍形图案210可以分别是衬底100的部分，并且可以包括从衬底100生长的外延层。第一鳍形图案110和第二鳍形图案210中的每个可以包括例如作为元素半导体材料的硅或锗。此外，第一鳍形图案110和第二鳍形图案210中的每个可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。
IV-IV族化合物半导体可以是例如包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的两种或更多种的二元化合物或三元化合物，或通过用IV族元素掺杂碳(C)、硅(Si)、锗(Ge)和锡(Sn)而获得的化合物。
III-V族化合物半导体可以是例如通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种组合而形成的二元化合物、三元化合物或四元化合物中的一种。
作为示例，第一鳍形图案110和第二鳍形图案210可以是硅鳍形图案。作为另一示例，第一鳍形图案110和第二鳍形图案210可以是包括硅锗图案的鳍形图案。
第一场绝缘膜105和第二场绝缘膜106可以形成在衬底100上。第一场绝缘膜105可以设置在衬底100的第一区域I中。第二场绝缘膜106可以设置在衬底100的第二区域II中。
第一场绝缘膜105可以填充深沟槽DT。第一场绝缘膜105可以填充第一鳍沟槽FT1的部分。第一场绝缘膜105可以覆盖所述多个第一鳍形图案的侧壁110SW的至少部分。
第一场绝缘膜105可以包括第一内场绝缘膜105a和第一外场绝缘膜105b。第一内场绝缘膜105a可以设置在沿第二方向Y1彼此相邻的一对第一鳍形图案110之间。第一外场绝缘膜105b可以设置在第一有源区RX1周围。在设置于第一有源区RX1的最外部的第一鳍形图案110中，第一鳍形图案的第一侧壁110SW可以被第一内场绝缘膜105a覆盖，第一鳍形图案的第二侧壁110SW可以被第一外场绝缘膜105b覆盖。第一鳍形图案的第一侧壁110SW和第一鳍形图案的第二侧壁110SW是在第二方向Y1上彼此相反的侧壁。
第一鳍形图案110的一部分可以突出高过第一内场绝缘膜的上表面105a_US和第一外场绝缘膜的上表面105b_US。基于深沟槽DT的底表面，第一内场绝缘膜的上表面105a_US的最低部高于第一外场绝缘膜的上表面105b_US的最低部。
第二场绝缘膜106可以填充深沟槽DT。第二场绝缘膜106可以填充第二鳍沟槽FT2的部分。第二场绝缘膜106可以覆盖所述多个第二鳍形图案的侧壁210SW。
第二场绝缘膜106可以包括第二内场绝缘膜106a和第二外场绝缘膜106b。第二内场绝缘膜106a可以设置在沿第四方向Y2彼此相邻的一对第二鳍形图案210之间。第二外场绝缘膜106b可以设置在第二有源区RX2周围。在设置于第二有源区RX2的最外部的第二鳍形图案210中，第二鳍形图案的第一侧壁210SW可以被第二内场绝缘膜106a覆盖，第二鳍形图案的第二侧壁210SW可以被第二外场绝缘膜106b覆盖。第二鳍形图案的第一侧壁210SW和第二鳍形图案的第二侧壁210SW是在第四方向Y2上彼此相反的侧壁。
第二鳍形图案210的一部分可以突出高过第二内场绝缘膜的上表面106a_US和第二外场绝缘膜的上表面106b_US。基于深沟槽DT的底表面，第二内场绝缘膜的上表面106a_US的最低部高于第二外场绝缘膜的上表面106b_US的最低部。
第一场绝缘膜105和第二场绝缘膜106中的每个可以包括绝缘材料。例如，第一场绝缘膜105和第二场绝缘膜106中的每个可以包括氧化物膜、氮化物膜、氮氧化物膜或其组合膜，但本公开不限于此。在附图中已经示出了第一场绝缘膜105和第二场绝缘膜106中的每个是单层，但这只是为了便于说明，本公开不限于此。
第一栅电极120可以设置在衬底100的第一区域I中。第一栅电极120可以设置在第一场绝缘膜105上。第一栅电极120可以在第二方向Y1上延伸。
第一栅电极120可以设置在第一鳍形图案110上。第一栅电极120可以与多个第一鳍形图案110交叉。相邻的第一栅电极120可以在第一方向X1上彼此间隔开。
第二栅电极220可以设置在衬底100的第二区域II中。第二栅电极220可以设置在第二场绝缘膜106上。第二栅电极220可以在第四方向Y2上延伸。
第二栅电极220可以设置在第二鳍形图案210上。第二栅电极220可以与多个第二鳍形图案210交叉。相邻的第二栅电极220可以在第三方向X2上彼此间隔开。
例如，在第一方向X1上彼此相邻的第一栅电极120之间的距离W1可以大于在第三方向X2上彼此相邻的第二栅电极220之间的距离W2。
在附图中已经示出了第一栅电极120仅与设置在第一有源区RX1中的第一鳍形图案110交叉，但本公开不限于此。第一栅电极120可以在第二方向Y1上延伸以与在第二方向Y1上和第一有源区RX1相邻的另一个有源区中的鳍形图案交叉。类似地，在附图中已经示出了第二栅电极220仅与设置在第二有源区RX2中的第二鳍形图案210交叉，但本公开不限于此。
尽管未在附图中示出，但第二栅电极220的沿着第四方向Y2截取的剖视图可以类似于图3。此外，第二鳍形图案210的沿着第三方向X2截取的剖视图可以类似于图4。因此，在下文中将主要描述设置在衬底100的第一区域I中的第一栅电极120、第一栅极绝缘膜130、第一栅极间隔物140和第一栅极盖图案145。
第一栅电极120可以围绕突出高过第一场绝缘膜105的上表面105a_US和105b_US的第一鳍形图案110。
第一栅电极120和第二栅电极220中的每个可以包括例如钛氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)或其组合中的至少一种。
第一栅电极120和第二栅电极220中的每个可以包括导电的金属氧化物、导电的金属氮氧化物等，并且可以包括上述材料被氧化的形式。
第一栅极间隔物140可以设置在第一栅电极120的侧壁上。第一栅极间隔物140可以在第二方向Y1上延伸。第一栅极间隔物140可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)、硅硼氮化物(SiBN)、硅氧硼氮化物(SiOBN)、硅碳氧化物(SiOC)或其组合中的至少一种。
第一栅极绝缘膜130可以沿着第一栅电极120的侧壁和底表面延伸。第一栅极绝缘膜130可以形成在第一鳍形图案110和第一场绝缘膜105上。第一栅极绝缘膜130可以形成在第一栅电极120和第一栅极间隔物140之间。
第一栅极绝缘膜130可以沿着突出高过第一场绝缘膜105的第一鳍形图案110的轮廓并沿着第一场绝缘膜105的上表面105a_US和105b_US形成。尽管未在附图中示出，但是可以沿着突出高过第一场绝缘膜105的第一鳍形图案110的轮廓进一步形成界面层。第一栅极绝缘膜130可以形成在界面层上。
第一栅极绝缘膜130可以包括硅氧化物、硅氮氧化物、硅氮化物或具有比硅氧化物的介电常数大的介电常数的高k材料。高k材料可以包括例如硼氮化物、铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物或铅锌铌酸盐中的一种或更多种。
根据一些示例实施方式的半导体器件可以包括使用负电容器的负电容(NC)场效应晶体管(FET)。例如，第一栅极绝缘膜130可以包括具有铁电特性的铁电材料膜和具有顺电特性的顺电材料膜。
铁电材料膜可以具有负电容，顺电材料膜可以具有正电容。例如，当两个或更多个电容器彼此串联连接并且各个电容器的电容具有正值时，与每个单独电容器的电容相比，总电容减小。另一方面，当彼此串联连接的两个或更多个电容器的至少一个电容具有负值时，总电容可以具有正值并大于每个单独电容的绝对值。
当具有负电容的铁电材料膜和具有正电容的顺电材料膜彼此串联连接时，彼此串联连接的铁电材料膜和顺电材料膜的总电容值可以增大。利用总电容值的增大，包括铁电材料膜的晶体管可以在室温下具有小于60mV/decade的亚阈值摆幅(SS)。
铁电材料膜可以具有铁电特性。铁电材料膜可以包括例如铪氧化物、铪锆氧化物、钡锶钛氧化物、钡钛氧化物或铅锆钛氧化物中的至少一种。这里，作为示例，铪锆氧化物可以是通过用锆(Zr)掺杂铪氧化物而获得的材料。作为另一示例，铪锆氧化物可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料膜可以进一步包括掺杂的掺杂剂。例如，掺杂剂可以包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)或锡(Sn)中的至少一种。包括在铁电材料膜中的掺杂剂的类型可以取决于包括在铁电材料膜中的铁电材料的类型而改变。
当铁电材料膜包括铪氧化物时，包括在铁电材料膜中的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)或钇(Y)中的至少一种。
当掺杂剂是铝(Al)时，铁电材料膜可以包括3至8原子％(at％)的铝。这里，掺杂剂的比率可以指铝与铪和掺杂剂(例如，铝)之和的比率。
当掺杂剂是硅(Si)时，铁电材料膜可以包括2至10at％的硅。当掺杂剂是钇(Y)时，铁电材料膜可以包括2至10at％的钇。当掺杂剂是钆(Gd)时，铁电材料膜可以包括1至7at％的钆。当掺杂剂是锆(Zr)时，铁电材料膜可以包括50至80at％的锆。
顺电材料膜可以具有顺电特性。顺电材料膜可以包括例如硅氧化物或具有高介电常数的金属氧化物中的至少一种。包括在顺电材料膜中的金属氧化物可以包括例如铪氧化物、锆氧化物或铝氧化物中的至少一种，但本公开不限于此。
铁电材料膜和顺电材料膜可以包括相同的材料。铁电材料膜可以具有铁电特性，但顺电材料膜可以不具有铁电特性。例如，当铁电材料膜和顺电材料膜包括铪氧化物时，包括在铁电材料膜中的铪氧化物的晶体结构不同于包括在顺电材料膜中的铪氧化物的晶体结构。
铁电材料膜可以具有拥有铁电特性的厚度。铁电材料膜的厚度可以为例如0.5至10nm，但本公开不限于此。因为呈现铁电特性的临界厚度可以针对每种铁电材料而改变，所以铁电材料膜的厚度可以取决于铁电材料而改变。
作为示例，第一栅极绝缘膜130可以包括一个铁电材料膜。作为另一示例，第一栅极绝缘膜130可以包括彼此间隔开的多个铁电材料膜。第一栅极绝缘膜130可以具有其中交替地堆叠多个铁电材料膜和多个顺电材料膜的堆叠的膜结构。
第一栅极盖图案145可以设置在第一栅电极120的上表面和第一栅极间隔物140的上表面上。第一栅极盖图案145可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅氧碳氮化物(SiOCN)或其组合中的至少一种。
在一些示例实施方式中，第一栅极盖图案145可以设置在第一栅极间隔物140之间。在这种情况下，第一栅极盖图案145的上表面可以与第一栅极间隔物140的上表面共面。
第一源极/漏极图案150可以设置在第一场绝缘膜105上。第一源极/漏极图案150可以设置在第一有源区RX1中。
第一源极/漏极图案150可以设置在多个第一鳍形图案110上。第一源极/漏极图案150可以连接到多个第一鳍形图案110。第一源极/漏极图案150可以设置在沿第一方向X1彼此相邻的第一栅电极120之间。
第二源极/漏极图案250可以设置在第二场绝缘膜106上。第二源极/漏极图案250可以设置在第二有源区RX2中。
第二源极/漏极图案250可以设置在多个第二鳍形图案210上。第二源极/漏极图案250可以连接到多个第二鳍形图案210。第二源极/漏极图案250可以设置在沿第三方向X2彼此相邻的第二栅电极220之间。
因为第一源极/漏极图案150连接到多个第一鳍形图案110并且第二源极/漏极图案250连接到多个第二鳍形图案210，所以第一源极/漏极图案150和第二源极/漏极图案250中的每个可以是被共用的源极/漏极图案。
第一源极/漏极图案150和第二源极/漏极图案250可以被包括在分别使用第一鳍形图案110和第二鳍形图案210作为沟道区的晶体管的源极/漏极中。
第一源极/漏极图案150可以包括底表面150BS、侧壁150SW和连接表面150CS。第一源极/漏极图案150可以通过第一源极/漏极图案的底表面150BS连接到相应的第一鳍形图案110。第一源极/漏极图案的连接表面150CS可以将第一源极/漏极图案的相邻的底表面150BS彼此连接。在附图中已经示出了第一源极/漏极图案的底表面150BS是弯曲表面，但本公开不限于此。
包括在第一源极/漏极图案150中的第一源极/漏极图案的底表面150BS的数量与第一鳍形图案110的数量相同。第一源极/漏极图案150包括第一源极/漏极图案的多个底表面150BS。包括在第一源极/漏极图案150中的第一源极/漏极图案的连接表面150CS的数量比第一鳍形图案110的数量少一个。第一源极/漏极图案150包括第一源极/漏极图案的一个或更多个连接表面150CS。
当在第一方向X1上观察时，第一源极/漏极图案的侧壁150SW可以在第五方向Z上延伸。第一源极/漏极图案的侧壁150SW可以直接连接到第一源极/漏极图案的底表面150BS。第一源极/漏极图案的侧壁150SW可以包括下侧壁150SW1和上侧壁150SW2。
第一源极/漏极图案的下侧壁150SW1可以直接连接到第一源极/漏极图案的底表面150BS。第一源极/漏极图案的小面(facet)交叉点可以是第一源极/漏极图案的下侧壁150SW1和第一源极/漏极图案的上侧壁150SW2相遇的点。第一源极/漏极图案150在第一源极/漏极图案的下侧壁150SW1之间在第二方向Y1上的宽度可以随着在第一源极/漏极图案150中的位置变得远离衬底100而增加。第一源极/漏极图案150在第一源极/漏极图案的上侧壁150SW2之间在第二方向Y1上的宽度可以随着在第一源极/漏极图案150中的位置变得远离衬底100而减小。第一源极/漏极图案的小面交叉点可以是随着第一源极/漏极图案150变得远离衬底100，第一源极/漏极图案150在第二方向Y1上的宽度停止增加然后开始减小的点。
第一源极/漏极图案150可以包括多个第一下外延区151、一个或更多个连接半导体区153、以及第一上外延区152。
第一下外延区151可以设置在每个第一鳍形图案110上。第一源极/漏极图案150可以通过第一下外延区151连接到第一鳍形图案110。第一下外延区151可以限定第一源极/漏极图案的底表面150BS。
连接半导体区153沿着第一场绝缘膜105的上表面延伸。例如，连接半导体区153可以沿着第一内场绝缘膜的上表面105a_US延伸。连接半导体区153可以与第一下外延区151接触。连接半导体区153可以限定第一源极/漏极图案的连接表面150CS。
在图6中，连接半导体区153可以包括具有特定角度的小面153FC。在图7中，连接半导体区153不包括小面。以下描述将主要参考图6来提供。
第一上外延区152可以设置在第一下外延区151和连接半导体区153上。第一上外延区152可以将第一下外延区151和连接半导体区153彼此连接。
第一上外延区152设置在多个第一鳍形图案110上。第一上外延区152形成在多个第一鳍形图案110之上。
第一下外延区151、第一上外延区152和连接半导体区153中的每个可以包括硅锗。第一下外延区151和第一上外延区152可以是使用外延工艺生长的硅锗图案。连接半导体区153可以通过部分的第一上外延区152在制造工艺中的迁移而形成。
第一下外延区151中的锗比例小于第一上外延区152中的锗比例。连接半导体区153中的锗比例小于第一上外延区152中的锗比例。作为示例，第一下外延区151中的锗比例可以大于连接半导体区153中的锗比例。作为另一示例，第一下外延区151中的锗比例可以与连接半导体区153中的锗比例相同。作为又一示例，第一下外延区151中的锗比例可以小于连接半导体区153中的锗比例。
第二源极/漏极图案250可以包括底表面250BS、侧壁250SW和连接表面250CS。第二源极/漏极图案250可以通过第二源极/漏极图案的底表面250BS连接到相应的第二鳍形图案210。第二源极/漏极图案的连接表面250CS可以将第二源极/漏极图案的相邻的底表面250BS彼此连接。在附图中已经示出了第二源极/漏极图案的底表面250BS是弯曲表面，但本公开不限于此。
包括在第二源极/漏极图案250中的第二源极/漏极图案的底表面250BS的数量与第二鳍形图案210的数量相同。第二源极/漏极图案250包括第二源极/漏极图案的多个底表面250BS。包括在第二源极/漏极图案250中的第二源极/漏极图案的连接表面250CS的数量比第二鳍形图案210的数量少一个。第二源极/漏极图案250包括第二源极/漏极图案的一个或更多个连接表面250CS。
当在第三方向X2上观察时，第二源极/漏极图案的侧壁250SW可以在第五方向Z上延伸。第二源极/漏极图案的侧壁250SW可以直接连接到第二源极/漏极图案的底表面250BS。第二源极/漏极图案的侧壁250SW可以包括下侧壁250SW1和上侧壁250SW2。
第二源极/漏极图案的下侧壁250SWl可以直接连接到第二源极/漏极图案的底表面250BS。第二源极/漏极图案的小面交叉点可以是第二源极/漏极图案的下侧壁250SW1和第二源极/漏极图案的上侧壁250SW2相遇的点。第二源极/漏极图案150在第二源极/漏极图案的下侧壁250SW1之间在第四方向Y2上的宽度可以随着在第二源极/漏极图案250中的位置变得远离衬底100而增加。第二源极/漏极图案150在第二源极/漏极图案的上侧壁250SW2之间在第四方向Y2上的宽度可以随着第二源极/漏极图案250中的位置变得远离衬底100而减小。第二源极/漏极图案的小面交叉点可以是随着第二源极/漏极图案250变得远离衬底100，第二源极/漏极图案250在第四方向Y2上的宽度停止增加然后开始减小的点。
第二源极/漏极图案250可以包括多个第二下外延区251以及第二上外延区252。
第二下外延区251可以设置在每个第二鳍形图案210上。第二源极/漏极图案250可以通过第二下外延区251连接到第二鳍形图案210。第二下外延区251可以限定第二源极/漏极图案的底表面250BS。
第二上外延区252可以设置在第二下外延区251上。第二上外延区252可以提供彼此间隔开的第二下外延区251之间的连接。第二上外延区252设置在多个第二鳍形图案210上。第二上外延区252形成在多个第二鳍形图案210之上。
第二下外延区251和第二上外延区252中的每个可以包括硅锗。第二下外延区251和第二上外延区252可以是使用外延工艺生长的硅锗图案。第二下外延区251中的锗比例小于第二上外延区252中的锗比例。
在第一源极/漏极图案150中，第一源极/漏极图案的一个或更多个连接表面150CS与第一场绝缘膜105的上表面完全接触。更具体地，第一源极/漏极图案150的一个或更多个连接表面150CS与第一内场绝缘膜105a的上表面105a_US完全接触。例如，第一源极/漏极图案的一个或更多个连接表面150CS与第一内场绝缘膜105a的上表面105a_US直接接触。
这里，短语“与……完全接触”意味着在如图2所示的剖视图中，在第一源极/漏极图案150的连接表面150CS与第一内场绝缘膜105a的上表面105a_US之间不存在气隙。
在根据一些示例实施方式的半导体器件中，第一源极/漏极图案150的所有连接表面150CS与第一内场绝缘膜105a的上表面105a_US完全接触。例如，第一内场绝缘膜105a可以包括第一部分105a_1、第二部分105a_2和第三部分105a_3。第一内场绝缘膜105a的第二部分105a_2设置在第一内场绝缘膜105a的第一部分105a_1和第一内场绝缘膜105a的第三部分105a_3之间。第一源极/漏极图案150的对应于第一内场绝缘膜105a的第一部分105a_1的连接表面150CS与第一内场绝缘膜105a的第一部分105a_1的上表面105a_US1完全接触。换言之，第一内场绝缘膜105a的第一部分105a_1的整个上表面105a_US1与第一源极/漏极图案150接触。第一源极/漏极图案150的对应于第一内场绝缘膜的第二部分105a_2的连接表面150CS与第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2完全接触。第一源极/漏极图案150的对应于第一内场绝缘膜105a的第三部分105a_3的连接表面150CS与第一内场绝缘膜105a的第三部分105a_3的上表面105a_US3完全接触。
一个或更多个第一气隙AG_L可以设置在第二场绝缘膜106和第二源极/漏极图案250之间。第一气隙AG_L可以设置在第二内场绝缘膜106a和第二源极/漏极图案250之间。第一气隙AG_L可以被限定在第二内场绝缘膜106a的上表面106a_US和第二源极/漏极图案250的连接表面250CS之间。第一气隙AG_L可以具有在第四方向Y2上的第一气隙宽度AG_W1和在第五方向Z上的第一气隙高度AG_H1。
例如，第一气隙AG_L可以设置在第二源极/漏极图案250的所有连接表面250CS和第二内场绝缘膜106a的上表面106a_US之间。第一气隙AG_L的数量与第二源极/漏极图案250的连接表面250CS的数量相同。第一气隙AG_L的数量比第二鳍形图案210的数量少一个。
在图6中，第一内场绝缘膜105a的第二部分105a_2可以紧邻第一内场绝缘膜105a的第一部分105a_1。这里，短语“紧邻”意味着在第一内场绝缘膜105a的第二部分105a_2和第一内场绝缘膜105a的第一部分105a_1之间没有设置另一个第一内场绝缘膜105a。第一内场绝缘膜105a的第二部分105a_2可以紧邻第一内场绝缘膜105a的第三部分105a_3。
基于第一鳍沟槽FT1的底表面，第一内场绝缘膜105a的第一部分105a_1的上表面105a_US1的高度可以是第一高度H1。第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2的高度可以是第二高度H2。第一内场绝缘膜105a的第三部分105a_3的上表面105a_US3的高度可以是第三高度H3。这里，第一内场绝缘膜105a的上表面105a_US的高度可以是从第一鳍沟槽FT1的底表面到第一内场绝缘膜105a的上表面105a_US的最低点的高度。
第一源极/漏极图案150的连接表面150CS与第一内场绝缘膜105a的上表面105a_US接触。从第一鳍沟槽FT1的底部到与第一内场绝缘膜105a的第一部分105a_1接触的第一源极/漏极图案150的高度可以是第一高度H1。从第一鳍沟槽FT1的底部到与第一内场绝缘膜105a的第二部分105a_2接触的第一源极/漏极图案150的高度可以是第二高度H2。从第一鳍沟槽FT1的底部到与第一内场绝缘膜105a的第三部分105a_3接触的第一源极/漏极图案150的高度可以是第三高度H3。
在根据一些示例实施方式的半导体器件中，第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2的高度H2可以与第一内场绝缘膜105a的第一部分105a_1的上表面105a_US1的高度H1相同。第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2的高度H2可以与第一内场绝缘膜105a的第三部分105a_3的上表面105a_US3的高度H3相同。
第一蚀刻停止膜195可以沿着第一外场绝缘膜105b的上表面105b_US、第一源极/漏极图案150的侧壁150SW的部分、第二外场绝缘膜106b的上表面106b_US、以及第二源极/漏极图案250的侧壁250SW的部分延伸。
第一蚀刻停止膜195可以包括相对于稍后将描述的第一层间绝缘膜191具有蚀刻选择性的材料。第一蚀刻停止膜195可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧碳氮化物(SiOCN)、硅硼氮化物(SiBN)、硅氧硼氮化物(SiOBN)、硅碳氧化物(SiOC)或其组合中的至少一种。
第一层间绝缘膜191可以设置在第一蚀刻停止膜195上。第一层间绝缘膜191的上表面可以与第一栅极盖图案145的上表面共面。
第一源极/漏极接触170可以设置在第一源极/漏极图案150上。第一源极/漏极接触170连接到第一源极/漏极图案150。第一源极/漏极接触170可以设置在第一层间绝缘膜191中。
第一源极/漏极接触170的上表面可以与第一层间绝缘膜191的上表面共面。此外，第一源极/漏极接触170的上表面可以与栅极盖图案145的上表面共面。
第二源极/漏极接触270可以设置在第二源极/漏极图案250上。第二源极/漏极接触270连接到第二源极/漏极图案250。第二源极/漏极接触270可以设置在第一层间绝缘膜191中。
第二源极/漏极接触270的上表面可以与第一层间绝缘膜191的上表面共面。
第一硅化物膜155可以设置在第一源极/漏极接触170和第一源极/漏极图案150之间。第二硅化物膜255可以形成在第二源极/漏极接触270和第二源极/漏极图案250之间。第一硅化物膜155和第二硅化物膜155中的每个可以包括金属硅化物材料。
在一些示例实施方式中，第一源极/漏极接触170和第二源极/漏极接触270中的每个可以具有L形。作为另一示例，第一源极/漏极接触170和第二源极/漏极接触270中的每个可以具有旋转180°的T形。
第一栅极接触175可以设置在第一栅电极120上。第一栅极接触175连接到第一栅电极120。第一栅极接触175可以设置在第一栅极盖图案145中。第一栅极接触175的上表面可以与第一栅极盖图案145的上表面共面。
第二栅极接触275可以设置在第二栅电极220上。第二栅极接触275连接到第二栅电极220。尽管未在附图中示出，但是第二栅极接触275可以设置在第二栅电极220上的栅极盖图案中。
第一源极/漏极接触170、第二源极/漏极接触270、第一栅极接触175和第二栅极接触275中的每个可以包括导电材料，并且可以包括例如金属、金属氮化物、金属碳氮化物、二维(2D)材料或导电半导体材料中的至少一种。在附图中已经示出了第一源极/漏极接触170、第二源极/漏极接触270和第一栅极接触175中的每个是单层，但这只是为了便于说明，本公开不限于此。作为示例，第一源极/漏极接触170、第二源极/漏极接触270、第一栅极接触175和第二栅极接触275中的每个可以包括接触阻挡膜和填充由接触阻挡膜限定的空间的接触填充膜。作为另一示例，第一源极/漏极接触170、第二源极/漏极接触270、第一栅极接触175和第二栅极接触275中的每个可以仅包括接触填充膜而没有接触阻挡膜。
第二层间绝缘膜192可以设置在第一层间绝缘膜191上。第二蚀刻停止层196可以设置在第二层间绝缘膜192和第一层间绝缘膜191之间。
第一层间绝缘膜191和第二层间绝缘膜192中的每个可以包括例如硅氧化物、硅氮化物、硅氮氧化物或低k材料中的至少一种。低k材料可以包括例如氟化原硅酸四乙酯(FTEOS)、氢倍半硅氧烷(HSQ)、双苯并环丁烯(BCB)、原硅酸四甲酯(TMOS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、三甲基硅烷硼酸酯(TMSB)、二乙酰氧基二叔丁氧基硅氧烷(DADBS)、三甲基硅烷磷酸酯(TMSP)、聚四氟乙烯(PTFE)、东燃硅氮烷(TOSZ)、氟化物硅酸盐玻璃(FSG)、诸如聚环氧丙烷的聚酰亚胺纳米泡沫、掺碳的硅氧化物(CDO)、有机硅酸盐玻璃(OSG)、SiLK、非晶氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或其组合，但本公开不限于此。
第二蚀刻停止膜196可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧碳氮化物(SiOCN)、硅硼氮化物(SiBN)、硅氧硼氮化物(SiOBN)、硅碳氧化物(SiOC)、铝氧化物(AlO)、铝氮化物(AlN)、铝碳氧化物(AlOC)或其组合中的至少一种。
布线结构205可以设置在第二层间绝缘膜192中。布线结构205可以包括通路插塞206和布线线路207。布线线路207可以通过通路插塞206连接到源极/漏极接触170和270以及栅极接触175和275。
通路插塞206和布线线路207可以通过不同的制造工艺来形成。通路插塞206和布线线路207之间的边界可以是明显的。在一些示例实施方式中，通路插塞206和布线线路207可以具有一体结构。在这种情况下，通路插塞206和布线线路207之间的边界可以不明显。
通路插塞206和布线线路207中的每个可以包括导电材料，并且可以包括例如金属、金属氮化物、金属碳氮化物、二维(2D)材料或导电半导体材料中的至少一种。
图8至图12分别是用于描述根据一些示例实施方式的半导体器件的视图。为了便于说明，将主要描述与参考图1至图7所描述的内容不同的内容。作为参考，图8至图12是图2的部分P的放大图。
参考图8和图9，在根据一些示例实施方式的半导体器件中，第一内场绝缘膜105a的第一部分105a_1的上表面105a_US1的高度H1可以与第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2的高度H2相同。
第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2的高度H2可以不同于第一内场绝缘膜105a的第三部分105a_3的上表面105a_US3的高度H3。
在图8中，第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2的高度H2可以大于第一内场绝缘膜105a的第三部分105a_3的上表面105a_US3的高度H3。
在图9中，第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2的高度H2可以小于第一内场绝缘膜105a的第三部分105a_3的上表面105a_US3的高度H3。
参考图10至图12，在根据一些示例实施方式的半导体器件中，第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2的高度H2可以不同于第一内场绝缘膜105a的第三部分105a_3的上表面105a_US3的高度H3。
第一内场绝缘膜105a_1的第一部分105a的上表面105a_US1的高度H1可以不同于第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2的高度H2。
在图10中，第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2的高度H2可以大于第一内场绝缘膜105a的第三部分105a_3的上表面105a_US3的高度H3。
第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2的高度H2可以大于第一内场绝缘膜105a的第一部分105a_1的上表面105a_US1的高度H1。
在图11中，第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2的高度H2可以小于第一内场绝缘膜105a的第三部分105a_3的上表面105a_US3的高度H3。
第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2的高度H2可以小于第一内场绝缘膜105a的第一部分105a_1的上表面105a_US1的高度H1。
在图12中，第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2的高度H2可以大于第一内场绝缘膜105a的第三部分105a_3的上表面105a_US3的高度H3。
第一内场绝缘膜105a的第二部分105a_2的上表面105a_US2的高度H2可以小于第一内场绝缘膜105a的第一部分105a_1的上表面105a_US1的高度H1。
图13是用于描述根据一示例实施方式的半导体器件的视图。为了便于说明，将主要描述与参考图1至图7所描述的内容不同的内容。
参考图13，在根据一示例实施方式的半导体器件中，设置在第一有源区RX1的最外部的第一鳍形图案的侧壁110SW的一部分可以从第一外场绝缘膜105b暴露。
第一外场绝缘膜105b可以不完全覆盖设置在第一有源区RX1的最外部的第一鳍形图案的侧壁110SW。
第一下外延区151可以覆盖从第一外场绝缘膜105b暴露的第一鳍形图案的侧壁110SW。
图14和图15是用于描述根据一示例实施方式的半导体器件的视图。图16和图17是用于描述根据一示例实施方式的半导体器件的视图。为了便于说明，将主要描述与参考图1至图7所描述的内容不同的内容。
作为参考，图15和图17分别是图14和图16的部分Q的放大图。
参考图14至图17，根据一些示例实施方式的半导体器件可以包括设置在第一源极/漏极图案150和第一场绝缘膜105之间的一个或更多个第二气隙AG_S。
第二气隙AG_S可以设置在第一内场绝缘膜105a和第一源极/漏极图案150之间。第二气隙AG_S可以被限定在第一内场绝缘膜105a的上表面105a_US和第一源极/漏极图案150的连接表面150CS之间。
第二气隙AG_S可以具有在第二方向Y1上的第二气隙宽度AG_W2和在第五方向Z上的第二气隙高度AG_H2。第二气隙AG_S的尺寸小于第一气隙AG_L(见图5)的尺寸。作为示例，第二气隙宽度AG_W2可以小于第一气隙宽度AG_W1。第二气隙高度AG_H2可以小于第一气隙高度AG_H1。作为另一示例，第二气隙宽度AG_W2可以小于第一气隙宽度AG_W1。第二气隙高度AG_H2可以与第一气隙高度AG_H1相同。作为又一示例，第二气隙高度AG_H2可以小于第一气隙高度AG_H1。第二气隙宽度AG_W2可以与第一气隙宽度AG_W1相同。
第二气隙AG_S的数量可以少于第一源极/漏极图案150的连接表面150CS的数量。换言之，第一源极/漏极图案150的一些连接表面150CS与第一内场绝缘膜105a的上表面105a_US中的对应上表面完全接触。第一源极/漏极图案150的另外的一个或更多个连接表面150CS不与第一内场绝缘膜105a的上表面105a_US完全接触。
例如，第一内场绝缘膜105a可以包括在第二方向Y1上彼此间隔开的第一部分和第二部分。第一内场绝缘膜105a的第一部分的上表面105a_US与第一源极/漏极图案150完全接触。第一内场绝缘膜105a的第二部分的上表面105a_US不与第一源极/漏极图案150完全接触。第二气隙AG_S设置在第一内场绝缘膜105a的第二部分和第一源极/漏极图案150之间。第二气隙AG_S不设置在第一内场绝缘膜105a的第一部分和第一源极/漏极图案150之间。
在图15中，一个连接半导体区153可以设置在其上设置第二气隙AG_S的第一内场绝缘膜105a的上表面105a_US上。
在图17中，彼此间隔开的多个连接半导体区153可以设置在其上设置第二气隙AG_S的第一内场绝缘膜105a的上表面105a_US上。
图15和图17所示的第二气隙AG_S周围的形状仅是示例，本公开的技术精神(或构思)不限于此。
图18是用于描述根据一示例实施方式的半导体器件的视图。图19是用于描述根据一示例实施方式的半导体器件的视图。为了便于说明，将主要描述与参考图1至图7所描述的内容不同的内容。
参考图18，根据一示例实施方式的半导体器件可以进一步包括设置在多个第一鳍形图案110周围的虚设突起图案DFP。
深沟槽DT(见图2)不形成在多个第一鳍形图案110周围。第一有源区RX1可以被限定在虚设突起图案DFP之间。
尽管未在图18和图19中示出，但是虚设突起图案DFP可以设置在多个第二鳍形图案210周围。第二有源区RX2(见图5)可以被限定在虚设突起图案DFP之间。
虚设突起图案DFP的上表面被第一场绝缘膜105覆盖。例如，虚设突起图案DFP的上表面被第一外场绝缘膜105b覆盖。虚设突起图案DFP可以包括半导体材料。
参考图19，根据一示例实施方式的半导体器件可以进一步包括设置在第一鳍形图案的侧壁110SW上的鳍间隔物110FS。
鳍间隔物110FS可以设置在第一场绝缘膜105上。连接半导体区153可以覆盖鳍间隔物110FS。
鳍间隔物110FS可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)、硅硼氮化物(SiBN)、硅氧硼氮化物(SiOBN)、硅碳氧化物(SiOC)或其组合中的至少一种。
尽管未在附图中示出，但是鳍间隔物可以设置在第二鳍形图案210的侧壁210SW上。
图20是用于描述根据一示例实施方式的半导体器件的说明性布局图。图21是沿着图20的线A-A截取的剖视图。为了便于说明，将主要描述与参考图1至图7所描述的内容不同的内容。
参考图20和图21，设置在第一有源区RX1中的第一鳍形图案110的数量多于四个。
在图20和图21中示出了八个第一鳍形图案110设置在第一有源区RX1中，但本公开不限于此。
n个第一鳍形图案110可以设置在第一有源区RX1中。这里，n可以是4或更大的自然数。
第一源极/漏极图案150连接到n个第一鳍形图案110。第一源极/漏极图案150包括第一源极/漏极图案150的n个底表面150BS。第一源极/漏极图案150包括第一源极/漏极图案150的n-1个连接表面150CS。
n-1个第一内场绝缘膜105a可以设置在第一源极/漏极图案150和衬底100之间。各个第一内场绝缘膜105a可以填充第一鳍沟槽FT1。
n-1个第一内场绝缘膜105a当中的在第二方向Y1上连续(例如，彼此相邻)的三个第一内场绝缘膜105a可以显示出如图6和图8至图12所示的在这三个第一内场绝缘膜的上表面105a_US之间的高度关系。
此外，作为示例，第一源极/漏极图案150的n-1个连接表面150CS可以与第一内场绝缘膜105a的上表面105a_US完全接触。作为另一示例，第一源极/漏极图案150的连接表面150CS中的一些(不是全部)可以与第一内场绝缘膜105a中的对应的第一内场绝缘膜的上表面105a_US完全接触。参考图14至图17描述的第二气隙AG_S可以设置在第一源极/漏极图案150的其他连接表面150CS与第一内场绝缘膜105a中的对应的第一内场绝缘膜的上表面105a_US之间。
图22是用于描述根据一示例实施方式的半导体器件的说明性布局图。图23、图24和图25分别是沿着图22的线D-D、线E-E和线F-F截取的剖视图。
对图22的第一区域I的描述与参考图1至图19所描述的对第一区域的描述相同或基本相似，因此在下文中将主要描述与图22的第二区域II相关的内容。
参考图22至图25，根据一示例实施方式的半导体器件可以包括有源图案215、第二栅电极220、第二源极/漏极图案250和第二源极/漏极接触270。
有源图案215可以设置在衬底100上。有源图案215可以延伸以在第三方向X2上伸长。有源图案215可以包括下图案215B和多个片图案215U。
下图案215B可以从衬底100突出。下图案215B可以延伸以在第三方向X2上伸长。下图案215B可以由第二鳍沟槽FT2限定。
多个片图案215U可以设置在下图案215B的上表面上。多个片图案215U可以在第五方向Z上与下图案215B间隔开。各个片图案215U可以在第五方向Z上彼此间隔开。在附图中已经示出了三个片图案215U设置在第五方向Z上，但这只是为了便于说明，本公开不限于此。
下图案215B可以通过蚀刻衬底100的一部分来形成，或者可以包括从衬底100生长的外延层。下图案215B可以包括作为元素半导体材料的硅或锗。此外，下图案215B可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。每个片图案215U可以包括作为元素半导体材料的硅或锗、IV-IV族化合物半导体或III-V族化合物半导体中的一种。
片图案215U在第四方向Y2上的宽度可以与下图案215B在第四方向Y2上的宽度成比例地增大或减小。在附图中已经示出了在第五方向Z上堆叠的片图案215U在第四方向Y2上的宽度彼此相同作为示例，这只是为了便于说明，本公开不限于此。在一些示例实施方式中，在第五方向Z上堆叠的片图案215U在第四方向Y2上的宽度可以随着片图案215U变得远离下图案215B而减小。
第二场绝缘膜106可以覆盖下图案215B的侧壁。第二场绝缘膜106不设置在下图案215B的上表面上。每个片图案215U设置在比第二场绝缘膜106的上表面高的水平上。
第二栅电极220可以设置在下图案215B上。第二栅电极220可以与下图案215B交叉。第二栅电极220可以围绕片图案215U。
第二栅极绝缘膜230可以沿着第二场绝缘膜106的上表面和下图案215B的上表面延伸。第二栅极绝缘膜230可以覆盖片图案215U。第二栅极绝缘膜230可以沿着片图案215U的周界设置。
栅极间结构GS_INT可以设置在片图案215U之间以及在下图案215B和片图案215U之间。栅极间结构GS_INT可以包括设置在相邻的片图案215U之间以及在下图案215B和片图案215U之间的第二栅电极220和第二栅极绝缘膜230。
第二栅极间隔物240可以设置在第二栅电极220的侧壁上。第二栅极间隔物240可以在第四方向Y2上延伸。
第二栅极盖图案245可以设置在第二栅电极220的上表面和第二栅极间隔物240的上表面上。
第二栅极绝缘膜230中包括的材料与对第一栅极绝缘膜130的描述中提到的材料相同或基本相似。第二栅极间隔物240中包括的材料与对第一栅极间隔物140的描述中提到的材料相同或基本相似。第二栅极盖图案245中包括的材料与对第一栅极盖图案145的描述中提到的材料相同或基本相似。
在结束详细描述时，本领域技术人员将理解，在实质上不背离本发明构思的原理的情况下，可以对所公开的示例实施方式进行许多变化和修改。因此，本发明构思的所公开的示例实施方式仅在一般性和描述性的意义上而不是出于限制的目的被使用。
本申请要求2021年8月23日在韩国知识产权局提交的第10-2021-0110811号韩国专利申请的优先权及由其获得的所有权益，该韩国专利申请的内容通过引用整体合并于此。

Claims (20)

1.一种半导体器件，包括：
多个第一鳍形图案，在衬底的第一区域中并在第一方向上彼此间隔开；
多个第二鳍形图案，在所述衬底的第二区域中并在第二方向上彼此间隔开；
第一场绝缘膜，在所述衬底上并覆盖所述第一鳍形图案的侧壁；
第二场绝缘膜，在所述衬底上并覆盖所述第二鳍形图案的侧壁；
第一源极/漏极图案，在所述第一场绝缘膜上、连接到所述第一鳍形图案并包括第一硅锗图案；以及
第二源极/漏极图案，在所述第二场绝缘膜上、连接到所述第二鳍形图案并包括第二硅锗图案，所述第二源极/漏极图案和所述第二场绝缘膜在其间限定一个或更多个第一气隙；
其中所述第一源极/漏极图案包括第一底表面和一个或更多个第一连接表面，所述第一底表面连接到所述第一鳍形图案中的相应的第一鳍形图案，所述一个或更多个第一连接表面每个将所述第一底表面中的对应的相邻一对彼此连接，
所述第二源极/漏极图案包括第二底表面和一个或更多个第二连接表面，所述第二底表面连接到所述第二鳍形图案中的相应的第二鳍形图案，所述一个或更多个第二连接表面每个将所述第二底表面中的对应的相邻一对彼此连接，
所述第一气隙的数量与所述第二连接表面的数量相同，以及
所述第一连接表面中的至少一个与所述第一场绝缘膜的上表面完全接触。
2.根据权利要求1所述的半导体器件，其中所述第一连接表面与所述第一场绝缘膜的所述上表面完全接触。
3.根据权利要求1所述的半导体器件，其中
所述第一源极/漏极图案和所述第一场绝缘膜在其间限定一个或更多个第二气隙，以及
所述第二气隙的数量少于所述第一连接表面的数量。
4.根据权利要求3所述的半导体器件，其中所述第一气隙的尺寸大于所述第二气隙的尺寸。
5.根据权利要求1所述的半导体器件，其中所述第一鳍形图案的数量多于所述第二鳍形图案的数量。
6.根据权利要求5所述的半导体器件，其中所述第一鳍形图案的所述数量为四个或更多个。
7.根据权利要求1所述的半导体器件，其中
所述第一源极/漏极图案包括沿着所述第一场绝缘膜的所述上表面延伸的连接半导体区，以及
所述连接半导体区包括硅锗。
8.根据权利要求1所述的半导体器件，其中
所述第一场绝缘膜包括第一区域、第二区域和第三区域，所述第一区域、所述第二区域和所述第三区域每个在所述第一鳍形图案中的相邻一对之间，
所述第一场绝缘膜的所述第二区域在所述第一场绝缘膜的所述第一区域和所述第一场绝缘膜的所述第三区域之间，以及
所述第一场绝缘膜的所述第二区域的上表面的高度不同于所述第一场绝缘膜的所述第三区域的上表面的高度。
9.根据权利要求8所述的半导体器件，其中所述第一场绝缘膜的所述第一区域的上表面的高度与所述第一场绝缘膜的所述第二区域的所述上表面的所述高度相同。
10.根据权利要求8所述的半导体器件，其中所述第一场绝缘膜的所述第二区域的所述上表面的所述高度小于所述第一场绝缘膜的所述第一区域的上表面的高度，并且大于所述第一场绝缘膜的所述第三区域的所述上表面的所述高度。
11.根据权利要求8所述的半导体器件，其中所述第一场绝缘膜的所述第一区域的上表面的高度和所述第一场绝缘膜的所述第三区域的所述上表面的所述高度小于所述第一场绝缘膜的所述第二区域的所述上表面的所述高度。
12.根据权利要求8所述的半导体器件，其中所述第一场绝缘膜的所述第一区域的上表面的高度和所述第一场绝缘膜的所述第三区域的所述上表面的所述高度大于所述第一场绝缘膜的所述第二区域的所述上表面的所述高度。
13.一种半导体器件，包括：
多个第一鳍形图案，在衬底的第一区域中并彼此间隔开；
第一场绝缘膜，在所述衬底上并覆盖所述第一鳍形图案的侧壁；以及
第一源极/漏极图案，在所述第一场绝缘膜上并连接到所述第一鳍形图案，
其中所述第一源极/漏极图案包括多个第一外延区、连接半导体区和第二外延区，所述第一外延区在所述第一鳍形图案中的相应的第一鳍形图案上，所述连接半导体区沿着所述第一场绝缘膜的上表面延伸并与所述第一场绝缘膜接触，所述第二外延区在所述第一外延区和所述连接半导体区上，所述第二外延区将所述第一外延区和所述连接半导体区彼此连接，
所述第一外延区、所述连接半导体区和所述第二外延区包括硅锗，以及
所述连接半导体区中的锗比例小于所述第二外延区中的锗比例。
14.根据权利要求13所述的半导体器件，其中
所述第一源极/漏极图案包括第一底表面和一个或更多个第一连接表面，所述第一底表面连接到所述第一鳍形图案中的相应的第一鳍形图案，所述一个或更多个第一连接表面每个将所述第一底表面中的对应的相邻一对彼此连接，以及
所述第一连接表面与所述第一场绝缘膜的所述上表面完全接触。
15.根据权利要求13所述的半导体器件，其中
所述第一源极/漏极图案和所述第一场绝缘膜在其间限定气隙，
所述第一场绝缘膜包括第一区域和第二区域，所述第一区域和所述第二区域在所述第一鳍形图案中的相应的相邻对之间，
所述第一场绝缘膜的所述第一区域的上表面的整体与所述第一源极/漏极图案接触，以及
所述气隙在所述第一场绝缘膜的所述第二区域与所述第一源极/漏极图案之间。
16.根据权利要求13所述的半导体器件，其中所述连接半导体区包括小面。
17.根据权利要求13所述的半导体器件，进一步包括：
多个第二鳍形图案，在所述衬底的第二区域中并彼此间隔开；
第二场绝缘膜，在所述衬底上并覆盖所述第二鳍形图案的侧壁；以及
第二源极/漏极图案，在所述第二场绝缘膜上并连接到所述第二鳍形图案；
其中所述第二源极/漏极图案和所述第二场绝缘膜在其间限定一个或更多个气隙，以及
所述气隙的数量比所述第二鳍形图案的数量少一个。
18.根据权利要求13所述的半导体器件，进一步包括：
在所述衬底的第二区域中的下图案；
与所述下图案间隔开的片图案；以及
围绕所述片图案的周界的栅电极。
19.一种半导体器件，包括：
在衬底的I/O区域中的多个第一鳍形图案，所述第一鳍形图案在第一方向上彼此间隔开；
在所述衬底的逻辑区域中的多个第二鳍形图案，所述第二鳍形图案在第二方向上彼此间隔开；
第一场绝缘膜，在所述衬底上并覆盖所述第一鳍形图案的侧壁；
第二场绝缘膜，在所述衬底上并覆盖所述第二鳍形图案的侧壁；
第一源极/漏极图案，在所述第一场绝缘膜上、连接到所述第一鳍形图案并包括在所述第一鳍形图案上的第一硅锗图案；以及
第二源极/漏极图案，在所述第二场绝缘膜上、连接到所述第二鳍形图案并包括第二硅锗图案，所述第二源极/漏极图案和所述第二场绝缘膜在其间限定一个或更多个气隙，
其中所述第一源极/漏极图案包括底表面和一个或更多个连接表面，所述底表面连接到所述第一鳍形图案中的相应的第一鳍形图案，所述一个或更多个连接表面每个将所述底表面中的对应的相邻一对彼此连接，
所述第一鳍形图案的数量多于所述第二鳍形图案的数量，
所述气隙的数量比所述第二鳍形图案的数量少一个，以及
所述一个或更多个连接表面与所述第一场绝缘膜的上表面完全接触。
20.根据权利要求19所述的半导体器件，其中
所述第一源极/漏极图案包括沿着所述第一场绝缘膜的所述上表面延伸的连接半导体区，以及
所述连接半导体区中的锗比例小于所述第一硅锗图案中的锗比例。
CN202210979114.XA 2021-08-23 2022-08-16 半导体器件 Pending CN115910926A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210110811A KR20230028920A (ko) 2021-08-23 2021-08-23 반도체 장치
KR10-2021-0110811 2021-08-23

Publications (1)

Publication Number Publication Date
CN115910926A true CN115910926A (zh) 2023-04-04

Family

ID=82058338

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210979114.XA Pending CN115910926A (zh) 2021-08-23 2022-08-16 半导体器件

Country Status (5)

Country Link
US (2) US12040402B2 (zh)
EP (1) EP4141957A1 (zh)
KR (1) KR20230028920A (zh)
CN (1) CN115910926A (zh)
TW (1) TW202310193A (zh)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812556B2 (en) * 2012-12-28 2017-11-07 Renesas Electronics Corporation Semiconductor device and method of manufacturing the semiconductor device
US20150228761A1 (en) * 2014-02-07 2015-08-13 International Business Machines Corporation Diamond shaped epitaxy
US9312274B1 (en) 2014-10-15 2016-04-12 Globalfoundries Inc. Merged fin structures for finFET devices
KR102330757B1 (ko) 2015-03-30 2021-11-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160141034A (ko) 2015-05-27 2016-12-08 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
US10103249B2 (en) 2015-09-10 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method for fabricating the same
CN106531793B (zh) 2015-09-11 2021-06-15 联华电子股份有限公司 具有外延层的半导体结构
US10177143B2 (en) 2015-10-28 2019-01-08 Taiwan Semiconductor Manufacturing Company Limited FinFET device and method for fabricating the same
TWI683395B (zh) 2015-11-12 2020-01-21 聯華電子股份有限公司 鰭狀電晶體與鰭狀電晶體的製作方法
US9620416B1 (en) 2015-11-18 2017-04-11 International Business Machines Corporation Fin field effect transistor structure and method to form defect free merged source and drain epitaxy for low external resistance
US9865504B2 (en) 2016-03-04 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
KR102432467B1 (ko) 2017-08-30 2022-08-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20190130348A (ko) 2018-05-14 2019-11-22 삼성전자주식회사 반도체 장치
KR102472070B1 (ko) 2018-06-12 2022-11-30 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
KR20230028920A (ko) 2023-03-03
TW202310193A (zh) 2023-03-01
US20230058991A1 (en) 2023-02-23
US20240332424A1 (en) 2024-10-03
EP4141957A1 (en) 2023-03-01
US12040402B2 (en) 2024-07-16

Similar Documents

Publication Publication Date Title
US20220085179A1 (en) Semiconductor device
CN114765155A (zh) 半导体器件
US20240194789A1 (en) Semiconductor devices
US20230352591A1 (en) Semiconductor device
KR20220086217A (ko) 반도체 장치
US20220406939A1 (en) Semiconductor devices
US20240038841A1 (en) Semiconductor device and method for fabricating the same
US11978770B2 (en) Semiconductor device
US12040402B2 (en) Semiconductor device
US20230145260A1 (en) Semiconductor device
US20240237325A9 (en) Semiconductor device
US20230170386A1 (en) Semiconductor device
US20220310811A1 (en) Semiconductor device and method for fabricating the same
US20240194786A1 (en) Semiconductor device
US20240128264A1 (en) Semiconductor devices
US20220406892A1 (en) Semiconductor device
US20230053379A1 (en) Semiconductor device
US20240234558A9 (en) Semiconductor device
US20220302109A1 (en) Semiconductor device and method for fabricating the same
KR20240048317A (ko) 반도체 장치
TW202327093A (zh) 多閘極半導體裝置
CN117352512A (zh) 半导体器件及其制造方法
TW202401591A (zh) 半導體裝置
CN116417508A (zh) 半导体装置和用于制造该半导体装置的方法
CN115621281A (zh) 半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination