CN103367442A - 鳍式场效应晶体管的栅极堆叠件 - Google Patents
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Abstract
本说明书涉及鳍式场效应晶体管(FinFET)的栅极堆叠件。FinFET的示例性结构包括包含第一表面的衬底以及覆盖第一表面的一部分的绝缘区，其中绝缘区的顶部限定第二表面。FinFET还包括被设置成穿过绝缘区中的开口至第二表面之上的第一高度的鳍，其中鳍的上部的底部宽于上部的顶部，其中上部具有第一楔形侧壁和第三表面。FinFET还包括覆盖第一楔形侧壁和第三表面的栅极电介质以及横跨在栅极电介质上方的导电栅极带，其中导电栅极带沿着鳍的纵向方向具有第二楔形侧壁。
Description
相关申请的交叉参考
本申请要求于2012年3月28日提交的美国临时专利申请第61/616,965号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及集成电路制造，更具体而言，涉及具有栅极堆叠件的鳍式场效应晶体管。
背景技术
随着半导体产业在追求更高的器件密度、更好的性能和更低的成本方面已发展到了纳米技术工艺节点，来自制造和设计问题的挑战已引起了三维设计诸如鳍式场效应晶体管(FinFET)的发展。使用通过例如蚀刻掉衬底的硅层的一部分而形成的从衬底延伸的垂直薄“鳍”(或鳍结构)来制造典型的FinFET。在该垂直鳍中形成FinFET的沟道。在鳍上方(例如，围绕(wrap)鳍)提供栅极。在沟道的两侧上具有栅极容许沟道从两侧进行栅极控制。此外，利用外延生长的硅锗的FinFET的凹陷源极/漏极(S/D)部分中的应变材料可以用于提高载流子迁移率。
但是，在互补金属氧化物半导体(CMOS)制造中实现这样的部件和工艺仍存在挑战。随着垂直鳍之间的间隔减小，使得这些问题更加严重。例如，如果栅电极没有完全围绕FinFET的沟道，则FinFET是不完全耗尽的，因而增加了器件不稳定性和/或器件失效的可能性。
发明内容
为解决上述技术问题，本发明提供了一种场效应晶体管(FinFET)，包括：衬底，包含第一表面；绝缘区，覆盖所述第一表面的一部分，其中，所述绝缘区的顶部限定第二表面；鳍，被设置成穿过所述绝缘区中的开口至所述第二表面之上的第一高度，其中，所述鳍的上部的底部宽于所述上部的顶部，其中，所述上部具有第一楔形侧壁和第三表面；栅极电介质，覆盖所述第一楔形侧壁和所述第三表面；以及导电栅极带，横跨在所述栅极电介质上方，其中，所述导电栅极带沿着所述鳍的纵向方向具有第二楔形侧壁。
在所述的FinFET中，所述第一楔形侧壁与所述第一表面的夹角为约84度至88度。
在所述的FinFET中，所述第一楔形侧壁与所述第一表面的夹角为约84度至88度，其中，所述第一楔形侧壁的最大宽度与所述第三表面的宽度之间的差值为约1.5nm至5nm。
在所述的FinFET中，所述第一高度为约20nm至50nm。
在所述的FinFET中，所述鳍包含Si、Ge、化合物半导体或合金半导体中的至少一种。
在所述的FinFET中，所述鳍还包括从所述上部的底部向下延伸至所述第一表面并且具有第二高度的下部，其中，所述下部具有第三楔形侧壁。
在所述的FinFET中，所述鳍还包括从所述上部的底部向下延伸至所述第一表面并且具有第二高度的下部，其中，所述下部具有第三楔形侧壁，其中，所述第三楔形侧壁与所述第一表面的夹角为约60度至85度。
在所述的FinFET中，所述鳍还包括从所述上部的底部向下延伸至所述第一表面并且具有第二高度的下部，其中，所述下部具有第三楔形侧壁，其中，所述第一高度与所述第二高度的比值为约0.2至0.5。
在所述的FinFET中，所述鳍还包括从所述上部的底部向下延伸至所述第一表面并且具有第二高度的下部，其中，所述下部具有第三楔形侧壁，其中，所述上部和所述下部包含相同的材料。
在所述的FinFET中，所述鳍还包括从所述上部的底部向下延伸至所述第一表面并且具有第二高度的下部，其中，所述下部具有第三楔形侧壁，其中，所述上部和所述下部包含不同的材料。
在所述的FinFET中，所述第二楔形侧壁与所述第一表面的夹角为约85度至88度。
在所述的FinFET中，所述第二楔形侧壁的最大宽度与所述第二楔形侧壁的最小宽度的比值为1.05至1.25。
在所述的FinFET中，所述导电栅极带包含多晶硅。
在所述的FinFET中，所述导电栅极带包含选自由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn或Zr所组成的组中的至少一种金属。
在所述的FinFET中，所述导电栅极带包含选自由TiN、WN、TaN或Ru所组成的组中的至少一种金属。
在所述的FinFET中，所述导电栅极带还包括位于所述第二楔形侧壁上方的基本垂直的部分。
在所述的FinFET中，所述栅极电介质包含氧化硅、氮化硅或氮氧化硅中的至少一种。
在所述的FinFET中，所述栅极电介质包含高k电介质。
所述的FinFET还包括位于所述第三表面和所述栅极电介质之间的界面层。
所述的FinFET还包括位于所述第三表面和所述栅极电介质之间的界面层，其中，所述界面层包含氧化硅。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，对各种部件没有被按比例绘制，并且仅用于举例说明的目的。实际上，为了清楚的论述，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的各方面示出制造鳍式场效应晶体管(FinFET)的栅极堆叠件的方法的流程图；以及
图2A至图8C是根据本发明的各个实施例的在各个制造阶段的包括栅极堆叠件的FinFET的透视图、俯视图、侧视图和截面图。
具体实施方式
可以理解为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不打算用于限定。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一和第二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复附图标记和/或字母。这种重复是为了简明和清楚，并且其本身没有指明所论述的各个实施例和/或配置之间的关系。
参照图1，示出根据本发明的各方面的制造鳍式场效应晶体管(FinFET)的栅极堆叠件的方法100的流程图。方法100开始于步骤102，其中提供衬底。方法100继续至步骤104，其中在衬底中形成鳍，其中鳍上部的底部(base)宽于上部的顶端(apex)，其中上部具有第一楔形(tapered)侧壁和顶面。方法100继续至步骤106，其中形成覆盖第一楔形侧壁和顶面的栅极电介质。方法100继续至步骤108，其中形成横跨在栅极电介质上方的导电栅极带，其中导电栅极带沿鳍的纵向方向具有第二楔形侧壁。下面的论述示出可以根据图1的方法100制造的FinFET的实施例。
图2A至图8C是根据本发明的各个实施例的在各个制造阶段的包括楔形栅极堆叠件230的FinFET200的透视图、俯视图、侧视图和截面图。如本发明所使用的，FinFET200是指任何基于鳍的多栅极晶体管。FinFET200可以被包含在微处理器、存储器单元和/或其他集成电路(IC)中。可以注意到，在一些实施例中，执行图1中描述的操作不能产生完整的FinFET200。可以采用互补金属氧化物半导体(CMOS)技术加工来制造完整的FinFET200。因此，可以理解，可以在图1的方法100之前、期间和/或之后提供其他工艺，并且在本文中对一些其他工艺可能仅进行简述。同样，对图2A至图8C进行简化以便更好地理解本发明的构思。例如，虽然附图示出的是FinFET200，但可以理解，集成电路(IC)可以包含许多其他器件，包括电阻器、电容器、电感器、熔丝等。
参照图2A和图2B以及图1中的步骤102，提供了衬底202。图2A是根据实施例的在各个制造阶段中的一个阶段具有衬底202的FinFET200的透视图，图2B是沿着图2A的线a-a截取得到的FinFET200的截面图。在至少一个实施例中，衬底202包括晶体硅衬底(例如，晶圆)。取决于设计要求，衬底202可以包括各种掺杂区(例如，p型衬底或n型衬底)。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂物，举例来说，掺杂区可以掺杂有p型掺杂物，诸如硼或BF2；n型掺杂物，诸如磷或砷；和/或它们的组合。掺杂区可以配置用于n型FinFET或可选地配置用于p型FinFET。
在一些可选的实施例中，衬底202可以由一些其他合适的元素半导体，诸如金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如碳化硅锗、磷化镓砷或磷化镓铟制成。此外，衬底202可以包括外延层(epi层)，可以应变用于性能增强和/或可以包括绝缘体上硅(SOI)结构。
在一个实施例中，在半导体衬底202上形成垫层(pad layer)204a和掩模层204b。垫层204a可以是例如采用热氧化工艺形成的包含氧化硅的薄膜。垫层204a可以充当半导体衬底202和掩模层204b之间的粘着层。垫层204a还可以充当用于蚀刻掩模层204b的蚀刻终止层。在至少一个实施例中，掩模层204b由氮化硅形成，例如采用低压化学汽相沉积(LPCVD)或等离子体增强化学汽相沉积(PECVD)形成。在后续光刻工艺期间，掩模层204b用作硬掩模。在掩模层204b上形成感光层206，然后进行图案化，从而在感光层206中形成开口208。
参照图3A、图3B和图3C以及图1中的步骤104，在感光层206中形成开口208之后，通过在衬底202中形成鳍212得到图3A、图3B和图3C中的结构，其中鳍212的上部214的底部214b宽于顶端214t，其中上部214具有第一楔形侧壁214w和顶面214s(在图6B和图6C中示出)。图3A是在根据实施例的各个制造阶段中的一个阶段的FinFET200的透视图。图3B是沿着图3A的线a-a截取得到的FinFET200的截面图，图3C是图3A的FinFET200的俯视图。
通过开口208对掩模层204b和垫层204a进行蚀刻以暴露出下面的半导体衬底202。然后对暴露的半导体衬底202进行蚀刻以形成具有半导体衬底202的第一表面202s的沟槽210。半导体衬底202位于沟槽210之间的部分形成一个半导体鳍212。在所述的实施例中，半导体鳍212包括上部214和下部216(通过虚线隔开)。在该实施例中，上部214和下部216包含相同的材料，诸如硅。
沟槽210可以是彼此平行的带(从FinFET200的顶部观察)，并且彼此紧密间隔。沟槽210每一个均具有宽度、深度，并且与邻近的沟槽间隔开间隔S。例如，沟槽210之间的间隔S可以小于约30nm。在可选的实施例中，沟槽210可以是连续的并且围绕半导体鳍212(在图3C中示出)。然后去除感光层206。接下来，可以实施清洁以去除半导体衬底202的自然氧化物。可以使用稀氢氟(DHF)酸来实施清洁。
然后在沟槽210中任选地形成衬垫氧化物(未示出)。在实施例中，衬垫氧化物可以是厚度为约
至约
的热氧化物。在一些实施例中，可以采用原位蒸汽生成(ISSG)等形成衬垫氧化物。衬垫氧化物的形成使沟槽210的边角圆化，这降低了电场，并因此改进了得到的集成电路的性能。
图4A是在根据实施例的各个制造阶段中的一个阶段的FinFET200的透视图，图4B是沿着图4A的线a-a截取得到的FinFET200的截面图。用介电材料218填充沟槽210。介电材料218可以包括氧化硅，并因此在本发明中又被称为氧化物218。在一些实施例中，还可以使用其他介电材料，诸如氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料。在实施例中，可以采用高密度等离子体(HDP)CVD工艺，使用硅烷(SiH4)和氧气(O2)作为反应前体来形成氧化物218。在其他实施例中，可以采用次大气压CVD(SACVD)工艺或高纵横比工艺(HARP)形成氧化物218，其中工艺气体可以包括原硅酸四乙酯(TEOS)和/或臭氧(O3)。在又一实施例中，可以采用旋涂电介质(SOD)工艺，诸如氢倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)形成氧化物218。
图4A和图4B描述了在沉积介电材料218之后得到的结构。然后实施化学机械抛光，接着去除掩模层204b和垫层204a。得到的结构在图5A和图5B中示出。图5A是在根据实施例的各个制造阶段中的一个阶段的FinFET200的透视图，图5B是沿着图5A的线a-a截取得到的FinFET200的截面图。
氧化物218位于沟槽210中的剩余部分在下文中被称为绝缘区218a。在双栅极实施例中，掩模层204b和垫层204a保留在鳍212的顶部上(未示出)。在三栅极实施例中，掩模层204b由氮化硅形成，可以采用湿工艺使用热H3PO4去除掩模层204b，然而，如果是由氧化硅形成的，则可以采用稀HF酸去除垫层204a。保留在鳍的顶部上的掩模层和垫层可以阻止鳍的顶部导通(turn-on)而形成双栅极FinFET。在一些可选的实施例中，可以在使绝缘区218a凹陷之后，实施掩模层204b和垫层204a的去除，其中凹陷步骤在图6A、图6B和图6C中示出。
在可选的实施例中，鳍212的上部214被另一半导体材料替换从而改进器件性能。利用绝缘区218a作为硬掩模，通过蚀刻步骤使鳍212的上部214凹陷。然后外延生长不同材料(诸如Ge)来填充凹陷部分。在所述的实施例中，鳍212的上部214(诸如Ge)和鳍212的下部216(诸如Si)包含不同的材料。
如图6A、图6B和图6C所示，在去除掩模层204b和垫层204a之后，通过蚀刻步骤使绝缘区218a凹陷，得到凹槽220。图6A是在根据实施例的各个制造阶段中的一个阶段的FinFET200的透视图。图6B是沿着图6A的线a-a截取得到的FinFET200的截面图，图6C是图6A的FinFET200的俯视图。在一个实施例中，可以采用湿蚀刻工艺实施蚀刻步骤，例如通过将衬底202浸渍在氢氟酸(HF)中来实施。在另一实施例中，可以采用干蚀刻工艺实施蚀刻步骤，例如，可以使用CHF3或BF3作为蚀刻气体来实施干蚀刻工艺。
剩余绝缘区218b可以是彼此平行的带(从FinFET200的顶部观察)，并且彼此紧密间隔。在可选的实施例中，剩余绝缘区218b可以是连续的并且围绕半导体鳍212(在图6C中示出)。图6C是图6A的FinFET200的俯视图，并且还包括未在图6A中示出的剩余绝缘区218b。并且，绝缘区218b覆盖第一表面202s的一部分，其中绝缘区的顶部限定第二表面218s。
在所述的实施例中，鳍212穿过绝缘区218b中的开口至第二表面218s之上的第一高度H1，其中鳍212的上部214的底部214b(由虚线示出)宽于顶端214t，其中上部214具有第一楔形侧壁214w和顶面214s(或定义为第三表面214s)。在一个实施例中，底部214b可以与第二表面218s共面，然而底部214b也可以高于或低于第二表面218s。因此，鳍212的上部214用于形成FinFET200的沟道区。
在至少一个实施例中，第一楔形侧壁214w与第一表面202s的夹角214a为约84度至88度。在一些实施例中，第一楔形侧壁214w的最大宽度W2与第三表面214s的宽度W1之间的差值为约1.5nm至5nm。在一些实施例中，上部214在第二表面218s之上的第一高度H1为约20至50nm。
在一些实施例中，半导体鳍212还包括从底部214b向下延伸至第一表面202s并且具有第二高度H2的下部216。下部216具有第三楔形侧壁216w。在至少一个实施例中，第三楔形侧壁216w与第一表面202s的夹角216a为约60度至85度。在一些实施例中，第三楔形侧壁216w的最大宽度W3与第一楔形侧壁214w的最大宽度W2之间的差值为约3nm至10nm。在又一实施例中，第一高度H1与第二高度H2的比值为约0.2至0.5。下部216比上部214具有更严格的体积，因而下部216可以避免由于绝缘区218b中的高应力而引起的FinFET200的鳍212变形。
然后在衬底202上方形成楔形栅极堆叠件230，该楔形栅极堆叠件230位于上部214的第一楔形侧壁214w和第三表面214s上方并且横跨(across)绝缘区218b的第二表面218s延伸。在一些实施例中，楔形栅极堆叠件230包括栅极电介质222b和位于栅极介电层222b上方的栅电极层224b(在图8A、图8B和图8C中示出)。
如图7A和图7B以及图1中的步骤106所述，为了制造栅极堆叠件(诸如图8A、图8B和图8C中示出的楔形栅极堆叠件230)，图7A和图7B中的结构通过形成栅极电介质222以覆盖上部214的第一楔形侧壁214w和第三表面214s以及横跨绝缘区218b的第二表面218s延伸而产生的。图7A是在根据实施例的各个制造阶段中的一个阶段的FinFET200的透视图，图7B是沿着图7A的线a-a截取得到的FinFET200的截面图。
在一些实施例中，栅极电介质222可以包含氧化硅、氮化硅、氮氧化硅或高k电介质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物。在所述的实施例中，栅极电介质222是厚度为约10埃至30埃的高k介电层。可以采用合适的工艺，诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV臭氧氧化或它们的组合来形成栅极电介质222。栅极电介质222还可以包括界面层(未示出)以减少栅极电介质222和鳍212的上部214(即，FinFET200的沟道区)之间的损伤。界面层可以包含氧化硅。
然后，如图7A和图7B以及图1中的步骤108所述，在栅极电介质222上方形成栅电极层224。在该实施例中，覆盖半导体鳍212的上部214的栅电极层224用于形成单独的FinFET200。在可选的实施例中，栅电极层224覆盖多于一个半导体鳍212(未示出)的上部214，从而得到的FinFET包括多于一个鳍。
在一些实施例中，栅电极层224可以包括单层或多层结构。在至少一个实施例中，栅电极层224包含多晶硅。并且，栅电极层224可以是采用均匀掺杂或非均匀掺杂掺杂的多晶硅。在一些实施例中，栅电极层224包含选自由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn和Zr所组成的组中的金属。在一些实施例中，栅电极层224包含选自由TiN、WN、TaN和Ru所组成的组中的金属。在所述的实施例中，栅电极层224的厚度为约30nm至约60nm。可以采用合适的工艺，诸如ALD、CVD、PVD、电镀或它们的组合形成栅电极层224。
到此时为止，工艺步骤已提供了具有覆盖上部214的第一楔形侧壁214w和第三表面214s的栅极电介质222以及在栅极电介质222上方形成的栅电极层224的衬底202。在一些实施例中，通过合适的工艺(诸如旋转涂布)在栅电极层224上方形成光刻胶层，然后通过适当的光刻图案化方法进行图案化以在栅电极层224上方形成图案化的光刻胶部件226。然后可以采用干蚀刻工艺将图案化的光刻胶部件226转印到下层(即，栅极电介质222和栅电极层224)以沿着鳍212的纵向方向形成栅极堆叠件。图案化的栅电极层被称为导电栅极带。因此，导电栅极带围绕(wrap)鳍212的暴露上部214的沟道部分。
但是，沿着鳍212(具有第一楔形侧壁214w)的纵向方向的导电栅极带与第一表面202s垂直。这样，当FinFET处于导通状态时，具有较宽底部的第一楔形侧壁214w未被导电栅极带完全围绕，形成不完全耗尽型鳍。这降低第一楔形侧壁214w的下部的漏致势垒降低(DIBL)并增加其亚阈值漏电流，从而降低器件性能。
因此，下面参照图8A、图8B和图8C所论述的加工可以蚀刻栅极电介质222和栅电极层224以沿着鳍212的纵向方向形成楔形栅极堆叠件从而完全覆盖第一楔形侧壁214w的较宽的底部。当FinFET处于导通状态时，这可以有助于形成完全耗尽型鳍，从而增加FinFET200的DIBL和亚阈值漏电流，并因此提高器件性能。
如图8A、图8B和图8C以及图1中的步骤108所述，为了制造楔形栅极堆叠件230，通过形成横跨在栅极电介质222b上方的导电栅极带224b得到图8A、图8B和图8C中的结构，其中导电栅极带224b沿着鳍212的纵向方向具有第二楔形侧壁224w。图8A是在根据实施例的各个制造阶段中的一个阶段的FinFET200的透视图。图8B是沿着图8A的线a-a截取得到的FinFET200的截面图，图8C是沿着垂直于图8A的线a-a的平面的FinFET200侧视图。
如图8A、图8B和图8C所述，然后可以采用干蚀刻工艺将图案化的光刻胶部件226转印到下层(即，栅极电介质222和栅电极层224)以沿着鳍212的纵向方向形成楔形栅极堆叠件230。在至少一个实施例中，其中栅电极层224是多晶硅，在约650至800W的电源功率、约100至120W的偏置功率以及约60至200mTorr的压力下，采用Cl2、HBr和He作为蚀刻气体来实施干蚀刻工艺的步骤。然后可以剥离图案化的光刻胶部件226。
在所述的实施例中，剩余的栅极电介质222b覆盖第一楔形侧壁214w和第三表面214s，而剩余的栅电极层224b(或被称为导电栅极带224b)横跨在剩余的栅极电介质222b的上方，其中导电栅极带224b沿着鳍212的纵向方向具有第二楔形侧壁224w。在至少一个实施例中，第二楔形侧壁224w与第一表面202s的夹角224a为约85度至88度。在一些实施例中，第二楔形侧壁224w的最大宽度W5与第二楔形侧壁224w的最小宽度W4的比值为1.05至1.25。在一些实施例中，导电栅极带224b还包括位于第二楔形侧壁224w上方的基本垂直的部分224c。
在所述的实施例中，将剩余的栅极电介质222b和导电栅极带224b合并起来并称为楔形栅极堆叠件230。楔形栅极堆叠件230可以围绕第一楔形侧壁214w的较宽的底部。因此，当FinFET处于导通状态时，方法100可以有助于形成完全耗尽型鳍，从而改进FinFET200的DIBL和亚阈值漏电流，并因此提高器件性能。
在所述的实施例中，采用先栅极工艺制造楔形栅极堆叠件230。在可选的实施例中，可以采用后栅极工艺制造楔形栅极堆叠件230。在一个实施例中，后栅极工艺包括形成围绕伪楔形栅极堆叠件230的层间电介质(ILD)；去除伪导电栅极带以在ILD中形成沟槽；然后用导电栅极带填充沟槽。在一些实施例中，后栅极工艺包括形成围绕伪楔形栅极堆叠件的ILD；去除伪导电栅极带224b和伪栅极电介质以在ILD中形成沟槽；然后用栅极电介质和导电栅极带填充沟槽。
可以理解，FinFET200可以进行其他CMOS工艺以形成各种部件，诸如源极/漏极区域、接触件/通孔、互连金属层、介电层、钝化层等。可以观察到，当FinFET处于导通状态时，改良的栅极堆叠件可以围绕第一楔形侧壁214w的较宽的底部以形成完全耗尽型鳍，从而改进FinFET200的DIBL和亚阈值漏电流，并因此提高器件性能。
根据实施例，一种鳍式场效应晶体管(FinFET)包括：包含第一表面的衬底；覆盖第一表面的一部分的绝缘区，其中绝缘区的顶部限定第二表面；被设置成穿过绝缘区中的开口至第二表面之上的第一高度的鳍，其中鳍的上部的底部宽于上部的顶部，其中上部具有第一楔形侧壁和第三表面；覆盖第一楔形侧壁和第三表面的栅极电介质；以及横跨在栅极电介质上方的导电栅极带，其中导电栅极带沿着鳍的纵向方向具有第二楔形侧壁。
根据其他实施例，一种鳍式场效应晶体管(FinFET)包括：包含第一表面的衬底；覆盖第一表面的一部分的绝缘区，其中绝缘区的顶部限定第二表面；被设置成穿过绝缘区中的开口至第二表面之上的第一高度的鳍，其中鳍的上部的底部宽于上部的顶部，其中上部具有第一楔形侧壁和第三表面，其中鳍还包括从上部的底部向下延伸至第一表面并且具有第二高度的下部，其中下部具有第二楔形侧壁；覆盖第一楔形侧壁和第三表面的栅极电介质；以及横跨在栅极电介质上方的导电栅极带，其中导电栅极带沿着鳍的纵向方向具有第三楔形侧壁。
根据又一实施例，一种鳍式场效应晶体管(FinFET)包括：包含第一表面的衬底；覆盖第一表面的一部分的绝缘区，其中绝缘区的顶部限定第二表面；被设置成穿过绝缘区中的开口至第二表面之上的第一高度的鳍，其中鳍的上部的底部宽于上部的顶部，其中上部具有第一楔形侧壁和第三表面；覆盖第一楔形侧壁和第三表面的栅极电介质；以及横跨在栅极电介质上方的导电栅极带，其中导电栅极带沿着鳍的纵向方向具有第二楔形侧壁，其中导电栅极带还包括位于第二楔形侧壁上方的基本垂直的部分。
虽然通过实例和根据优选的实施例描述了本发明，但是应理解本发明并不限于所公开的实施例。相反地，本发明意图涵盖各种改进和相似的布置(如对本领域的技术人员来说显而易见的)。因此，所附权利要求的范围应与最广泛的解释一致以涵盖所有这些改进和相似的布置。
Claims (10)
1.一种场效应晶体管(FinFET)，包括：
衬底，包含第一表面；
绝缘区，覆盖所述第一表面的一部分，其中，所述绝缘区的顶部限定第二表面；
鳍，被设置成穿过所述绝缘区中的开口至所述第二表面之上的第一高度，其中，所述鳍的上部的底部宽于所述上部的顶部，其中，所述上部具有第一楔形侧壁和第三表面；
栅极电介质，覆盖所述第一楔形侧壁和所述第三表面；以及
导电栅极带，横跨在所述栅极电介质上方，其中，所述导电栅极带沿着所述鳍的纵向方向具有第二楔形侧壁。
2.根据权利要求1所述的FinFET，其中，所述第一楔形侧壁与所述第一表面的夹角为约84度至88度。
3.根据权利要求2所述的FinFET，其中，所述第一楔形侧壁的最大宽度与所述第三表面的宽度之间的差值为约1.5nm至5nm。
4.根据权利要求1所述的FinFET，其中，所述鳍还包括从所述上部的底部向下延伸至所述第一表面并且具有第二高度的下部，其中，所述下部具有第三楔形侧壁。
5.根据权利要求4所述的FinFET，其中，所述第三楔形侧壁与所述第一表面的夹角为约60度至85度。
6.根据权利要求4所述的FinFET，其中，所述第一高度与所述第二高度的比值为约0.2至0.5。
7.根据权利要求1所述的FinFET，其中，所述第二楔形侧壁与所述第一表面的夹角为约85度至88度。
8.根据权利要求1所述的FinFET，其中，所述第二楔形侧壁的最大宽度与所述第二楔形侧壁的最小宽度的比值为1.05至1.25。
9.根据权利要求1所述的FinFET，其中，所述导电栅极带包含多晶硅；选自由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn或Zr所组成的组中的至少一种金属；或者选自由TiN、WN、TaN或Ru所组成的组中的至少一种金属。
10.根据权利要求1所述的FinFET，其中，所述导电栅极带还包括位于所述第二楔形侧壁上方的基本垂直的部分。
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