KR102148336B1 - 표면 처리 방법, 반도체 제조 방법 및 이에 의해 제조된 반도체 장치 - Google Patents

표면 처리 방법, 반도체 제조 방법 및 이에 의해 제조된 반도체 장치 Download PDF

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Abstract

본 발명은 표면 처리 방법, 이를 이용한 반도체 제조 방법 및 이에 의해 제조된 반도체 장치를 제공한다. 이 표면 처리 방법에서는 700℃ 이하의 저온에서 비활성 가스의 플라즈마를 이용하여 기판의 표면을 처리하여 기판 전체가 아닌 기판의 표면에만 열을 전달하여 표면의 거칠기를 개선할 수 있다.

Description

표면 처리 방법, 반도체 제조 방법 및 이에 의해 제조된 반도체 장치{Method of treating a surface, method of fabricating a semiconductor device and the semiconductor device so fabricated}
본 발명은 표면 처리 방법, 반도체 제조 방법 및 이에 의해 제조된 반도체 장치에 관한 것이다.
반도체 장치가 고집적화됨에 따라 활성 영역의 크기도 감소하게 되었다. 이로서 활성 영역에 형성되는 MOS 트랜지스터의 채널 길이도 줄어들게 되었다. MOS 트랜지스터의 채널 길이가 작아지면, 단채널 효과(short channel effect)에 의해 트랜지스터의 동작 성능을 저하시킨다. 이로써 기판 상에 형성되는 소자들의 크기를 축소시키면서 소자의 성능을 극대화시키기 위하여 다양한 연구가 진행되고 있다. 이중 대표적인 것으로 핀(fin) 구조를 가지는 핀 펫(fin-FET) 소자를 들 수 있다. 이와 같은 핀펫 소자는 기판을 식각하여 형성될 수 있다. 이때 식각 과정에서 발생되는 기판 표면의 거칠기는 트랜지스터의 성능 저하의 원인이 될 수 있다.
본 발명이 해결하고자 하는 과제는 표면 거칠기를 줄이면서 전체 형태의 변화를 초래하지 않는 표면 처리 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 우수한 성능을 가지는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 우수한 성능을 가지는 반도체 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 표면 처리 방법은, 700℃이하의 온도에서 수소 및 불활성 가스 중에 선택되는 적어도 하나의 가스의 플라즈마로 기판의 표면을 처리하여 기판의 표면 거칠기를 줄인다.
상기 방법으로 상기 기판의 제곱 평균 거칠기(Rq)는 2nm 이하가 될 수 있다.
상기 가스의 플라즈마로 상기 기판의 표면을 처리하는 단계는 상기 기판의 표면에만 열 에너지를 전달하여 상기 기판의 표면에 오스왈드 라이프닝(Oswald ripening) 현상을 유발한다. 이로써 상기 기판의 표면 거칠기를 줄일 수 있다. 상기 가스의 압력은 999Torr 이하고, 플라즈마 발생 파워는 1kW~5kW일 수 있다.
상기 플라즈마는 다이렉트 플라즈마, 리모트 플라즈마, RF(Radiofrequency) 플라즈마, 마이크로웨이브 플라즈마, 유도결합 플라즈마(Inductively coupled plasma), 축전결합 플라즈마(Capacitively coupled plasma) 또는 전자 사이클로트론 공명(Electron Cyclotron Resonance) 플라즈마 방식으로 생성될 수 있다. 상기 불활성 가스는 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 제논(Xe) 및 라돈(Rn)을 포함할 수 있다.
일 예에 있어서, 상기 기판은 상부면으로부터 돌출되되 경사진 측벽을 포함하는 핀을 더 포함하며, 상기 기판의 표면을 처리함으로써 상기 핀의 상부면과 측면이 이루는 각도가 거의 직각이 되도록 변할 수 있다.
상기 기판의 표면을 처리하는 것은, 상기 기판의 표면을 1차 처리하여 상기 핀의 표면 거칠기를 줄이는 것과, 상기 기판의 표면을 2차 처리하여 상기 핀의 형태를 변화시키는 것을 포함할 수 있다.
상기 기판의 표면을 1차 처리하는 것은, 바람직하게는 압력 5~25Torr, 플라즈마 파워 2kW~4kW, 온도 300~500℃에서 헬륨의 플라즈마를 이용할 수 있다.
상기 기판의 표면을 2차 처리하는 것은, 바람직하게는 1Torr 이하의 압력, 플라즈마 파워 2kW~4kW, 온도 300~500℃에서 수소의 플라즈마를 이용할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판을 식각하여 제 1 리세스된 영역들과 이들 사이에 돌출된 활성부를 형성하는 단계; 상기 제 1 리세스된 영역들의 일부를 채우되 상기 활성부의 일부 노출시키는 소자분리막을 형성하는 단계; 및 상기 소자분리막에 의해 노출된 상기 활성부의 일부의 표면에 대하여 플라즈마 처리하는 단계를 포함하되, 상기 플라즈마 처리는, 700℃이하의 온도에서 수소 및 불활성 가스 중에 선택되는 적어도 하나의 가스의 플라즈마로 진행된다.
상기 방법은 상기 제 1 리세스된 영역들 안의 상기 기판의 표면에 대하여 상기 플라즈마 처리를 추가적으로 진행하는 단계를 더 포함할 수 있다.
일 예에 있어서, 상기 소자분리막에 의해 노출된 상기 활성부의 일부는 핀(fin)이며, 상기 핀의 상부면과 측면이 노출될 수 있다.
상기 방법은, 상기 핀의 표면에 대하여 세정공정 진행하는 단계; 및 상기 핀의 표면을 덮는 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
구체적인 일 예에 있어서, 상기 방법은, 상기 핀의 전면을 덮는 제 1 게이트 절연막을 형성하는 단계; 상기 핀의 중심부를 가로지르며 상기 핀의 측벽과 상부면을 일부 덮는 제 1 게이트 패턴을 형성하는 단계; 상기 제 1 게이트 패턴의 양측의 상기 핀과 상기 제 1 게이트 절연막을 식각하여 제 2 리세스된 영역들을 형성하는 단계; 및 상기 제 2 리세스된 영역들을 채우는 소오스/드레인 에피택시얼층들을 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 소오스/드레인 에피택시얼층들을 형성하는 단계 전에, 상기 제 2 리세스된 영역들 안의 상기 기판의 표면에 대하여 상기 플라즈마 처리를 추가적으로 진행하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 소오스/드레인 에피택시얼층들의 전면과 상기 제 1 게이트 패턴의 측벽을 덮되 상기 제 1 게이트 패턴의 상부면을 노출시키는 층간절연막을 형성하는 단계; 상기 제 1 게이트 패턴과 그 하부의 상기 제 1 게이트 절연막을 제거하여 상기 핀의 측벽과 상부면을 노출시키는 단계; 노출된 상기 핀의 측벽과 상부면에 대하여 상기 플라즈마 처리를 추가적으로 진행하는 단계; 상기 플라즈마 처리된 상기 핀의 측벽과 상부면을 덮는 제 2 게이트 절연막을 형성하는 단계; 및 상기 제 2 게이트 절연막 상에 금속을 포함하는 제 2 게이트 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 층간절연막을 패터닝하여 상기 소오스/드레인 에피택시얼층들을 각각 노출시키는 콘택홀들을 형성하는 단계; 상기 콘택홀들의 바닥에 상기 소오스/드레인 에피택시얼층들과 각각 접하는 금속실리사이드층을 형성하는 단계; 및 상기 콘택홀을 채우는 콘택 플러그를 형성하는 단계를 더 포함할 수 있다.
구체적인 다른 예에 있어서, 상기 기판은 고전압 트랜지스터 영역과 저전압 트랜지스터 영역을 포함하고, 상기 핀은 상기 저전압 트랜지스터 영역에 배치되는 제 1 핀과 상기 고전압 트랜지스터 영역에 배치되는 제 2 핀을 포함하며, 상기 방법은, 상기 제 1 핀과 상기 제 2 핀의 표면을 각각 덮는 제 1 게이트 절연막과 제 2 게이트 절연막을 형성하는 단계; 상기 제 1 게이트 절연막과 상기 제 2 게이트 절연막 상에 각각 희생막 패턴들을 형성하는 단계; 상기 희생막 패턴들의 측벽을 덮되 상부면 패턴들을 노출시키는 층간절연막을 형성하는 단계; 상기 희생막 패턴들을 제거하여 제 1 게이트 절연막과 상기 제 2 게이트 절연막을 노출시키는 단계; 상기 제 1 게이트 절연막을 제거하여 상기 제 1 핀의 표면을 노출시키는 단계; 상기 제 1 핀의 노출된 표면에 대하여 상기 플라즈마 처리를 추가적으로 진행하는 단계; 및 상기 기판의 전면 상에 고유전막과 게이트막을 차례로 형성하여 상기 희생막 패턴들이 제거된 영역들을 채우는 단계를 더 포함할 수 있다.
상기 또 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 고전압 트랜지스터 영역과 저전압 트랜지스터 영역을 포함하는 기판; 상기 고전압 트랜지스터 영역에서 상기 기판 상에 배치되는 제 1 게이트 절연막과 제 1 게이트 패턴; 및 상기 저전압 트랜지스터 영역에서 상기 기판 상에 배치되는 제 2 게이트 절연막과 상기 제 2 게이트 패턴을 포함하되, 상기 제 2 게이트 절연막과 접하는 상기 기판의 표면 거칠기는 상기 제 1 게이트 절연막과 접하는 상기 기판의 표면 거칠기보다 작다.
상기 제 1 및 제 2 게이트 절연막들과 접하는 상기 기판의 평균 제곱 거칠기는 바람직하게는 2nm 이하일 수 있다.
상기 고전압 트랜지스터 영역과 상기 저전압 트랜지스터 영역에서 각각 상기 기판으로부터 돌출되는 제 1 핀과 제 2 핀을 더 포함하되, 상기 제 1 게이트 절연막은 상기 제 1 핀의 측벽과 상부면과 접하고, 상기 제 2 게이트 절연막은 상기 제 2 핀의 측벽과 상부면과 접하고, 상기 제 2 핀의 표면 거칠기는 상기 제 1 핀의 표면 거칠기보다 작을 수 있다.
상기 반도체 장치는, 상기 제 1 및 제 2 핀들의 하부와 접하는 소자분리막을 더 포함하되, 상기 소자분리막과 상기 제 1 및 제 2 핀들 사이의 계면의 제곱 평균 거칠기는 2nm 이하일 수 있다.
상기 반도체 장치는, 상기 제 1 게이트 패턴의 양측의 상기 제 1 핀에 배치되는 제 1 소오스/드레인 에피택시얼층들; 및 상기 제 2 게이트 패턴의 양측의 상기 제 2 핀에 배치되는 제 2 소오스/드레인 에피택시얼층들을 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 장치는, 기판 상에 돌출된 핀; 및 상기 핀의 하부 측면과 상기 기판의 상부면을 덮는 소자분리막을 포함하되, 상기 핀의 내부에서 상기 소자분리막으로 덮이는 상기 핀의 하부 측면과 상기 소자분리막으로 덮이지 않는 상기 핀의 상부 측면이 이루는 각도는 180° 보다 크다.
상기 소자분리막의 상부면 높이에서 상기 핀의 폭은 상기 핀의 상부 폭과 거의 동일할 수 있다.
상기 소자분리막의 상부면 높이에서 상기 핀의 폭은 상기 핀의 하부 폭 보다 좁을 수 있다.
본 발명의 일 예에 따른 표면 처리 방법에서는 700℃ 이하의 저온에서 비활성 가스의 플라즈마를 이용하여 기판의 표면을 처리하여 기판 전체가 아닌 기판의 표면에만 열을 전달하여 오스왈드 라이프닝 현상을 유발함으로써 기판 패턴의 과도한 변화 없이 표면의 거칠기를 개선할 수 있다. 이 방법에 의해 표면의 평균 제곱 거칠기가 약 2nm 이하로 감소될 수 있다. 이 표면 처리 방법은 소자분리막용 트렌치 형성 후에, 핀 형성 후에, 게이트 패턴 형성전에, 그리고 에피택시얼층 형성 전에 기판의 표면에 대하여 진행될 수 있다. 이로써 동작 특성이 개선된 반도체 장치를 제조할 수 있다.
도 1a 및 1b는 본 발명의 일 예에 따른 표면 처리 방법을 나타내는 공정 단면도들이다.
도 2a 및 2b는 본 발명의 다른 예에 따른 표면 처리 방법을 나타내는 공정 단면도들이다.
도 3은 본 발명의 일 예에 따른 반도체 장치의 레이아웃이다.
도 4a 내지 4c는 도 3을 각각 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다. 도 4d는 도 3의 저전압 트랜지스터의 사시도이다.
도 5a 내지 16a는 도 4a의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 5b 내지 16b는 도 4b의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 5c 내지 16c는 도 4c의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 17a 내지 17c는 본 발명의 실시예 2에 따라 도 3을 각각 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다.
도 18a 내지 21a는 도 17a의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 18b 내지 21b는 도 17b의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 18c 내지 21c는 도 17c의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a 및 1b는 본 발명의 일 예에 따른 표면 처리 방법을 나타내는 공정 단면도들이다.
도 1a 및 1b를 참조하면, 플라즈마를 발생시키는 장비의 챔버 안에 기판(1)을 로딩시킨다. 상기 기판(1)은 3~5족에 속하는 원소를 포함할 수 있다. 예를 들면 상기 기판(1)은 실리콘, 게르마늄, 또는 실리콘 게르마늄으로 이루어질 수 있다. 상기 기판(1)의 표면은 식각 공정 등에 의해 손상되어 울퉁불퉁할 수 있다. 상기 챔버 안에 수소 및 불활성 가스 중에 선택되는 적어도 하나의 가스를 공급하여 이 가스의 플라즈마(G*)를 생성한다. 상기 불활성 가스로는 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 제논(Xe) 및 라돈(Rn) 등이 있을 수 있다. 상기 가스의 압력은 999Torr 이하다. 플라즈마 발생 파워는 바람직하게는 1kW~5kW일 수 있다. 더욱 바람직하게는 상기 플라즈마 발생 파워는 2kW~4kW일 수 있다. 플라즈마 생성 방식은 다이렉트 플라즈마, 리모트 플라즈마, RF(Radiofrequency) 플라즈마, 마이크로웨이브 플라즈마, 유도결합 플라즈마(Inductively coupled plasma), 축전결합 플라즈마(Capacitively coupled plasma) 또는 전자 사이클로트론 공명(Electron Cyclotron Resonance) 플라즈마 방식 등 다양할 수 있다. 상기 장비도 상기 플라즈마 생성 방식에 맞게 다양할 수 있다. 상기 표면 처리 공정은 10~999초 동안 진행될 수 있다.
상기 표면 처리 공정은 바람직하게는 700℃이하의 저온에서 진행된다. 더욱 바람직하게는 300~500℃의 저온에서 상기 표면 처리 공정이 진행될 수 있다. 이러한 저온에서 상기 표면 처리 공정이 진행되어 상기 기판(1)의 표면에만 열 에너지가 전달되어 상기 기판(1)의 표면에 오스왈드 라이프닝(Oswald ripening) 현상을 유발한다. 상기 오스왈드 라이프닝 현상은 동일한 온도에서 표면 에너지 차이에 의해 작은 입자가 큰입자로 이동하여 작은 입자는 사라지고(흡수되고) 큰 입자가 점점 커지는 현상을 말한다. 즉, 상기 오스왈드 라이프닝 현상에 의해 상기 기판(1)의 표면에 오돌도돌하게 튀어나온 작은 입자들은 상기 저온의 플라즈마에 의해 열에너지를 받아 큰 입자인 상기 기판(1) 쪽으로 이동하여 사라지고(흡수되고) 상기 기판(1)의 표면은 도 1b와 같이 평탄해지거나 표면 거칠기가 작아질 수 있다. 즉, 상기 방법으로 상기 기판(1)의 표면 거칠기를 줄일 수 있다. 상기 방법으로 상기 기판(1) 표면의 제곱 평균 거칠기(Rq)는 2nm 이하가 될 수 있다. 상기 표면 거칠기를 개선하기 위해 보다 적절한 상기 가스의 압력은 5Torr~25Torr이다. 또한 상기 가스들 중에 표면 거칠기를 개선하는데 보다 효과적인 가스는 헬륨일 수 있다. 즉 헬륨 플라즈마가 표면 거칠기를 개선하는데 보다 효과적이다.
상기 플라즈마 처리 단계가 700℃ 보다 높은 고온에서 진행될 경우 상기 기판(1) 전체에서 분자의 화학 결합 상태에 영향을 주어 상기 기판(1)의 형태의 과도한 변형이 일어날 수 있다. 만약 상기 기판(1)에 핀(fin)이나 트렌치(trench) 같은 구조가 형성된 경우 고온의 어닐링은 표면 거칠기는 개선할 수 있으나 구조의 형태나 크기의 과도한 변화를 야기하여 패턴들이 브릿지가 나거나 망가질 수 있다. 본 발명의 표면 처리 방법은 기판(1)의 형태의 과도한 변화 없이 표면 거칠기를 개선시킬 수 있다.
도 2a 및 2b는 본 발명의 다른 예에 따른 표면 처리 방법을 나타내는 공정 단면도들이다.
도 2a를 참조하면, 기판(1)에는 상기 기판(1)의 표면으로부터 돌출된 핀(2)이 형성될 수 있다. 상기 핀(2)은 상기 기판(1)을 식각함으로써 형성될 수 있다. 이때 상기 핀(2)의 폭은 바람직하게는 10nm이하일 수 있다. 일반적으로 식각 공정에 의한 상기 핀(2)의 측벽의 프로파일은 경사지게 형성될 수 있다. 즉, 상기 핀(2)의 상부면과 측면이 이루는 제 1 각도(θ1)는 90° 초과일 수 있다. 물론 상기 식각 공정에 의해 상기 핀(2)의 측면은 도 1a의 기판(1)의 표면처럼 거칠게 된다. 이때 상기 핀(2)의 표면에 대하여 상기 표면 처리 공정을 진행한다. 마찬가지로 오스왈드 라이프닝 효과에 의해 상기 핀(2)의 형태가 도 2b처럼 변할 수 있다. 즉, 상기 핀(2)의 상부면과 측면이 이루는 제 2 각도(θ2)가 거의 직각에 가깝게 변할 수 있다. 이로써 상기 핀(2)의 상부 폭과 하부폭 그리고 중간 폭이 모두 거의 동일할 수 있다. 이와 같이 핀(2)의 형태가 변하면 후속에 이를 둘러싸는 게이트 패턴을 포함하는 핀펫 트랜지스터에서 채널 길이가 보다 길어질 수 있다. 이로써 채널 제어력이 보다 향상될 수 있다. 이때 상기 핀(2)의 형태를 바람직하게 변화하기 위한 표면 처리 공정의 조건은 도 1a 및 1b를 참조하여 설명한 바와 유사할 수 있다. 즉, 상기 표면 처리 공정은 바람직하게는 700℃이하의 저온에서 진행된다. 더욱 바람직하게는 300~500℃의 저온에서 상기 표면 처리 공정이 진행될 수 있다. 상기 가스의 압력은 999Torr 이하나 보다 바람직하게는 1Torr 이하일 수 있다. 플라즈마 발생 파워는 바람직하게는 1kW~5kW일 수 있다. 더욱 바람직하게는 상기 플라즈마 발생 파워는 2kW~4kW일 수 있다. 상기 표면 처리 공정에서 사용되는 가스는 수소 및 불활성 가스 중에 하나일 수 있으나, 보다 효과적인 것은 수소(H)일 수 있다.
이와 같이 상기 표면 처리 공정에 의해 표면 거칠기가 개선될 수 있을 뿐만 아니라 핀의 형태가 보다 바람직한 형태로 바뀔 수 있다. 10nm 이하의 핀(2)일수록 이러한 변화들은 소자 특성에 매우 중요한 인자가 될 수 있다.
다음은 이 표면 처리 방법을 적용하여 반도체 장치를 제조할 수 있다.
<실시예 1>
도 3은 본 발명의 일 예에 따른 반도체 장치의 레이아웃이다. 도 4a 내지 4c는 본 발명의 실시예 1에 따라 도 3을 각각 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다. 도 4d는 도 3의 저전압 트랜지스터의 사시도이다.
도 3 및 도 4a 내지 4d를 참조하면, 저전압 트랜지스터 영역(LV)과 고전압 트랜지스터 영역(HV)을 포함하는 기판(1)에는 각각 트렌치 영역(5)이 형성된다. 상기 기판(1)은 예를 들면 실리콘 웨이퍼 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 트렌치 영역(5)에는 소자분리막(9)이 배치된다. 예를 들면 상기 소자분리막(9)은 실리콘산화막으로 형성될 수 있다. 상기 저전압 트랜지스터 영역(LV)에서 상기 소자분리막들(9) 사이에 상기 소자분리막들(9)의 하부면 보다 돌출된 제 1 활성부(6a)가 배치된다. 상기 고전압 트랜지스터 영역(HV)에서 상기 소자분리막들(9) 사이에 상기 소자분리막들(9)의 하부면 보다 돌출된 제 2 활성(6b)가 배치된다. 상기 제 1 활성부(6a)와 상기 제 2 활성부(6b) 상에는 각각 상기 소자분리막들(9)의 상부면 보다 돌출된 제 1 핀(F1)과 제 2 핀(F2)이 배치된다. 상기 활성부들(6a, 6b)과 상기 핀들(F1, F2)은 상기 기판(1)의 일부분으로 형성될 수 있다.
상기 제 1 핀(F1)의 상부면과 측벽을 저전압 게이트 패턴(LG)이 덮을 수 있다. 상기 저전압 게이트 패턴(LG)은 경계막(25), 고유전막(27), 및 게이트(29)을 포함할 수 있다. 상기 경계막(25)은 실리콘 산화막일 수 있다. 상기 고유전막(27)은 실리콘 산화막보다 높은 유전율을 가지는 막으로 예를 들면 하프늄 산화막등이 있을 수 있다. 상기 게이트 막 (29)은 티타늄 질화막, 일함수를 조절하기 위한 막 및/또는 텅스텐막을 포함할 수 있다. 상기 저전압 게이트 패턴(LG)의 양측의 상기 제 1 핀(F1)에는 제 1 소오스/드레인 에피택시얼층(19a)이 배치된다. 상기 제 1 소오스/드레인 에피택시얼층(19a)의 상단은 상기 저전압 게이트 패턴(LG)의 하부면보다 높을 수 있다.
상기 제 2 핀(F1)의 상부면과 측벽을 고전압 게이트 패턴(HG)이 덮을 수 있다. 상기 고전압 게이트 패턴(HG)은 고전압 게이트 절연막(11b), 고유전막(27) 및 게이트 막(29)을 포함할 수 있다. 상기 고전압 게이트 절연막(11b)은 예를 들면 실리콘 산화막일 수 있다. 상기 고전압 게이트 패턴(HG)의 양측의 상기 제 2 핀(F2)에는 제 2 소오스/드레인 에피택시얼층(19b)이 배치된다. 상기 제 2 소오스/드레인 에피택시얼층(19b)의 상단은 상기 고전압 게이트 패턴(HG)의 하부면보다 높을 수 있다.
상기 게이트 패턴들(LG, HG)의 양측벽은 각각 스페이서들(17a, 17b)로 덮인다. 상기 소오스/드레인 에피택시얼층들(19a, 19b)은 층간절연막(21)으로 덮인다. 컨택 플러그들(45)이 상기 층간절연막(21)을 관통하여 상기 소오스/드레인 에피택시얼층들(19a, 19b)과 전기적으로 연결된다. 상기 컨택 플러그들(45)과 상기 소오스/드레인 에피택시얼층들(19a, 19b) 사이에 금속 실리사이드층(43)이 개재될 수 있다.
상기 트렌치(5)의 바닥과 측면의 상기 기판(1) 및/또는 상기 핀들(F1, F2)의 표면의 제곱 평균 거칠기(Rq)는 바람직하게는 2nm 이하일 수 있다. 상기 게이트 패턴들(LG, HG)과 접하는 상기 핀들(F1, F2)의 상부면들의 제곱 평균 거칠기(Rq)는 바람직하게는 2nm 이하일 수 있다. 상기 저전압 게이트 패턴(LG)와 접하는(또는 결합하는) 상기 제 1 핀(F1)의 상부면의 표면 거칠기는 바람직하게는 상기 고전압 게이트 패턴(HG)와 접하는(또는 결합하는) 상기 제 2 핀(F2)의 상부면의 표면 거칠기보다 작다. 이는 본 발명의 반도체 제조 과정에 의해 결과적으로 나타난다. 상기 핀들(F1, F2)의 상부면과 측면이 이루는 각도는 약 90°에 가까울 수 있다. 상기 소자분리막(9)의 하부면과 측면이 이루는 각도는 약 90°에 가까울 수 있다.
다음은 상기 반도체 장치를 제조하는 과정을 살펴보기로 한다.
도 5a 내지 16a는 도 4a의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 5b 내지 16b는 도 4b의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 5c 내지 16c는 도 4c의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 5a 내지 5c를 참조하면, 저전압 트랜지스터 영역(LV)과 고전압 트랜지스터 영역(HV)을 포함하는 기판(1)을 준비한다. 상기 기판(1)은 3~5족에 속하는 원소를 포함할 수 있다. 예를 들면 상기 기판(1)은 실리콘, 게르마늄, 또는 실리콘 게르마늄으로 이루어질 수 있다.
도 6a 내지 6c를 참조하면, 각각의 영역들(LV, HV)에서 활성부들(6a, 6b)을 정의하는 제 1 마스크 패턴들(3)을 형성한다. 그리고 이를 이용하여 식각 공정을 진행하여 트렌치들(5)을 형성하고 이들 사이에 제 1 활성부(6a)와 제 2 활성부(6b)를 형성한다. 상기 식각 공정에 의한 손상으로 상기 트렌치들(5)의 측벽 및 바닥의 표면은 거칠다. 이러한 상태에서 소자분리막(9)을 형성하면 이는 후에 소자 오작동의 원인이 될 수 있다. 상기 트렌치들(5)의 측벽의 결함을 치유하기 위하여 상기 트렌치들(5)의 측벽 및 바닥의 표면에 대하여 표면 처리를 해줄 수 있다. 상기 표면 처리는 도 1a 및 도 2a를 참조하여 설명한 바와 같이 동일하게 할 수 있다. 즉, 700℃이하의 저온에서 수소 및 불활성 가스 중에 선택되는 적어도 하나의 가스의 플라즈마로 표면 처리를 하여 거칠기를 줄인다. 이로써, 상기 트렌치들(5)의 측벽 및 바닥의 표면의 제곱 평균 거칠기(Rq)는 2nm 이하가 될 수 있다. 또한 상기 식각 공정에 의해 상기 트렌치(5)의 측벽은 경사지도록 형성될 수 있다. 이때 상기 플라즈마에 의한 표면 처리에 의해 상기 트렌치(5)의 측벽과 바닥이 이루는 각도가 90°에 가깝게 상기 트렌치(5)의 형태가 변할 수 있다. 보다 구체적인 예로, 상기 표면 처리 공정은 2회에 걸쳐 진행될 수 있다. 1차적으로 상기 표면 거칠기를 개선하는데 매우 효과적인 제 1 공정조건에서 진행되고 2차적으로 상기 트렌치(5)의 형태를 개선하는데 매우 효과적인 제 2 공정조건에서 진행될 수 있다. 상기 제 1 공정 조건은 압력 5~25Torr, 플라즈마 파워 2kW~4kW, 온도 300~500℃ 그리고 가스는 헬륨일 수 있다. 상기 제 2 공정 조건은 압력 1Torr 이하, 파워 2kW~4kW, 온도 300~500℃ 그리고 가스는 수소일 수 있다.
도 7a 내지 7c를 참조하면, 소자분리막(9)을 형성하여 상기 트렌치들(5)을 채운다. 상기 소자분리막(9)은 CVD(Chemical vapor deposition) 공정으로 진행될 수 있다. 상기 소자분리막(9)에 대하여 전면 에치백 공정을 진행하여 상기 제 1 마스크 패턴들(3)을 노출시킬 수 있다.
도 8a 내지 8c를 참조하면, 상기 소자분리막(9)에 대하여 계속적으로 전면 에치백 공정을 진행하여 상기 활성부들(6a, 6b)의 측벽을 노출시키고 상기 트렌치(5)의 일부를 채우도록 상기 소자분리막(9)을 남길 수 있다. 이로써 상기 소자분리막(9)의 상부면 보다 돌출된 제 1 핀(F1)과 제 2 핀(F2)이 형성될 수 있다. 상기 제 1 마스크 패턴들(3)을 제거한다. 상기 전면 에치백 공정 등에 의해 상기 핀들(F1, F2)의 측벽과 상부면이 손상을 받아 거칠 수 있다. 상기 핀들(F1, F2)의 표면 거칠기는 반도체 소자가 고집적화됨에 따라 트랜지스터의 동작 성능에 영향을 미치는 중요한 인자가 되었다. 따라서 상기 핀들(F1, F2)의 노출된 표면에 대하여 도 1a와 도 2a를 참조하여 설명한 바와 같이 표면 처리를 진행한다. 즉, 700℃이하의 저온에서 수소 및 불활성 가스 중에 선택되는 적어도 하나의 가스의 플라즈마로 표면 처리를 하여 거칠기를 줄인다. 이로써, 상기 핀들(F1, F2)의 노출된 표면의 제곱 평균 거칠기(Rq)는 2nm 이하가 될 수 있다. 또한 상기 식각 공정에 의해 상기 핀들(F1, F2)의 측벽은 경사지도록 형성될 수 있다. 이때 상기 플라즈마에 의한 표면 처리에 의해 상기 핀들(F1, F2)의 상부면과 측벽이 이루는 각도가 90°에 가깝게 상기 핀들(F1, F2)의 형태가 변할 수 있다. 보다 구체적인 예로, 상기 표면 처리 공정은 2회에 걸쳐 진행될 수 있다. 1차적으로 상기 표면 거칠기를 개선하는데 매우 효과적인 제 1 공정조건에서 진행되고 2차적으로 상기 핀들(F1, F2)의 형태를 개선하는데 매우 효과적인 제 2 공정조건에서 진행될 수 있다. 상기 제 1 공정 조건은 압력 5~25Torr, 플라즈마 파워 2kW~4kW, 온도 300~500℃ 그리고 가스는 헬륨일 수 있다. 상기 제 2 공정 조건은 압력 1Torr 이하, 파워 2kW~4kW, 온도 300~500℃ 그리고 가스는 수소일 수 있다.
도 9a 내지 9c를 참조하면, 상기 기판(1)의 전면에 대하여 세정 공정을 진행할 수 있다. 그리고 상기 핀들(F1, F2)의 상부면과 측면을 덮는 게이트 절연막들(11a, 11b)을 형성한다. 상기 게이트 절연막들(11a, 11b)은 열산화 공정, CVD 또는 ALD 공정 등을 통해 형성될 수 있다. 상기 게이트 절연막들(11a, 11b)은 실리콘 산화막으로 형성될 수 있다. 상기 게이트 절연막들(11a, 11b) 상에 희생막 및 캐핑막을 형성하고 패터닝하여 상기 제 1 핀(F1) 상에 차례로 적층된 제 1 게이트 절연막(11a), 제 1 희생막 패턴(13a) 및 제 1 캐핑막 패턴(15a)을 형성하고, 상기 제 2 핀(F2) 상에 차례로 적층된 제 2 게이트 절연막(11b), 제 2 희생막 패턴(13b) 및 제 2 캐핑막 패턴(15b)을 형성한다. 그리고 이들의 측벽들을 각각 덮는 제 1 및 제 2 스페이서들(17a, 17b)을 형성한다. 상기 희생막 패턴들(13a, 13b)은 실리콘 산화막 및 상기 캐핑막 패턴들(15a, 15b)과 식각 선택비를 가질 수 있는 물질로 형성될 수 있으며, 예를 들면 폴리실리콘으로 형성될 수 있다. 상기 캐핑막 패턴들(15a, 15b)과 상기 스페이서들(17a, 17b)은 예를 들면 실리콘 질화막과 같은 절연막으로 형성될 수 있다. 상기 희생막 패턴들(13a, 13b)은 상기 핀들(F1, F2)의 상부면과 측면을 덮으며 일 방향으로 연장되는 라인 형태를 가질 수 있다.
도 10a 내지 10c를 참조하면, 상기 희생막 패턴들(13a, 13b)의 양측의 상기 핀들(F1, F2)을 일부 제거하여 리세스된 영역들(10)을 형성한다. 이때 상기 활성부들(6a, 6b)의 일부도 제거될 수 있다. 상기 리세스된 영역들(10)은 등방성 식각 공정으로 진행될 수 있다. 그리고 상기 리세스된 영역들(10)의 표면에 대하여 도 1a를 참조하여 설명한 바와 같이 표면 처리 공정을 진행한다. 이는 후속의 소오스/드레인 에피택시얼층(19a, 19b)을 결함 없이 성장시키기 위하여 필요하다. 상기 표면 처리 공정은, 700℃이하의 저온에서 수소 및 불활성 가스 중에 선택되는 적어도 하나의 가스의 플라즈마를 이용하여 진행되어 상기 리세스된 영역들(10) 표면의 거칠기를 줄인다. 이로써, 상기 리세스된 영역들(10) 표면의 제곱 평균 거칠기(Rq)는 2nm 이하가 될 수 있다. 이때 상기 표면 처리 공정이 700℃이하의 저온에서 진행되므로 상기 핀들(F1, F2)이나 상기 리세스된 영역들(10)의 형태나 크기의 과도한 변화를 초래하지 않는다.
도 11a 내지 11c를 참조하면, 소오스/드레인 에피택시얼층(19a, 19b)을 형성하여 상기 리세스된 영역들(10)을 채운다. 상기 에피택시얼층(19a, 19b)은 선택적 에피택시얼 성장법(SEG) 혹은 고상 에피택시얼 성장법(SPE) 등에 의해 형성될 수 있다. 상기 선택적 에피택시얼 성장법은 상기 리세스된 영역들(10)에 의해 노출된 상기 핀(F1, F2)과 상기 활성부(6a, 6b)를 씨드층(seed layer)으로 활용하여 에피택시얼층을 성장하는 방법이다. 이와 다르게 고상 에피택시얼 성장법은 상기 리세스된 영역들(10) 안에 비정질 혹은 다결정 반도체층을 형성한 후 결정화시키는 방법이다. 상기 에피택시얼층(19a, 19b) 안에 불순물이 도핑되어 소오스/드레인 역할을 할 수 있다. 이를 위해 상기 에피택시얼층(19a, 19b)을 형성한 후에 별도의 이온주입 공정을 진행하할 수 있다. 또는 상기 에피택시얼층(19a, 19b)을 선택적 에피택시얼 성장법(SEG)으로 형성할 경우 인시튜 도핑으로 불순물을 도핑할 수도 있다. 상기 소오스/드레인 에피택시얼층(19a, 19b)의 상단은 상기 게이트 절연막들(11a, 11b)의 하부면 보다 높게 위치될 수 있다.
도 12a 내지 12c를 참조하면, 상기 소오스/드레인 에피택시얼층들(19a, 19b) 및 상기 캐핑막 패턴들(15a, 15b)을 덮는 층간절연막(21)을 형성한다. 평탄화 식각 공정을 진행하여 상기 희생막 패턴들(13a, 13b) 상의 상기 층간절연막(21)과 상기 캐핑막 패턴들(15a, 15b)을 제거하여 상기 희생막 패턴들(13a, 13b)의 상부면을 노출시킬 수 있다.
도 13a 내지 13c를 참조하면, 상기 희생막 패턴들(13a, 13b)을 선택적으로 제거하고 상기 게이트 절연막들(11a, 11b)과 상기 소자분리막(9)의 상부면의 일부를 노출시킨다.
도 14a 내지 14c를 참조하면, 상기 기판(1) 상에 상기 고전압 트랜지스터 영역(HV)을 덮되 상기 저전압 트랜지스터 영역(LV)을 노출시키는 제 2 마스크 패턴(M1)을 형성한다. 그리고 식각 공정을 진행하여 상기 저전압 트랜지스터 영역(LV)에서 제 1 게이트 절연막(11a)을 제거하여 그 밑의 상기 제 1 핀(F1)의 상부면과 측벽을 노출시킨다. 상기 식각 공정으로 노출된 상기 제 1 핀(F1)의 상부면과 측벽은 식각 손상을 받게 된다.
도 15a 내지 15c를 참조하면, 상기 제 2 마스크 패턴(M1)을 제거하여 상기 고전압 트랜지스터 영역(HV)을 노출시킨다. 상기 식각 손상을 치유하기 위하여, 노출된 상기 제 1 핀(F1)의 상부면에 대하여 도 1a를 참조하여 설명한 표면 처리 공정을 진행한다. 상기 표면 처리 공정은, 700℃이하의 저온에서 수소 및 불활성 가스 중에 선택되는 적어도 하나의 가스의 플라즈마를 이용하여 진행되어 상기 제 1 핀(F1) 표면의 거칠기를 줄인다. 상기 제 1 핀(F1)의 표면은 이미 도 8a 내지 8c를 참조하여 설명한 과정에서 1차로 표면 처리되었으며, 본 단계에서 2차로 표면 처리 될 수 있다. 이로써 상기 제 1 핀(F1)의 표면 거칠기가 상기 제 2 핀(F2)의 표면 거칠기보다 더 작을 수 있다.
도 16a 내지 16c를 참조하면, 상기 기판(1)의 전면 상에 고유전막(27)을 콘포말하게 형성하여 상기 저전압 트랜지스터 영역(LV)에서 상기 제 1 핀(F1)의 상부면과 상기 제 1 스페이서막(17a)의 내부 측벽을 덮고 상기 고전압 트랜지스터 영역(HV)에서 상기 제 2 게이트 절연막(11b)과 상기 제 2 스페이서막(17b)의 내부 측벽을 덮는다. 상기 고유전막(27)은 실리콘 산화막보다 높은 유전율을 가지는 막으로 예를 들면 하프늄 산화막으로 형성될 수 있다. 이때 상기 고유전막(27)과 상기 제 1 핀(F1) 사이의 계면에 경계막(25)이 형성될 수 있다. 상기 경계막(25)은 예를 들면 실리콘 산화막일 수 있다. 상기 고유전막(27) 상에 게이트막(29)을 형성하여 상기 희생막 패턴들(13a, 13b)이 제거된 영역들 채운다. 상기 게이트막(29)은 티타늄 산화막, 텅스텐막 및/또는 일함수를 조절하기 위한 도전막을 포함할 수 있다. 상기 게이트막(29)과 상기 고유전막(27)에 대하여 평탄화 식각 공정을 진행하여 상기 층간절연막(21)의 상부면을 노출시키는 동시에 저전압 게이트 패턴(LG)과 고전압 게이트 패턴(HG)을 형성한다.
다시 도 4a 내지 4c를 참조하면, 상기 층간절연막(21)을 식각하여 상기 소오스/드레인 에피택시얼층들(19a, 19b)을 노출시키는 콘택홀들을 형성하고 실리사이드 공정을 진행하여 상기 콘택홀들에 의해 노출된 상기 소오스/드레인 에피택시얼층들(19a, 19b)의 표면에 금속 실리사이드막(43)을 형성한다. 그리고 상기 콘택홀들을 채우는 콘택 플러그들을 형성한다.
<실시예 2>
도 17a 내지 17c는 본 발명의 실시예 2에 따라 도 3을 각각 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다.
도 17a 내지 도 17c를 참조하면, 본 실시예 2에 따른 반도체 장치에서는 소자분리막(9)의 하부면과 측면이 이루는 제 3 각도(θ3)가 90°를 초과할 수 있다. 즉 상기 소자분리막(9)의 측면은 경사질 수 있다. 또한 상기 핀들(F1,F2)과 상기 활성부들(6a, 6b)의 내부에서 핀들(F1, F2)의 측면과 상기 활성부들(6a, 6b)의 측면이 이루는 제 4 각도(θ4)는 180°를 초과할 수 있다. 상기 소자분리막(9)의 상부면 높이에서 상기 핀(F1, F2)의 폭은 상기 핀(F1, F2)의 상부 폭과 거의 동일할 수 있다. 상기 소자분리막(9)의 상부면 높이에서 상기 핀(F1, F2)의 폭은 상기 핀(F1, F2)의 하부 폭 보다 좁을 수 있다. 그 외의 구성은 실시예 1에서 설명한 바와 동일/유사할 수 있다.
도 18a 내지 21a는 도 17a의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 18b 내지 21b는 도 17b의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 18c 내지 21c는 도 17c의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 18a 내지 도 18c를 참조하면, 기판(1) 상에 활성부들(6a, 6b)을 정의하는 제 1 마스크 패턴들(3)을 형성한다. 그리고 이를 이용하여 식각 공정을 진행하여 트렌치들(5)을 형성하고 이들 사이에 제 1 활성부(6a)와 제 2 활성부(6b)를 형성한다. 이때 상기 트렌치들(5)의 측벽은 경사지도록 형성될 수 있다. 상기 식각 공정에 의한 손상으로 상기 트렌치들(5)의 측벽 및 바닥의 표면은 거칠다. 이러한 상태에서 소자분리막(9)을 형성하면 이는 후에 소자 오작동의 원인이 될 수 있다. 상기 트렌치들(5)의 측벽의 결함을 치유하기 위하여 상기 트렌치들(5)의 측벽 및 바닥의 표면에 대하여 표면 처리를 해준다. 이때 가급적 상기 활성부들(6a, 6b)의 형태의 변화가 없도록 표면 거칠기 개선에 매우 효과적인 제 1 공정 조건으로 진행한다. 상기 제 1 공정 조건은 압력 5~25Torr, 플라즈마 파워 2kW~4kW, 온도 300~500℃ 그리고 가스는 헬륨일 수 있다. 따라서 상기 트렌치들(5)의 측벽 및 바닥의 표면 거칠기는 개선되었으나, 상기 트렌치들(5)의 측벽은 경사진 상태로 남을 수 있다.
도 19a 내지 도 19c를 참조하면, 소자분리막(9)을 형성하여 상기 트렌치들(5)을 채운 후에 리세스 시키어 상기 활성부들(6a, 6b)의 측벽을 노출시키고 상기 트렌치(5)의 일부를 채우도록 상기 소자분리막(9)을 남길 수 있다. 이로써 상기 소자분리막(9)의 상부면 보다 돌출된 제 1 핀(F1)과 제 2 핀(F2)이 형성될 수 있다. 상기 제 1 마스크 패턴들(3)을 제거한다. 상기 리세스 공정 등에 의해 상기 핀들(F1, F2)의 측벽과 상부면이 손상을 받아 거칠 수 있다.
도 20a 내지 도 20c를 참조하면, 상기 핀들(F1, F2)의 노출된 표면에 대하여 도 1a와 도 2a를 참조하여 설명한 바와 같이 표면 처리 공정을 진행한다. 이때, 상기 표면 처리 공정은 2회에 걸쳐 진행될 수 있다. 1차적으로 상기 표면 거칠기를 개선하는데 매우 효과적인 제 1 공정조건에서 진행되고 2차적으로 상기 핀들(F1, F2)의 형태를 개선하는데 매우 효과적인 제 2 공정조건에서 진행될 수 있다. 상기 제 1 공정 조건은 압력 5~25Torr, 플라즈마 파워 2kW~4kW, 온도 300~500℃ 그리고 가스는 헬륨일 수 있다. 상기 제 2 공정 조건은 압력 1Torr 이하, 파워 2kW~4kW, 온도 300~500℃ 그리고 가스는 수소일 수 있다.
도 21a 내지 도 21c를 참조하면, 상기 2회에 걸친 표면 처리 공정에 의해 상기 핀들(F1, F2)의 상부면과 측면이 이루는 각도가 거의 90°에 가까울 수 있다. 후속으로 실시예 1에서 설명한 바와 동일/유사한 공정을 진행할 수 있다.
상기 표면 처리 공정을 반영하여 14nm의 디자인 룰(design rule)의 핀 구조를 가지는 핀펫(Fin-FET) 소자를 제조하고 이를 평가한 결과 핀의 LER(Line edge roughness)는 약 35% 정도 개선되었고, 채널의 전자 이동도(mobility)는 약 13% 정도 개선되었다. 또한 소자의 저항은 약 8% 정도 감소되었으며, 온 커런트(On current)는 약 7% 증가되었다. 이로써 상기 표면 처리 공정을 진행함으로써 반도체 장치의 성능이 개선되었음을 알 수 있다.
1: 기판,
3, M1: 마스크 패턴
5: 트렌치
6a, 6b: 핀
9: 소자분리막
11a, 11b: 게이트 절연막
13a, 13b: 희생막 패턴
15a, 15b: 캐핑막 패턴
17a, 17b: 스페이서막
10: 리세스된 영역
19a, 19b: 소오스/드레인 에피택시얼층
21: 층간절연막
25: 경계막
27: 고유전막
29: 게이트막
43: 금속실리사이드막
45: 콘택 플러그
LG: 저전압 게이트 패턴
HG: 고전압 게이트 패턴
LV: 저전압 트랜지스터 영역
HV: 고전압 트랜지스터 영역

Claims (20)

  1. 기판을 제공하는 단계; 및
    700℃이하의 온도에서 수소 및 불활성 가스 중에 선택되는 적어도 하나의 가스의 플라즈마로 상기 기판의 노출된 표면을 직접 처리하는 단계를 포함하되,
    상기 기판의 노출된 표면을 처리하는 동안, 상기 기판의 노출된 표면의 입자들이 제거되거나 크기가 줄어듦으로써 상기 기판의 노출된 표면의 제곱 평균 거칠기가 줄어드는 표면 처리 방법.
  2. 제 1 항에 있어서,
    상기 방법으로 상기 기판의 제곱 평균 거칠기(Rq)는 2nm 이하가 되는 표면 처리 방법.
  3. 제 1 항에 있어서,
    상기 가스의 압력은 999Torr 이하고, 플라즈마 발생 파워는 1kW~5kW인 표면 처리 방법.
  4. 제 1 항에 있어서,
    상기 플라즈마는 다이렉트 플라즈마, 리모트 플라즈마, RF(Radiofrequency) 플라즈마, 마이크로웨이브 플라즈마, 유도결합 플라즈마(Inductively coupled plasma), 축전결합 플라즈마(Capacitively coupled plasma) 또는 전자 사이클로트론 공명(Electron Cyclotron Resonance) 플라즈마 방식으로 생성되는 표면 처리 방법.
  5. 제 1 항에 있어서,
    상기 불활성 가스는 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 제논(Xe) 및 라돈(Rn)을 포함하는 표면 처리 방법.
  6. 제 1 항에 있어서,
    상기 기판은 상부면으로부터 돌출되되 경사진 측벽을 포함하는 핀을 더 포함하며,
    상기 기판의 표면을 처리함으로써 상기 핀의 상부면과 측면이 이루는 각도가 직각이 되도록 변하는 표면 처리 방법.
  7. 제 6 항에 있어서,
    상기 기판의 표면을 처리하는 것은,
    상기 기판의 표면을 1차 처리하여 상기 핀의 표면 거칠기를 줄이는 것과,
    상기 기판의 표면을 2차 처리하여 상기 핀의 형태를 변화시키는 것을 포함하는 표면 처리 방법.
  8. 제 7 항에 있어서,
    상기 기판의 표면을 1차 처리하는 것은, 압력 5~25Torr, 플라즈마 파워 2kW~4kW, 온도 300~500℃에서 헬륨의 플라즈마를 이용하는 표면 처리 방법.
  9. 제 7 항에 있어서,
    상기 기판의 표면을 2차 처리하는 것은, 1Torr 이하의 압력, 플라즈마 파워 2kW~4kW, 온도 300~500℃에서 수소의 플라즈마를 이용하는 표면 처리 방법.
  10. 기판을 식각하여 트렌치들과 이들 사이에 돌출된 활성부를 형성하는 단계;
    상기 트렌치들을 채우되, 상기 활성부의 상면 및 상기 활성부의 상부의 측면을 노출시키는 소자분리막을 형성하는 단계; 및
    상기 소자분리막에 의해 노출된 상기 활성부의 상기 상면 및 상기 측면에 직접 제1 플라즈마 처리하는 단계를 포함하되,
    상기 제1 플라즈마 처리는, 700℃이하의 온도에서 수소 및 불활성 가스 중에 선택되는 적어도 하나의 가스의 플라즈마로 진행되고,
    상기 제1 플라즈마 처리를 수행하는 동안, 상기 소자분리막에 의해 노출된 상기 활성부의 상기 상면 및 상기 측면의 표면의 입자들이 제거되거나 크기가 줄어듦으로써 상기 활성부의 표면의 제곱 평균 거칠기가 줄어드는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 소자 분리막을 형성하기 전에, 상기 트렌치들 안의 상기 기판의 표면에 대하여 제2 플라즈마 처리하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 소자분리막에 의해 노출된 상기 활성부의 일부는 핀(fin)인 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 핀의 표면에 대하여 세정공정 진행하는 단계; 및
    상기 핀의 표면을 덮는 게이트 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 핀의 전면을 덮는 제 1 게이트 절연막을 형성하는 단계;
    상기 핀의 중심부를 가로지르며 상기 핀의 측벽과 상부면을 일부 덮는 제 1 게이트 패턴을 형성하는 단계;
    상기 제 1 게이트 패턴의 양측의 상기 핀과 상기 제 1 게이트 절연막을 식각하여 리세스된 영역들을 형성하는 단계; 및
    상기 리세스된 영역들을 채우는 소오스/드레인 에피택시얼층들을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 소오스/드레인 에피택시얼층들을 형성하는 단계 전에,
    상기 리세스된 영역들 안의 상기 기판의 표면에 대하여 제2 플라즈마 처리하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  16. 제 14 항에 있어서,
    상기 소오스/드레인 에피택시얼층들의 전면과 상기 제 1 게이트 패턴의 측벽을 덮되 상기 제 1 게이트 패턴의 상부면을 노출시키는 층간절연막을 형성하는 단계;
    상기 제 1 게이트 패턴과 그 하부의 상기 제 1 게이트 절연막을 제거하여 상기 핀의 측벽과 상부면을 노출시키는 단계;
    노출된 상기 핀의 측벽과 상부면에 대하여 제2 플라즈마 처리하는 단계;
    상기 제2 플라즈마 처리된 상기 핀의 측벽과 상부면을 덮는 제 2 게이트 절연막을 형성하는 단계; 및
    상기 제 2 게이트 절연막 상에 금속을 포함하는 제 2 게이트 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 층간절연막을 패터닝하여 상기 소오스/드레인 에피택시얼층들을 각각 노출시키는 콘택홀들을 형성하는 단계;
    상기 콘택홀들의 바닥에 상기 소오스/드레인 에피택시얼층들과 각각 접하는 금속실리사이드층을 형성하는 단계; 및
    상기 콘택홀을 채우는 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  18. 제 12 항에 있어서,
    상기 기판은 고전압 트랜지스터 영역과 저전압 트랜지스터 영역을 포함하고,
    상기 핀은 상기 저전압 트랜지스터 영역에 배치되는 제 1 핀과 상기 고전압 트랜지스터 영역에 배치되는 제 2 핀을 포함하며,
    상기 방법은,
    상기 제 1 핀과 상기 제 2 핀의 표면을 각각 덮는 제 1 게이트 절연막과 제 2 게이트 절연막을 형성하는 단계;
    상기 제 1 게이트 절연막과 상기 제 2 게이트 절연막 상에 각각 희생막 패턴들을 형성하는 단계;
    상기 희생막 패턴들의 측벽을 덮되 상부면 패턴들을 노출시키는 층간절연막을 형성하는 단계;
    상기 희생막 패턴들을 제거하여 제 1 게이트 절연막과 상기 제 2 게이트 절연막을 노출시키는 단계;
    상기 제 1 게이트 절연막을 제거하여 상기 제 1 핀의 표면을 노출시키는 단계;
    상기 제 1 핀의 노출된 표면에 대하여 상기 플라즈마 처리를 추가적으로 진행하는 단계; 및
    상기 기판의 전면 상에 고유전막과 게이트막을 차례로 형성하여 상기 희생막 패턴들이 제거된 영역들을 채우는 단계를 더 포함하는 반도체 장치의 제조 방법.
  19. 기판을 제공하는 단계;
    상기 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내의 상기 기판의 노출된 표면에 직접 제1 플라즈마 처리하여, 상기 트렌치 내의 상기 기판의 표면 거칠기를 줄이는 단계;
    상기 트렌치 내에 소자분리막을 형성하는 단계;
    상기 기판의 핀에 대하여 제2 플라즈마 처리하여, 상기 소자분리막으로부터 노출된 상기 핀의 표면 거칠기를 줄이는 단계;
    상기 핀의 표면 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에, 상기 핀을 가로지르며 상기 핀의 상면 및 측면을 부분적으로 덮는 게이트 패턴을 형성하는 단계를 포함하되,
    상기 제1 플라즈마 처리를 수행하는 동안, 상기 트렌치 내의 상기 기판의 노출된 표면의 입자들이 제거되거나 크기가 줄어듦으로써 상기 트렌치 내의 상기 기판의 노출된 표면의 제곱 평균 거칠기가 줄어드는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 핀의 일부를 식각하여, 상기 게이트 패턴의 양측에 리세스된 영역들을 형성하는 단계; 및
    상기 리세스된 영역들을 채우는 소오스/드레인 에피택시얼층들을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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