TWI819305B - 積體晶片及其形成方法 - Google Patents

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Abstract

本揭示係關於一種積體晶片。積體晶片可包括具有側壁的一半導體基板，側壁界定複數個鰭片。一介電材料配置於鰭片之間，而一閘極結構設置於介電材料上方與鰭片周圍。磊晶源極/汲極區沿著閘極結構的相對側設置，並分別包括設置於鰭片上的複數個源極/汲極區段與設置於源極/汲極區段上與之間的一摻雜磊晶材料。源極/汲極區段中的一第一源極/汲極區段越過鰭片中的一下方第一鰭片的相對側，並在相對方向上側向地延伸至不同距離。

Description

積體晶片及其形成方法
本揭示係關於一種積體晶片及其形成方法。
隨著積體晶片大小繼續減小，處理能力與基礎材料特性上的限制已使得平面電晶體的縮放日益困難(例如由於洩漏電流與製程變化)。近年來，鰭片式場效電晶體(Fin Field effect transistor；FinFET)裝置已變成新興技術(例如22nm及以下)中對平面電晶體的常用替代例。FinFET裝置相較於平面電晶體給予數個優勢，例如更快切換時間、較低功率消耗與較高電流密度。
本揭示的實施方式提供一種積體晶片，包含：包含側壁的一半導體基板，側壁界定複數個鰭片；一介電材料，配置於鰭片之間；一閘極結構，設置於介電材料上方且鰭片周圍；與磊晶源極/汲極區，沿著閘極結構的相對側設置，並分別包含複數個源極/汲極區段與一摻雜磊晶材料，複數個源極/汲極區段設置於鰭片上，而摻雜磊晶材料設置於源極/汲極區段上與源極/汲極區段之間，其中源極 /汲極區段中的一第一源極/汲極區段越過鰭片的一下方第一鰭片的相對側，並在相對方向上側向地延伸至不同距離。
本揭示的實施方式提供一種積體晶片，包含：包含側壁的一半導體基板，側壁界定複數個鰭片；一介電材料，配置於鰭片之間；一閘極結構，設置於介電材料上方且鰭片周圍；磊晶源極/汲極區，磊晶源極/汲極區沿著閘極結構的相對側且在鰭片上方設置，其中磊晶源極/汲極區包含一第一側壁與一第二側壁，其中第一側壁沿著鰭片中的一第一鰭片的一第一側具有一第一高度，而第二側壁沿著第一鰭片的一相對的第二側具有一第二高度，第一高度不同於第二高度。
本揭示的實施方式提供一種形成一積體晶片的方法，包含以下步驟：蝕刻一半導體基板以形成半導體基板的側壁，側壁界定複數個鰭片；在鰭片之間形成一介電材料；在介電材料上方且鰭片周圍形成一閘極結構；沿著鰭片的側壁與一上表面形成一鰭片間隔物；蝕刻鰭片間隔物以具有一第一側壁與一第二側壁，第一側壁沿著鰭片中的一第一鰭片的一第一側具有一第一高度，而第二側壁沿著第一鰭片的一相對的第二側具有一第二高度，第一高度大於第二高度；與在鰭片上方與鰭片間隔物的側壁之間形成磊晶源極/汲極區。
100:橫截面圖
101a:第一多鰭片電晶體裝置
101b:第二多鰭片電晶體裝置
102:基板
102s:側壁
102s1:第一側壁
102s2:第二側壁
102u:上表面
104a:鰭片
104b:鰭片
104c:鰭片
104d:鰭片
104r:凹入表面
104s1:外部側壁
104s2:內部側壁
104s3:內部側壁
104si:內部側壁
104se:外部側壁
104u:最上表面
106:介電材料
108:閘極結構
110:鰭片間隔物
112:磊晶源極/汲極區
112a:第一磊晶源極/汲極區
112b:第二磊晶源極/汲極區
114a:源極/汲極區段
114a’:源極/汲極區段
114b:源極/汲極區段
114b’:源極/汲極區段
114c:第三源極/汲極區段
116:第一高度
118:第二高度
119:第三高度
120:距離
122:橫截面圖
200:橫截面圖
202:第一襯裡層
204:第二襯裡層
206a:內部區
206b:內部區
208:第一距離
210:外部區
212:第二距離
214:第三距離
216:橫截面圖
218:導電閘極電極
220:閘極介電質
222:側壁間隔物
224:三維視圖
226:第一方向
228:第二方向
300:積體晶片
302:摻雜磊晶材料
304:第一高度
306:第二高度
308:第三高度
400:橫截面圖
402:隆起結構
404:低谷
406:脊峰
408:帽層
409:蝕刻終止層/觸點蝕刻終止層(CESL)
410:層間介電質(ILD)
412:互連件
414:襯裡
416:導電材料
418:矽化物
420:垂直延伸的側壁
422:橫截面圖
424:閘極介電質
426:閘極金屬/功函數金屬
428:閘極金屬/覆疊填充金屬
500:橫截面圖
502:橫截面圖
504:第一方向
506:第二方向
508:第一距離
510:第二距離
512:第三距離
514:第四距離
516:距離
518:距離
520:第五距離
522:第六距離
524:第七距離
526:第八距離
528:第一高度
530:第二高度
600:橫截面圖
602:第一高度
604:第二高度
606:橫截面圖
608:第一距離
610:第二距離
612:第三距離
614:第四距離
616:第五距離
618:第六距離
620:第七距離
622:第一高度
624:第二高度
700:三維視圖
702:蝕刻劑
704:第一遮蔽結構
706:橫截面圖
708:橫截面圖
800:三維視圖
802:距離
804:橫截面圖
806:橫截面圖
900:三維視圖
902:橫截面圖
904:橫截面圖
1000:三維視圖
1002:橫截面圖
1004:橫截面圖
1100:三維視圖
1102:橫截面圖
1104:橫截面圖
1200:三維視圖
1202a:源極/汲極凹槽
1202b:源極/汲極凹槽
1202c:源極/汲極凹槽
1204:單一蝕刻劑
1206:橫截面圖
1208:橫截面圖
1300:橫截面圖
1302:距離
1304:橫截面圖
1400:橫截面圖
1402:橫截面圖
1500:橫截面圖
1502:橫截面圖
1600:橫截面圖
1602:互連開口
1604:蝕刻劑
1606:第二遮蔽結構
1608:橫截面圖
1700:橫截面圖
1702:蝕刻劑
1704:橫截面圖
1800:橫截面圖
1802:橫截面圖
1900:橫截面圖
1902:橫截面圖
2000:方法
2002:動作
2004:動作
2006:動作
2008:動作
2010:動作
2012:動作
2014:動作
2016:動作
2018:動作
2020:動作
2022:動作
2024:動作
2026:動作
本揭示的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1A圖至第1B圖示出具有鰭片式場效電晶體(fin field-effect transistor；FinFET)裝置的積體晶片的一些實施方式，FinFET裝置包含襯裡結構，襯裡結構用以控制磊晶源極/汲極區的形成。
第2A圖至第2C圖示出具有FinFET裝置的積體晶片的一些額外實施方式，FinFET裝置包含鰭片間隔物，鰭片間隔物用以控制磊晶源極/汲極區的形成。
第3圖示出具有FinFET裝置的積體晶片的一些額外實施方式的橫截面圖，FinFET裝置包含鰭片間隔物。
第4A圖至第4B圖示出具有FinFET裝置的積體晶片的一些額外實施方式的橫截面圖，FinFET裝置包含鰭片間隔物。
第5A圖至第5B圖示出具有FinFET裝置的積體晶片的一些額外實施方式的橫截面圖，FinFET裝置包含鰭片間隔物。
第6A圖至第6B圖示出具有FinFET裝置的積體晶片的一些額外實施方式，FinFET裝置包含鰭片間隔物。
第7A圖至第19B圖示出形成具有FinFET裝置的積體晶片的方法的一些實施方式，FinFET裝置包含鰭片間 隔物，鰭片間隔物用以控制磊晶源極/汲極區的形成。
第20圖示出形成具有FinFET裝置的積體晶片的方法的一些實施方式的流程圖，FinFET裝置包含鰭片間隔物，鰭片間隔物用以控制磊晶源極/汲極區的形成。
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施方式或實例。下文描述組件與配置的特定實例以簡化本揭示。當然，此等組件與配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一與第二特徵直接接觸地形成的實施方式，並亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施方式。此外，本揭示在各種實例中可重複參考數字與/或字母。此重複係出於簡單與清楚的目的，並本身並不指明所論述的各種實施方式與/或組態之間的關係。
另外，空間相對術語，例如「......下面」、「下方」、「下部」、「......上方」、「上部」與類似者本文中可出於易於描述而使用以描述如諸圖中圖示的一個元素或特徵與另一(些)元素或特徵的關係。空間相對術語意欲涵蓋裝置的使用或操作中的除了諸圖中描繪的定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，並本文中使用的空間相對描述詞可同樣經因此解譯。
鰭片式場效電晶體(Fin field-effect transistor；FinFET)裝置是包含半導體材料鰭片的三維結構，其中鰭片高於平面基板上而成為三維結構。FinFET裝置包含一閘極結構，此閘極結構配置於源極/汲極區之間的半導體材料鰭片上方。閘極結構包覆半導體材料鰭片以控制半導體材料鰭片中導體通道內的電荷載流子的流動。舉例而言，在三閘極FinFET結構中，閘極結構包覆半導體材料鰭片的三側，藉此形成沿著鰭片的三側延伸的導電通道。
為了改良FinFET裝置的效能，可透過磊晶方式而非透過佈植摻雜劑來形成FinFET裝置的源極/汲極區。舉例而言，透過能夠引入應變至半導體材料的鰭的一材料來形成磊晶源極/汲極區時，對應的導電通道內的電荷載流子的遷移力會增加。在一些實施方式中，磊晶源極/汲極區可透過如下製程來形成：移除位於閘極結構外部的半導體鰭片的部分以界定源極/汲極凹槽，並隨後在源極/汲極凹槽中生長磊晶源極/汲極區以替換半導體鰭片的經移除部分。然而應瞭解，在形成期間，磊晶源極/汲極區將垂直地並側向地生長。隨著FinFET裝置的大小縮減，鄰接裝置之間的距離亦減小。由於磊晶源極/汲極區的側向生長，鄰接FinFET裝置的磊晶源極/汲極區可能合併，從而造成鄰接裝置之間的不期望的短路。
在一些實施方式中，本揭示係關於具有鰭片間隔物的積體晶片，鰭片間隔物用以透過控制磊晶源極/汲極區 的側向生長來防止鄰接FinFET裝置的磊晶源極/汲極區之間的合併。積體晶片包含具有側壁的半導體基板，其中側壁界定複數個鰭片。閘極結構位於複數個鰭片上方並沿著側壁設置。磊晶源極/汲極區沿著閘極結構的相對側設置。磊晶源極/汲極區包含分別設置於複數個鰭片中的一者上方的複數個源極/汲極區段。鰭片間隔物沿著複數個源極/汲極區段的側壁配置。鰭片間隔物包含第一側壁與第二側壁。第一側壁具有沿著複數個源極/汲極區段中的一第一源極/汲極區段的第一側的第一高度。第二側壁具有沿著第一源極/汲極區段的相對第二側的第二高度。由於鰭片間隔物的側壁的高度與磊晶源極/汲極區越過側壁的側向生反向相關，因此可透過鰭片間隔物來控制磊晶源極/汲極區的側向生長。透過控制磊晶源極/汲極區的側向生長，能夠減緩鄰接FinFET裝置之間的合併。
第1A圖至第1B圖示出包含鰭片間隔物的積體晶片的一些實施方式的橫截面圖100與122，鰭片間隔物配置成控制FinFET裝置的磊晶源極/汲極區的側向生長。第1A圖的橫截面視圖100係沿著第1B圖的橫截面線A-A’，而第1B圖的橫截面視圖122係沿著第1A圖的橫截面線B-B’。
積體晶片包含具有側壁102s的基板102，側壁界定第一複數個鰭片104a-104b與第二複數個鰭片104c-104d。第一複數個鰭片104a-104b與第二複數個鰭片104c-104d分別從基板102的上表面102u向外突 出。介電材料106沿著第一複數個鰭片104a-104b與第二複數個鰭片104c-104d的相對側設置。介電材料106使第一複數個鰭片104a-104b與第二複數個鰭片104c-104d彼此側向分離。
閘極結構108在第一複數個鰭片104a-104b與第二複數個鰭片104c-104d上方延伸。閘極結構108包覆第一複數個鰭片104a-104b與第二複數個鰭片104c-104d的側面與上表面。第一磊晶源極/汲極區112a在第一複數個鰭片104a-104b上方沿著閘極結構108的相對側設置以界定第一多鰭片電晶體裝置101a。第二磊晶源極/汲極區112b在第二複數個鰭片104c-104d上方沿著閘極結構108的相對側設置，以界定第二多鰭片電晶體裝置101b。在一些實施方式中，第二磊晶源極/汲極區112b透過不為零的距離120與第一磊晶源極/汲極區112a側向分離。在一些實施方式中，第一多鰭片電晶體裝置101a與第二多鰭片電晶體裝置101b可為負通道金屬-氧化物半導體(negative-channel metal-oxide semiconductor；NMOS)裝置。
第一磊晶源極/汲極區112a包含分別設置於第一複數個鰭片104a-104b中的一者上方的複數個源極/汲極區段114a-114b。舉例而言，第一磊晶源極/汲極區112a可包含第一源極/汲極區段114a與第二源極/汲極區段114b，其中第一源極/汲極區段114a設置於第一鰭 片104a上方，而第二源極/汲極區段114b設置於第二鰭片104b上方。第二磊晶源極/汲極區112b包含複數個源極/汲極區段114a’-114b’，這些源極/汲極區段114a’-114b’分別設置於第二複數個鰭片104c-104d中的一者上方。舉例而言，第二磊晶源極/汲極區112b可包含第三源極/汲極區段114a’與第四源極/汲極區段114b’，其中第三源極/汲極區段114a’設置於第三鰭片104c上方，而第四源極/汲極區段114b’設置於第四鰭片104d上方。
鰭片間隔物110在介電材料106上方且沿著複數個源極/汲極區段114a-114b與114a’-114b’的側壁設置。鰭片間隔物110沿著複數個源極/汲極區段114a-114b與114a’-114b’的不同者的側壁延伸至不同高度。在一些實施方式中，相較於沿著磊晶源極/汲極區的內部側壁(例如背離磊晶源極/汲極區的側壁)，鰭片間隔物110沿著複數個源極/汲極區段114a-114b與114a’-114b’的側壁延伸至較大高度，側壁係沿著磊晶源極/汲極區的外部側壁(例如背離磊晶源極/汲極區的側壁)。舉例而言，在一些實施方式中，鰭片間隔物110可沿著第一磊晶源極/汲極區112a的外部側壁延伸至第一高度116，並沿著第一磊晶源極/汲極區112a的內部側壁延伸至第二高度118，第二高度小於第一高度116。
鰭片間隔物110配置成控制源極/汲極區段114a-114b與114a’-114b’的側向生長，使得源極/汲 極區段114a-114b與114a’-114b’越過鰭片間隔物110的下方側壁(且越過複數個鰭片104a-104c中的一下方鰭片)而延伸至不同的側向距離，取決於下方側壁的高度。在一些實施方式中，當鰭片間隔物110的下方側壁的高度愈大，則相關的磊晶源極/汲極區段越過側壁的側向延伸愈小。透過使用鰭片間隔物110來控制複數個源極/汲極區段114a-114b與114a’-114b’的側向生長，能夠減緩第一磊晶源極/汲極區112a與第二磊晶源極/汲極區112b之間的側向合併。
第2A圖至第2C圖包含FinFET裝置的積體晶片的一些額外實施方式，FinFET裝置具有鰭片間隔物，鰭片間隔物用以控制磊晶源極/汲極區的形成。
如第2A圖的橫截面圖200中(沿著第2C圖的三維視圖224中的橫截面線A-A’)所繪示，積體晶片包含具有側壁102s的基板102，側壁界定從基板102的上表面102u向外突出的複數個鰭片104a-104c。在一些實施方式中，複數個鰭片104a-104c可包含三個鰭片。在其他實施方式中(未示出)，複數個鰭片104a-104c可包含更多鰭片(例如4個鰭片、5個鰭片等)或更少鰭片(例如2個鰭片)。介電材料106沿著複數個鰭片104a-104c的相對側設置。如第2C圖的三維視圖224中所繪示，複數個鰭片104a-104c沿著第一方向226透過介電材料106彼此側向分離，並沿著垂直於第一方向226的第二方向228延伸。
閘極結構108設置於複數個鰭片104a-104c上方。閘極結構108包覆複數個鰭片104a-104c的側面與上表面。如第2B圖的橫截面圖216中(沿著第2C圖的三維視圖224中的橫截面線B-B’)所繪示，閘極結構108包含導電閘極電極218，導電閘極電極218透過閘極介電質220而與第三鰭片104c分離，並被側壁間隔物222側向地包圍。在一些實施方式中，複數個鰭片104a-104c可在閘極結構108外部凹入。在這些實施方式中，複數個鰭片104a-104c包含在複數個鰭片104a-104c的最上表面104u下方的凹入表面104r。磊晶源極/汲極區112設置於凹入表面104r上方且沿著閘極結構108的相對側設置。如第2A圖的橫截面圖200中所繪示，磊晶源極/汲極區112包含複數個源極/汲極區段114a-114b，其中源極/汲極區段114a-114b分別設置於複數個鰭片104a-104c中的一者上方。舉例而言，第一源極/汲極區段114a設置於第一鰭片104a上方，第二源極/汲極區段114b設置於第二鰭片104b上方。
鰭片間隔物110設置於介電材料106上方，並沿著複數個源極/汲極區段114a-114c的側壁設置。鰭片間隔物110沿著複數個源極/汲極區段114a-114c的不同側壁延伸至不同高度。在一些實施方式中，相較於沿著複數個源極/汲極區段114a-114c的內部側壁(例如面向複數個源極/汲極區段114a-114c中的鄰接者的側壁)，鰭片間隔物110沿著複數個源極/汲極區段114a-114c 的外部側壁(例如背離複數個源極/積極區段114a-114c中的鄰接者的側壁)延伸至更大高度。舉例而言，在一些實施方式中，鰭片間隔物110可沿著複數個源極/汲極區段114a-114c的外部側壁延伸至第一高度116，沿著複數個源極/汲極區段114a-114c的第一內部側壁延伸至第二高度118，並沿著複數個源極/汲極區段114a-114c的第二內部側壁延伸至第三高度119。因為鰭片間隔物110減緩了複數個源極/汲極區段114a-114c的側向生長，所以複數個源極/汲極區段114a-114c的外部側壁可延伸至第一高度116，第一內部側壁可延伸至第二高度118，而第二內部側壁可延伸至第三高度119。在一些這類實施方式中，鰭片間隔物110可完全覆蓋複數個源極/汲極區段114a-114c的外部側壁、第一內部側壁與第二內部側壁。
鰭片間隔物110配置成控制複數個源極/汲極區段114a-114c的側向生長，使得複數個源極/汲極區段114a-114c越過複數個鰭片104a-104c的下方鰭片延伸至不同側向距離，取決於鰭片間隔物110的下方側壁的高度。舉例而言，在一些實施方式中，複數個源極/汲極區段114a-114c可包含沿著第二源極/汲極區段114b的相對側配置的第一源極/汲極區段114a與第三源極/汲極區段114c。第一源極/汲極區段114a與第三源極/汲極區段114c可分別包含內部區206a與外部區210。內部區係在複數個鰭片104a-104c中的一鰭片的側壁與複 數個鰭片104a-104c中的鄰接者的側壁之間。外部區210沿著磊晶源極/汲極區112的最外側壁而配置。內部區206a越過下方鰭片突出達第一距離208，而外部區210越過下方鰭片突出達第二距離212，第二距離小於第一距離208。在一些實施方式中，第二源極/汲極區段114b可包含越過第二鰭片104b突出至第三距離214的內部區206b。在一些實施方式中，第一距離208不同於(例如大於)第三距離214。透過使用鰭片間隔物110來控制第一距離208、第二距離212與第三距離214，能夠減緩鄰接磊晶源極/汲極區的合併。
第3圖示出具有FinFET裝置的積體晶片300的一些額外實施方式的橫截面圖，FinFET裝置包含鰭片間隔物，鰭片間隔物用以控制磊晶源極/汲極區的形成。
積體晶片300包含磊晶源極/汲極區112，其中磊晶源極/汲極區112具有複數個源極/汲極區段114a-114b，而源極/汲極區段分別設置於被介電材料106包圍的複數個鰭片104a-104c上方。在一些實施方式中，磊晶源極/汲極區112可進一步包含配置於複數個源極/汲極區段114a-114c上的摻雜磊晶材料302。摻雜磊晶材料302在複數個源極/汲極區段114a-114c上方與相鄰的源極/汲極區段114a-114c之間延伸。在一些實施方式中，摻雜磊晶材料302從第一源極/汲極區段114a的側壁連續地延伸至第二源極/汲極區段114b的側壁。在一些實施方式中，摻雜磊晶材料302直接接觸複數 個源極/汲極區段114a-114c。
在一些實施方式中，摻雜磊晶材料302填充複數個源極/汲極區段114a-114c中相鄰者之間的空間。在這些實施方式中，摻雜磊晶材料302在複數個源極/汲極區段114a-114c上方與之間連續地延伸。在一些實施方式中，複數個源極/汲極區段114a-114c中鄰接者之間的摻雜磊晶材料302具有第一高度304，第一高度小於複數個鰭片104a-104c在介電材料106上方的第二高度306。舉例而言，在一些實施方式中，第一高度304係在複數個鰭片104a-104c的第二高度306的大約15%與大約40%之間的範圍內。在其他實施方式中，第一高度304係在第二高度306的大約10%與大約50%之間的範圍內。第一高度304的相對小的大小透過增大摻雜磊晶材料302與基板102之間的距離來減小摻雜劑自摻雜磊晶材料302至基板102的擴散。減小摻雜劑至基板102中的擴散可改良關聯多鰭片電晶體裝置中的短通道效應。
鰭片間隔物110沿著複數個源極/汲極區段114a-114c的側壁延伸。在一些實施方式中，鰭片間隔物110在介電材料106的上表面與磊晶源極/汲極區112之間垂直延伸至第三高度308，第三高度係為第二高度306的約0%至約25%。在其他實施方式中，第三高度308可以是第二高度306的約0%至約5%。在一些實施方式中，鰭片間隔物110可具有背離複數個源極/汲極區段114a-114c的最外側壁。在一些實施方式中，最外側壁可 沿著突出配置，突出自鰭片間隔物110的背離複數個源極/汲極區段114a-114c的上部側壁向外突出。在其他實施方式(圖中未示)中，最外側壁可在鰭片間隔物110的最底表面與最上表面之間延伸。
第4A圖至第4B圖示出具有FinFET裝置的積體晶片的一些額外實施方式的橫截面圖，FinFET裝置包含鰭片間隔物，鰭片間隔物用以控制磊晶源極/汲極區的形成。第4A圖的橫截面圖400係沿著第4B圖的橫截面線A-A’，而第4B圖的橫截面圖422係沿著第4A圖的橫截面線B-B’。
積體晶片包含基板102，基板具有界定隆起結構402的第一側壁102s1，隆起結構包括自基板102的上表面向外延伸的半導體材料的平台。基板102進一步包含第二側壁102s2，第二側壁界定自隆起結構402向外突出的複數個鰭片104a-104c。在一些實施方式中，複數個鰭片104a-104c可經逐漸減小以具有隨著距隆起結構402的距離增大而減小的寬度。在一些額外實施方式中，複數個鰭片104a-104c可分別具有圓形上表面。介電材料106在基板102上方且圍繞隆起結構402與複數個鰭片104a-104c設置。
磊晶源極/汲極區112包含分別設置於複數個鰭片104a-104c上方的複數個源極/汲極區段114a-114b。鰭片間隔物110在介電材料106上方且沿著複數個源極/汲極區段114a-114b的側壁設置。複數個源極/汲極區 段114a-114b自直接在鰭片間隔物110的側壁之間延伸至鰭片間隔物110上方。磊晶源極/汲極區112可進一步包含配置於複數個源極/汲極區段114a-114c上的摻雜磊晶材料302。摻雜磊晶材料302相較於複數個源極/汲極區段114a-114c的摻雜劑濃度具有較高摻雜劑濃度。在一些實施方式中，磊晶源極/汲極區112可進一步包含配置於摻雜磊晶材料302上方的帽層408。帽層408包含低於摻雜磊晶材料302的摻雜濃度，並用以防止摻雜劑自摻雜磊晶材料302向外擴展至覆疊層(例如矽化物418)。在一些實施方式中，磊晶源極/汲極區112可包含上表面，上表面背離基板102且具有透過摻雜磊晶材料302內的低谷404與脊峰406界定的波形輪廓。在一些實施方式中，脊峰406可直接在複數個源極/汲極區段114a-114b上方，而低谷404可配置於複數個源極/汲極區段114a-114b之間。在一些實施方式中，波形輪廓可具有距(111)小面的一或多個表面。
閘極結構108配置於複數個鰭片104a-104c上方。在一些實施方式中，閘極結構108包含金屬閘極。在一些這些實施方式中，閘極結構108包含閘極介電質424，閘極介電質分離一或多個閘極金屬426至428與複數個鰭片104a-104c。在一些實施方式中，閘極介電質424可包含高K介電層，例如氧化鉿(HfO2)、氧化鈦(TiO2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)等。在一些實施方 式中，一或多個閘極金屬可包含功函數金屬426與覆疊填充金屬428。在一些實施方式中，功函數金屬426可包含鉭、鈦、鉿、鋯或類似者。在一些實施方式中，填充金屬428可包含鋁、銅或類似者。
蝕刻終止層409佈置於鰭片間隔物上方與閘極結構108周圍。在各種實施方式中，蝕刻終止層409可包含氮化物(例如氮化矽)、碳化物(例如碳化矽)或類似者。層間介電質(inter-level dielectric；ILD)410設置於蝕刻終止層409、鰭片間隔物上方。ILD層410側向地包圍磊晶源極/汲極區112。在各種實施方式中，ILD層410可包含氮化物(例如氮化矽、氮氧化矽)、碳化物(例如碳化矽)、氧化物(例如氧化矽)、硼矽玻璃(borosilicate glass；BSG)、磷矽玻璃(phosphoric silicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、低k氧化物(例如摻碳的氧化物、SiCOH)或類似者。互連件412延伸穿過ILD層410至磊晶源極/汲極區112上方。在一些實施方式中，互連件412在複數個源極/汲極區段114a-114c上方側向且連續地延伸。在各種實施方式中，互連件412可包含導電觸點、中後段製程(middle-end-of-the-line；MEOL)互連件，或類似者。在一些實施方式中，互連件412包含導電材料416，例如銅、鎢、釕或類似者。在一些額外實施方式中，互連件412可包含分離導電材料416與ILD層410的襯裡 414。在各種實施方式中，襯裡414可包含鈦、氮化鈦、鉭、氮化鉭，或類似者。
在一些實施方式中，矽化物418配置於磊晶源極/汲極區112的上表面上。在一些實施方式中，矽化物418在複數個源極/汲極區段114a-114c上方側向且連續地延伸。在一些實施方式中，矽化物418可延伸至低谷404中且脊峰406上方，從而界定磊晶源極/汲極區112的上表面的波形輪廓。透過使矽化物418延伸至低谷404中並位於界定波形輪廓的脊峰406上方，從而增加矽化物418與摻雜磊晶材料302之間的連接的表面區域，因此減小了矽化物418與摻雜磊晶材料302之間的電阻。在一些實施方式中，矽化物418亦可具有上表面，此上表面具有第二波形輪廓。在這些實施方式中，互連件412可延伸至第二波形輪廓的低谷中且脊峰上方，以改進矽化物418與互連件412之間的電性接觸。在一些實施方式中，摻雜磊晶材料302可具有沿著矽化物418的側壁延伸的垂直延伸的側壁420。垂直延伸的側壁420是由於在製造期間用來暴露摻雜磊晶材料302的蝕刻而造成的結果。
第5A圖至第5B圖示出具有FinFET裝置的積體晶片的一些額外實施方式的橫截面圖500與502，FinFET裝置包含鰭片間隔物，鰭片間隔物用以控制磊晶源極/汲極區的形成。
如第5A圖的橫截面視圖500中所繪示，積體晶片包含具有磊晶源極/汲極區112的FinFET裝置，磊晶 源極/汲極區在複數個鰭片104a-104c上方連續地延伸。磊晶源極/汲極區112包含複數個源極/汲極區段114a-114c。在一些實施方式中，複數個源極/汲極區段114a-114b包含設置於第一鰭片104a上方的第一源極/汲極區段114a、設置於第二鰭片104b上方的第二源極/汲極區段114b，與設置於第三鰭片104c上方的第三源極/汲極區段114c。第一源極/汲極區段114a與第三源極/汲極區段114c(例如外部源極/汲極區段)側向地包圍第二源極/汲極區段114b(例如中心源極/汲極區段)。
鰭片間隔物110沿著複數個源極/汲極區段114a-114b的側壁延伸。在一些實施方式中，第一源極/汲極區段114a與第三源極/汲極區段114c(例如外部源極/汲極區段)可分別具有：外部側壁104s1與內部側壁104s2。外部側壁104s1背離第二鰭片104b並透過鰭片間隔物110覆蓋，而內部側壁104s2面向第二鰭片104b並透過且鰭片間隔物110覆蓋。外部側壁104s1與內部側壁104s2延伸至不同高度。舉例而言，相較於內部側壁104s2，外部側壁104s1可延伸至較大高度。在一些實施方式中，外部側壁104s1延伸至第一高度116，其中第一高度116為約5nm至約10nm，約7nm至約15nm，或其他類似值的範圍內。在一些實施方式中，內部側壁104s2延伸至第二高度118，高度為約2nm至約6nm之間，約3nm至約8nm之間，或其他類似值的範圍內。
在一些實施方式中，第二源極/汲極區段114b(例如中心源極/汲極區段)可具有相對的內部側壁104s3，內部側壁104s3被鰭片間隔物110所覆蓋。內部側壁104s3可具有大約相等的高度。在一些實施方式中，第二鰭片104b的內部側壁104s3可延伸至第三高度119，高度為約0.1nm至約2nm，大約0.05nm至約5nm，或其他類似值的範圍內。
如第5B圖的橫截面圖502中所繪示，在一些實施方式中，有關於第一鰭片104a的第一源極/汲極區段114a可以是不對稱的，而有關於第三鰭片104c的第三源極/汲極區段114c可以是不對稱的。在一些實施方式中，第一源極/汲極區段114a可在相對方向上越過第一鰭片104a側向延伸至不同距離，並第三源極/汲極區段114c可在相對方向上越過第三鰭片104c側向延伸至不同距離。舉例而言，在一些實施方式中，第一源極/汲極區段114a可在第一高度528處越過第一鰭片104a在第一方向504上側向延伸至第一距離508，並在第一高度528處越過第一鰭片104a在第二方向506上延伸至第二距離510。類似地，第三源極/汲極區段114c可在第一高度528處越過第三鰭片104c在第二方向506上側向延伸至第三距離512，並在第一高度528處越過第三鰭片104c在第一方向504上延伸至第四距離514。在一些實施方式中，第一距離508可小於第二距離510，第三距離512可小於第四距離514。在一些實施方式中，第一距離508與第三距離 512可為約5nm至約15nm，約2nm至約10nm或其他類似值的範圍內。在一些實施方式中，第二距離510與第四距離514可為約15nm至約25nm，約10nm至約30nm或其他類似值的範圍內。
在一些實施方式中，第二源極/汲極區段114b在第一高度528處在相對方向上越過第二鰭片104b側向延伸至大致相等的距離516與518。在一些額外實施方式中，有關於第二鰭片104b的第二源極/汲極區段114b可以是大致上對稱的。在一些實施方式中，大致相等的距離516與518可大於第二距離510與/或第三距離512。在一些實施方式中，大致上相等的距離516與518可為約25nm至約30nm，約20nm至約35nm或其他類似值的範圍內。
在一些實施方式中，距離508至518可大於鰭片間隔物110的厚度，使得複數個源極/汲極區段114a-114c越過鰭片間隔物110的下方側壁側向延伸。在一些實施方式中，複數個源極/汲極區段114a-114c中的一或多者可在鰭片間隔物的下方上表面上方以及在下方的鰭片間隔物110的上表面下方垂直地延伸。在這些實施方式中，複數個源極/汲極區段114a-114c中的一或多者可包覆鰭片間隔物110的相對側。
在一些實施方式中，隨著磊晶源極/汲極區112的高度增加，磊晶源極/汲極區112可越過第一鰭片104a在第一方向504上側向延伸至更大距離。舉例而言，在一 些實施方式中，磊晶源極/汲極區112在大於第一高度528的第二高度530下越過第一鰭片104a在第一方向504上側向延伸至第五距離520。類似地，在一些實施方式中，隨著第三鰭片104c的高度增加，磊晶源極/汲極區112可越過第三鰭片104c在第二方向506上側向延伸至更大距離。舉例而言，在一些實施方式中，磊晶源極/汲極區112在第二高度530下越過第三鰭片104c在第二方向506上側向延伸至第六距離522。在一些實施方式中，第五距離520可大約等於第六距離522。
在一些實施方式中，磊晶源極/汲極區112可在第一鰭片104a與第二鰭片104b之間在第二高度530下側向且連續地延伸至第七距離524，並在第二鰭片104b與第三鰭片104c之間延伸至第八距離526。在一些實施方式中，第七距離524與第八距離526可大致上相等。在一些實施方式中，第七距離524與第八距離526可大於第五距離520與/或第六距離522兩倍。在一些實施方式中，第七距離524與第八距離526可為約25nm至約50nm，約20nm至約60nm或其他類似值的範圍內。
第6A圖至第6B圖示出具有FinFET裝置的積體晶片的一些額外實施方式的橫截面圖，FinFET裝置包含鰭片間隔物，鰭片間隔物用以控制磊晶源極/汲極區的形成。
如第6A圖的橫截面圖600中所繪示，積體晶片包含具有磊晶源極/汲極區112的FinFET裝置，磊晶源 極/汲極區在複數個鰭片104a-104c上方連續地延伸。磊晶源極/汲極區112包含複數個源極/汲極區段114a-114c。在一些實施方式中，複數個源極/汲極區段114a-114b包含設置於第一鰭片104a上方的第一源極/汲極區段114a與設置於第二鰭片104b上方的第二源極/汲極區段114b。
在一些實施方式中，第一源極/汲極區段114a可具有內部側壁104si與外部側壁104se，其中內部側壁104si面向第二源極/汲極區段114b且被鰭片間隔物110覆蓋，而外部側壁104se背離第二源極/汲極區段114b且被鰭片間隔物110覆蓋。類似地，第二源極/汲極區段114b可具有內部側壁104si與外部側壁104se，其中內部側壁104si面向第一源極/汲極區段114a且被鰭片間隔物110覆蓋，而外部側壁104se背離第一源極/汲極區段114a且被鰭片間隔物110覆蓋。內部側壁104si與外部側壁104se具有不同高度。舉例而言，相較於內部側壁104si，外部側壁104se可具有較大高度。在一些實施方式中，內部側壁104si具有第一高度602，第一高度602為約2nm至約6nm，約3nm至約8nm或其他類似值的範圍內。在一些實施方式中，外部側壁104se具有第二高度604，第二高度604為約5nm至約10nm，約7nm至約15nm之間或其他類似值的範圍內。
如第6B圖的橫截面圖606中所繪示，在一些實施方式中，有關於第一鰭片104a的第一源極/汲極區段 114a可以為不對稱的，有關於第二鰭片104b的第二源極/汲極區段114b可以為不對稱的。在一些實施方式中，第一源極/汲極區段114a可在相對方向上越過第一鰭片104a側向延伸至不同距離，而第二源極/汲極區段114b可在相對方向上越過第二鰭片104b側向延伸至不同距離。舉例而言，在一些實施方式中，第一源極/汲極區段114a可在第一高度622處越過第一鰭片104a在第一方向504上側向延伸至第一距離608，並在第一高度622處越過第一鰭片104a在第二方向506上延伸至第二距離610。類似地，第二源極/汲極區段114b可在第一高度622處越過第二鰭片104b在第二方向506上延伸至第三距離612，並在第一高度622處越過第二鰭片104b在第一方向504上延伸至第四距離614。在一些實施方式中，第一距離608可小於第二距離610，並第四距離614可小於第三距離612。在一些實施方式中，第一距離608與第三距離612可為約5nm至約15nm之間，約2nm至約10nm之間或其他類似值的範圍內。在一些實施方式中，第二距離610與第四距離614可為約15nm至約25nm之間，約10nm至約30nm之間或其他類似值的範圍內。
在一些實施方式中，隨著第一鰭片104a的高度增加，磊晶源極/汲極區112可越過第一鰭片104a在第一方向504上側向地延伸至更大距離。舉例而言，在一些實施方式中，磊晶源極/汲極區112在大於第一高度622的第二高度624處越過第一鰭片104a在第一方向504上側 向延伸至第五距離616。類似地，在一些實施方式中，隨著第二鰭片104b的高度增加，磊晶源極/汲極區112可越過第二鰭片104b在第二方向506上側向地延伸至更大距離。舉例而言，在一些實施方式中，磊晶源極/汲極區112在第二高度624下越過第二鰭片104b在第二方向506上側向延伸至第六距離618。在一些實施方式中，第五距離616可大約等於第六距離618。
在一些實施方式中，磊晶源極/汲極區112可在第一鰭片104a與第二鰭片104b之間在第二高度624下側向且連續地延伸至第七距離620。在一些實施方式中，第七距離620可大於第五距離616與/或第六距離618兩倍。在一些實施方式中，第七距離620可為約25nm至約50nm之間，約20nm至約60nm之間或其他類似值的範圍內。
第7A圖至第19B圖示出形成具有FinFET裝置的積體晶片的方法的一些實施方式，FinFET裝置包含鰭片間隔物，鰭片間隔物用以控制磊晶源極/汲極區的形成。儘管第7A圖至第19B圖關於一方法來描述，但應瞭解，揭示於第7A圖至第19B圖中的結構不限於這些方法，而是可突出為獨立於方法的結構。
如第7A圖的三維視圖700中所繪示，提供基板102。在各種實施方式中，基板102可為任何類型的半導體主體(例如矽、SiGe、SOI等)，例如半導體晶圓與/或晶圓上的一或多個晶粒，以與與前述各者相關聯的任何 其他類型的半導體與/或磊晶層。第7B圖示出沿著第7A圖的橫截面線A-A’的橫截面圖706，並第7C圖示出沿著第7A圖的橫截面線B-B’的橫截面圖708。
第一蝕刻製程經執行以選擇性地圖案化基板102且形成基板102的側壁102s，以界定從基板102的上表面102u向外突出的複數個鰭片104a-104c。在一些實施方式中，可透過根據第一遮蔽結構704選擇性地暴露基板102至一或多個蝕刻劑702來執行第一蝕刻製程。在一些實施方式中，一或多個蝕刻劑702可包含乾式蝕刻劑、濕式蝕刻劑或類似者。在一些實施方式中，第一遮蔽結構704可包含光敏感性材料(例如光阻)、硬式遮罩與/或類似者。在一些實施方式中，一或多個蝕刻劑702可包含乾式蝕刻劑，乾式蝕刻劑具有氯類蝕刻化學物質、氟類蝕刻化學物質與/或類似者。
如第8A圖的三維視圖800中所繪示，介電材料106形成於基板102上且複數個鰭片104a-104c之間。複數個鰭片104a-104c用以越過介電材料106的上表面向外突出達不為零的距離802。第8B圖示出沿著第8A圖的橫截面線A-A’的基板102的橫截面圖804，並第8C圖示出沿著第8A圖的橫截面線B-B’的橫截面圖806。
在一些實施方式中，介電材料106可包含氧化物(例如氧化矽、二氧化矽等)、氮化物(例如氮化矽)、碳化物(例如碳化矽)或類似者。在一些實施方式中，可透過沈積製程形成介電材料106，例如物理氣相沈積 (physical vapor deposition；PVD)製程、化學氣相沈積製程(chemical vapor deposition process；CVD)、電漿增強型CVD(plasma enhanced CVD；PE-CVD)製程、原子層沈積(atomic layer deposition；ALD)製程或類似者)、旋轉塗佈製程或類似者。
如第9A圖的三維視圖900中所繪示，閘極介電質220形成於複數個鰭片104a-104c上。形成閘極介電質220以沿著複數個鰭片104a-104c的側壁與最上表面延伸。第9B圖示出沿著第9A圖的橫截面線A-A’的橫截面圖902，第9C圖示出沿著第9A圖的橫截面線B-B’的橫截面圖904。
在一些實施方式中，閘極介電質220可包含氧化物(例如氧化矽、二氧化矽等)、氮化物(例如氮化矽)、碳化物(例如碳化矽)或類似者。在一些實施方式中，可透過熱氧化製程形成閘極介電質220。在其他實施方式中，可透過沈積製程形成閘極介電質220，例如物理氣相沈積(physical vapor deposition；PVD)製程、化學氣相沈積製程(chemical vapor deposition process；CVD)、電漿增強型CVD(plasma enhanced CVD；PE-CVD)製程、原子層沈積(atomic layer deposition；ALD)製程或類似者)、旋塗製程或類似者。在一些這些實施方式(未示出)中，閘極介電質220可在複數個鰭片104a-104c之間(例如在第一鰭片104a與第二鰭片104b之間)沿著介電材料106的上表面連續地延伸。
如第10A圖的三維視圖1000中所繪示，閘極結構108形成於複數個鰭片104a-104c上方且介電材料106上方。在一些實施方式中，閘極結構108包覆複數個鰭片104a-104c中的各別者的三側。舉例而言，閘極結構108可沿著複數個鰭片104a-104c中各別者的側壁與上表面延伸。第10B圖示出沿著第10A圖的橫截面線A-A’的橫截面圖1002，並第10C圖示出沿著第10A圖的橫截面線B-B’的橫截面圖1004。
閘極結構108可包含設置於側壁間隔物222之間的導電閘極電極218。在一些實施方式中，導電閘極電極218透過閘極介電質220而與複數個鰭片104a-104c分離。在一些這些實施方式中，閘極介電質220可包含氧化物、氮化物或類似者；且導電閘極電極可包含多晶矽或類似者。在其他這些實施方式中，閘極結構108可包含虛設閘極結構。在這些實施方式(未示出)中，可隨後執行替換金屬閘極製程。替換金屬閘極製程在形成側壁間隔物222之後移除虛設閘極結構的一部分，並閘極介電材料與閘極金屬替代虛設閘極結構的經移除部分而形成。在一些實施方式中，閘極介電材料可包含高k介電層，例如氧化鉿(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2 等，並閘極金屬可包含鋁、鎢、釕或類似者。
如第11A圖的三維視圖1100中所繪示，鰭片間隔物110形成於複數個鰭片104a-104c上方。鰭片間隔物110經形成以沿著複數個鰭片104a-104c的側壁與最 上表面延伸。在一些實施方式中，第一間隔物110可包含複數個堆疊襯裡層，堆疊襯裡層包括不同材料。舉例而言，在一些實施方式中，鰭片間隔物110可包含第一襯裡層202與位於第一襯裡層202上方的第二襯裡層204。在一些實施方式中，第一襯裡層202與第二襯裡層204可在介電材料106上方垂直地延伸至相同最大高度。在一些實施方式中，第一襯裡層202可包含第一介電材料，而第二襯裡層204可包含第二介電材料。在一些實施方式中，第一介電材料可不同於第二介電材料。在一些實施方式中，第一介電材料可包含氮化物(例如氮化矽)、氧化物(例如氧化矽)或類似者。在一些實施方式中，第二襯裡層204可包含氮碳化矽(SiCN)、氮氧碳化矽(SiCON)或類似者。第11B圖示出沿著第11A圖的橫截面線A-A’的橫截面圖1102，第11C圖示出沿著第11A圖的橫截面線B-B’的橫截面圖1104。
在一些實施方式中，鰭片間隔物110可在與側壁間隔物222相同的沈積(例如繪示於第10A圖至第10C圖中)期間形成。在其他實施方式中，鰭片間隔物110可在用以形成側壁間隔物222的沈積之後的沈積期間形成。在又額外實施方式中，鰭片間隔物110的部分可在與側壁間隔物222相同的沈積期間形成，而鰭片間隔物110的另一部分可在隨後沈積期間形成。
如第12A圖的三維視圖1200中所繪示，執行第二蝕刻製程以蝕刻複數個鰭片104a-104c與鰭片間隔物 110。第二蝕刻製程對鰭片間隔物110進行蝕刻以沿著複數個鰭片104a-104c的不同側壁給予側壁間隔物110不同高度。舉例而言，在一些實施方式中，第二蝕刻製程使得鰭片間隔物110沿著第一鰭片104a及/或第三鰭片104c的最外側壁延伸至第一高度116，沿著第一鰭片104a與/或第三鰭片104c的內部側壁延伸至第二高度118，並沿著第二鰭片104b的內部側壁延伸至第三高度119。在一些實施方式中，第二蝕刻製程可自沿著介電材料106的水平延伸表面移除鰭片間隔物110。第二蝕刻製程亦蝕刻複數個鰭片104a-104c以移除複數個鰭片104a-104c的一部分，此部分位於閘極結構108外部，以界定複數個鰭片104a-104c內的源極/汲極凹槽1202a-1202c。第12B圖示出沿著第12A圖的橫截面線A-A’的橫截面圖1206，第12C圖示出沿著第12A圖的橫截面線B-B’的橫截面圖1208。
在一些實施方式中，第二蝕刻製程可具有蝕刻選擇性，蝕刻選擇性配置成根據大於鰭片間隔物110的蝕刻速率來移除複數個鰭片104a-104c。在一些實施方式中，第二蝕刻製程可包含具有單一蝕刻劑1204的單一蝕刻製程。在其他實施方式中，第二蝕刻製程可包含一種以上蝕刻劑。在一些實施方式中，第二蝕刻製程可包含乾式蝕刻製程(例如反應性離子蝕刻製程、離子轟擊蝕刻製程或類似者)。在一些實施方式中，可在執行第二蝕刻製程之前形成遮蔽層(未示出)於基板102上。遮蔽層的厚度可形成為小於 複數個鰭片104a-104c的高度，使得遮蔽層覆蓋複數個鰭片104a-104c與鰭片間隔物110的較低部分。由於複數個鰭片104a-104c具有大的深寬比(例如靠近在一起)，所以可能更難以在複數個鰭片104a-104c中鄰接者之間形成遮蔽層，藉此使得遮蔽層形成達複數個鰭片104a-104c中鄰接者之間的較小高度。隨後根據遮蔽層執行第二蝕刻製程，從而導致鰭片間隔物110在複數個鰭片104a-104c中的相鄰者之間具有較小高度。
如第13A圖至第13B圖的橫截面圖1300與1304中所繪示，複數個源極/汲極區段114a-114c形成於源極/汲極凹槽1202a-1202c內。在一些實施方式中，透過磊晶生長製程形成複數個源極/汲極區段114a-114c。磊晶生長製程在側向與垂直方向兩者上生長。然而，鰭片間隔物110用以減緩(例如阻斷)沿著側向方向的生長，直至磊晶生長製程的材料位於鰭片間隔物110的側壁上方。因此，由於鰭片間隔物110的側壁處於不同高度，所以磊晶生長製程將形成複數個源極/汲極區段114a-114c以越過複數個鰭片104a-104c的下方鰭片延伸至不同距離。舉例而言，在一些實施方式中，複數個源極/汲極區段114a-114c可越過第一鰭片104a及/或第三鰭片104c在第一方向504上延伸至第一距離208，越過第一鰭片104a與或第三鰭片104c在第二方向506上延伸至第二距離212，並越過第二鰭片104b在第一方向504與第二方向506上延伸至第三距離214。
在一些實施方式中，複數個源極/汲極區段114a-114c可包含半導體材料、化合物半導體材料或類似者。舉例而言，在一些實施方式中，複數個源極/汲極區段114a-114c可包含砷化矽、矽鍺或類似者。在一些實施方式中，複數個源極/汲極區段114a-114c可包含摻雜有第一摻雜劑物質的半導體材料，第一摻雜劑物質具有第一摻雜類型與第一摻雜濃度。在一些實施方式中，複數個源極/汲極區段114a-114c可包含砷化矽，砷化矽具有大約1×1020原子/cm3的矽濃度與大約1×1021原子/cm3的砷濃度。在一些實施方式中，磊晶生長製程可包含CVD製程、PE-CVD製程或類似者。
在一些實施方式中，在磊晶生長製程完成之後，可對複數個源極/汲極區段114a-114c執行第三蝕刻製程。第三蝕刻製程控制複數個源極/汲極區段114a-114c之間的合併，並亦可減小複數個源極/汲極區段114a-114c的高度。在一些實施方式中，第三蝕刻製程可致使複數個源極/汲極區段114a-114c為不對稱的(例如越過第一鰭片104a的相對側延伸至不同距離)，並在第三蝕刻製程之後彼此側向分離。在一些實施方式中，第三蝕刻製程可致使複數個源極/汲極區段114a-114c具有距(110)小面的一或多個表面。在一些實施方式中，複數個源極/汲極區段114a-114c可經形成與/或蝕刻達小於複數個鰭片104a-104c的高度的高度(例如係在複數個鰭片104a-104c的最上表面下方，鰭片直接在閘極結構108 下方)。在這些實施方式中，複數個鰭片104a-104c在複數個源極/汲極區段114a-114c的頂部上方延伸至距離1302。
在一些實施方式中，第三蝕刻製程可透過將複數個源極/汲極區段114a-114c暴露至第三蝕刻劑歷時第三時間來執行。在一些實施方式中，第三蝕刻劑可包含乾式蝕刻劑。在一些實施方式中，乾式蝕刻劑可包含氯化氫(HCl)、四氟化碳(CF4)，與/或類似者。在一些實施方式中，第三蝕刻劑可包含HCl，HCl具有一流動速率為約100標準立方公分/分鐘(standard cubic centimeters per minute；sccm)至約700sccm之間，約200sccm至約500sccm之間或其他類似值之間。在一些實施方式中，第三時間可為約10秒至約30秒之間，約5秒至約40秒之間或其他類似值的範圍內。
如第14A圖至第14B圖的橫截面圖1400與1402中所繪示，摻雜磊晶材料302形成於複數個源極/汲極區段114a-114c上方。摻雜磊晶材料302在複數個源極/汲極區段114a-114c的周圍與複數個源極/汲極區段114a-114c之間延伸。在一些實施方式中，摻雜磊晶材料302形成為直接接觸複數個源極/汲極區段114a-114c的相對側。在一些實施方式中，透過磊晶生長製程(例如CVD製程、PE-CVD製程或類似者)來沈積摻雜磊晶材料302。在一些實施方式中，由於源極/汲極區段114a-114c的高度可形成為小於複數個鰭片 104a-104c的高度，所以可沿著複數個鰭片104a-104c的側壁形成摻雜磊晶材料302，藉此改進相關的多鰭片電晶體裝置的效能。在一些實施方式中，摻雜磊晶材料302可形成為在複數個鰭片104a-104c上方且之間連續地延伸。
在一些實施方式中，摻雜磊晶材料302可包含摻雜半導體材料、化合物半導體材料或類似者。在一些實施方式中，摻雜磊晶材料302可包含摻雜有第二摻雜劑物質的半導體材料，第二摻雜劑物質具有第一摻雜類型與第二摻雜濃度，其中第二摻雜濃度高於源極/汲極區段114a-114c的第一摻雜濃度。舉例而言，在一些實施方式中，摻雜磊晶材料302可包含磷化矽或類似者。在一些實施方式中，摻雜磊晶材料302可包含磷化矽，磷化矽具有大約2-5×1022原子/cm3的矽濃度與大約2-5×1021原子/cm3的磷濃度。摻雜磊晶材料302經形成以在複數個源極/汲極區段114a-114c中的鄰接者之間具有相對小的高度，以便保持摻雜磊晶材料302的第二摻雜劑物質(例如含磷摻雜劑)遠離下方基板102，藉此改進相關的多鰭片電晶體裝置中的短通道效應，第二摻雜劑物質相較於複數個源極/汲極區段114a-114c內的第一摻雜劑物質具有較高摻雜劑濃度。
在一些實施方式中，在沈積摻雜磊晶材料302完成之後，可對摻雜磊晶材料302執行第四蝕刻製程。第四蝕刻製程向摻雜磊晶材料302給予波形輪廓(例如具有一 高度的輪廓，高度在摻雜磊晶材料302的寬度上方增大且減小多次)。在一些實施方式中，波形輪廓可透過具有(111)小面的摻雜磊晶材料302的一或多個表面來界定。在一些實施方式中，可透過將摻雜磊晶材料302暴露至第四蝕刻劑歷時第四時間來執行第四蝕刻製程。在一些實施方式中，第四蝕刻劑可包含乾式蝕刻劑。在一些實施方式中，乾式蝕刻劑可包含氯化氫(HCl)、四氟化碳(CF4)、矽烷(SiH4)及/或類似者。在一些實施方式中，第四蝕刻劑可包含HCl與SiH4，其中HCl具有第一流動速率，而SiH4具有低於第一流動速率的第二流動速率。在一些實施方式中，第一流動速率可為約50sccm至約300sccm之間，約100sccm至約200sccm之間或其他類似值的範圍內。在一些實施方式中，第二流動速率可為約10sccm至約200sccm之間，約20sccm至約100sccm之間或其他類似值的範圍內。在一些實施方式中，第四時間可為約10秒至約30秒之間，約5秒至約40秒之間或其他類似值的範圍內。在一些實施方式中，第四時間可短於第三時間。第四蝕刻製程的這些示例性特徵亦能夠為摻雜磊晶材料302提供波形輪廓而不在摻雜磊晶材料302之間形成空間，磊晶材料配置於複數個源極/汲極區段114a-114c中的不同者上。
如第15A圖至第15B圖的橫截面圖1500與1502中所繪示，帽層408形成於摻雜磊晶材料302上。帽層408沿著摻雜磊晶材料302的上表面連續地延伸。在 一些實施方式中，透過沈積製程(例如CVD製程、PE-CVD製程或類似者)來沈積帽層408。帽層408用以減緩摻雜劑自摻雜磊晶材料302至上覆層中(例如至第18A的上覆矽化物中)的向外擴散。在一些實施方式中，帽層408可包含摻雜半導體材料、化合物半導體材料或類似者。在一些實施方式中，帽層408可包含摻雜有第二摻雜劑物質的半導體材料，第二摻雜劑物質具有第一摻雜類型與第三摻雜濃度，第三摻雜濃度低於摻雜材料302的第二摻雜濃度。舉例而言，在一些實施方式中，帽層408可包含磷化矽或類似者。在一些實施方式中，帽層408可包含磷化矽，磷化矽具有大約4至5×1022原子/cm3的矽濃度與大約1至2×1021原子/cm3的磷濃度。
在一些實施方式中，在沈積帽層408完成之後，可對帽層408執行第五蝕刻製程。第五蝕刻製程向帽層408給予具有低谷404與脊峰406的波形輪廓。在一些實施方式中，可透過具有(111)小面的帽層408的一或多個表面來界定波形輪廓。在一些實施方式中，可透過將帽層408暴露至第五蝕刻劑歷時第五時間來執行第五蝕刻製程。在一些實施方式中，第五蝕刻劑可包含乾式蝕刻劑。在一些實施方式中，乾式蝕刻劑可包含氯化氫(HCl)、四氟化碳(CF4)、鍺烷(GeH4)及/或類似者。在一些實施方式中，第五蝕刻劑可包含HCl與GeH4，其中HCl具有第一流動速率，而GeH4具有大於第一流動速率的第二流動速率。在一些實施方式中，第一流動速率可為約50 sccm至約300sccm之間，約200sccm至約300sccm之間或其他類似值的範圍內。在一些實施方式中，第二流動速率可為約200sccm至約600sccm之間，約300sccm至約500sccm之間或其他類似值的範圍內。在一些實施方式中，第五時間可為約10秒至約30秒之間，約5秒至約40秒之間或其他類似值的範圍內。在一些實施方式中，第五時間可短於第三時間。第五蝕刻製程的這些例示性特徵亦能夠為帽層408提供波形輪廓，並且沒有在帽層408之間形成空間，帽層配置於複數個源極/汲極區段114a-114c中的不同者上。如第16A圖至第16B圖的橫截面圖1600與1608中所繪示，層間介電質(inter-level dielectric；ILD)層410形成於帽層408上。ILD層410形成為在閘極結構108與磊晶源極/汲極區112上方延伸。在一些實施方式中，ILD層410可包含二氧化矽、氮化矽、摻碳的二氧化矽、氮氧化矽、硼矽玻璃(borosilicate glass；BSG)、磷矽玻璃(phosphorus silicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、氟矽酸鹽玻璃(fluorosilicate glass；FSG)、無摻雜矽玻璃(undoped silicate glass；USG)、多孔介電材料，或類似者。在各種實施方式中，ILD層410可藉助於沈積製程(例如PVD、CVD、PE-CVD或類似者)、旋塗製程或類似者來形成。在一些實施方式中，觸點蝕刻終止層(contact etch stop layer；CESL)409可在形成 ILD層410之前形成於帽層408與鰭片間隔物110上方。在一些實施方式中，CESL 409可包含氮化物(例如氮化矽)、碳化物(例如碳化矽)或類似者。在各種實施方式中，可透過沈積製程(例如PVD、CVD、PE-CVD或類似者)來形成CESL 409。
對ILD層410執行第六蝕刻製程以界定互連開口1602，互連開口暴露磊晶源極/汲極區112的上表面。在一些實施方式中，透過根據第二遮蔽結構1606暴露ILD層410至一或多個蝕刻劑1604來執行第六蝕刻製程。互連開口1602自ILD層410的最上表面延伸至磊晶源極/汲極區112的上表面。在一些實施方式中，互連開口1602在複數個源極/汲極區段114a-114c中的多者上方側向地延伸。
如第17A圖至第17B圖的橫截面圖1700與1704中所繪示，執行第七蝕刻製程以移除帽層408的暴露部分且暴露摻雜磊晶材料302。在一些實施方式中，第七蝕刻製程可減小摻雜磊晶材料302的厚度。舉例而言，在一些實施方式中，第七蝕刻製程可減小在約1nm至約10nm之間的摻雜磊晶材料302的厚度。在一些實施方式中，可透過根據第二遮蔽結構1606選擇性地暴露帽層408與摻雜磊晶材料302至一或多個蝕刻劑1702來執行第七蝕刻製程。在一些實施方式中，一或多個蝕刻劑1702可包含乾式蝕刻劑、濕式蝕刻劑或類似者。
如第18A圖至第18B的橫截面圖1800與1802 中所繪示，執行矽化製程以在摻雜磊晶材料302上形成矽化物418。在一些實施方式中，可透過沈積金屬層(例如鎳層)且接著執行熱退火製程(例如快速熱退火)以形成矽化物418來執行矽化製程。摻雜磊晶材料302的波形上表面增加矽化物418與摻雜磊晶材料302之間的觸點的表面區域，藉此減小矽化物418的電阻且改進相關的多鰭片電晶體裝置的效能。
如第19A圖至第19B圖的橫截面圖1900與1902中所繪示，互連件412形成於互連開口1602內。在一些實施方式中，可透過在互連開口1602內形成導電材料416來形成互連件412。在一些實施方式中，可於在互連開口1602內形成導電材料416之前沿著ILD層410的側壁來形成襯裡414，側壁界定互連開口1602。在一些實施方式中，可透過沈積製程形成襯裡414。在一些實施方式中，可透過沈積製程與/或鍍覆製程(例如電鍍製程、無電鍍覆等)來形成導電材料416。在一些實施方式中，襯裡414可包含鈦、氮化鈦、鉭、氮化鉭，或類似者。在各種實施方式中，導電材料416可包含銅、鋁或類似者。於在互連開口1602s內形成導電材料416之後，可執行平坦化製程以從ILD層410上方移除過量的導電材料。
第20圖示出形成具有FinFET裝置的積體晶片的方法2000的一些實施方式的流程圖，FinFET裝置包含鰭片間隔物，鰭片間隔物用以控制磊晶源極/汲極區的形成。
雖然所揭示方法2000本文中經圖示且描述為一系列動作或事件，但應瞭解，此等動作或事件的所圖示次序並非在限制意義上解譯。舉例而言，一些動作可以不同次序發生，與/或與不同於本文中所圖示與/或描述的彼等動作或事件的動作或事件同時發生。此外，並非所有所圖示動作可被需要以實施本文中的描述內容的一或多個態樣或實施方式。另外，本文中所描繪的動作中的一或多者可在一或多個分離動作與/或階段實行。
在動作2002，圖案化半導體基板以界定複數個鰭片。第7A圖至第7C圖示出對應於動作2002的一些實施方式。
在動作2004，介電材料形成於複數個鰭片之間。第8A圖至第8C圖示出對應於動作2004的一些實施方式。
在動作2006，閘極介電質形成於複數個鰭片上。第9A圖至第9C圖示出對應於動作2008的一些實施方式。
在動作2008，形成閘極結構以在複數個鰭片與介電材料上方延伸。第10A圖至第10C圖示出對應於動作2008的一些實施方式。
在動作2010，鰭片間隔物形成於閘極介電質上方。第11A圖至第11C圖示出對應於動作2010的一些實施方式。
在動作2012，鰭片間隔物被蝕刻至不同高度。第 12A圖至第12C圖示出對應於動作2012的一些實施方式。
在動作2014，複數個鰭片被蝕刻以形成源極/汲極凹槽。在一些實施方式中，可透過相同蝕刻製程來執行動作2012至2014。在其他實施方式中，可執行一個以上蝕刻製程以執行動作2012至2014。第12A圖至第12C圖示出對應於動作2014的一些實施方式。
在動作2016，磊晶源極/汲極區形成於源極/汲極凹槽內。在一些實施方式中，可根據動作2018與2022形成磊晶源極/汲極區。
在動作2018，複數個源極/汲極區段形成於源極/汲極凹槽內。第13A圖至第13B圖示出對應於動作2018的一些實施方式。
在動作2020，摻雜磊晶材料形成於複數個源極/汲極區段上。第14A圖至第14B圖示出對應於動作2020的一些實施方式。
在動作2022處，帽層形成於摻雜磊晶材料上以界定磊晶源極/汲極區。第15A圖至第15B圖示出對應於動作2022的一些實施方式。
在動作2024，ILD層形成於磊晶源極/汲極區上方。第16A圖至第16B圖示出對應於動作2024的一些實施方式。
在動作2026，互連結構形成於ILD層內且磊晶源極/汲極區上。第17A圖至第19B圖示出對應於動作 2026的一些實施方式。
因此，在一些實施方式中，本揭示係關於一種具有一鰭片間隔物的積體晶片，鰭片間隔物用以控制FinFET裝置的磊晶源極/汲極區的側向生長。控制磊晶源極/汲極區的側向生長透過減緩鄰接裝置的磊晶源極/汲極區的合併來改進積體晶片的可靠性。
在一些實施方式中，本揭示係關於一種積體晶片。積體晶片包括：具有側壁的一半導體基板，側壁界定複數個鰭片；一介電材料，介電材料配置於鰭片之間；一閘極結構，閘極結構設置於介電材料上方且鰭片周圍；與磊晶源極/汲極區，其沿著閘極結構的相對側設置且分別具有複數個源極/汲極區段與摻雜磊晶材料，源極/汲極區段設置於鰭片上，而摻雜磊晶材料設置於源極/汲極區段上與之間，源極/汲極區段中的一第一源極/汲極區段越過鰭片的一下方第一鰭片的相對側，並在相對方向上側向地延伸至不同距離。在一些實施方式中，第一源極/汲極區段在一第一方向上延伸越過第一鰭片達一第一距離，而第一源極/汲極區段在一第二方向上延伸越過第一鰭片達一第二距離，第二距離大於第一距離，第二方向與第一方向相對。在一些實施方式中，鰭片包括一第二鰭片，第二鰭片沿著第二方向與第一鰭片分離。在一些實施方式中，鰭片包括一第三鰭片，第三鰭片透過第二鰭片與第一鰭片分離；且源極/汲極區段中的一第二源極/汲極區段越過第二鰭片的相對側，並在第一方向且第二方向上側向延伸至 大致上相等的距離。在一些實施方式中，源極/汲極區段延伸至摻雜磊晶材料的一底部下方。在一些實施方式中，積體晶片進一步包括一鰭片間隔物，鰭片間隔物沿著源極/汲極區段的側壁配置，鰭片間隔物沿著第一源極/汲極區段的一第一側在介電材料上方延伸至一第一高度，並沿著第一源極/汲極區段的一相對的第二側在介電材料上方延伸至一第二高度，第一高度不同於第二高度。在一些實施方式中，源極/汲極區段在鰭片間隔物的一上表面下方延伸。在一些實施方式中，鰭片間隔物包括一第一襯裡層與位於第一襯裡層上方的一第二襯裡層。在一些實施方式中，積體晶片更包含一層間介電質(ILD)層與互連件，ILD層配置於半導體基板上且磊晶源極/汲極區周圍，而互連件延伸穿過ILD層至磊晶源極/汲極區上方。
在其他實施方式中，本揭示係關於一種積體晶片。積體晶片包括：包括側壁的一半導體基板，側壁界定複數個鰭片；一介電材料，介電材料配置於鰭片之間；一閘極結構，閘極結構設置於介電材料上方且周圍。在一些實施方式中，積體晶片進一步包括複數個鰭片；磊晶源極/汲極區，磊晶源極/汲極區沿著閘極結構的相對側且在鰭片上方設置，磊晶源極/汲極區具有：一第一側壁與一第二側壁，第一側壁沿著鰭片中的一第一鰭片的一第一側具有一第一高度，而第二側壁沿著第一鰭片的一相對的第二側具有一第二高度，第一高度不同於第二高度。在一些實施方式中，積體晶片進一步包括一鰭片間隔物，鰭片間隔物 完全覆蓋磊晶源極/汲極區的第一側壁與第二側壁。在一些實施方式中，磊晶源極/汲極區分別具有設置於鰭片上方的複數個源極/汲極區段；而源極/汲極區段中的一第一源極/汲極區段直接配置於第一鰭片上方，並越過第一鰭片的相對側在相對方向上側向地延伸至不同距離。在一些實施方式中，第一高度大於第二高度；第一源極/汲極區段越過第一側壁直接自第一鰭片上方側向延伸至一第一距離且越過第二側壁延伸至一第二距離，第二距離大於第一距離。在一些實施方式中，磊晶源極/汲極區分別包括：一第一半導體材料的複數個區段與一第二半導體材料，區段分別設置於鰭片中的一下方鰭片上，而第二半導體材料設置於第一半導體材料的區段上方且在區段之間連續地延伸。在一些實施方式中，第二半導體材料包括一波形上表面，波形上表面界定第一半導體材料的區段中的鄰接區段之間的低谷。在一些實施方式中，積體晶片進一步包括一層間介電質(ILD)層與一互連件，ILD層配置於半導體基板上且磊晶源極/汲極區周圍，互連件在磊晶源極/汲極區中的一第一磊晶源極/汲極區上方延伸穿過ILD層。在一些實施方式中，第二半導體材料具有一垂直延伸的側壁，垂直延伸的側壁沿著互連件的一最外側壁配置。
在其他實施方式中，本揭示係關於一種形成一積體晶片的方法。方法包括：蝕刻一半導體基板以形成半導體基板的側壁，側壁界定複數個鰭片；在鰭片之間形成一介電材料；在介電材料上方且圍繞鰭片形成一閘極結構；沿 著鰭片的側壁與一上表面形成一鰭片間隔物；蝕刻鰭片間隔物以具有：一第一側壁與一第二側壁，第一側壁沿著鰭片中的一第一鰭片的一第一側具有一第一高度，而第二側壁沿著第一鰭片的一相對第二側具有一第二高度，第一高度大於第二高度；以及位於鰭片上方並在鰭片間隔物的側壁之間形成磊晶源極/汲極區。在一些實施方式中，磊晶源極/汲極區分別包括：複數個源極/汲極區段與一摻雜磊晶材料，源極/汲極區段分別設置於鰭片中的一下方鰭片上，而摻雜磊晶材料設置於源極/汲極區段上方且在源極/汲極區段之間連續地延伸。在一些實施方式中，源極/汲極區段中的一第一源極/汲極區段越過第一側壁自直接在第一鰭片上方側向延伸至一第一距離，並越過第二側壁延伸至一第二距離，第二距離大於第一距離。
前述內容概述若干實施方式的特徵，使得熟習此項技術者可更佳地理解本揭示的態樣。熟習此項技術者應瞭解，其可易於使用本揭示作為用於設計或修改用於實施本文中引入的實施方式的相同目的與/或達成相同優勢的其他製程與結構的基礎。熟習此項技術者亦應認識到，這些等效構造並不偏離本揭示的精神與範疇，並這些等效構造可在本文中進行各種改變、取代與替代而不偏離本揭示的精神與範疇。
114a:源極/汲極區段
114b:源極/汲極區段
114c:第三源極/汲極區段
222:側壁間隔物
302:摻雜磊晶材料
408:帽層
409:蝕刻終止層/觸點蝕刻終止層(CESL)
410:層間介電質(ILD)
412:互連件
414:襯裡
416:導電材料
1602:互連開口
1900:橫截面圖

Claims (10)

  1. 一種積體晶片，包含：包含側壁的一半導體基板，該些側壁界定複數個鰭片；一介電材料，配置於該些鰭片之間；一閘極結構，設置於該介電材料上方且該些鰭片周圍；磊晶源極/汲極區，沿著該閘極結構的相對側設置，並分別包含複數個源極/汲極區段與一摻雜磊晶材料，該些複數個源極/汲極區段設置於該些鰭片上，而該摻雜磊晶材料設置於該些源極/汲極區段上與該些源極/汲極區段之間；一第一鰭片間隔物，沿著該些源極/汲極區段中的一第一源極/汲極區段的側壁配置，其中該第一鰭片間隔物沿著該第一源極/汲極區段的一第一側在該介電材料上方延伸至一第一高度，並沿著該第一源極/汲極區段的相對的一第二側在該介電材料上方延伸至一第二高度，該第一高度大於該第二高度；及一第二鰭片間隔物，沿著該些源極/汲極區段中的一第二源極/汲極區段的側壁配置，其中該第二鰭片間隔物沿著該第二源極/汲極區段的一第三側在該介電材料上方延伸至一第三高度，並沿著該第二源極/汲極區段的相對的一第四側在該介電材料上方延伸至一第四高度，該第四高度大於該第三高度，該第三側位於該第二側與該第四側之間，其中該第一源極/汲極區段在一第一方向上越過該第一 側上的該第一鰭片間隔物並側向延伸至一第一距離，且該第一源極/汲極區段在一第二方向上越過該第二側上的該第一鰭片間隔物並側向延伸至一第二距離，該第二距離大於該第一距離，其中該第二源極/汲極區段在該第一方向上越過該第三側上的該第二鰭片間隔物並側向延伸至一第三距離，且該第二源極/汲極區段在該第二方向上越過該第四側上的該第二鰭片間隔物並側向延伸至一第四距離，該第三距離大於該第四距離，以及其中該摻雜磊晶材料直接接觸在該第二方向上延伸的該第一源極/汲極區段和在該第一方向上延伸的該第二源極/汲極區段。
  2. 如請求項1所述的積體晶片，其中該第一鰭片間隔物包含一第一襯裡層與一第二襯裡層，該第二襯裡層位於該第一襯裡層上方。
  3. 如請求項1所述的積體晶片，其中該些鰭片包含一第一鰭片和一第二鰭片，該第二鰭片沿著該第二方向與該第一鰭片分離，該第一源極/汲極區段配置於該第一鰭片上，且該第二源極/汲極區段配置於該第二鰭片上。
  4. 如請求項1所述的積體晶片，其中該些源極 /汲極區段延伸至該摻雜磊晶材料的一底部下方。
  5. 如請求項1所述的積體晶片，進一步包含：一層間介電質層，配置於該半導體基板上且該些磊晶源極/汲極區周圍；以及互連件，延伸穿過該層間介電質層至該些磊晶源極/汲極區上方。
  6. 一種積體晶片，包含：包含側壁的一半導體基板，該些側壁界定複數個鰭片；一介電材料，配置於該些鰭片之間；一閘極結構，設置於該介電材料上方且該些鰭片周圍；磊晶源極/汲極區，該些磊晶源極/汲極區沿著該閘極結構的相對側且在該些鰭片上方設置，其中該些磊晶源極/汲極區包含一第一側壁與一第二側壁，其中該第一側壁沿著該些鰭片中的一第一鰭片的一第一側具有一第一高度，而該第二側壁沿著該第一鰭片的一相對的第二側具有一第二高度，該第一高度大於該第二高度；一第一鰭片間隔物，完全覆蓋該些磊晶源極/汲極區的該第一側壁而具有該第一高度；及一第二鰭片間隔物，完全覆蓋該些磊晶源極/汲極區的該第二側壁而具有該第二高度，該第一高度大於該第二高度，其中該些磊晶源極/汲極區包含設置於該些鰭片上的複 數個源極/汲極區段，該些源極/汲極區段中的一第一源極/汲極區段直接配置於該第一鰭片上方，並越過該第一鰭片間隔物和該第二鰭片間隔物在相對方向上側向延伸至不同距離，其中該第一源極/汲極區段越過該第二鰭片間隔物而與該些源極/汲極區段中的一第二源極/汲極區段合併。
  7. 如請求項6所述的積體晶片，其中該第一鰭片間隔物包含一第一襯裡層與一第二襯裡層，該第二襯裡層位於該第一襯裡層上方，且該第二襯裡層和該第一襯裡層包含不同的介電材料。
  8. 如請求項6所述的積體晶片，其中該第一源極/汲極區段越過該第一鰭片間隔物上方而側向延伸至一第一距離，並越過該第二鰭片間隔物上方而側向延伸至一第二距離，該第二距離大於該第一距離。
  9. 如請求項6所述的積體晶片，其中該些磊晶源極/汲極區分別包含：一第一半導體材料的複數個區段，該些區段分別設置於該些鰭片中的一下方鰭片上；與一第二半導體材料，設置於該第一半導體材料的該些區段上方且在該些區段之間連續地延伸。
  10. 一種形成一積體晶片的方法，包含以下步驟：蝕刻一半導體基板以形成該半導體基板的側壁，該些側壁界定複數個鰭片；在該些鰭片之間形成一介電材料；在該介電材料上方且該些鰭片周圍形成一閘極結構；沿著該些鰭片的側壁與一上表面形成一鰭片間隔物；蝕刻該鰭片間隔物以具有一第一側壁與一第二側壁，該第一側壁沿著該些鰭片中的一第一鰭片的一第一側具有一第一高度，而該第二側壁沿著該第一鰭片的相對的一第二側具有一第二高度，該第一高度大於該第二高度；與在該些鰭片上方與該鰭片間隔物的側壁之間形成磊晶源極/汲極區，其中該些源極/汲極區中的一第一源極/汲極區段直接配置於該第一鰭片上方，該第一源極/汲極區段越過該第一側壁上方而側向延伸至一第一距離，該第一源極/汲極區段越過該第二側壁上方而側向延伸至一第二距離，該第二距離大於該第一距離，其中該第一源極/汲極區段越過該第二側壁而與該些源極/汲極區中的一第二源極/汲極區段合併。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160005868A1 (en) * 2014-07-01 2016-01-07 Globalfoundries Inc. Finfet with confined epitaxy
TW201626441A (zh) * 2012-09-28 2016-07-16 英特爾股份有限公司 溝渠侷限的磊晶成長裝置層
US20180158930A1 (en) * 2014-03-27 2018-06-07 Intel Corporation Confined Epitaxial Regions for Semiconductor Devices and Methods of Fabricating Semiconductor Devices Having Confined Epitaxial Regions
US20190006363A1 (en) * 2015-09-18 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in nmos fet devices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209302B2 (en) * 2013-03-13 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of reducing the heights of source-drain sidewall spacers of FinFETs through etching
US9166044B2 (en) * 2013-09-27 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Raised epitaxial LDD in MuGFETs
US10032910B2 (en) * 2015-04-24 2018-07-24 GlobalFoundries, Inc. FinFET devices having asymmetrical epitaxially-grown source and drain regions and methods of forming the same
US9922975B2 (en) * 2015-10-05 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit having field-effect trasistors with dielectric fin sidewall structures and manufacturing method thereof
US9935199B2 (en) * 2016-01-15 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure
US10686074B2 (en) * 2017-09-28 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with doped region in source/drain structure and method for forming the same
US10796968B2 (en) * 2017-11-30 2020-10-06 Intel Corporation Dual metal silicide structures for advanced integrated circuit structure fabrication
KR102476142B1 (ko) * 2018-03-14 2022-12-09 삼성전자주식회사 반도체 장치
CN110634951B (zh) * 2018-06-25 2022-12-16 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102456669B1 (ko) * 2018-07-16 2022-10-20 삼성전자주식회사 반도체 소자
US11043424B2 (en) * 2018-07-31 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Increase the volume of epitaxy regions
US11195951B2 (en) * 2018-11-27 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with self-aligned wavy contact profile and method of forming the same
US11522050B2 (en) * 2020-01-30 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201626441A (zh) * 2012-09-28 2016-07-16 英特爾股份有限公司 溝渠侷限的磊晶成長裝置層
US20180158930A1 (en) * 2014-03-27 2018-06-07 Intel Corporation Confined Epitaxial Regions for Semiconductor Devices and Methods of Fabricating Semiconductor Devices Having Confined Epitaxial Regions
US20160005868A1 (en) * 2014-07-01 2016-01-07 Globalfoundries Inc. Finfet with confined epitaxy
US20190006363A1 (en) * 2015-09-18 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in nmos fet devices

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