KR100482372B1 - 반도체 소자의 게이트 산화막 형성방법 - Google Patents

반도체 소자의 게이트 산화막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 산화막 형성방법에 관한 것으로, 본 발명은 반도체 기판에 형성된 자연산화막 및 상기 자연산화막의 제거로 인해 발생된 산화막을 제거하는 세정공정을 수행하는 제1 단계와; 상기 세정공정이 완료된 반도체 기판의 표면거칠기를 감소시키기 위한 수소보호막을 형성하는 수소 어닐링공정을 수행하는 제2 단계와; 상기 결과물 상에 게이트 산화막을 형성하는 제3 단계와; 상기 반도체 기판 내부로 이온이 침투되는 것을 방지하기 위해 상기 게이트 산화막에 질화처리를 수행하는 제4 단계로 이루어진다.

Description

반도체 소자의 게이트 산화막 형성방법{Method of forming gate oxide layer in semiconductor devices}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 게이트 산화막 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라 제조 공정 중에서 발생하는 오염 및 환경성 오염을 제어하는 일은 제조 수율 및 제품의 품질 관리를 위해 반드시 수행되어야 할 필수 공정으로 인식되고 있다.이러한 반도체 기판의 표면 오염은 제조 공정의 개시에서 완료에 이르기까지의 전 공정에 걸쳐서 발생할 수 있으며, 그 오염원의 종류 또한 파티클, 유기물, 금속성 물질, 자연 산화막등으로 매우 다양하다. 따라서, 이러한 오염원들을 효율적으로 제거하는 데에는 한계가 있고, 이와 같은 한계를 극복하지 못한 상태에서 반도체기판에 게이트 산화막을 형성할 경우 반도체 소자의 불량이 유발되는 문제점이 있다. 또한, 상기 반도체 소자의 집적도가 증가함에 따라 반도체 기판에 형성되는 게이트 산화막은 점점 얇아지고 있는데, 이로 인해 상기 게이트 산화막 상부에 형성될 게이트 전극용 폴리실리콘에 주입되는 다양한 용도의 이온이 상기 얇아진 게이트 산화막으로 침투하게 되고, 나아가 반도체 기판에가지 침투하게 된다. 이처럼 얇아진 게이트 산화막을 통해 반도체 기판으로 이온들이 침투하게 되면 반도체 소자의 전기적 동작 특성이 저하되는 등의 소자 불량이 발생하는 문제점이 있다.
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상술한 종래의 문제점을 해결하기 위한 본 발명의 목적은, 게이트 산화막을 형성하는 과정에서 발생되는 반도체 소자의 불량 유발 원인을 최소화할 수 있도록 하는 반도체 소자의 게이트 산화막 형성방법에 관한 것이다.
상술한 문제점을 해결하기 위한 본 발명의 바람직한 실시예는, 반도체 기판에 형성된 자연산화막 및 상기 자연산화막의 제거로 인해 발생된 산화막을 제거하는 세정공정을 수행하는 제1 단계와; 상기 세정공정이 완료된 반도체 기판에 표면거칠기를 감소시키는 수소보호막을 형성하는 수소 어닐링공정을 수행하는 제2 단계와; 상기 결과물 상에 게이트 산화막을 형성하는 제3 단계와; 상기 게이트 산화막 상부에 게이트 전극 형성시, 상기 게이트 전극에 주입되는 이온이 상기 게이트 산화막을 통해 반도체 기판 내부로 침투하는 것을 방지하기 위해 상기 게이트 산화막에 질화처리를 수행하는 제4 단계로 이루어진다.
이때, 상기 제1 단계의 자연산화막의 제거로 인해 발생된 산화막은 불산을 통해 제거하는 것이 바람직하다. 그리고, 상기 제2 단계는 수소 분위기하에서 750 내지 1050℃ 사이의 온도, 약 20초 내지 60초 사이 동안의 시간, 약 0.1 내지 100 torr사이의 압력, 약 0.5 SLM 내지 약 10 SLM 흐름의 양을 가진 공정조건으로 열처리하는 것이 바람직하다.그리고, 상기 제4 단계의 질화처리는 상기 게이트 산화막 상부에 질화막을 형성할 수도 있고, 상기 게이트 산화막 내부에 질소 이온층을 형성할 수도 있다. 그리고, 상기 질소이온층은 플라즈마 질화(Plazma nitridation)공정을 통해 형성하는 것이 바람직하다.그리고, 상기 제4 단계의 질화처리를 수행함으로써 발생된 결함을 제거하기 위해 후속 열처리단계를 더 진행하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설명하고자 한다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 산화막 형성과정을 나타내는 공정 순서도이고, 도 2 내지 도 5b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 산화막 공정 순서에 따라 게이트 산화막을 형성하는 과정을 나타내는 단면구조들로서, 이러한 도면들을 참조하여 본 발명을 설명하면 다음과 같다. 우선, 도 1의 제1 단계(S2) 및 도 2를 참조하면, 반도체 기판(10)에 대해 세정공정을 수행한다. 이러한 세정공정은 반도체 기판(10)에 형성된 자연산화막을 제거하기 위해 수행하는 공정으로서, 본 발명에서는 예컨대 RCA 세정을 수행한다. 상기 RCA 세정은 SPM 세정과 SC-1 세정으로 구분된다. 상기 반도체 기판(10)의 표면에 형성된 자연산화막의 성분 중 유기 오염물들은 H2SO4+ H2O2+ DI로 이루어진 세정액으로 제거하는 SPM 세정을 수행하고, 자연산화막의 성분 중 남아있는 유기 성분이나 미세 파티클들은 NH4OH+ H2O2+ DI로 이루어진 세정액으로 제거하는 SC-1 세정을 수행한다. 상기 SPM 세정은 일반적으로 98%의 H2SO4와 30%의 H2O2를 2~4:1의 비율로 혼합하여 100℃ 이상의 고온에서 사용하는 공정으로, 점성이 높은 황산기를 제거시키기 위해서 탈이온수(DI water)로 충분히 세척해주어야 한다. 결과적으로, 상기 SPM 세정에 의해서 웨이퍼 표면의 유기 불순물이 대부분 제거되고, 상기 SPM 세정을 실시한 후에 잔존하는 불순물은 SC-1 세정에 의해서 제거됨으로써, 반도체 기판(10) 표면의 자연산화막은 완전히 제거되는 것이다. 이때, SPM 세정액 및 SC-1 세정액에 함유된 과수(H2O2)성분은 최종적으로 웨이퍼 표면에 화학적인 산화막(chemical-oxide)을 생성하게 된다. 상기 과수 성분에 의한 화학적 산화막의 표면 거침(roughness)은 가스를 기초로 하여 생성되는 산화막 및 열적으로 생성되는 산화막의 표면 거침에 비해서 나쁜 특성을 가지게 된다. 그리고 세정에 사용되는 화학 물질 자체, 즉 과수의 금속 불순물에 의해서 웨이퍼 표면에 금속 오염이 야기되기 때문에, 반드시 제거되어야만 한다. 따라서, 상기 RCA 세정을 완료한 후 그 결과물에 HF(불산)를 처리하여 상기 SPM 공정과 SC-1 공정에서 야기된 문제까지 제거하게 된다.이처럼, 제1 단계(S2)에서의 SPM 공정 및 SC-1 공정에 의해 반도체 기판(10) 표면에 형성된 자연 산화막은 물론 상기 자연산화막을 제거함으로 인해 생성된 화학적 산화막이 모두 제거된다. 이어서, 도 1의 제2 단계(S4) 및 도 3을 참조하면, 상기 RCA 공정이 완료된 반도체 기판(10)에 수소 열처리(H2 Annealing)공정을 수행한다. 상기 RCA 세정공정이 완료된 반도체 기판(10)은, 결합하지 못한 실리콘 원자의 본드가 반도체 기판의 표면에 존재하게 되고, 이로써 미세한 굴곡이 감지되는 표면 거칠기(RMS: 0361이하)를 갖게 된다. 따라서, 이러한 표면 거칠기를 개선시키기 위하여, 상기 반도체 기판(10)을 수소 분위기하에서 750 내지 1050℃ 사이의 온도, 약 20초 내지 60초 사이 동안의 시간, 약 0.1 내지 100 torr사이의 압력, 약 0.5 SLM 내지 약 10 SLM 흐름의 양을 가진 공정조건으로 열처리한다. 상기와 같은 수소 열처리공정을 완료하게 되면, 상기 수소 원자에 의해 종단 처리된 실리콘 기판 표면을 얻게 된다. 이러한 수소 원자는 실리콘 기판의 전체 표면에 대하여 수소 보호막으로서의 역할을 수행할 뿐 아니라, 실리콘 기판 표면의 결합되지 않은 실리콘 원자와 결합하여 보다 실리콘 기판의 표면 거칠기를 개선시키게 된다(RMS: 0176 이하). 또한 실리콘 원자가 수소 원자에 의해 종단 처리되면, 반응성이 낮아져 후속하는 게이트 산화막의 성장을 위한 공정에 있어서의 지연, 또는 공정 온도에 도달하기 위한 온도 상승시에 산화막이 비정상적으로 성장되는 것이 방지되므로, 반도체 기판(10) 표면에 대한 보호막(passivation layer)으로서의 역할도 수행하게 된다. 이러한 수소 열처리 공정을 실시함에 있어서, 상기 수소 열처리에 사용되는 수소를 중수소(D2)로 사용하여도 동일한 효과를 얻을 수 있다.
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이처럼, 제2 단계(S4)에서의 수소 열처리 공정으로 인해, 반도체 기판(10) 표면에 수소 보호막이 형성됨과 동시에 반도체 기판(10) 표면의 표면 거칠기가 개선된다. 다음으로, 도 1의 제3 단계(S6) 및 도 4를 참조하면, 상기 제2 단계(S4)의 수소열처리가 완료된 반도체 기판(10)상에 게이트 산화막(12)을 형성한다. 상기 게이트 산화막(12)은 반도체 소자의 한 요소로써 반도체 기판(10)을 보호할 뿐 아니라 향후 형성되어질 게이트 전극(도시되지 않음)과 반도체 기판에 형성될 소스/드레인 영역(도시되지 않음)과 절연시키는 등의 다양한 역할을 수행하게 된다. 이와 같은 다양한 역할을 하는 게이트 산화막은 주로 열산화법(Thermal oxidation)으로 일정 두께를 형성하게 되는데, 상기 산화막 상에 형성되는 막 종류에 따라 CVD 법, 플라즈마 산화법 등을 적절히 사용하여 형성할 수도 있다. 이어서, 도 1의 제4 단계(S8) 및 도 5a 또는 도 5b를 참조하면, 상기 반도체 기판(10) 상부에 형성된 게이트 산화막(12)에 질화처리를 수행하여 질화막(14a) 또는 질소이온층(14b)을 형성한다. 반도체 소자의 집적도가 증가함에 따라 반도체 기판(10)상에 형성되는 게이트 산화막의 두께가 점차 얇아지고 있는데, 이처럼 게이트 산화막의 두께가 얇아짐으로 인해 상기 게이트 산화막 상부에 게이트 전극을 형성하는 과정에서 주입되는 이온, 즉 도핑되지 않은 폴리실리콘 전극을 도핑하기 위해 주입하는 이온 또는 다결정 실리콘게이트 전극의 도전성을 높이기 위해 주입하는 이온등이 상기 게이트 산화막(12)을 통해 반도체 기판(10)으로 침투하는 경우가 발생한다.따라서, 본 발명에서는 이처럼 반도체 기판(10) 내부로 이온이 침투하는 것을 방지하기 위해 도 5a에 도시된 바와 같이, 게이트 산화막(12) 상부에 실리콘 질화막(SiN: 14a)을 형성하는 방법 또는 도 5b에 도시된 바와 같이 게이트 산화막(12) 내부에 질소이온을 주입하여 질소이온층(14b)을 형성하는 방법을 이용한다.
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우선, 상기 두 가지 방법 중 먼저 도 5b에 도시된 질소이온층(14b)을 형성하는 방법인 질화공정을 설명하고자 하는데, 이러한 질소이온층(14b)을 형성하는 방법은 크게 두 가지로 나눌 수 있다. 그 첫번재 방법은 플라즈마 질화(Plazma nitridation)공정으로서, 이는 플라즈마와 화학반응을 이용한 플라즈마 질화장치를 사용하여 상기 게이트 산화막(12) 하부로 질소를 주입하는 공정이다. 이때 사용되는 반응가스로는 질소를 함유한 가스로서, 예컨대 NO 가스 혹은 N2O 가스등을 사용할 수 있다. 그리고, 플라즈마 형성소스에 따라서, RF 플라즈마 질화공정, 고밀도 플라즈마 질화공정 혹은 마이크로 웨이브 질화공정을 이용할 수 있고, 플라즈마 발생장치의 위치에 따라서 플라즈마 발생장치가 반응챔버와 일정거리만큼 이격된 상태에서 수행하는 원격 플라즈마 질화공정을 이용할 수도 있다. 또한, 플라즈마 질화공정을 사용하는 경우, 플라즈마 질화장치의 반응챔버 압력, 파워, 온도 및 시간은 게이트 산화막에서의 질소 함유량을 고려하여 결정한다.한편, 도 5b에 도시된 질소이온층(14b)을 형성하는 두 번째 방법으로서, 열처리 질화(Rapid Thermal Nitridation: RTN) 공정이 사용될 수 있다. 이는 NH3 가스등의 분위기에서 RTP(Rapid Thermal process)를 이용한 나이트라이데이션(Nitridation)을 실시하거나, N2, NO, N2O 등의 질소를 포함한 가스 분위기에서 RTP 또는 퍼니스(Furnace)에서 열처리하는 공정방법이다. 또는 원격 플라즈마 나이트라이데이션(Remote Plasma Nitridation)에 의하여 실시할 수도 있다. 이와 같은 열처리 질화(RTN)는 통상적으로 750 ℃ 내지 950 ℃ 사이의 온도에서 실시한다.
상기 게이트 산화막으로 침투하는 이온을 방지하기 위한 또 다른 방법은 도 5a에 도시된 바와 같이, 상기 게이트 산화막(12) 상에 실리콘 질화막(SiN: 14a)을 형성하는 공정이다. 상기 실리콘 질화막은 ALD(Atomic layer deposition), CVD (Chemical Vapor Deposition), JVD (Jet Vapor Deposition) 또는 PVD (Plasma-enhanced Vapor Deposition)중의 어느 하나의 방법으로 형성하거나, 열 공정을 통해 형성하는 것이 바람직하다.
이와 같이, 게이트 산화막을 질화처리하는 제 4단계를 수행함에 따라, 상기 게이트 산화막(12) 상부에 형성된 게이트 전극에 이온을 주입하는 과정에서 상기 이온들이 반도체 기판 내부로 침투되는 것을 방지할 수 있게 된다.
한편, 상기와 같이 형성된 게이트 산화막에 질화처리를 수행함으로써 발생된 결함을 제거하기 위해, 질화처리 공정 후 후속 열처리 공정을 추가적으로 더 진행할 수도 있다. 그리고, 상기와 같은 반도체 기판 표면오염의 효율적인 제거 단계와 게이트 산화막의 질화처리단계를 동시에 수행한 후 발생된 반도체 소자의 불량률은 상기 단계를 각각 진행한 후 발생된 반도체 소자의 불량률보다 더 개선될 수 있다. 따라서, 게이트 산화막 형성으로 인해 발생될 수 있는 소자의 불량률은 두 가지 단계, 즉, 표면오염의 효율적인 제거 단계와 게이트 산화막의 질화처리 단계를 동시에 수행함으로써 개선시킬 수 있다.이상에서 살펴본 바와 같이, 본 발명에서는 반도체 기판에 형성되는 자연산화막을 제거하고, 반도체 기판 표면의 표면 거칠기를 개선하며, 반도체 기판 표면에 보호막을 형성하고 게이트 산화막에 질화처리를 함으로써, 반도체 기판으로 이온이 침투되는 것을 방지하고, 그로 인해 반도체 소자의 전체적인 특성을 향상시킬 수 있게 된다.
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이상에서 살펴본 바와 같이 본 발명에서는, 반도체 기판에 형성된 자연산화막 및 화학적 산화막을 제거하는 세정 공정 및 반도체 기판의 표면 거칠기를 개선시키기 위한 수소 어닐링 공정을 실시하고, 게이트 산화막에 대해 질화처리 공정을 수행함으로써, 게이트 산화막을 형성하는 과정에서 발생될 수 있는 불량 요인을 최소화하여 반도체 소자의 신뢰성을 향상시킬 수 있게 된다. 상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 얼마든지 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
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도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 산화막 형성과정에 대한 공정 순서도이고, 도 2 내지 도 5b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 산화막 공정 순서에 따라 게이트 산화막을 형성하는 과정을 설명하기 위한 단면구조도들이다.
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Claims (7)

  1. (정정) 반도체 기판에 형성된 자연산화막 및 상기 자연산화막을 제거함으로 인해 발생된 산화막을 제거하는 세정공정을 수행하는 제1 단계와;
    상기 세정공정이 완료된 반도체 기판의 표면 거칠기를 감소시키기 위해, 상기 반도체 기판에 수소보호막을 형성하는 수소 어닐링공정을 수행하는 제2 단계와;
    상기 결과물의 상부에 게이트 산화막을 형성하는 제3 단계와;
    상기 게이트 산화막 상부에 게이트 전극 형성시, 상기 게이트 전극에 주입되는 이온이 상기 게이트 산화막을 통해 반도체 기판 내부로 침투하는 것을 방지하기 위해, 상기 게이트 산화막에 질화처리를 수행하는 제4 단계로 이루어진 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  2. 제 1항에 있어서, 상기 제1 단계의 자연산화막의 제거로 인해 발생된 산화막은 불산을 통해 제거하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  3. (정정) 제 1항에 있어서, 상기 제2 단계는 수소 분위기하에서 750 내지 1050℃ 사이의 온도, 약 20초 내지 60초 사이 동안의 시간, 약 0.1 내지 100 torr사이의 압력, 약 0.5 SLM 내지 약 10 SLM 흐름의 양을 가진 공정조건으로 열처리하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  4. 제 1항에 있어서, 상기 제4 단계의 질화처리는 상기 게이트 산화막 상부에 질화막을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  5. 제 1항에 있어서, 제4 단계의 질화처리는 상기 게이트산화막 내부에 질소 이온층을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  6. 제 5항에 있어서, 상기 질소이온층은 플라즈마 질화(Plazma nitridation)공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  7. 제 1항에 있어서, 상기 제4 단계의 질화처리를 수행함으로써 발생된 결함을 제거하기 위해 후속열처리단계를 더 진행하는 것을 특징으로 하는 반도체소자의 게이트 산화막 형성방법.
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