CN103794503A - Mos晶体管的制作方法 - Google Patents

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Abstract

一种MOS晶体管的制作方法,提供衬底,在所述衬底上形成栅极结构,所述栅极结构包括栅介质层和位于所述栅介质层上的栅电极,在所述栅极结构周围形成侧墙;在所述侧墙两侧的衬底中形成凹槽;将反应气体通入所述凹槽,以去除凹槽内的聚合物和凹槽表面的氧化物,所述反应气体不与侧墙反应;将反应气体通入所述凹槽后,在所述凹槽内形成半导体材料;对所述半导体材料进行离子注入形成源极、漏极。采用本发明MOS晶体管的制作方法能够提高后续MOS晶体管的性能。

Description

MOS晶体管的制作方法
技术领域
本发明属于半导体制造领域,特别是涉及一种MOS晶体管的制作方法。
背景技术
现有半导体器件制作工艺中,由于应力可以改变硅材料的能隙和载流子迁移率,因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。具体地,通过适当控制应力,可以提高载流子(NMOS晶体管中的电子,PMOS晶体管中的空穴)迁移率,进而提高驱动电流,以此极大地提高MOS晶体管的性能。对于PMOS晶体管而言,可以采用嵌入式硅锗技术(Embedded SiGeTechnology)以在晶体管的沟道区域产生压应力,进而提高载流子迁移率。所谓嵌入式硅锗技术是指在半导体衬底的需要形成源极及漏极的区域中埋置硅锗材料,利用硅与硅锗(SiGe)之间的晶格失配对沟道区域产生压应力。现有技术中有许多关于嵌入式硅锗技术PMOS晶体管的专利以及专利申请,例如2011年6月15日公开的公开号为CN102097491A的中国专利申请文献中公开的嵌入式硅锗技术的PMOS晶体管的形成方法。
图1至图5是现有的嵌入式硅锗技术PMOS晶体管的形成方法的剖面结构示意图,具体如下,请参考图1,提供半导体衬底10,在所述半导体衬底10上形成伪栅结构11,所示伪栅结构11包括形成在半导体衬底10上的栅介质层111及形成在栅介质层111上的伪栅电极112。所述伪栅结构11上具有硬掩膜层12,所述硬掩膜层12的材料为氮化硅。在所述伪栅结构11两侧形成LDD结构13;形成所述LDD结构之后,在所述伪栅结构11和硬掩膜12的周围形成侧墙14,所述侧墙的材料为氮化硅;请参考图3,以所述侧墙14为掩膜,刻蚀半导体衬底10,在侧墙14的两侧形成sigma形凹槽16;请参考图4,形成sigma形凹槽16之后,在所述sigma形凹槽16内填充满硅锗材料17;请参考图5,对所述硅锗材料17进行离子注入形成源极和漏极;离子注入后,在所述sigma形凹槽16内的硅锗材料17表面形成金属硅化物18。
但是,利用现有技术形成的PMOS晶体管性能不好。
发明内容
本发明要解决的技术问题是利用现有技术形成的PMOS晶体管性能不好。
为解决上述问题,本发明提供了一种MOS晶体管的形成方法,所述方法包括:
提供衬底,在所述衬底上形成栅极结构,所述栅极结构包括栅介质层和位于所述栅介质层上的栅电极,在所述栅极结构周围形成侧墙;
在所述侧墙两侧的衬底中形成凹槽;
将反应气体通入所述凹槽,以去除凹槽内的副产物和凹槽表面氧化物,所述反应气体几乎不与侧墙反应;
将反应气体通入所述凹槽后,在所述凹槽内形成半导体材料;
对所述半导体材料进行离子注入形成源极、漏极。
可选的,将反应气体通入所述凹槽后,在所述凹槽内形成半导体材料之前,还包括步骤:加热所述凹槽。
可选的,加热所述凹槽至120℃~150℃。
可选的,所述凹槽为sigma形凹槽,所述sigma形凹槽的形成方法包括:
利用干法刻蚀在栅极结构两侧的衬底内形成矩形凹槽或碗状凹槽;
湿法腐蚀所述矩形凹槽或碗状凹槽形成sigma形凹槽。
可选的,还包括步骤:向所述矩形凹槽或碗状凹槽内通入反应气体,去除所述矩形凹槽或碗状凹槽内的副产物和凹槽表面氧化物。
可选的,将反应气体通入所述矩形凹槽或碗状凹槽后还包括加热所述矩形凹槽或碗状凹槽至120℃~150℃。
可选的,所述反应气体包括氨气和氟化氢气体。
可选的,所述氨气和氟化氢气体的体积比为(1~3)∶(5~8)。
可选的,所述反应气体还包括稀释气体,用来稀释反应气体中氨气或氟化氢气体的浓度。
可选的,所述稀释气体包括氮气、氢气、氩气、氦气、氖气、氪气、氙气或氡气。
可选的,所述侧墙为单层结构或叠层结构。
可选的,所述侧墙为单层结构时,所述侧墙的材料为氮化硅。
可选的,所述侧墙为叠层结构时,所述叠层结构的最外层为氮化硅。
可选的,所述栅极结构上形成有硬掩膜层。
可选的,所述硬掩膜层的材料为氮化硅、氧化硅或氮氧化硅。
可选的,在所述栅极结构周围形成侧墙后,形成凹槽之前还包括步骤:
将所述衬底分为PMOS区域和NMOS区域;
形成保护层,覆盖所述NMOS区域或PMOS区域。
可选的,在所述凹槽内形成半导体材料后,去除所述保护层。
可选的,所述保护层的材料为氮化硅。
可选的,利用温度120℃~150℃的冷磷酸溶液湿法腐蚀去除所述保护层。
可选的,所述MOS晶体管为PMOS晶体管,所述半导体材料为锗硅材料;或者,所述MOS晶体管为NMOS晶体管,所述半导体材料为碳化硅材料。
可选的,所述栅极结构为前栅工艺中的栅极结构;或者,为后栅工艺中的伪栅极结构,栅极电极为伪栅电极。
与现有技术相比,本发明具有以下优点:
将反应气体通入所述凹槽,去除凹槽内的副产物和凹槽表面氧化物,同时反应气体几乎不与侧墙反应,侧墙的厚度不会减薄,使得侧墙下面的衬底不会露出,从而保护该衬底不会被腐蚀,防止后续形成的凹槽离沟道区太近,即,防止凹槽进入PMOS晶体管的沟道,破坏沟道的性能,从而提高PMOS晶体管的性能,再者,反应气体几乎不与侧墙反应,侧墙下面的衬底被保护不会露出,从而保护在该衬底处形成的LDD结构不会被腐蚀,防止在该衬底中的LDD结构变短,从而防止产生漏电流,进一步提高PMOS晶体管的性能。
附图说明
图1至图5是现有PMOS晶体管制作方法在不同制作阶段的剖面结构示意图;
图6是本发明的MOS晶体管的制作流程图;
图7至图11是本发明PMOS晶体管制作方法的PMOS晶体管在不同制作阶段的剖面结构示意图。
具体实施方式
发明人经过研究发现出现PMOS晶体管性能不好的原因为:
衬底分为NMOS区域和PMOS区域,在制作PMOS晶体管的过程中先用保护层将所述NMOS区域进行保护,防止形成PMOS晶体管的过程中对NMOS区域的器件产生损伤,本实施例中所述保护层的材料为氮化硅。在NMOS区域形成保护层后,参考图1至图3,在侧墙14两侧的衬底中形成sigma形凹槽16。形成sigma形凹槽16的步骤为:首先以伪栅结构11、侧墙14为掩模,干法刻蚀半导体衬底10,在保护层15两侧的半导体衬底10中先形成矩形凹槽16a(图1)或碗状凹槽16b(图2);然后采用TMAH溶液对矩形凹槽16a或碗状凹槽16b腐蚀以形成sigma形凹槽16。
需要说明的是,形成矩形凹槽16a或碗状凹槽16b后,采用稀释氢氟酸溶液(DHF)对矩形凹槽16a或碗状凹槽16b进行湿法清洗以去除蚀刻形成矩形凹槽16a或碗状凹槽16b内的副产物。在清洗的同时,侧墙14的厚度有所减薄,侧墙14的被减薄处会露出半导体衬底,而暴露的半导体衬底会继续被后续的TMAH溶液腐蚀,从而使得后续形成的sigma形凹槽接近沟道,使得衬底中的LDD结构变短。原因为:半导体工艺中,应用沉积工艺形成侧墙的速度较快,但是侧墙14的主要成分并不是具有饱和共价键的Si3N4,而是含有大量的非饱和键的SixNy,其中x小于3,y小于4,由于大量非饱和键的存在,使得由SixNy组成的侧墙结构疏松,稀释氢氟酸溶液对浸泡在其中的疏松结构的侧墙14进行腐蚀,使得侧墙14的厚度减小。
另外,形成矩形凹槽16a或碗状凹槽16b后,还需要测量矩形凹槽16a或碗状凹槽16b的尺寸,如果测量尺寸不符合要求,需要继续腐蚀矩形凹槽16a或碗状凹槽16b,以使后续形成的sigma形凹槽的尺寸符合要求。但是在测量矩形凹槽16a或碗状凹槽16b尺寸的过程中,矩形凹槽16a或碗状凹槽16b的表面在空气中会氧化,形成氧化物,主要成分为氧化硅。形成尺寸合格的矩形凹槽16a或碗状凹槽16b后,需要使用稀释氢氟酸溶液清洗所述矩形凹槽16a或碗状凹槽16b内的氧化物。在清洗所述矩形凹槽16a或碗状凹槽16b的过程中,侧墙14的厚度会进一步减小。侧墙14的被减薄处露出更多半导体衬底,使得后续形成的sigma形凹槽进一步向沟道靠近,进一步影响PMOS晶体管的性能。另一方面,使得衬底中的LDD结构进一步变短,更容易产生漏电流。
形成sigma形凹槽16后,同样需要测量sigma形凹槽16的尺寸,如果测量尺寸不符合要求,需要继续腐蚀sigma形凹槽16,以使形成的sigma形凹槽16的尺寸符合要求。但是在测量sigma形凹槽16的过程中,sigma形凹槽16的表面也会在空气氧化,形成氧化物,主要成分为氧化硅。因此,形成尺寸合格的sigma形凹槽16后,需要清洗sigma形凹槽16。现有技术中是用稀释氢氟酸溶液清除sigma形凹槽16表面的氧化物。此时,侧墙14还会继续减薄,继续露出减薄处更多的半导体衬底,所述半导体衬底在稀释氢氟酸溶液中继续被腐蚀,从而使得衬底继续变薄,衬底中的LDD结构继续变短,此时产生漏电流的几率已经非常大,严重的时候,PMOS无法工作。
结合参考图4和图5,清洗完sigma形凹槽16后,在所述sigma形凹槽16内填充满锗硅材料17。需要说明的是,在PMOS区域形成sigma形凹槽16的过程中,为了保护NMOS区域的器件不受损伤,在所述NMOS区域的表面覆盖保护层(图未示),当在PMOS区域形成sigma形凹槽16并填充满锗硅材料17后,需要将NMOS区域的表面覆盖保护层去除。其中,所述保护层的材料为氮化硅,去除所述保护层的方法为采用温度为160℃~170℃的高温磷酸溶液湿法腐蚀。
现有技术中,用温度为160℃~170℃的高温磷酸溶液去除保护层的同时,会顺带去除部分厚度的侧墙14。而且,由于伪栅结构11顶部的侧墙14和伪栅结构11顶部拐角处的硬掩膜层12的厚度最小,高温磷酸溶液会将此处的侧墙14和硬掩膜层12进行完全腐蚀溶解,很容易使伪栅电极112露出,在后续锗硅材料17上形成金属硅化物18的过程中,露出的伪栅电极处也容易形成额外的金属硅化物181,而此处的金属硅化物181很难去除,从而影响后续伪栅结构11中的伪栅电极112的去除和栅极的形成,进而影响后续形成的PMOS晶体管的性能。
为了解决以上问题,发明人经过创造性劳动,获得了一种MOS晶体管的制作方法。图6是本发明的MOS晶体管的制作流程图。图7至图11是本发明MOS晶体管制作方法的MOS晶体管在不同制作阶段的剖面结构示意图。下面将图7至图11与图6结合起来对本发明MOS晶体管的制作方法进行详细说明。
首先请参考图7,执行图6中的步骤S11:提供衬底20,在所述衬底20上形成栅极结构21,所述栅极结构21包括栅介质层211和位于所述栅介质层上的栅电极212,在所述栅极结构21周围形成侧墙24。
所述衬底20的材料可以是单晶硅(monocrystalline)衬底,也可以是绝缘体上硅(silicon on insulator)衬底。当然,它也可以是本领域技术人员所熟知的其它衬底材料。
栅极结构21包括形成在衬底20上的栅介质层211及形成在栅介质层211上的栅电极212。栅介质层211的材料可为氧化硅。栅电极212的材料可为多晶硅或无定型硅。所述栅极结构为前栅工艺中的栅极结构;或者,为后栅工艺中的伪栅极结构,栅极电极为伪栅电极。本实施例中,栅电极212为伪栅电极。
本实施例中,栅极结构21的上面具有硬掩膜层22,硬掩膜层22的材料为氮化硅、氧化硅或氮氧化硅。
接着,本实施例中,在所述栅极结构21的两侧形成LDD结构23。
在其它实施例中,也可以在所述栅极结构21的两侧不形成LDD结构23。
本实施例中,形成所述LDD结构23之后,在所述栅极结构21两侧形成侧墙24。所述侧墙24可以为单层结构或叠层结构。当侧墙为单层结构时,侧墙的材料为氮化硅。当侧墙为叠层结构的双层结构时,顶层是氮化硅层,所述氮化硅层下面是氧化硅层。
参考图7至图9,执行图6中的步骤S 12,在侧墙24两侧的衬底中形成凹槽。
需要说明的是,如果MOS晶体管为PMOS晶体管,在侧墙24两侧的衬底中形成凹槽之前,需要采用保护层将所述NMOS区域进行保护,防止在形成凹槽的过程中对NMOS区域的器件产生损伤;如果MOS晶体管为NMOS晶体管,在侧墙24两侧的衬底中形成凹槽之前,需要采用保护层将所述PMOS区域进行保护,防止在形成凹槽的过程中对PMOS区域的器件产生损伤。本实施例中,对凹槽的形状可以不作限制,例如可以为矩形或碗形等,本实施例中较佳为sigma形凹槽。在有效尺寸范围内,sigma形凹槽的开口更加靠近沟道区,有利于后续在沟道区形成较大的应力,以提高沟道区的载流子迁移率,改善晶体管的性能。sigma形凹槽26的形成方法包括:参考图7和图8,以栅极结构21、硬掩膜层22、侧墙24为掩膜,利用各向异性的干法刻蚀在侧墙24的两侧的衬底20中形成矩形凹槽26a(图7)或碗状凹槽26b(图8),所述各向异性的干法刻蚀工艺的刻蚀气体包括CF4和HBr。其中,如果在衬底中形成碗状凹槽26b会缩短后续形成sigma形凹槽26的时间。然后,将反应气体通入所述矩形凹槽26a或碗状凹槽26b去除副产物和凹槽表面氧化物;参考图9,最后湿法腐蚀所述矩形凹槽26a或碗状凹槽26b形成sigma形凹槽26。
参考图7和图8,形成矩形凹槽26a或碗状凹槽26b后,将反应气体通入所述矩形凹槽26a或碗状凹槽26b中以去除副产物和凹槽表面氧化物。所述反应气体几乎不与侧墙24反应。防止在去除矩形凹槽26a或碗状凹槽26b内副产物和凹槽表面氧化物的过程中,侧墙24的厚度有所减薄,从而防止侧墙24的减薄处所露出的衬底20被继续腐蚀,进而防止后续形成的sigma形凹槽26更接近沟道和防止衬底中的LDD结构变短。
本实施例中,所述反应气体包括氨气和氟化氢气体的混合气体,其中所述氨气和氟化氢气体的体积比为:(1~3)∶(5~8)。所述反应气体还包括稀释气体,所述稀释气体包括氮气、氢气、氩气、氦气、氖气、氪气、氙气或氡气。其中稀释气体的作用为将氨气或氟化氢气体的浓度进行稀释。
具体为,将经湿法预清洗的衬底放入例如密闭真空的反应腔,通入氟化氢气体(HF)10sccm~30sccm,例如15sccm~25sccm,氨气(NH3)50sccm~80sccm,例如,55sccm~70sccm,其中密闭真空的反应腔的真空度1Torr~5Torr,例如,2Torr~4Torr,温度20℃~40℃,例如,27℃~35℃,使衬底曝露在氟化氢和氨气的混合气体中,反应时间约20s~50s,例如,30s~45s。
其中,反应气体去除凹槽内氧化物的去除原理为:氟化氢和氨气与衬底表面的自然氧化硅层发生反应,生成六氟硅酸铵(NH4)2SiF6等产物,反应式为:6HF+SiO2+2NH3→(NH4)2SiF6(固)+2H2O。反应后,加热所述矩形凹槽或碗形凹槽至120℃~150℃,(NH4)2SiF6受热分解成氨气、氟化氢气体和氟化硅气体,此时的矩形凹槽26a或碗状凹槽26b内的表面氧化物被清除掉,此时,矩形凹槽26a或碗状凹槽26b内的副产物也被一起去除。(NH4)2SiF6受热分解的氨气、氟化氢气体和氟化硅气体被真空系统抽走,不会在矩形凹槽或碗状凹槽26b内部形成残留。另外,由于侧墙24的材料为氮化硅,这些气体很少与氮化硅反应,从而在去除矩形凹槽26a或碗状凹槽26b内副产物和凹槽表面氧化物的过程中,反应气体不会破坏侧墙24,从而不会影响侧墙24的厚度。进而也不会影响后续形成的sigma形凹槽26与沟道之间的距离及LDD结构的长度。
其中,发明人经过实验证明,在相同反应条件下,采用体积比为1∶(100~500)稀释的氢氟酸溶液使得氮化硅侧墙厚度减小30埃,而本发明的反应气体使得氮化硅侧墙厚度只减少0.05埃。
在其他实施例中,还可以采用体积比为1∶(100~500)的稀释氢氟酸溶液湿法去除矩形凹槽26a或碗状凹槽26b内的副产物和凹槽表面氧化物。
在其他实施例中,也可以对所述矩形凹槽26a或碗状凹槽26b不进行去除副产物和凹槽表面氧化物的步骤。
本实施例中,参考图8和图9,对矩形凹槽26a或碗状凹槽26b内的副产物和凹槽表面氧化物去除之后,继续湿法刻蚀衬底,在所述矩形凹槽26a或碗状凹槽26b处形成sigma形凹槽26。具体为:将矩形凹槽26a或碗状凹槽26b暴露在TMAH(Tetramethyl Ammonium Hydroxied,四甲基氢氧化氨)水溶液中,TMAH水溶液腐蚀衬底20。在衬底20中形成矩形凹槽26a或碗状凹槽26b的区域形成sigma形凹槽26,TMAH水溶液的体积百分比浓度为2%~20%,温度为30℃~60℃,时间为100s~300s。具体的刻蚀时间可根据sigma形凹槽26的期望尺寸而定。
参考图9,接着执行图6中的步骤S13,将反应气体通入所述凹槽,所述反应气体几乎不与侧墙24反应。
本实施例中,形成sigma形凹槽26后,同样需要测量sigma形凹槽26的尺寸,如果测量尺寸不符合要求,需要继续腐蚀sigma形凹槽26,以使形成的sigma形凹槽26的尺寸符合要求。但是在测量sigma形凹槽26的过程中,sigma形凹槽26的表面也会在空气中会氧化,生成氧化物,主要成分为氧化硅。形成尺寸合格的sigma形凹槽26后,本实施例中,还需要去除sigma形凹槽26内的氧化物。另外,如果sigma形凹槽26内还有残留的副产物存在,也可以在进行去除sigma形凹槽26内的氧化物的同时将副产物去除。具体原理和操作步骤请参考本实施例对矩形凹槽26a或碗状凹槽26b内副产物和凹槽内氧化物的去除步骤。同样,去除清洗sigma形凹槽26内氧化物和残留的副产物的同时,侧墙24的厚度很少减薄,进一步使得被侧墙24保护的衬底不会露出,从而保护该衬底不会被腐蚀,防止后续形成的sigma形凹槽26离沟道区太近,即,防止sigma形凹槽26进入PMOS晶体管的沟道,破坏沟道的性能,从而提高PMOS晶体管的性能,再者,被侧墙保护的衬底20不会露出,从而保护在该衬底处形成的LDD结构不会被腐蚀,防止在该衬底中的LDD结构变短,从而防止产生漏电流。
参考图10,接着执行图6中的步骤S14,将反应气体通入所述凹槽后,在所述凹槽内形成半导体材料27;
所述MOS晶体管为PMOS晶体管时,所述半导体材料27为锗硅(SiGe)材料,所述硅锗材料可以引入硅和锗硅之间晶格失配形成的压应力,进一步提高压应力,从而提高PMOS晶体管的性能;当所述MOS晶体管为NMOS晶体管时,所述半导体材料27为碳化硅(SiC)材料,所述碳化硅材料可以引入硅和碳硅之间晶格失配形成的拉应力,进一步提高拉应力,提高NMOS晶体管的性能。
所述半导体材料27的形成工艺为沉积工艺或选择性外延生长工艺。
本发明的实施例中,当采用选择性外延生长工艺形成锗硅材料时,采用的反应物包括:硅源气体SiH4、SiH2Cl2或Si2H6和锗源气体GeH4,用于形成锗硅材料。为了避免锗硅材料内或其他不需要形成锗硅的地方产生杂质,所述反应物中还包括HCl,并且,为了避免衬底20表面的硅被氧化,形成氧化薄膜影响晶体管的性能,在采用选择性外延生长工艺形成锗硅材料的同时还通入氢气。
在本发明的实施例中,所述选择性外延沉积工艺形成锗硅材料时,采用的反应物为SiH2Cl2、SiH4、GeH4和H2,其参数范围为:温度为550℃~800℃,压强为5Torr~20Torr,硅源气体SiH2Cl2、SiH4或Si2H6的流量为30sccm~500sccm,HCl的流量为50sccm~500sccm,H2的流量为5slm~50slm,锗源气体GeH4的流量为5sccm~500sccm,碳掺杂气体的流量为5sccm~500sccm。
需要说明的是,在本发明的其他实施例中,若半导体材料27为碳化硅时,采用选择性外延生长工艺形成的碳化硅的反应物包括:SiH4和二甲胺硅烷,还可以包括HCl和H2
需要说明的是,形成sigma凹槽26,并在所述凹槽内形成半导体材料27后,需要去除在PMOS区域或NMOS区域覆盖的保护层,所述保护层的材料为氮化硅。本实施例中,去除保护层的方法为使用温度为120℃~150℃的冷磷酸溶液去除。
采用温度为120℃~150℃的冷磷酸溶液去除保护层的同时,会顺带去除部分厚度的侧墙24。但所述冷磷酸对氮化硅、氧化硅和硅的溶解度不如热磷酸强,因此,不会对栅极结构21顶部的侧墙24和栅极结构21顶部拐角处的硬掩膜层22进行完全溶解,从而不会使得栅电极212露出,进而不会影响后续形成的器件性能。
参考图11,本发明采用的温度为120℃~150℃的冷磷酸溶液较温度为160℃~170℃的高温磷酸溶液的温度低,所述冷磷酸溶液可以降低对氮化硅、氧化硅和硅的溶解度,因此,冷磷酸溶液顺带把侧墙24的最外层的氮化硅层部分去除后,也无法同时全部去除栅极结构21顶部的侧墙24的氧化硅层和栅极结构21顶部拐角处的硬掩膜层22,使得伪栅电极露出。然后在半导体材料27上形成金属硅化物28。在形成金属硅化物28的过程中,伪栅电极被侧墙24和硬掩膜层22保护,不会在伪栅电极上形成难以去除的金属硅化物。
本实施例中,所述冷磷酸的浓度为85%,所述冷磷酸的温度为120℃~150℃。浓度太高,造成成本的浪费浓度太低,达不到去除保护层的效果。冷磷酸溶液的温度太高,容易将伪栅结构顶部的侧墙24和栅极结构顶部拐角处的硬掩膜层22去除,使得栅电极露出,冷磷酸溶液的温度太低,则保护层无法去除干净。
继续参考图11,采用温度为120℃~150℃的冷磷酸溶液去除保护层后,在所述侧墙24的外侧再形成一层侧墙25,保护侧墙24被减薄处的衬底不进行后续离子注入和后续金属硅化物的形成操作。
然后对所述半导体材料进行离子注入形成源极、漏极,属于本领域技术人员熟知领域,在此不再赘述。
上述通过实施例的说明,应能使本领域专业技术人员更好地理解本发明,并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此,本发明不应被理解为限制于本文所示的上述实施例,其保护范围应由所附的权利要求书来界定。

Claims (21)

1.一种MOS晶体管的制作方法,其特征在于,包括:
提供衬底,在所述衬底上形成栅极结构,所述栅极结构包括栅介质层和位于所述栅介质层上的栅电极,在所述栅极结构周围形成侧墙;
在所述侧墙两侧的衬底中形成凹槽;
将反应气体通入所述凹槽,以去除凹槽内的副产物和凹槽表面氧化物,所述反应气体几乎不与侧墙反应;
将反应气体通入所述凹槽后,在所述凹槽内形成半导体材料;
对所述半导体材料进行离子注入形成源极、漏极。
2.根据权利要求1所述的方法,其特征在于,将反应气体通入所述凹槽后,在所述凹槽内形成半导体材料之前,还包括步骤:加热所述凹槽。
3.根据权利要求2所述的方法,其特征在于,加热所述凹槽至120℃~150℃。
4.根据权利要求1所述的方法,其特征在于,所述凹槽为sigma形凹槽,所述sigma形凹槽的形成方法包括:
利用干法刻蚀在栅极结构两侧的衬底内形成矩形凹槽或碗状凹槽;
湿法腐蚀所述矩形凹槽或碗状凹槽形成sigma形凹槽。
5.根据权利要求4所述的方法,其特征在于,还包括步骤:向所述矩形凹槽或碗状凹槽内通入反应气体,去除所述矩形凹槽或碗状凹槽内的副产物和凹槽表面氧化物。
6.根据权利要求4或5所述的方法,其特征在于,将反应气体通入所述矩形凹槽或碗状凹槽后还包括加热所述矩形凹槽或碗状凹槽至120℃~150℃。
7.根据权利要求1所述的方法,其特征在于,所述反应气体包括氨气和氟化氢气体。
8.根据权利要求7所述的方法,其特征在于,所述氨气和氟化氢气体的体积比为(1~3)∶(5~8)。
9.根据权利要求7所述的方法,其特征在于,所述反应气体还包括稀释气体,用来稀释反应气体中氨气或氟化氢气体的浓度。
10.根据权利要求9所述的方法,其特征在于,所述稀释气体包括氮气、氢气、氩气、氦气、氖气、氪气、氙气或氡气。
11.根据权利要求1所述的方法,其特征在于,所述侧墙为单层结构或叠层结构。
12.根据权利要求11所述的方法,其特征在于,所述侧墙为单层结构时,所述侧墙的材料为氮化硅。
13.根据权利要求11所述的方法,其特征在于,所述侧墙为叠层结构时,所述叠层结构的最外层为氮化硅。
14.根据权利要求1所述的方法,其特征在于,所述栅极结构上形成有硬掩膜层。
15.根据权利要求1所述的方法,其特征在于,所述硬掩膜层的材料为氮化硅、氧化硅或氮氧化硅。
16.根据权利要求1所述的方法,其特征在于,在所述栅极结构周围形成侧墙后,形成凹槽之前还包括步骤:
将所述衬底分为PMOS区域和NMOS区域;
形成保护层,覆盖所述NMOS区域或PMOS区域。
17.根据权利要求16所述的方法,其特征在于,在所述凹槽内形成半导体材料后,去除所述保护层。
18.根据权利要求16所述的方法,其特征在于,所述保护层的材料为氮化硅。
19.根据权利要求17所述的方法,其特征在于,利用温度120℃~150℃的冷磷酸溶液湿法腐蚀去除所述保护层。
20.根据权利要求1所述的方法,其特征在于,所述MOS晶体管为PMOS晶体管,所述半导体材料为锗硅材料;或者,所述MOS晶体管为NMOS晶体管,所述半导体材料为碳化硅材料。
21.根据权利要求1所述的方法,其特征在于,所述栅极结构为前栅工艺中的栅极结构;或者,为后栅工艺中的伪栅极结构,栅极电极为伪栅电极。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107026085A (zh) * 2016-01-29 2017-08-08 台湾积体电路制造股份有限公司 用于制造鳍式场效应晶体管和半导体器件的方法
CN109427595A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 鳍型场效晶体管装置及其形成方法
CN112216703A (zh) * 2020-10-10 2021-01-12 长江存储科技有限责任公司 半导体结构的制作方法和半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040110325A1 (en) * 2002-12-03 2004-06-10 Samsung Electronics Co., Ltd. Method of forming gate oxide layer in semiconductor devices
CN101064257A (zh) * 2006-04-26 2007-10-31 索尼株式会社 制造半导体器件的方法和半导体器件
CN102496574A (zh) * 2011-11-17 2012-06-13 上海华力微电子有限公司 锗硅选择性外延生长预处理方法
CN102543672A (zh) * 2010-12-22 2012-07-04 中芯国际集成电路制造(上海)有限公司 去除自然氧化硅层和形成自对准硅化物的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040110325A1 (en) * 2002-12-03 2004-06-10 Samsung Electronics Co., Ltd. Method of forming gate oxide layer in semiconductor devices
CN101064257A (zh) * 2006-04-26 2007-10-31 索尼株式会社 制造半导体器件的方法和半导体器件
CN102543672A (zh) * 2010-12-22 2012-07-04 中芯国际集成电路制造(上海)有限公司 去除自然氧化硅层和形成自对准硅化物的方法
CN102496574A (zh) * 2011-11-17 2012-06-13 上海华力微电子有限公司 锗硅选择性外延生长预处理方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107026085A (zh) * 2016-01-29 2017-08-08 台湾积体电路制造股份有限公司 用于制造鳍式场效应晶体管和半导体器件的方法
CN107026085B (zh) * 2016-01-29 2022-03-11 台湾积体电路制造股份有限公司 用于制造鳍式场效应晶体管和半导体器件的方法
CN109427595A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 鳍型场效晶体管装置及其形成方法
CN109427595B (zh) * 2017-08-31 2022-01-04 台湾积体电路制造股份有限公司 鳍型场效晶体管装置及其形成方法
CN112216703A (zh) * 2020-10-10 2021-01-12 长江存储科技有限责任公司 半导体结构的制作方法和半导体结构

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