CN107026085B - 用于制造鳍式场效应晶体管和半导体器件的方法 - Google Patents

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Abstract

提供了一种用于制造鳍式场效应晶体管(FinFET)的方法。该方法包括以下步骤。在具有半导体鳍的衬底上方形成栅极堆叠件。在栅极堆叠件旁边的半导体鳍中形成凹槽。实施预清洗工艺以去除在凹槽的表面上的本征氧化物。在预清洗工艺之后，使用含氟气体和第一氢气对凹槽实施选择性接近推送工艺。在凹槽中形成应变层。本发明的实施例还涉及用于制造半导体器件的方法。

Description

用于制造鳍式场效应晶体管和半导体器件的方法
技术领域
本发明实施例涉及集成电路器件，更具体地，涉及用于制造鳍式场效应晶体管和半导体器件的方法。
背景技术
半导体集成电路(IC)产业经历了指数增长。IC材料和设计的技术进步产生了多代IC，其中，每代都具有比前一代更小且更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。这种按比例缩小工艺通常通过增加生产效率和降低相关成本来提供很多益处。
这种按比例缩小工艺还增加了处理和制造IC的复杂性并且，为了实现这些进步，需要IC处理和制造方面的相似进步。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以代替平面晶体管。尽管现有的FinFET器件和形成FinFET器件的方法已通常满足它们的期望目的，但是它们还不能完全满足所有方面的要求。
发明内容
本发明的实施例提供了一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：在具有半导体鳍的衬底上方形成栅极堆叠件；在所述栅极堆叠件旁边的所述半导体鳍中形成凹槽；实施预清洗工艺以去除所述凹槽的表面上的本征氧化物；在所述预清洗之后，使用含氟气体和第一氢气对所述凹槽实施选择性接近推送工艺；以及在所述凹槽中形成应变层。
本发明的另一实施例提供了一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：在具有半导体鳍的衬底上方形成栅极堆叠件；在所述栅极堆叠件的侧壁处形成间隔件，其中，所述间隔件包含碳；在所述栅极堆叠件旁边的所述半导体鳍中形成凹槽；实施预清洗工艺以去除所述凹槽的表面上的本征氧化物；对所述凹槽非原位地实施处理工艺，其中，在选择性接近推送工艺中，蚀刻碳快于蚀刻氧化物；以及在所述凹槽中形成应变层。
本发明的又一实施例提供了一种用于制造半导体器件的方法，包括：在P型FinFET区域和N型FinFET区域分别地提供具有第一半导体鳍和第二半导体鳍的衬底；在所述第一半导体鳍和所述第二半导体鳍上分别地形成第一栅极堆叠件和第二栅极堆叠件；在所述衬底的所述P型FinFET区域和所述N型FinFET区域中形成间隔件材料层；形成掩模层以覆盖所述N型FinFET区域中的所述间隔件材料层并且暴露出所述P型FinFET区域中的所述间隔件材料层，其中，所述间隔件材料层和所述掩模层中的至少一个的材料包括含碳材料；蚀刻所述P型FinFET区域中的所述间隔件材料层以在所述第一栅极堆叠件的侧壁处形成间隔件；在所述第一栅极堆叠件旁边的所述第一半导体鳍中形成凹槽；去除所述掩模层；使用含氟气体和第一氢气来实施选择性接近推送工艺和处理工艺以拓宽所述凹槽和去除所述凹槽上的碳残留物；以及在所述凹槽中形成应变层。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1是根据一些实施例的示出用于制造半导体器件的方法的流程图。
图2A至图2G是根据一些实施例的用于制造半导体器件的方法的截面图。
图3是根据一些实施例的示出远程等离子体装置的视图。
图4A至图4E是示出了实施选择性接近推送工艺和处理工艺的实施例的视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
图1是根据一些实施例的示出用于制造半导体器件的方法的流程图。图2A至图2G是根据一些实施例的用于制造半导体器件的方法的立体图。
在图1的步骤12中以及如图2A所示，提供了衬底100。衬底100被划分为第一区域R1和第二区域R2。例如，衬底100包括块状衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。在一个实施例中，该衬底100包括晶体硅衬底(例如，晶圆)。取决于设计要求(例如，p型衬底或n型衬底)，该衬底100可以包括各种掺杂区域。在一些实施例中，掺杂区域可以掺杂有p型或n型掺杂剂。例如，掺杂区域可掺杂有诸如硼或BF2 +的p型掺杂剂、诸如磷或砷的n型掺杂剂、和/或它们的组合。掺杂区域可以配置为在第一区域R1中形成的p型FinFET，或可选地配置为在第二区域R2中形成的n型FinFET。在一些可选实施例中，该衬底100可以由一些其他合适的元素半导体，诸如金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟、或磷化铟；或合适的合金半导体，诸如碳化硅锗、磷砷化镓或磷铟化镓制成。此外，在一些实施例中，衬底可以包括其他导电层或其他半导体元件，诸如晶体管、二极管等。
如图2A所示，衬底100具有半导体鳍101a和101b以及隔离结构200。半导体鳍101a和101b由与衬底100的材料相同或不同的材料形成。在一些实施例中，半导体鳍101a和101b的深度D1的范围从40nm至55nm。隔离结构200包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料、低k介电材料或它们的组合，并且通过实施诸如高密度等离子体化学汽相沉积(HDP-CVD)工艺、亚大气压CVD(SACVD)工艺或旋涂工艺形成。
如图2A所示，在一些实施例中，通过形成沟槽或在沟槽中形成浅沟槽隔离(STI)区域，并且通过实施蚀刻工艺来降低STI区域的顶面至低于衬底100的起始顶面的水平面来形成半导体鳍101a和101b。STI区域的剩余部分变成隔离结构200，并且衬底100的介于隔离结构200之间的剩余部分因此变成半导体鳍101a和101b。隔离结构200的顶面低于半导体鳍101a和101b的顶面。换言之，半导体鳍101a和101b的顶部110从隔离结构200的顶面200a突出。
在一些其他实施例中，半导体鳍101a和101b由与衬底100的材料不同的材料形成。可以通过降低衬底100的介于邻近的隔离结构200之间的顶部以形成凹槽，并且在凹槽中再生长与衬底100的材料不同的半导体材料来形成半导体鳍101a和101b。然后，可以通过实施化学机械抛光工艺和蚀刻工艺去除STI区域的顶部，同时不去除STI区域的底部。结果，STI区域的剩余部分变成隔离结构200，并且再生长半导体材料的介于邻近的隔离结构200之间的顶部变成半导体鳍101a和101b。
在图1的步骤S14中以及如图2A所示，横跨半导体鳍101a和101b分别地形成栅极堆叠件104a和104b。在一个实施例中，栅极堆叠件104a和104b的延伸方向X例如垂直于半导体鳍101a和101b的延伸方向Y，从而覆盖半导体鳍101a和101b的中间部。在一些实施例中，栅极堆叠件104a包括栅极介电层106a和栅电极108a。相似地，栅极堆叠件104b包括栅极介电层106b和栅电极108b。在可选实施例中，栅极结构104a或104b还可以包括半导体鳍101a或101b上的界面层(IL)。换言之，栅极介电层106a或106b形成在IL和栅电极108a或108b之间。在一些实施例中，IL包括诸如氧化硅或氮氧化硅的介电材料。通过实施热氧化工艺、化学汽相沉积(CVD)工艺或原子层沉积(ALD)工艺形成IL。
形成栅极介电层106a和106b以分别地覆盖半导体鳍101a和101b的部分。在一些实施例中，栅极介电层106a和106b包括氧化硅、氮化硅、氮氧化硅、高k介电材料或它们的组合。高k介电材料通常是具有介电常数高于4的介电材料。高k介电材料包括金属氧化物。在一些实施例中，用作高k介电材料的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物或它们的组合。通过实施热氧化工艺、CVD工艺、ALD工艺或它们的组合来形成栅极介电层106a和106b。
在栅极介电层106a和106b上分别形成栅电极108a和108b。在一些实施例中，栅电极108a和108b是多晶硅栅极结构或替换金属栅极结构。栅电极108a和108b的材料包括掺杂或未掺杂的多晶硅或含金属导电材料。含金属导电材料包括阻挡件、功函层、晶种层、粘合层、阻挡层、或它们的组合。例如，含金属导电材料包括Al、Cu、W、Ti、Ta、Ag、Ru、Mn、Zr、TiAl、TiN、TaN、WN、TiAlN、TaN、TaC、TaCN、TaSiN、NiSi、CoSi、或它们的组合。在一些实施例中，栅电极108a和108b包括诸如TiN、WN、TaN或Ru的适合于PMOS器件的含金属导电材料。在一些可选实施例中，栅电极108a和108b包括诸如Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN,TaSiN、Mn或Zr的适合于NMOS器件的含金属导电材料。可以通过实施诸如ALD工艺、CVD工艺、PVD工艺、镀工艺、或它们的组合的合适的工艺形成栅电极108a和108b。
在图1的步骤S16中以及如图2A所示，在衬底100上方形成第一间隔件材料层114。第一间隔件材料层114由诸如氧化硅、氮化硅、SiCN、高k介电材料(诸如SiCON)、或它们的组合的介电材料形成。第一间隔件材料层114可以通过实施诸如ALD工艺、CVD工艺、或它们的组合的合适的工艺形成。第一间隔件材料层114的厚度在从约1nm至约5nm的范围内。
在一些实施例中，在形成第一间隔件材料层114之后，衬底100经历附加的衬底处理以形成FET器件。形成FET器件的工艺包括掺杂半导体鳍101a和101b以形成轻掺杂的源极和漏极(LDD)区域(未示出)。LDD区域通过实施离子注入形成。在一些实施例中，在第一区域R1中的半导体鳍101a掺杂有p型掺杂剂且在第二区域R2中的半导体鳍101b掺杂有n型掺杂剂。
在图1的步骤S18中以及如图2A所示，在衬底100上方形成第二间隔件材料层120。第二间隔件材料层120的材料不同于第一间隔件材料层114的材料。第二间隔件材料层120由诸如氧化硅、氮化硅、SiCN、高k介电材料(诸如SiCON)、或它们的组合的介电材料形成。第二间隔件材料层120可以是单层或多层结构。在实施例中，第二间隔件材料层120包括偏移间隔件材料和伪间隔件材料层。第二间隔件材料层120可以通过实施诸如ALD工艺、CVD工艺、或它们的组合的合适的工艺形成。第二间隔件材料层120的厚度在从约1nm至约5nm的范围内。
在图1的步骤S20中以及如图2A所示，在衬底100上方形成掩模层122。在一些实施例中，在第二区域R2上方形成掩模层122，并且例如，第二区域R2是N型FinFET区域。具体地，掩模层122覆盖第二间隔件材料层120。在另一方面，掩模层122具有暴露出第一区域R1中的第二间隔件材料层120的开口10，且第一区域R1是P型FinFET区域。通过实施诸如旋涂掩模材料层，对掩模材料层实施光刻工艺，蚀刻掉掩模材料层的部分，和/或其它工艺的工艺形成掩模层122。具体地，光刻工艺包括曝光、烘烤和显影。掩模层122对诸如KrF、ArF、EUV、或电子束光的特定曝光束敏感。例如，掩模材料层可以是由感光树脂或其它合适的材料制成的光刻胶。在一些实施例中，掩模材料层包括有机化合物、聚合物、猝灭剂、发色团、溶剂和/或化学放大剂(CA)。换言之，在一些实施例中，第一间隔件材料层114、第二间隔件材料层120和掩模层122中的至少一个包括含碳材料。
在图1的步骤S22中以及如图2A和图2B所示，通过实施各向异性工艺(诸如等离子体工艺)来蚀刻第二间隔件材料层120和第一间隔件材料层114以使第二间隔件120a和第一间隔件114a形成在栅极堆叠件114a的侧壁处，且第二间隔件层120c和第一间隔件层114c保留在第二区域R2中。
在图1的步骤S24中以及如图2D所示，通过去除半导体鳍101的位于旨在用于源极和漏极区域的位置处的部分来在栅极堆叠件104a旁边的半导体鳍101a内形成凹槽126。通过实施一个或多个蚀刻工艺形成凹槽126。
在图1中的步骤S26和S28中以及如图2D所示，在一些实施例中，凹槽126的形成包括实施第一蚀刻工艺和第二蚀刻工艺。换言之，第一蚀刻工艺称为沟槽蚀刻工艺，并且第二蚀刻工艺称为横向蚀刻工艺。
在图1的步骤S26中以及如图2C所示，通过实施第一蚀刻工艺蚀刻半导体鳍101a，并且在半导体鳍101a中形成沟槽124。沟槽124的深度大于60纳米并且例如可以在从70纳米至80纳米的范围。在图1的步骤S28中以及如图2D所示，实施第二蚀刻工艺以进一步去除围绕沟槽124的半导体鳍101a以使在半导体鳍101a中形成凹槽126。凹槽126比沟槽124更深以及更宽。在一些实施例中，沟槽124的深度和凹槽126的深度的比在从60％至90％的范围内。在一些实施例中，第一蚀刻工艺包括一个或多个各向异性蚀刻工艺，并且第二蚀刻工艺包括一个或多个各向同性蚀刻工艺。在一些实施例中，通过实施第一蚀刻工艺(即，沟槽蚀刻工艺)以形成U形蚀刻轮廓或V形蚀刻轮廓，接下来实施第二蚀刻工艺(即，横向蚀刻工艺)以形成菱形凹槽轮廓来蚀刻凹槽126。第一蚀刻工艺或第二蚀刻工艺包括一个或多个反应离子蚀刻(RIE)工艺。这样的工艺任选地包括以离子(例如，碳氟化合物、氧、氯、氮、氩、氦等)轰击衬底100以掺杂或非晶化衬底100的部分。
在图1的步骤S30中以及如图2D所示，在形成凹槽126以后，通过干剥离工艺、湿剥离工艺、或其它合适的工艺去除掩模层122。
在图1的步骤S32中，实施预清洗工艺以去除在凹槽126(图2D中示出)的表面上形成的本征氧化物。预清洗工艺可以包括诸如SiCoNiTM蚀刻工艺的干蚀刻工艺。
在图1的步骤S34中以及如图2D和图2E所示，实施选择性接近推送工艺和处理工艺。在用于凹槽126的蚀刻工艺之后和在去除掩模层122之后，实施选择性接近推送工艺和处理工艺。因此，选择性接近推送工艺和处理工艺还分别称为非原位选择性接近推送工艺和非原位处理工艺。实施选择性接近推送工艺以拓宽凹槽126，从而形成凹槽128。在一些实施例中，凹槽128比凹槽126宽。在可选实施例中，凹槽128比凹槽126更宽和更深。实施处理工艺以去除凹槽126的表面上的残留物。在一些实施例中，残留物包括碳残留物。碳残留物可以是在蚀刻或清洗第一间隔件材料层114、第二间隔件材料层120或掩模层122(在图2A中示出)期间生成的残留物。
在一些实施例中，在处理工艺之前实施选择性接近推送工艺。在可选实施例中，同时实施选择性接近推送工艺和处理工艺。在一些实施例中，通过远程等离子体实施选择性接近推送工艺和处理工艺。使用含氟气体和氢气用作等离子体源、协流气体、或它们的组合。协流气体可以包括载气。
图3是根据一些实施例的示出远程等离子体装置的视图。
如图3所示，远程等离子体装置300包括腔室302、平台支持件304、基座306、气体分配装置324、等离子体供应线316、等离子体生成区域318、等离子体源(或称为等离子体供给气体)320和协流气体(或称为非等离子体气体)322。
在腔室302内和平台支持件304上方设置基座306。协流气体322穿过腔室302的侧壁进入以直接引入至基座306上方的衬底100。
在腔室302内的基座306上方设置气体分配装置324。在一些实施例中，气体分配装置324包括气体盒314、面板312、选择性调制器件310和喷头308。在可选实施例中，选择性调制器件310可以不包括在气体分配装置324中。
面板312设置在气体盒314和选择性调制器件310之间。选择性调制器件310设置在面板312和喷头308之间。
选择性调制器件310去除等离子体中生成的离子和电子以最大化自由基的形成。选择性调制器件310通过控制穿过的自由基的数量用作过滤器。选择性调制器件310还可以捕获电子、离子和紫外线辐射并且能够防止等离子体到达晶圆。
喷头308包括多个开口。在喷头308上的从中心点分隔开各个距离的同心圆中均匀地分布开口。开口的尺寸和数量决定腔室302内的气体量。如果期望在喷头308的边缘处的较高的气体量，则在喷头308的边缘处配置更多或更大的开口。与此相比，如果期望在喷头308的中心处的较高的气体量，则在喷头380的中心处配置更多或更大的开口。
等离子体供应线316连接气体盒314和等离子体生成区域318。等离子体源320进入等离子体生成区域318。在等离子体生成区域318内，等离子体源320具有其激活的内部能量。例如，可以离子化等离子体源320的一个或多个组分；等离子体源的一个或多个组分可以分解为多个反应物质。在等离子体生成区域318中形成的活性物质通过等离子体供应线316传递至气体分配装置324并且随后进一步与协流气体(非等离子体气体)322反应。
图4A至图4E是示出了实施选择性接近推送工艺和处理工艺的实施例的视图。为便于说明，在图4A至图4E中示出了含氟气体(例如，NF3，在图4A至图4E中称为G1)、第一氢气(在图4A至图4E中称为G2)、第二氢气(在图4A至图4E中称为G3)以及喷头308。
如图4A、图4B和图4E所示，在一些实施例中，通过使用含氟气体G1和第一氢气G2的远程等离子体同时实施选择性接近推送工艺和处理工艺。如图4C和图4D所示，在可选实施例中，通过实施使用含氟气体G1、第一氢气G2和第二氢气G3的远程等离子体工艺同时实施选择性接近推送工艺和处理工艺。在一些实施例中，含氟气体G1包括NF3。此外，如图4A至图4D所示，在一些实施例中，含氟气体G1、第一氢气G2、第二氢气G3、或它们的组合通过喷头308引入至衬底100。此外，如图4E所示，在可选实施例中，含氟气体G1和第一氢气G2直接引入至衬底100而不经过喷头。
如图4A和图4B所示，含氟气体G1和第一氢气G2中的一种用作经过喷头308被引入至衬底100的等离子体源，并且含氟气体G1和第一氢气G2中的另一种用作被直接引入至衬底100的协流气体。
在一些实施例中，如图4A所示，含氟气体G1用作经过喷头308被引入至衬底10的等离子体源，并且第一氢气G2用作被直接引入至衬底100的协流气体。在一些实施例中，含氟气体G1包括NF3。NF3被等离子体分解以生成自由基，诸如N*、N2*、F*、F2*、NFx*等。F自由基(F*)被第一氢气G2捕获以形成HyFz复基(HyFz*)。HyFz复基(HyFz*)在Si(即，凹槽126的表面)上运输、扩散和吸收并且与Si反应以形成SiF4和H2。HyFz复基具有硅和氧化硅(即，隔离结构200)、氮化硅、SiCN或SiCON(即，第一间隔件114a或第二间隔件120a)的较高的蚀刻选择性比率。详细的化学反应示出在以下化学式1中。此处，化学式1中的“x”和“y”可以是任何可能的值。
化学式1：
NF3→N*+F*
F*+H2→HyFz*
HyFz*+Si→SiF4+H2
如图4B所示，在可选实施例中，第一氢气G2用作经过喷头308被引入至衬底100的等离子体源，并且含氟气体G1用作被直接引入至衬底100的协流气体。第一氢气G2被等离子体分解以生成等离子体自由基，诸如H*、H2*、H+*和H-*等。在NF3的扩散期间，有限量的NF3被等离子体分解以生成等离子体自由基，诸如N*、N2*、F*、F2*和NFx*等。F*由H*捕获以形成HxFy*，并且HxFy*与凹槽126的表面中的硅反应以形成SiF4和H2。相似地，HxFy*具有硅和氧化硅、氮化硅、SiCN或SiCON的较高的蚀刻选择性比率。详细的化学反应示出在以下化学式2中。此处，化学式2中的“x”和“y”可以是任何可能的值。
化学式2：
NF3→N*+F*
F*+H*→HxFy*
HxFy*+Si→SiF4+H2
如图4C和图4D所示，通过进一步使用第二氢气G3和含氟气体G1一起用作等离子体源或协流气体来实施选择性接近推送工艺和处理工艺。
如图4C所示，在一些实施例中，含氟气体(诸如NF3)G1和第二氢气G3用作经过喷头308被引入至衬底100的等离子体源，并且第一氢气G2用作被直接引入至衬底100的协流气体。在分解NF3之后，生成诸如N*、N2*、F*、F2*、NFx*等的等离子体自由基，并且在由等离子体分解第二氢气G3之后，形成诸如H*、H2*、H+*、H-*的等离子体自由基。F*由H*捕获以形成HxFy*。然后，HxFy*与衬底100中的硅反应。如化学式2中示出的化学反应。此外F*由喷头308下方的第一氢气G2捕获以形成HyFz*。HyFz*可以与衬底100中的硅反应以形成SiF4和H2。详细的化学反应示出在以上化学式1中。
如图4D所示，在可选实施例中，第一氢气G2用作经过喷头308被引入至衬底100的等离子体源，并且含氟气体G1和第二氢气G3用作被直接引入至衬底100的协流气体。第一氢气G2被等离子体分解以生成诸如H*、H2*、H+*、H-*的等离子体自由基。在NF3的扩散期间，有限量的NF3被等离子体分解以生成诸如N*、N2*、F*、F2*和NFx*等的等离子体自由基。F*由H*捕获以形成HxFy*。HxFy*与衬底100中的硅反应以形成SiF4和H2。详细的化学反应示出在以上化学式2中。此外，有限量的NF3被分解并且生成F*，并且F*由喷头308下面的第二氢气G3捕获以形成HyFz*。HyFz*与衬底100中的硅反应以形成SiF4和H2。由于分解的NF3的数量非常有限，硅和氧化硅或氮化硅的选择性比率可以增加。
如图4E所示，在一些实施例中，含氟气体和第一氢气用作引入至衬底100而不经过喷头的等离子体源。
在图1的步骤S36中以及如图2E所示，实施后清洗工艺以去除在凹槽128的表面上形成的本征氧化物。后清洗工艺可以包括诸如SiCoNiTM蚀刻工艺的干蚀刻工艺。
在图1的步骤S38中以及如图2E和图2F所示，在半导体鳍101a的凹槽128中形成应变层130a。在栅极堆叠件104a的侧处形成应变层130a。应变层130a的晶格常数不同于衬底100的晶格常数，并且半导体鳍101a的由栅极堆叠件104a覆盖的部分是应变的或受应力的以提高载流子迁移率和FinFET的性能。在一个实施例中，利用诸如SiGe的应变层130a以用于P型FinFET的电子迁移率增强。在一些实施例中，通过外延生长形成应变层130a。在一些实施例中，外延生长技术包括实施低压CVD(LPCVD工艺、原子层CVD(ALCVD)工艺、超高真空CVD(UHVCVD)工艺、减压CVD(PRCVD)工艺、分子束外延(MBE)工艺、金属有机汽相外延(MOVPE)工艺或它们的组合。可选地，外延生长技术利用循环沉积蚀刻(CDE)外延工艺或选择性外延生长(SEG)工艺以形成高晶体质量的应变材料。在一些实施例中，应变层130a的材料包括通过实施原位掺杂以掺杂在通过选择性地生长外延形成的材料中的p型掺杂剂(诸如硼或BF2 +)。
在图1的步骤S40中以及如图2G所示，接着以上工艺，蚀刻第二间隔件层120c和第一间隔件层114c从而在栅电极108b旁边形成第三间隔件114b和第四间隔件120b。此外，在第二区域R2的半导体鳍101b中形成应变层130b。应变层130b的晶格常数不同于衬底100的晶格常数，并且半导体鳍101b的由栅极堆叠件104b覆盖的部分是应变的或受应力的以提高载流子迁移率和FinFET的性能。在一个实施例中，利用诸如SiC或SiP的应变层130b以用于n型FinFET的电子迁移率增强。在一些实施例中，应变层130b的材料包括通过实施原位掺杂以掺杂在通过选择性地生长外延形成的材料中的n型掺杂剂(诸如磷或砷)。
参考图2E和图4A至图4D，在一些实施例中，喷头308将衬底100和等离子体分离，从而等离子体不直接接触衬底100，并且因此，等离子体诱发的损坏可以减小。此外，已知尽管含卤素(F或Cl)的化合物(诸如NF3)可以用于蚀刻衬底100，在NF3被等离子体分解之后生成的F*可以与衬底100中的Si反应并且终止Si。因此，在凹槽126的表面上形成Si-F。因此，随后的外延工艺可能受到影响，使得在随后外延工艺中形成的应变层包括杂质。此外，已知NF3对隔离结构200(例如，氧化硅)、第一间隔件114a和第二间隔件120a是非选择性的。因此，在蚀刻工艺期间，可能容易地损坏第一间隔件114a和第二间隔件120a。该损坏可以导致金属栅极的挤出和隔离结构200的损失。因此，在随后形成的应变层130a之间的隔离可能不足。在实施例中，在含氟气体G1(诸如NF3)被等离子体分解之后生成的F*可以由喷头308隔离，并且在到达衬底100的表面处之前不与衬底100中的Si反应。在氢气的分解之后，F*可以由氢气或H自由基(H*)捕获。生成对隔离结构200(例如，氧化硅)、第一间隔件114a和第二间隔件120a(例如，氮化硅、SiCON、SiCN)具有高选择性比率的HyFz*或HxFy*。因此，在实施例中，当实施选择性接近推送工艺时，第一间隔件114a和第二间隔件120a的临界尺寸可以保持，并且可以防止或抑制(有效电容，Ceff)的增加。
如图4B和图4D所示，在以上实施例中，作为等离子体源的第一氢气或第二氢气被分解之后，生成的H自由基可以去除碳残留物。
如图4C和图4D所示，在作为协流气体的第一氢气或第二氢气被分解之后，H*可以被衬底100(或凹槽126)的Si化学吸附和物理吸附以形成Si-H，从而保护衬底100(或凹槽126)的表面并且减小衬底100的表面的氧化速率。在用于形成应变层130a的随后的外延工艺中的热工艺期间(在从300℃至500℃的温度下)，化学吸附和物理吸附在Si上的H可以解吸附，以使应变层130a中的锗可以与Si键合。因此，应变层的临界尺寸(CD)不会过大且应变层130a的结构可以是优选的。此外，可以防止或减小不期望的Ceff。
如图2D和图2E所示，当形成凹槽126时实施的离子轰击可能使得衬底100的表面粗糙或不平坦。表面的粗糙度可以影响在衬底上将要沉积的外延层的质量。在以上实施例中，由离子轰击产生的衬底100的表面的粗糙度或不平坦可以因为使用的远程等离子体的较低的功率而缓解。因此，与凹槽126相比，凹槽128具有更平滑的表面。因此，随后形成的应变层的质量可以是更优选的。
在本发明的实施例中，使用含氟气体和氢气实施选择性接近推送工艺和处理工艺不仅拓宽凹槽并且去除碳残留物。此外，分解的氢气可以由衬底吸收，从而防止衬底的表面的氧化或防止Si-F键合的形成，Si-F键合会影响随后的外延工艺中形成的应变层的结构和质量。通过使用含氟气体和氢气，可以生成对隔离结构(例如，氧化硅)和第一间隔件和第二间隔件(例如，氮化硅、SiCON、SiCN)具有较高的选择性比率的HyFz*或HxFy*。因此，当在以上实施例中实施选择性接近推送工艺时，可以保持第一间隔件和第二间隔件的临界尺寸，减少隔离结构的损失，从而可以防止和抑制Ceff的增加。
根据本发明的一些实施例，一种用于制造鳍式场效应晶体管(FinFET)的方法包括以下步骤。在具有半导体鳍的衬底上方形成栅极堆叠件。在栅极堆叠件旁边的半导体鳍中形成凹槽。实施预清洗工艺以去除凹槽的表面上的本征氧化物。在预清洗工艺之后，使用含氟气体和第一氢气对凹槽实施选择性接近推送工艺。在凹槽中形成应变层。
在上述方法中，其中，所述含氟气体和所述第一氢气中的一种用作经过喷头被引入至所述衬底的等离子体源，并且所述含氟气体和所述第一氢气中的另一种用作被直接引入至所述衬底的协流气体。
在上述方法中，其中，所述含氟气体和所述第一氢气中的一种用作经过喷头被引入至所述衬底的等离子体源，并且所述含氟气体和所述第一氢气中的另一种用作被直接引入至所述衬底的协流气体，通过进一步使用第二氢气实施所述选择性接近推送工艺，并且所述第二氢气和所述含氟气体用作所述等离子体源或所述协流气体。
在上述方法中，其中，所述含氟气体和所述第一氢气用作等离子体源。
在上述方法中，其中，在实施所述选择性接近推送工艺之后，所述方法还包括实施后清洗工艺以去除所述凹槽的表面上的本征氧化物。
在上述方法中，其中，所述含氟气体包括NF3。
根据本发明的可选实施例，一种用于制造鳍式场效应晶体管(FinFET)的方法包括以下步骤。在具有半导体鳍的衬底上方形成栅极堆叠件。在栅极堆叠件的侧壁处形成间隔件，其中，间隔件包含碳。在栅极堆叠件旁边的半导体鳍中形成凹槽。实施预清洗工艺以去除凹槽的表面上的本征氧化物。对凹槽实施非原位处理工艺。此外，在选择性接近推送工艺中，蚀刻碳快于蚀刻氧化物。在凹槽中形成应变层。
在上述方法中，还包括使用含氟气体和第一氢气。
在上述方法中，还包括使用含氟气体和第一氢气，其中，所述含氟气体包括NF3。
在上述方法中，还包括使用含氟气体和第一氢气，其中，所述含氟气体和所述第一氢气中的一种用作经过喷头被引入至所述衬底的等离子体源，并且所述含氟气体和所述第一氢气中的另一种用作被直接引入至所述衬底的协流气体。
在上述方法中，还包括使用含氟气体和第一氢气，其中，所述含氟气体和所述第一氢气中的一种用作经过喷头被引入至所述衬底的等离子体源，并且所述含氟气体和所述第一氢气中的另一种用作被直接引入至所述衬底的协流气体，通过进一步将第二氢气和所述含氟气体一起用作所述等离子体源或所述协流气体来实施所述处理工艺。
在上述方法中，还包括使用含氟气体和第一氢气，其中，所述含氟气体和所述第一氢气用作等离子体源。
在上述方法中，还包括使用含氟气体和第一氢气，其中，在形成所述凹槽之前，所述方法还包括实施预清洗工艺以去除所述凹槽的表面上的本征氧化物。
在上述方法中，还包括使用含氟气体和第一氢气，其中，所述含氟气体包括NF3，所述方法还包括实施后清洗工艺以去除所述凹槽的表面上的本征氧化物。
根据本发明的又可选实施例，一种用于制造半导体器件的方法包括以下步骤。在P型FinFET区域和N型FinFET区域分别地提供具有第一半导体鳍和第二半导体鳍的衬底。第一栅极堆叠件和第二栅极堆叠件分别形成在第一半导体鳍和第二半导体鳍上。在衬底的P型FinFET区域和N型FinFET区域中形成间隔件材料层。形成掩模层以覆盖N型FinFET区域中的间隔件材料层并且暴露出P型FinFET区域中的间隔件材料层。此外，间隔件材料层和掩模层中的至少一个的材料包括含碳材料。蚀刻P型FinFET区域中的间隔件材料层以在第一栅极堆叠件的侧壁处形成间隔件。在栅极堆叠件旁边的第一半导体鳍中形成凹槽。去除掩模。使用含氟气体和第一氢气来实施选择性接近推送工艺和处理工艺以拓宽凹槽和去除凹槽上的碳残留物。在凹槽中形成应变层。
在上述方法中，其中，所述含氟气体和所述第一氢气中的一种用作经过喷头被引入至所述衬底的等离子体源，并且所述含氟气体和所述第一氢气中的另一种用作被直接引入至所述衬底的协流气体。
在上述方法中，其中，所述含氟气体和所述第一氢气中的一种用作经过喷头被引入至所述衬底的等离子体源，并且所述含氟气体和所述第一氢气中的另一种用作被直接引入至所述衬底的协流气体，所述选择性接近推送工艺和所述处理工艺进一步将第二氢气和所述含氟气体一起用作所述等离子体源或所述协流气体。
在上述方法中，其中，所述含氟气体和所述第一氢气用作等离子体源。
在上述方法中，其中，所述含氟气体包括NF3。
在上述方法中，其中，同时实施所述选择性接近推送工艺和所述处理工艺。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：
在具有半导体鳍的衬底上方形成栅极堆叠件；
在所述栅极堆叠件旁边的所述半导体鳍中形成凹槽；
实施预清洗工艺以去除所述凹槽的表面上的本征氧化物；
在所述预清洗之后，使用含氟气体和第一氢气对所述凹槽实施选择性接近推送工艺；以及
在所述凹槽中形成应变层，
其中，所述含氟气体和所述第一氢气中的一种用作经过喷头被引入至所述衬底的等离子体源，并且所述含氟气体和所述第一氢气中的另一种用作被直接引入至所述衬底的协流气体。
2.根据权利要求1所述的方法，其中，所述衬底包括硅。
3.根据权利要求1所述的方法，其中，通过进一步使用第二氢气实施所述选择性接近推送工艺，并且所述第二氢气和所述含氟气体用作所述等离子体源或所述协流气体。
4.根据权利要求1所述的方法，其中，所述应变层的晶格常数不同于所述衬底的晶格常数。
5.根据权利要求1所述的方法，其中，在实施所述选择性接近推送工艺之后，所述方法还包括实施后清洗工艺以去除所述凹槽的表面上的本征氧化物。
6.根据权利要求1所述的方法，其中，所述含氟气体包括NF3。
7.一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：
在具有半导体鳍的衬底上方形成栅极堆叠件；
在所述栅极堆叠件的侧壁处形成间隔件，其中，所述间隔件包含碳；
在所述栅极堆叠件旁边的所述半导体鳍中形成凹槽；
实施预清洗工艺以去除所述凹槽的表面上的本征氧化物；
对所述凹槽非原位地实施处理工艺，其中，在选择性接近推送工艺中，蚀刻碳快于蚀刻氧化物；以及
在所述凹槽中形成应变层，
其中，使用含氟气体和第一氢气实施选择性接近推送工艺，其中，所述含氟气体和所述第一氢气中的一种用作经过喷头被引入至所述衬底的等离子体源，并且所述含氟气体和所述第一氢气中的另一种用作被直接引入至所述衬底的协流气体。
8.根据权利要求7所述的方法，其中，所述衬底包括硅。
9.根据权利要求7所述的方法，其中，所述含氟气体包括NF3。
10.根据权利要求7所述的方法，其中，所述应变层的晶格常数不同于所述衬底的晶格常数。
11.根据权利要求7所述的方法，其中，通过进一步将第二氢气和所述含氟气体一起用作所述等离子体源或所述协流气体来实施所述处理工艺。
12.根据权利要求7所述的方法，其中，所述半导体鳍由与所述衬底的材料不同的材料形成。
13.根据权利要求7所述的方法，其中，在形成所述凹槽之前，所述方法还包括实施预清洗工艺以去除所述凹槽的表面上的本征氧化物。
14.根据权利要求9所述的方法，还包括实施后清洗工艺以去除所述凹槽的表面上的本征氧化物。
15.一种用于制造半导体器件的方法，包括：
在P型FinFET区域和N型FinFET区域分别地提供具有第一半导体鳍和第二半导体鳍的衬底；
在所述第一半导体鳍和所述第二半导体鳍上分别地形成第一栅极堆叠件和第二栅极堆叠件；
在所述衬底的所述P型FinFET区域和所述N型FinFET区域中形成间隔件材料层；
形成掩模层以覆盖所述N型FinFET区域中的所述间隔件材料层并且暴露出所述P型FinFET区域中的所述间隔件材料层，其中，所述间隔件材料层和所述掩模层中的至少一个的材料包括含碳材料；
蚀刻所述P型FinFET区域中的所述间隔件材料层以在所述第一栅极堆叠件的侧壁处形成间隔件；
在所述第一栅极堆叠件旁边的所述第一半导体鳍中形成凹槽；
去除所述掩模层；
使用含氟气体和第一氢气来实施选择性接近推送工艺和处理工艺以拓宽所述凹槽和去除所述凹槽上的碳残留物；以及
在所述凹槽中形成应变层，
其中，所述含氟气体和所述第一氢气中的一种用作经过喷头被引入至所述衬底的等离子体源，并且所述含氟气体和所述第一氢气中的另一种用作被直接引入至所述衬底的协流气体。
16.根据权利要求15所述的方法，其中，所述衬底包括硅。
17.根据权利要求16所述的方法，其中，所述选择性接近推送工艺和所述处理工艺进一步将第二氢气和所述含氟气体一起用作所述等离子体源或所述协流气体。
18.根据权利要求15所述的方法，其中，所述应变层的晶格常数不同于所述衬底的晶格常数。
19.根据权利要求15所述的方法，其中，所述含氟气体包括NF3。
20.根据权利要求15所述的方法，其中，同时实施所述选择性接近推送工艺和所述处理工艺。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9685554B1 (en) * 2016-03-07 2017-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and semiconductor device
US10269940B2 (en) * 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10854459B2 (en) 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure passivating species drive-in method and structure formed thereby
DE102018106191B4 (de) * 2017-09-29 2023-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zur selektiven bildung von gate-abstandshaltern eines finfets mittels eines fluorierungsprozesses
CN108336014A (zh) * 2018-04-12 2018-07-27 德淮半导体有限公司 在半导体材料层中形成沟槽隔离结构的方法
US10468258B1 (en) 2018-06-12 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Passivator for gate dielectric
US11355620B2 (en) * 2018-10-31 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US11462626B2 (en) 2019-10-29 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
WO2021150625A1 (en) * 2020-01-23 2021-07-29 Applied Materials, Inc. Method of cleaning a structure and method of depositiing a capping layer in a structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103280407A (zh) * 2013-06-03 2013-09-04 上海华力微电子有限公司 ∑形凹槽的制作方法
CN103594370A (zh) * 2012-08-16 2014-02-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103794503A (zh) * 2012-10-30 2014-05-14 中芯国际集成电路制造(上海)有限公司 Mos晶体管的制作方法
CN105244372A (zh) * 2014-07-01 2016-01-13 东京毅力科创株式会社 对被处理体进行处理的方法
CN105244353A (zh) * 2015-11-05 2016-01-13 中国科学院微电子研究所 包括带电荷穿通阻止层以降低穿通的cmos器件及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161702A (ja) * 1993-10-29 1995-06-23 Applied Materials Inc 酸化物のプラズマエッチング方法
AU2003244166A1 (en) * 2002-06-27 2004-01-19 Tokyo Electron Limited Plasma processing method
KR20040048019A (ko) * 2002-12-02 2004-06-07 주성엔지니어링(주) 실리콘 에피텍셜층 형성방법
US7883632B2 (en) * 2006-03-22 2011-02-08 Tokyo Electron Limited Plasma processing method
KR101113794B1 (ko) * 2008-08-04 2012-02-27 주식회사 하이닉스반도체 반도체 장치 제조 방법
EP2843696A1 (en) * 2013-08-27 2015-03-04 IMEC vzw A method for dopant implantation of FinFET structures
US10170332B2 (en) * 2014-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET thermal protection methods and related structures
US9450093B2 (en) * 2014-10-15 2016-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device structure and manufacturing method thereof
US9735256B2 (en) * 2014-10-17 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
US9543323B2 (en) * 2015-01-13 2017-01-10 International Business Machines Corporation Strain release in PFET regions

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594370A (zh) * 2012-08-16 2014-02-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103794503A (zh) * 2012-10-30 2014-05-14 中芯国际集成电路制造(上海)有限公司 Mos晶体管的制作方法
CN103280407A (zh) * 2013-06-03 2013-09-04 上海华力微电子有限公司 ∑形凹槽的制作方法
CN105244372A (zh) * 2014-07-01 2016-01-13 东京毅力科创株式会社 对被处理体进行处理的方法
CN105244353A (zh) * 2015-11-05 2016-01-13 中国科学院微电子研究所 包括带电荷穿通阻止层以降低穿通的cmos器件及其制造方法

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