CN107123680B - 鳍式场效应晶体管及其制造方法 - Google Patents

鳍式场效应晶体管及其制造方法 Download PDF

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Abstract

提供一种鳍式场效应晶体管(FinFET)。FinFET包括衬底、栅极堆叠件以及应变源极和漏极区。衬底具有半导体鳍。栅极堆叠件横跨半导体鳍设置。此外，应变源极和漏极区位于半导体鳍的凹槽内并且位于栅极堆叠件旁边。此外，至少一个应变源极和漏极区具有顶部和底部，底部连接至顶部，并且顶部的底部宽度大于底部的顶部宽度。本发明实施例还涉及用于制造鳍式场效应晶体管的方法。

Description

鳍式场效应晶体管及其制造方法
技术领域
本发明涉及半导体领域，具体涉及鳍式场效应晶体管及其制造方法。
背景技术
半导体集成电路(IC)工业经历了快速增长。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC演进过程中，通常功能密度(即，单位芯片面积中的互连器件的数量)在增加的同时几何尺寸(即，可使用制造工艺创建的最小组件(或线))在减小。这种按比例缩小工艺通常通过增加产量效率同时降低相关成本来提供益处。
这种按比例缩小还增加了处理和制造IC的复杂程度，并且为了实现这些进步，需要在IC处理和制造有类似的发展。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以代替平面晶体管。尽管现有FinFET器件和形成FinFET器件的方法已经通常满足它们的期望目的，但是它们还不能完全满足所有方面的要求。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件没有按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意增加或减少。
图1是根据一些实施例例示的FinFET的方法的流程图。
图2A至图2G是根据一些实施例用于制造FinFET的方法的截面图。
图3示出了根据一些实施例通过使用离子注入工艺在半导体鳍中形成的掺杂区。
图4示出了根据一些实施例通过使用等离子掺杂工艺在半导体鳍中形成的掺杂区。
图5为例示根据一些实施例的FinFET的视图。
发明内容
根据本发明的一个方面，提供一种鳍式场效应晶体管(FinFET)，包括：具有半导体鳍的衬底；横跨半导体鳍设置的栅极堆叠件；以及位于半导体鳍的凹槽内并且在栅极堆叠件旁边的应变源极和漏极区，其中，至少一个应变源极和漏极区具有顶部和底部，底部连接至顶部，并且顶部的底部宽度大于底部的顶部宽度。
根据本发明的另一方面，提供一种鳍式场效应晶体管(FinFET)，包括：具有半导体鳍的衬底；横跨半导体鳍设置的栅极堆叠件；位于栅极堆叠件的侧壁上的间隔件；以及位于半导体鳍的凹槽内并且在栅极堆叠件旁边的应变源极和漏极区，其中，至少一个应变源极和漏极区具有位于间隔件下方的至少一个槽口。
根据本发明的另一方面，提供一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：提供具有半导体鳍的衬底；横跨半导体鳍形成栅极堆叠件；在衬底上方形成第一间隔件材料层；实施等离子掺杂工艺和热退火工艺，以在半导体鳍中并且在栅极堆叠件旁边形成轻掺杂源极和漏极(LDD)区，其中，LDD区域的顶部区域的掺杂浓度高于LDD区域的底部区域的掺杂浓度；在第一间隔件材料层上方形成第二间隔件材料层；实施第一蚀刻工艺以在半导体鳍中并且在栅极堆叠件旁边形成沟槽；实施第二蚀刻工艺以局部地推动LDD区域的顶部区域，以形成剖面具有槽口的凹槽；以及形成应变源极和漏极区以填充凹槽。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现主题提供的不同特征。下面描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件和第二部件直接接触的实施例，也可包括形成在第一部件和第二部件之间的附加部件，使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所讨论的实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括在使用或操作过程中器件的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
图1是根据一些实施例的示出制造FinFET的方法的流程图。图2A至图2G是根据一些实施例的用于制造FinFET的方法的截面图。图4根据一些实施例示出的通过使用等离子掺杂工艺在半导体鳍中形成的掺杂区。图5根据一些实施例的示出FinFET的图形。换句话说，图2A至图2G是对应于沿图5的线I-I′截取的用于制造FinFET的方法的截面图，并且图4是对应于图2B中示出的用于制造FinFET的方法的另一个截面图。
在图1中的步骤12处以及如图2A和图5中示出的，提供了一种衬底100。例如，衬底100包括块状衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。在一个实施例中，衬底100包括晶体硅衬底(例如，晶圆)。根据设计要求(例如，p型衬底或n型衬底)，衬底100可包括各种掺杂区。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂剂。例如，掺杂区可掺杂p型掺杂剂、n型掺杂剂，p型掺杂剂诸如硼或BF2 +，n型掺杂剂诸如磷或砷，和/或其组合。掺杂区可配置为用于n型FinFET，或可选地配置为用于P型FinFET。在一些可选实施例中，衬底100可以由一些其他合适的元素半导体、合适的化合物半导体或合适的合金半导体制成，合适的元素半导体诸如金刚石或锗；合适的化合物半导体诸如砷化镓、碳化硅、砷化铟或者磷化铟；合适的合金半导体诸如碳化硅锗、磷砷化镓或者磷铟化镓。此外，在一些实施例中，衬底100可包括其它导电层或诸如晶体管、二极管等的其它半导体元件。
如图2A、图4以及图5中示出的，衬底100具有半导体鳍102和隔离结构108。半导体鳍102形成的材料相同于或不同于衬底100的材料。在一些实施例中，半导体鳍102的深度D1的范围从40nm至50nm。例如，隔离结构108包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料、低k介电材料或它们的组合物，并且隔离结构108通过实施高密度等离子体化学汽相沉积(HDP-CVD)工艺，亚大气压CVD(MOCVD)工艺或旋涂工艺形成。
如图2A、图4以及图5中示出的，在一些实施例中，通过形成的沟槽形成半导体鳍102，在沟槽中形成(或生成)浅沟槽隔离(STI)区，并且通过实施蚀刻工艺降低STI区的顶面，STI区的顶面低于衬底100的起始顶面的水平面。STI区的保留部分变成隔离结构108，并且位于隔离结构108之间的衬底100的保留部分因此变成了半导体鳍102。隔离结构108的顶面108a低于半导体鳍102的顶面102a。换句话说，半导体鳍102的顶部110从隔离结构108的顶面108a突出。此外，两个相邻的隔离结构108通过间隔件S间隔开。例如，在隔离结构108之间的间隔件S可以小于约30nm。换句话说，两个相邻的隔离结构108通过对应的半导体鳍102间隔开。
在一些其它的实施例中，半导体鳍102形成的材料不同于衬底100的材料。可以通过降低衬底100的位于相邻的隔离结构108之间的顶部以形成凹槽，从而形成半导体鳍102，并且在凹槽中重新生成的半导体材料不同于衬底100的半导体材料。随后可以通过实施化学机械抛光工艺和蚀刻工艺移除STI区的顶部，同时不移除STI区的底部。最终，STI区的保留部分变成隔离结构108，并且重新生成的半导体材料的位于隔离结构108之间的顶部变成了半导体鳍102。
在图1中的步骤S14处和如图2A和图5中示出的，横跨半导体鳍102和隔离材料108形成至少一个栅极堆叠件112。在一个实施例中，例如，栅极堆叠件112的延伸方向X垂直于半导体鳍102的延伸方向Y，以使栅极堆叠件112覆盖半导体鳍102的中间部分。该中间部分可用作三栅极FinFET的沟道。在一些实施例中，栅极堆叠件112包括栅极介电层120和栅电极122。在可选的实施例中，栅极结构112还可包括位于半导体鳍102上的界面层(IL)。换句话说，栅极介电层120形成在IL和栅极电极122之间。在一些实施例中，IL包括诸如氧化硅或氮氧化硅的介电材料。通过实施热氧化工艺、化学汽相沉积(CVD)工艺，或原子层沉积(ALD)工艺形成IL。
形成栅极介电层120以使栅极介电层120覆盖半导体鳍102的中间部分(也称为第一部分)和部分的隔离结构108。在一些实施例中，栅极介电层120包括氧化硅、氮化硅、氮氧化硅、高k介电材料，或它们的组合。高k介电材料是通常具有介电常数大于4的介电材料。高k介电材料包括金属氧化物。在一些实施例中，用作高k介电材料的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu，或它们的组合。通过实施热氧化工艺、CVD工艺、ALD工艺，或它们的组合形成栅极介电层120。
栅电极122形成在栅极介电层120上。在一些实施例中，栅电极122是多晶硅栅结构或替换金属栅极结构。栅电极122的材料包括掺杂或未掺杂的多晶硅或含金属导电材料。含金属导电材料包括阻挡物、功函数层、种子层、粘合层，阻挡层，或它们的组合。例如，含金属导电材料包括Al、Cu、W、Ti、Ta、Ag、Ru、Mn、Zr、TiAl、TiN、TaN、WN、TiAlN、TaN、TaC、TaCN、TaSiN、NiSi、CoSi，或它们的组合。在一些实施例中，栅电极122包括适合用于PMOS器件的含金属导电材料，含金属导电材料诸如TiN、WN、TaN或Ru。在一些可选的实施例中，栅电极122包括适合用于PMOS器件的含金属导电材料，含金属导电材料诸如Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn或Zr。可通过实施诸如ALD工艺、CVD工艺、PVD工艺、电镀工艺，或它们的组合的合适工艺形成栅电极122。在一些实施例中，栅电极122的宽度约15nm至25nm，位于相邻的栅电极122之间的中间距在从45至100nm的范围内。
在图1中的步骤S16中以及如图2A和图4中示出的，在衬底上方形成第一间隔件材料层114。由诸如氧化硅、氮化硅、SiCN、高k介电材料(诸如SiCON)，或它们的组合物的介电材料形成第一间隔件材料层114。第一间隔件材料层114可以通过实施诸如ALD工艺、CVD工艺，或它们的组合的合适的工艺形成。第一间隔件材料层144的厚度在从约1nm至约5nm的范围。
在形成第一间隔件材料层114后，衬底100经受附加的衬底处理，从而形成FET器件。形成FET器件的工艺包括掺杂半导体鳍102，从而形成轻掺杂源极和漏极(LDD)区。在一些实施例中，通过实施使用离子束帮助的离子注入形成LDD区域。图3根据本发明一些实施例示出了N型掺杂剂离子250，N型掺杂剂离子250诸如磷离子或砷离子，N型掺杂剂离子250朝向衬底100同时注入到半导体鳍102，从而形成掺杂区216。该掺杂剂(离子)可以直接垂直地朝向衬底100，或在角度“
Figure BDA0001197367550000061
”的方向处倾斜朝向半导体鳍102的侧壁。由于阴影效应，分别位于半导体鳍102的外部轮廓241(用粗线表示)下方的掺杂区216的掺杂剂轮廓分布不均匀。在位于半导体鳍片之间的空间中的具有高纵横比先进器件技术的掺杂区216和其它类似的区，这种不均匀的掺杂剂分布更加明显。在掺杂剂扩散后可能保持不均匀掺杂剂轮廓，并且导致在模具(WID)内的器件性能的变化。此外，对于诸如低于90纳米(纳米)的技术节点的先进的器件技术，可能需要小于约25nm的结深。例如，根据一些实施例，浅结深适合具有高纵横比的FinFET(鳍式场效应晶体管)结构，浅结深诸如用于22nm技术的等于或大于约1.3的纵横比。由于相对高能量的离子束，通过使用离子束衰弱掺杂以满足浅结深的需求。最终，需要一种新的掺杂机理。
在图1的步骤S18处以及如图2B和图4中示出的，在形成掺杂剂层115之前，在衬底100的P型FinFET区(未示出)中形成光刻胶层(未示出)。在第一间隔件材料层114上形成掺杂剂层115并且在半导体鳍中形成掺杂区116。在一些实施例中，通过实施“等离子体掺杂”(PLAD)工艺，掺杂剂层115和掺杂区116同时形成。换句话说，PLAD工艺包括沉积工艺和直接掺杂工艺。实施沉积工艺以在第一间隔件材料层114上形成薄膜。在一些实施例中，薄膜小于十层厚，然而薄膜可以设置为其它厚度。同时，实施直接掺杂工艺，使得掺杂薄膜和半导体鳍102以形成掺杂剂层115和掺杂区116。在一些实施例中，在薄膜的表面正上方的等离子体鞘(其边界未示出)中的N型掺杂剂离子150直接朝向薄膜以掺杂薄膜，同时从而形成掺杂剂层115，N型掺杂剂离子150诸如磷离子或砷离子。同时，N型掺杂剂离子150也可以直接穿透掺杂剂层115以部分的掺杂半导体鳍102，并且因此在半导体鳍102中形成掺杂区116。
在等离子体掺杂工艺中使用的掺杂气体是包括掺杂剂源和载体(稀释气体)的反应物气体混合物。在一些实施例中，反应物气体混合物包括约5％的As2H3和约95％的载体。在一些实施例中，反应物气体混合物包括约1％至约10％的As2H3和约90％至约99％的载体。As2H3的流量是在从约50sccm到约150sccm的范围内。载体气体包括选自由氩(或者)、氖(Ne)、氦(He)、氢(H)、氪(Kr)，以及氙(Xe)组成的组的至少一个元素。在一些实施例中，载体包括约30％的H2和约70％的Xe。等离子体工艺的压力是在从约5mTorr至30mTorr的范围内，并且用于等离子体工艺的掺杂/注入能量是在约1KeV至约3KeV的范围。
如图2B和图4中示出的，掺杂剂等离子体离子150在一个角度区间内到达衬底表面，而不是以一个固定的角度进行离子束注入。由于等离子体离子的在该角度区间内的到达，位于半导体鳍102的外部轮廓141下方的掺杂区116更加均匀。由于等离子体离子相比于离子束的离子具有较低的能量，可以实现浅结深(诸如小于约25nm)。在一些实施例中，掺杂区116的深度D2的范围从2nm至12nm范围内。在一些实施例中，掺杂区116的掺杂浓度在从约1×1019/cm3至约5×1020/cm3的范围内。
在图1的步骤S20以及如图2B和图2C中示出的，实施敲入工艺使得掺杂剂层115的掺杂剂敲入到第一间隔件材料层114中。在一些实施例中，通过使用选自由氩(或者)、氖(Ne)、氦(He)、氢(H)、氪(Kr)，以及氙(Xe)组成的组的一个实施敲入工艺。
在图1的步骤S22中以及如图2B和图2C中示出的，在一些实施例中，在实施敲入工艺后，通过使用高温硫酸-过氧化氢混合物(HTSPM)清洗溶液(例如H2SO4：H2O的体积比是4：1)去除光刻胶层126。同时，去除掺杂剂层115。
在图1中的步骤S24中以及如图2C中示出的，实施热退火工艺以驱动掺杂剂从第一间隔件材料层114进入掺杂区116的顶部，以形成顶部区域116b。掺杂区116的底部区域116a具有从第一间隔件材料层114注入的少量掺杂剂或没有掺杂剂。在约800℃至约1100℃温度之间处通过快速热退火(RTA)工艺实施热退火工艺。在实施热退火工艺后，形成LDD区域117。
更具体地，至少一个LDD区域117包括底部区域116a和顶部区域116b。通过实施直接掺杂工艺形成底部区域116a，并且在直接掺杂工艺后，通过实施敲入工艺和热退火工艺形成顶部区域116b。因此，顶部区域116b的掺杂浓度高于底部区域116a的掺杂浓度。在一些实施例中，底部区域116a的掺杂浓度在从约1×1017/cm3至约5×1018/cm3的范围内，并且顶部区域116b的掺杂浓度在从约1×1019/cm3至约5×1020/cm3的范围内。在一些实施例中，顶部区域116b的深度D4在从约2nm至约6nm的范围内；并且底部区域116a的深度D3在从约2nm至约6nm的范围内。
在图1的步骤S26中以及如图2D中示出的，在衬底100上方形成第二间隔件材料层124。第二间隔件材料层124的材料不同于第一间隔件材料层114的材料。由诸如氧化硅、氮化硅、SiCN、高k介电材料(诸如SiCON)，或它们的组合物的介电材料形成第二间隔件材料层124。第二间隔件材料层124可以是单层或多层结构。在一个实施例中，第二间隔件材料层124包括偏移间隔材料和伪间隔件材料层。第二间隔件材料层124可以通过实施诸如ALD工艺、CVD工艺，或它们的组合的合适的工艺形成。第二间隔件材料层124的厚度在从约1nm至约5nm的范围。
在图1的步骤S28中以及如图2F中示出的，在半导体鳍102内位于栅极堆叠件112旁边的用于源极和漏极区位置处通过去除部分的半导体鳍102形成凹槽129。通过实施一个或多个蚀刻工艺形成凹槽129。蚀刻工艺包括各向异性蚀刻工艺、各向同性蚀刻工艺，或它们的组合。
在图1中的步骤S30至S40处，在一些实施例中，形成凹槽129包括实施第一蚀刻工艺和第二蚀刻工艺，第一蚀刻工艺包括沟槽蚀刻工艺，第二蚀刻工艺包括局部接近推进工艺。在一些实施例中，第一蚀刻工艺包括一个或多个异性蚀刻工艺，并且第二蚀刻工艺包括一个或多个各向同性蚀刻工艺。
在图1的步骤S30中以及如图2D和图2E中示出的，在第一蚀刻工艺(诸如一个或多个各向同性蚀刻工艺)中向下蚀刻第二间隔件材料层124、第一间隔件材料层114、半导体鳍102到达深度D5(从半导体鳍102的顶面102a)，使得在栅极堆叠件112的侧壁处形成第二间隔件124a和第一间隔件114a，并且在半导体鳍102中形成沟槽128。例如，深度D5超过60纳米，并且深度D5可以介于从70纳米到80纳米的范围内。例如，第一蚀刻工艺包括一个或多个各向异性蚀刻工艺。
在图2B中的步骤S32E中以及如图2E和图2F中示出的，接下来实施第一蚀刻工艺、第二蚀刻工艺以进一步去除半导体鳍102以延伸到深度D6(从半导体鳍102的顶面102a)，使得在半导体鳍102中形成凹槽129。在一些实施例中，深度D5与深度D6的比率在从60％至90％的范围内。
在第二蚀刻工艺期间，蚀刻沟槽128的侧壁和底部以形成凹槽129的底部。凹槽129的底部具有半球形轮廓、半椭圆形轮廓或灯泡状的轮廓。
此外，在第二蚀刻工艺期间，LDD区域117的顶部区域116b的蚀刻速率高于LDD区域117的底部区域116a的蚀刻速率，同时LDD区域117的顶部区域116b的蚀刻速率高于半导体鳍102的蚀刻速率。因此，LDD区域117的顶部区域116b横向蚀刻以加宽沟槽128的上部边缘，并且因此形成局部接近推进沟槽130(凹槽129的顶部)。控制第二蚀刻工艺以横向去除位于第二间隔件124a和第一间隔件114a下方的LDD区域117的顶部区域116b，使得局部接近推进沟槽130的侧壁134朝向位于栅极堆叠件112下方的沟道区136延伸，同时扩张到第二间隔件124a和第一间隔件114a下方。局部接近推进沟槽130具有矩形轮廓或耳状轮廓。换句话说，凹槽129在轮廓中具有槽口138，并且LDD区域117的底部区域116a覆盖槽口138。局部接近推进沟槽130的宽度W1在从约2nm至约6nm的范围内，局部接近推进沟槽130的深度D7在从约2nm至约6nm的范围内。
第二蚀刻工艺包括一个或多个各向同性蚀刻工艺。在一些实施例中，通过使用含有卤素(F、Cl或Br)的蚀刻气体实施各向同性蚀刻工艺。在一些实施例中，蚀刻气体包括氯化氢(HCl)、HF、HBr和/或碳氟(CxFy，其中，x和y是大于零的)，或其它合适的蚀刻气体或它们的组合。可以调整第二蚀刻工艺的蚀刻气体的流速、压力和/或蚀刻温度以控制半导体鳍102的蚀刻，以免得延伸超过栅极堆叠件。
在图1中的步骤S34处以及如图2F和图2G中示出的，应变源极和漏极区140形成在半导体鳍102的凹槽129中并且应变源极和漏极区140延伸超过隔离结构108的顶面108a，以在半导体鳍102上应变或应力。应变源极和漏极区140形成在栅极结构112的侧壁处。应变源极和漏极区140的晶格常数不同于衬底100的晶格常数，通过栅极堆叠件112覆盖的部分的半导体鳍102是应变的或应力的，以加强FinFET的载流子迁移率和性能。在一个实施例中，应变源极和漏极区140被用于n型的FinFET的电子迁移率的提高，应变源极和漏极区140诸如硅碳化物(SiC)或硅磷化物(SiP)。在一些实施例中，通过外延生长形成应变源极和漏极区140。在一些实施例中，外延生长技术包括实施低压CVD(LPCVD)工艺、原子层CVD(ALCVD)工艺、超高真空CVD(UHVCVD)工艺、减压CVD(PRCVD)工艺、分子束外延(MBE)工艺、金属有机汽相外延(MOVPE)工艺或它们的组合。可选地，外延生长技术利用循环沉积蚀刻(CDE)外延工艺或选择性外延生长(SEG)工艺以形成高晶体质量的应变材料。在一些实施例中，应变源极和漏极区140的材料包括通过选择性生长外延形成的硅碳(SiC)化物的或硅磷化物(SiP)掺杂的磷或砷，应变源极和漏极区140的材料包括通过实施同位掺杂形成的硅碳(SiC)化物的或硅磷化物(SiP)掺杂的磷或砷。
如图2G和图5中示出的，鳍式场效应晶体管200包括具有半导体鳍102的衬底100、栅极堆叠件112、LDD区域117，以及应变源极和漏极区140。横跨半导体鳍102设置栅极堆叠件112。应变源极和漏极区140位于半导体鳍102的凹槽129内，应变源极和漏极区140位于栅极堆叠件112旁边。在一些实施例中，位于源极和漏极区140之间的半导体鳍102具有多级结构。应变源极和漏极区140具有顶部142和底部144。底部144连接至顶部142。顶部142的底部宽度W2大于底部144的顶部宽度W3。
换句话说，至少一个应变源极和漏极区140包括顶部142和底部144。顶部142具有主体142a和至少一个局部接近推进区142b。主体142a位于底部144上并且主体142a未通过第一间隔件114a和第二间隔件124a覆盖。在一些实施例中，主体142a矩形轮廓。局部接近推进区142b位于第一间隔件114a、第二间隔件124a，或它们的组合下方。局部接近推进区142b与主体142a相连接，局部接近推进区142b从底部144突出，并且局部接近推进区142b朝向位于栅极堆叠件112下方的沟道区136。例如，局部接近推进区142b具有矩形轮廓。在一些实施例中，局部接近推进区142b的顶部拐角和底部拐角是圆形的。在其它实施例中，局部接近推进区142b具有耳状轮廓。局部接近推进区142b的宽度W4在从大约2nm至大约6nm的范围内。局部接近推进区142b的深度d1在从大约2nm至大约6nm的范围内。顶部142的深度d2小于底部144的深度d3。底部144具有半球形轮廓、半椭圆形轮廓或灯泡状的轮廓。由于顶部142的底部宽度W2大于底部144顶部宽度W3，应变源极和漏极区140在轮廓中具有槽口138。槽口138位于局部接近推进区142b的下表面并且槽口138位于底部144的侧壁，同时槽口138位于第一间隔件114a和第二间隔件124a下方。例如，槽口138具有V-形状。在一些实施例中，至少一个应变源极和漏极区140具有旋转p形轮廓、旋转b形轮廓、σ轮廓、反转Ω轮廓或具有两个把手的盆形轮廓。
在一些实施例中，应变源极和漏极区140的掺杂浓度高于LDD区域170的掺杂浓度。LDD区域117包括顶部区域116b和底部区域116a。顶部区域116b的掺杂浓度高于底部区域116a的掺杂浓度。顶部区域116b位于局部接近推进区142b旁边。底部区域116a位于局部接近推进区142b下方并且底部区域116a位于底部区域144的侧壁。在其它实施例中，局部接近推进凹槽130的宽度W1大于LDD区域117的顶部区域116b的宽度，使得LDD区域117的顶部区域116b不保留。
在一些实施例中，应变源极和漏极区包括局部接近推进区。由于局部接近推进区形成在半导体鳍的顶面中，局部接近推进区朝向沟道区，局部接近推进区具有比LDD区域的掺杂浓度更高的掺杂浓度，提升了短沟道效应(SEC)的控制同时增加了器件的性能。
此外，通过实施PLAD工艺和热工艺，形成的LDD区域具有不同掺杂浓度的顶部区域和底部区域。因此，具有更高的掺杂浓度的顶部区域具有的蚀刻速率高于具有较低掺杂浓度的底部区域的蚀刻速率。所以，在用于形成凹槽的蚀刻工艺期间可以形成局部接近推进凹槽，其中，通过填充凹槽形成应变源极和漏极区。
根据本发明的一些实施例，提供了一种鳍式场效应晶体管(FinFET)。FinFET包括衬底、栅极堆叠件，以及应变源极和漏极区。衬底具有半导体鳍。横跨半导体鳍设置栅极堆叠件。还有，应变源极和漏极区位于半导体鳍的凹槽内，应变源极和漏极区位于栅极堆叠件旁边。还有，至少一个应变源极和漏极区具有顶部和底部，底部连接至顶部，并且顶部的底部宽度大于底部的顶部宽度。
根据本发明的其它实施例，提供了一种鳍式场效应晶体管(FinFET)。FinFET包括衬底、栅极堆叠件，以及应变源极和漏极区。衬底具有半导体鳍。横跨半导体鳍设置栅极堆叠件。间隔件位于栅极堆叠件的侧壁上。此外，应变源极和漏极区位于半导体鳍的凹槽内，应变源极和漏极区位于栅极堆叠件旁边。还有，至少一个应变源极和漏极区具有位于间隔件下方的至少一个槽口。
根据本发明的另一些实施例，提供了一种用于制造鳍式场效应晶体管(FinFET)的方法。首先，提供了一种具有半导体鳍的衬底。横跨半导体鳍形成栅极堆叠件。在衬底上方形成第一间隔件材料层。实施等离子掺杂工艺和热退火工艺，以在半导体鳍中和在栅极堆叠件旁边形成轻掺杂源极和漏极(LDD)区。LDD区域的顶部区域的蚀刻速率高于LDD区域的底部区域的蚀刻速率。在第一间隔件材料层上方形成第二材料层。实施第一蚀刻工艺以在半导体鳍中并且位于栅极堆叠件旁边形成沟槽。实施第二蚀刻工艺以原地推进LDD区域的顶部区域，以形成在轮廓中具有槽口的凹槽。形成应变源极和漏极区以填充凹槽。
根据本发明的一个方面，提供一种鳍式场效应晶体管(FinFET)，包括：具有半导体鳍的衬底；横跨半导体鳍设置的栅极堆叠件；以及位于半导体鳍的凹槽内并且在栅极堆叠件旁边的应变源极和漏极区，其中，至少一个应变源极和漏极区具有顶部和底部，底部连接至顶部，并且顶部的底部宽度大于底部的顶部宽度。
根据本发明的一个实施例，顶部具有主体和局部接近推进区，主体位于底部上，并且局部接近推进区与主体相连接，从底部突出，并且朝向栅极堆叠件下方的沟道区。
根据本发明的一个实施例，局部接近推进区具有矩形轮廓或耳状轮廓。
根据本发明的一个实施例，局部接近推进区的顶部拐角和底部拐角是圆角。
根据本发明的一个实施例，局部接近推进区的宽度在从约2nm至约6nm的范围内。
根据本发明的一个实施例，局部接近推进区的深度在从约2nm至约6nm的范围内。
根据本发明的一个实施例，底部具有半球形轮廓、半椭圆形轮廓或灯泡状轮廓。
根据本发明的一个实施例，应变源极和漏极区中的至少一个具有旋转p形轮廓、旋转b形轮廓、σ轮廓、颠倒的Ω轮廓或具有两个把手的盆轮廓。
根据本发明的一个实施例，顶部的深度小于底部的深度。
根据本发明的一个实施例，FinFET还包括位于栅极堆叠件的侧壁上的间隔件，其中，局部接近推进区被间隔件中的一个覆盖。
根据本发明的一个实施例，FinFET还包括位于栅极堆叠件旁边的轻掺杂源极和漏极(LDD)区，其中，至少一个LDD区域位于局部接近推进区下方并且位于底部旁边。
根据本发明的一个实施例，顶部的掺杂浓度高于至少一个LDD区域的掺杂浓度。
根据本发明的另一方面，提供一种鳍式场效应晶体管(FinFET)，包括：具有半导体鳍的衬底；横跨半导体鳍设置的栅极堆叠件；位于栅极堆叠件的侧壁上的间隔件；以及位于半导体鳍的凹槽内并且在栅极堆叠件旁边的应变源极和漏极区，其中，至少一个应变源极和漏极区具有位于间隔件下方的至少一个槽口。
根据本发明的一个实施例，至少一个槽口具有V形。
根据本发明的一个实施例，FinFET还包括位于栅极堆叠件旁边的轻掺杂源极和漏极(LDD)区，其中，至少一个LDD区域覆盖槽口。
根据本发明的一个实施例，至少一个应变源极和漏极区的掺杂浓度高于至少一个LDD区域的掺杂浓度。
根据本发明的一个实施例，位于应变源极和漏极区之间的半导体鳍具有多级结构。
根据本发明的另一方面，提供一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：提供具有半导体鳍的衬底；横跨半导体鳍形成栅极堆叠件；在衬底上方形成第一间隔件材料层；实施等离子掺杂工艺和热退火工艺，以在半导体鳍中并且在栅极堆叠件旁边形成轻掺杂源极和漏极(LDD)区，其中，LDD区域的顶部区域的掺杂浓度高于LDD区域的底部区域的掺杂浓度；在第一间隔件材料层上方形成第二间隔件材料层；实施第一蚀刻工艺以在半导体鳍中并且在栅极堆叠件旁边形成沟槽；实施第二蚀刻工艺以局部地推动LDD区域的顶部区域，以形成剖面具有槽口的凹槽；以及形成应变源极和漏极区以填充凹槽。
根据本发明的一个实施例，实施热退火工艺以驱动第一间隔件材料层中的掺杂剂进入掺杂区，以形成LDD区域。
根据本发明的一个实施例，第二蚀刻工艺包括各向同性蚀刻工艺，并且在各向同性蚀刻工艺期间，LDD区域的顶部区域的蚀刻速率高于LDD区域的底部区域的蚀刻速率。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (18)

1.一种鳍式场效应晶体管，包括：
具有半导体鳍的衬底；
横跨所述半导体鳍设置的栅极堆叠件；
位于所述栅极堆叠件旁边的轻掺杂源极和漏极区；以及
位于所述半导体鳍的凹槽内并且在所述栅极堆叠件旁边的应变源极和漏极区，其中，至少一个所述应变源极和漏极区具有顶部和底部，所述底部连接至所述顶部，并且所述顶部的底部宽度大于所述底部的顶部宽度，
其中，所述顶部具有主体和区域，所述主体位于所述底部上，并且所述区域与所述主体相连接，延伸越过所述底部的侧壁，并且朝向所述栅极堆叠件下方的沟道区，
其中，至少一个轻掺杂源极和漏极区在所述区域下方并且位于所述底部旁边，
其中，所述区域的所述延伸方向的侧壁与所述轻掺杂源极和漏极区接触，或者与所述沟道区接触，并且所述接触面低于所述栅极堆叠件的栅极介电层。
2.根据权利要求1所述的鳍式场效应晶体管，其中，所述区域具有矩形轮廓。
3.根据权利要求1所述的鳍式场效应晶体管，其中，所述区域的顶部拐角和底部拐角是圆角。
4.根据权利要求1所述的鳍式场效应晶体管，其中，所述区域的宽度在从2nm至6nm的范围内。
5.根据权利要求1所述的鳍式场效应晶体管，其中，所述区域的深度在从2nm至6nm的范围内。
6.根据权利要求1所述的鳍式场效应晶体管，其中，所述底部具有半球形轮廓、半椭圆形轮廓或灯泡状轮廓。
7.根据权利要求1所述的鳍式场效应晶体管，其中，所述应变源极和漏极区中的至少一个具有旋转p形轮廓、旋转b形轮廓、σ轮廓、颠倒的Ω轮廓。
8.根据权利要求1所述的鳍式场效应晶体管，其中，所述顶部的深度小于所述底部的深度。
9.根据权利要求1所述的鳍式场效应晶体管，还包括位于所述栅极堆叠件的侧壁上的间隔件，其中，所述区域被所述间隔件中的一个覆盖。
10.根据权利要求1所述的鳍式场效应晶体管，其中，所述顶部的掺杂浓度高于所述至少一个轻掺杂源极和漏极区域的掺杂浓度。
11.一种鳍式场效应晶体管，包括：
具有半导体鳍的衬底；
横跨所述半导体鳍设置的栅极堆叠件；
位于所述栅极堆叠件的侧壁上的间隔件；以及
位于所述半导体鳍的凹槽内并且在所述栅极堆叠件旁边的应变源极和漏极，其中，至少一个所述应变源极和漏极具有位于所述间隔件下方并且朝向所述栅极堆叠件下方的沟道区延伸的区域，并且具有位于所述区域下方的至少一个槽口，所述至少一个槽口通过所述区域与所述间隔件隔开，
位于所述栅极堆叠件旁边的轻掺杂源极和漏极区，
其中，所述区域的所述延伸方向的侧壁与所述轻掺杂源极和漏极区接触，或者与所述沟道区接触，并且所述接触面低于所述栅极堆叠件的栅极介电层。
12.根据权利要求11所述的鳍式场效应晶体管，其中，所述至少一个槽口具有V形。
13.根据权利要求11所述的鳍式场效应晶体管，其中，至少一个所述轻掺杂源极和漏极区域覆盖所述槽口。
14.根据权利要求13所述的鳍式场效应晶体管，其中，所述至少一个应变源极和漏极的掺杂浓度高于所述至少一个轻掺杂源极和漏极区域的掺杂浓度。
15.根据权利要求11所述的鳍式场效应晶体管，其中，位于所述应变源极和漏极之间的半导体鳍具有多级结构。
16.一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：
提供具有半导体鳍的衬底；
横跨所述半导体鳍形成栅极堆叠件；
在所述衬底上方形成第一间隔件材料层；
实施等离子掺杂工艺和热退火工艺，以在所述半导体鳍中并且在所述栅极堆叠件旁边形成轻掺杂源极和漏极区，其中，所述轻掺杂源极和漏极区域的顶部区域的掺杂浓度高于所述轻掺杂源极和漏极区域的底部区域的掺杂浓度；
在所述第一间隔件材料层上方形成第二间隔件材料层；
实施第一蚀刻工艺以在所述半导体鳍中并且在所述栅极堆叠件旁边形成沟槽；
实施第二蚀刻工艺以局部地推动所述轻掺杂源极和漏极区域的所述顶部区域，以形成剖面具有槽口的凹槽；以及
形成应变源极和漏极区以填充所述凹槽。
17.根据权利要求16所述的方法，
其中，实施所述等离子掺杂工艺的步骤包括：
在所述第一间隔件材料层上形成掺杂剂层以及在所述半导体鳍中形成掺杂区；
实施敲入工艺，使得所述掺杂剂层的掺杂剂敲入到所述第一间隔件材料层中；以及
去除所述掺杂剂层，以及
其中，实施所述热退火工艺以驱动所述第一间隔件材料层中的所述掺杂剂进入所述掺杂区，以形成所述轻掺杂源极和漏极区域。
18.根据权利要求17所述的方法，其中，所述第二蚀刻工艺包括各向同性蚀刻工艺，并且在所述各向同性蚀刻工艺期间，所述轻掺杂源极和漏极区域的所述顶部区域的蚀刻速率高于所述轻掺杂源极和漏极区域的所述底部区域的蚀刻速率。
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