CN108733940B - 一种高性能硅基椭圆栅隧穿场效应晶体管 - Google Patents
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Abstract
本发明属于集成电路半导体技术领域,具体为一种高性能硅基椭圆栅隧穿场效应晶体管。其结构为以氧化铪作为衬底氧化层,在氧化铪上方是作为沟道和源漏的半椭柱型硅,在沟道上覆盖与沟道同长径比的椭环型氧化铪栅氧化层和金属栅。其中,对源端进行p型高浓度的硼掺杂,对沟道进行轻n掺杂,对漏端进行n型高浓度的磷掺杂。这种场效应管以横向隧穿为主要隧穿机制,可看做一个栅控的p‑i‑n结。仿真软件仿真表明,该隧穿场效应管具有良好的亚阈值特性,最小亚阈值摆幅可以低至20 mV/dec,比传统MOSFET的最小亚阈值摆幅60 mV/dec还要小三倍,为此类隧穿器件的实际开发和应用提供了很好的设计基础。
Description
技术领域
本发明属于集成电路半导体技术领域,具体涉及一种高性能硅基椭圆栅隧穿场效应晶体管。
背景技术
半导体产业按照“摩尔定律”发展至今,半导体芯片的集成化已经达到了惊人的程度,但是由于沟道长度的减小,漏电流会以指数上升,从而导致功耗的问题变得越来越严重。为了减小功耗,目前最有效的办法就是减小器件工作时电源电压,同时减小晶体管亚阈值漏电流和关态电流。为此,引入了亚阈值摆幅的概念,表现器件开启的速度,S越小,开启速度越快,功耗越小。然而,传统的MOSFET器件的亚阈值摆幅理论上的最小值也不会小于60mV/dec。而隧穿场效应管的工作机理不同于传统的MOSFET,它与温度没有关系,也与载流子的玻尔兹曼分布无关,可以达到更小的亚阈值摆幅,是MOSFET的理想的替代者,成为目前一个热门的研究方向。
TCAD (Technology Computer-Aided Design)是近代半导体材料、工艺和纳米元器件技术发展进程中一种重要的辅助手段。利用TCAD仿真工具可以对各种元器件和工艺特性进行仿真与模拟,计算基本的物理偏微分方程,例如扩散和传输方程,从而有效地分析其物理现象和电流特性。利用工艺模型库和器件物理模型库,TCAD可以让用户在一条虚拟的工艺线上完成芯片制造、测试的整个流程,这样可以让人们可以更加方便快捷的更改和优化设计,从而大大节约由于传统设计中多次流片——测试——修正所造成的时间和成本,可大幅度提高开发者的设计效率和成功率。
发明内容
本发明的目的在于提供一种具有良好亚阈值特性的高性能硅基椭圆栅隧穿场效应晶体管。
本发明提供的高性能硅基椭圆栅隧穿场效应晶体管,其源、漏、沟道、栅氧化层和栅均为半椭柱型结构,载流子输运通过量子隧穿实现,因此,晶体管的结构为半椭柱型沟道的类FinFET器件。
其中,用Sentaurus Device Edit (SDE)组件创建对应的结构,其鸟瞰图和左侧视图如图1、图2所示。
本发明提供的高性能硅基椭圆栅隧穿场效应晶体管,其结构包括:
氧化层衬底;该衬底氧化层可以为氧化铪;
在氧化层衬底上方的作为沟道和源、漏的半椭柱型硅;
覆盖在所述沟道上,与沟道同长径比的椭环型栅氧化层和金属栅。
本发明中,所述衬底氧化层、栅氧化层的材料可以为氧化铪;所述金属栅的材料可以为铝或金等。
本发明中,对源端还可有p型高浓度的硼掺杂,对沟道n型还可有型轻浓度的磷掺杂,对漏端还可有n型高浓度的磷掺杂。
本发明提供的这种新型硅基椭圆隧穿场效应晶体管,以横向隧穿为主要隧穿机制,可以看做一个栅控的p-i-n结(i-层实际可以弱掺杂)。
本发明中,场效应晶体管的基本组成部件的尺寸范围为:沟道长度 10-40 nm,源、漏长度 5-10 nm ,衬底氧化层厚度
T oxb 50-300 nm,沟道半椭圆柱的长径R1为5-15 nm,栅氧化层厚度为2-6 nm,金属栅厚度为2-4 nm,半椭圆柱的长短轴之比范围在0.3-0.7。
本发明中,对源端进行p型掺杂(硼)浓度为1020 -5×1020cm-3,沟道n型掺杂(磷)浓度为1016-1017cm-3,漏端进行n+型掺杂(磷)浓度为5×1018-1019cm-3。
由于本发明所用的半椭圆柱沟道的结构在实际实验中存在着一定的难度,因此我们利用Sentaurus软件对其仿真,可以在理论上知道它的相关电学特性。专业仿真软件Sentaurus仿真表明,这样设计的隧穿场效应管,具有良好的亚阈值特性,最小亚阈值摆幅可以低至20 mV/dec,比传统MOSFET的最小亚阈值摆幅60 mV/dec还要小三倍,为今后此类隧穿器件的实际开发和应用提供了很好的设计基础。
附图说明
图1本发明硅基椭圆栅隧穿场效应管的鸟瞰图。
图2本发明硅基椭圆栅隧穿场效应管的左视图。
图3 沿沟道长度方向不同位置的沟道电势,
V d =0.5V,
V g =1.0V。
图4 器件在栅压分别为0 V和1 V时源-沟道接触处的能带图。其中,实线为导带底能量,虚线为价带顶能量。
V d =0.5V。
图5沟道电流与栅压之间关系图。
V d =0.5V。
图6器件亚阈值摆幅与栅压关系图。
V d =0.5V。
图7最小亚阈值摆幅与栅氧化层厚度关系图。
V d =0.5V。
图8 最小亚阈值摆幅与椭圆长短轴之比关系图。
V d =0.5V。
具体实施方式
对新型硅基椭圆栅隧穿场效应管,我们使用Sentaurus三维仿真软件仿真其电学特性。
用Sentaurus Device Edit(SDE)组件创建对应结构,在Sdvice组件中,引入了载流子运输方程流体力学模型、费米狄拉克分布模型、禁带变窄模型、迁移率模型(包含了迁移率与高电场模型与迁移率与掺杂浓度模型)、载流子复合模型(包含肖克莱复合、碰撞离化相关复合以及俄歇复合模型),加入非定域带间隧穿模型。将以上模型加入后进行仿真,图3到图8为仿真结果。
在仿真的结构中,沟道长度为40 nm,源、漏的长度为10 nm,衬底氧化层厚度
T oxb 为300 nm,沟道半椭圆柱的长径
R 1为8 nm;栅氧化层厚度为2 nm;金属栅厚度为2 nm;所有半椭圆柱的长短轴之比没有特别提出时均为0.5,由此得到的沟道宽度最大为8 nm。栅材料为金属,如铝或金等。衬底氧化层和栅氧化层材料均为氧化铪,沟道和源漏的材料均为硅。其中,对源端进行p型高浓度的硼掺杂(1020cm-3),沟道磷掺杂(1016cm-3),漏端进行n型高浓度的磷掺杂(5×1018cm-3)。
图3为沟道电势结果图,其中,漏压为
V d =0.5V,栅压为
V g =1.0 V。从图中可以看出,在源端电势约为-0.5 V,这是内建电势。由于源端为高浓度p型硅,与沟道形成p-n结时,有大量空穴移动到沟道,留下受主杂质,所以电势变低。在漏端电势约为1.0 V,这是由于加了正栅压和漏电压的结果。
图4为栅压为0 V和1 V时,源-沟道处的能带图。可以看到,当栅压为0时,能带图左边(源端)的价带顶能量低于右侧(沟道)导带底能量,电子很难从源隧穿到沟道,几乎没有载流子注入到沟道,器件处于关断状态。当增加栅压,如
V g =1.0 V时,可以看到,此时能带图左边(源端)的价带顶能量高于右侧(沟道)导带底能量,电子可以从源隧穿到沟道,从而形成隧穿电流,器件处于导通状态。并且,此时势垒宽度变的很窄,电子很容易发生隧穿,这正是隧穿场效应管的工作机理。
图5为沟道电流与栅压关系图,可以看到,当栅压逐渐增大时,电流快速增长,具有明显的隧穿场效应管特性。图中展示了,保持其他条件不变时,源端掺杂浓度分别为1020cm-3、5×1019cm-3以及1019cm-3时的电流。由仿真得出的转移特性曲线可知,当掺杂浓度高的时候,在相同栅压下,具有更大的隧穿电流和更小的最小亚阈值摆幅。
图6为亚阈值摆幅与栅压之间关系,当栅压增大时,亚阈值摆幅变大,同时沟道电流也变大。实际应用中,要折衷选择。
由图7可知,当栅氧化层厚度较小时,器件具有更陡的亚阈值斜率,即拥有更小的亚阈值摆幅。
图8给出了不同长短轴之比时,器件的最小亚阈值摆幅。可以看出,当椭柱形沟道的长短轴之比越小,器件的最小亚阈值摆幅越小。
Claims (4)
1.一种高性能硅基椭圆栅隧穿场效应晶体管,其特征在于,其源、漏、沟道、栅氧化层和栅均为半椭柱型结构,载流子输运通过量子隧穿实现;其结构包括:
氧化层衬底;
在氧化层衬底上方的作为沟道和源、漏的半椭柱型硅;
覆盖在所述沟道上,与沟道同长径比的椭环型栅氧化层和金属栅;
其中,沟道长度 10-40 nm,源、漏长度 5-10 nm ,衬底氧化层厚度T oxb 50-300 nm,沟道半椭圆柱的长径R1为5-15 nm,栅氧化层厚度为2-6 nm,金属栅厚度为2-4 nm,半椭圆柱的长短轴之比范围在0.3-0.7。
2.根据权利要求1所述的高性能硅基椭圆栅隧穿场效应晶体管,其特征在于,所述衬底氧化层、栅氧化层的材料为氧化铪;所述金属栅的材料为铝或金。
3.根据权利要求1所述的高性能硅基椭圆栅隧穿场效应晶体管,其特征在于,对源端还有p型高浓度的硼掺杂,对沟道还有n型轻浓度的磷掺杂,对漏端还有n型高浓度的磷掺杂。
4. 根据权利要求3所述的高性能硅基椭圆栅隧穿场效应晶体管,其特征在于,对源端进行p+型掺杂浓度为1020 -5×1020 cm-3,沟道n型掺杂浓度为1016 -1017 cm-3,漏端进行n+型掺杂浓度为5×1018 -1019 cm-3。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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CN201810525728.4A CN108733940B (zh) | 2018-05-28 | 2018-05-28 | 一种高性能硅基椭圆栅隧穿场效应晶体管 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810525728.4A CN108733940B (zh) | 2018-05-28 | 2018-05-28 | 一种高性能硅基椭圆栅隧穿场效应晶体管 |
Publications (2)
Publication Number | Publication Date |
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CN108733940A CN108733940A (zh) | 2018-11-02 |
CN108733940B true CN108733940B (zh) | 2023-05-05 |
Family
ID=63935493
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201810525728.4A Active CN108733940B (zh) | 2018-05-28 | 2018-05-28 | 一种高性能硅基椭圆栅隧穿场效应晶体管 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN108733940B (zh) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8101473B2 (en) * | 2009-07-10 | 2012-01-24 | Hewlett-Packard Development Company, L.P. | Rounded three-dimensional germanium active channel for transistors and sensors |
CN104576389B (zh) * | 2013-10-14 | 2017-11-21 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其制作方法 |
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CN104881520B (zh) * | 2015-05-04 | 2017-12-01 | 复旦大学 | 一种三栅FinFET电势和亚阈值摆幅的提取方法 |
CN104882484A (zh) * | 2015-05-19 | 2015-09-02 | 武汉大学 | 一种沟道势垒高度控制的隧穿场效应器件 |
US10276715B2 (en) * | 2016-02-25 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor and method for fabricating the same |
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2018
- 2018-05-28 CN CN201810525728.4A patent/CN108733940B/zh active Active
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---|
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Publication number | Publication date |
---|---|
CN108733940A (zh) | 2018-11-02 |
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PB01 | Publication | ||
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