CN108074981B - 半导体装置 - Google Patents

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Abstract

本公开实施例公开半导体装置。装置包含半导体鳍状物。栅极堆叠位于半导体鳍状物上。栅极堆叠包含栅极介电物于半导体鳍状物上，以及栅极位于栅极介电物上。栅极与栅极介电物的上表面彼此齐平。第一层间介电物与半导体鳍状物上的栅极堆叠相邻。第一层间介电物施加压缩应力至栅极堆叠上。

Description

半导体装置
技术领域
本公开实施例涉及半导体装置，更特别涉及施加应力至鳍状场效晶体管的栅极的方法。
背景技术
半导体装置已用于大量的电子装置如电脑、手机、与其他装置中。半导体装置包含形成于半导体晶片上的集成电路，其形成方法可为沉积多种材料的薄膜于半导体装置上，并图案化材料的薄膜以形成集成电路。集成电路包含场效晶体管如金属氧化物半导体场效晶体管。
半导体产业的目标之一为持续缩小个别场效晶体管的尺寸，并持续增加个别场效晶体管的速度。为达上述目标，已研究并实施鳍状场效晶体管或多栅晶体管。然而采用新的装置结构以及持续缩小鳍状场效晶体管，新的挑战也随之产生。
发明内容
本公开一实施例提供的半导体装置，包括：半导体鳍状物；栅极堆叠，位于半导体鳍状物上，其中半导体鳍状物包含栅极介电层位于半导体鳍状物上，以及栅极位于栅极介电物上，且栅极与栅极介电层的上表面彼此齐平；以及第一层间介电物，与半导体鳍状物上的栅极堆叠相邻，且第一层间介电物施加压缩应力至栅极堆叠上。
附图说明
图1是本公开一实施例中，鳍状场效晶体管的三维图。
图2至图17C是本公开一些实施例中，鳍状场效晶体管于制作的中间阶段中的剖视图。
附图标记说明：
A-A、B/C-B/C 剖线
50 基板
50B 第一区
50C 第二区
52、56 鳍状物
54 隔离区
58 虚置介电层
60 虚置栅极层
62 掩模层
70、76 虚置栅极
72、78 掩模
80 栅极密封间隔物
82、84 源极/漏极区
86 栅极间隔物
88、100 层间介电物
90 凹陷
92、96 栅极介电物
94、98 栅极
100a 顶部
100b 底部
102 压缩应力
104、106 注入
108 拉伸应力
110 反作用力
112、114、116、118 接点
具体实施方式
下述内容提供的不同实施例或实例可实施本公开的不同结构。特定构件与排列的实施例是用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多种例子中可重复标号以简化与清楚说明，但不表示多种实施例及/或设置之间具有相同标号的单元具有相同的对应关系。
此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
多种实施例提供鳍状场效晶体管与其形成方法。特别的是，施加压缩应力至鳍状场效晶体管的栅极堆叠上。上述施加压缩应力的方法，可为注入半导体杂质至围绕栅极堆叠及/或栅极堆叠上的层间介电物。在具有多个栅极与鳍状场效晶体管的装置中，压缩应力可让栅极堆叠具有较一致的宽度。举例来说，装置的不同区域如浅沟槽隔离区、主动区、或类似区，可具有一致的宽度。较一致的栅极宽度，可改善鳍状场效晶体管的栅极区、源极区、漏极区之间的关键尺寸一致性。由于鳍状场效晶体管的关键尺寸持续缩小，当鳍状场效晶体管的栅极区、源极区、漏极区之间的关键尺寸一致性较高时，可降低形成鳍状场效晶体管的金属接点的图案化工艺的叠层偏移。特别的是，装置中较一致的栅极宽度可增加光光刻工艺的工艺容忍度，并降低金属接点错过栅极区、源极区、及/或漏极区(或使上述区域短路)的风险。下述内容将讨论实施例的一些变化。本领域技术人员应理解，其他调整属于其他实施例的范畴。虽然下述实施例的方法以特定顺序描述，但其他实施例的方法可经任何逻辑性的顺序进行，且可包含较少或较多的步骤。
图1是鳍状场效晶体管的三维图。鳍状场效晶体管包含鳍状物56于基板50上。基板50包含隔离区54，且鳍状物56自相邻的隔离区54之间向上凸起。栅极介电物92沿着鳍状物56的侧壁形成，并位于鳍状物56的上表面上。栅极94位于栅极介电物92上。源极/漏极区82与84相对于栅极介电物92与栅极94，位于鳍状物56的相反两侧上。图1亦标示用于后续附图中的剖线。剖线A-A横越鳍状场效晶体管的沟道、栅极介电物92、与栅极94。剖线B/C-B/C垂直于剖线A-A，其方向可为源极/漏极区82与84之间的电流流向。后续附图将依据上述剖线以清楚说明。
下述的一些实施例中，采用栅极后制工艺形成的鳍状场效晶体管。在其他实施例中，可采用栅极先制工艺。此外，一些实施例可用于平面装置，如平面的场效晶体管。
图2至图17C是一些实施例中，鳍状场效晶体管的形成工艺中的中间阶段其剖视图。图2至图6是沿着图1的剖线A-A的剖面图，差别在于其包含多个鳍状场效晶体管。在图7A至图17C中，附图编号含「A」者是沿着图1中A-A剖线的剖视图，附图编号含「B」者是沿着图1中B/C-B/C剖线且位于基板上第一区的剖视图，而附图编号含「C」者是沿着图1中B/C-B/C剖线且位于基板上第二区的剖视图。
在图2中，提供基板50。基板50可为半导体基板如基体半导体、绝缘层上半导体基板、或类似物，且可掺杂(比如掺有p型或n型掺质)或未掺杂。基板50可为晶片如硅晶片。一般而言，绝缘层上半导体基板包含半导体材料层形成于绝缘层上。举例来说，绝缘层可为埋置氧化物层、氧化硅层、或类似物。绝缘层可提供于基板(一般为硅或玻璃基板)上。此外，亦可采用其他基板如多层或组成渐变的基板。在一些实施例中，基板50的半导体材料可包含硅、锗、半导体化合物(如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟)、半导体合金(如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)、或上述的组合。
基板50具有第一区50B与第二区50C。第一区50B(对应附图标号含「B」-者)可用于形成n型装置如n型金属氧化物半导体晶体管(比如n型鳍状场效晶体管)，而第二区50C(对应附图标号含「C」者)可用于形成p型装置如p型金属氧化物半导体晶体管(比如p型鳍状场效晶体管)。
在图3与图4中，形成鳍状物52，并形成隔离区54于相邻的鳍状物52之间。在图3中，鳍状物52形成于基板50中。在一些实施例中，鳍状物52形成于基板50中的方法，可为蚀刻基板50以形成沟槽。上述蚀刻可为任何可接受的蚀刻工艺，比如反应性离子蚀刻、中子束蚀刻、类似方法、或上述的组合。蚀刻可为非等向。
在图4中，绝缘材料形成于相邻的鳍状物52之间，以作为隔离区54。绝缘材料可为氧化物如氧化硅、氮化物、类似物、或上述的组合，且其形成方法可为高密度等离子体化学气相沉积、可流动的化学气相沉积(在远端等离子体系统中沉积化学气相沉积为主的材料，之后硬化使其转变为另一材料如氧化物)、类似方法、或上述的组合。此外，亦可采用任何可接受的工艺形成的其他绝缘材料。在形成绝缘材料后，可进行回火工艺。在此实施例中，绝缘材料为可流动的化学气相沉积工艺形成的氧化硅。绝缘材料亦可称作隔离区54。此外，图4中可进行平坦化工艺如化学机械研磨以移除任何多余的绝缘材料，使隔离区54的上表面与鳍状物52的上表面共平面。
在图5中，使隔离区54凹陷以形成浅沟槽隔离区，并使第一区50B与第二区50C中的鳍状物56自相邻的隔离区54之间凸起。此外，隔离区54可具有平坦的表面(如图示)、凸起的表面、凹陷的表面(如碟状)、或上述的组合。通过适当的蚀刻，可让隔离区54的上表面平坦、凸起、及/或凹陷。采用可接受的蚀刻工艺，比如选择性蚀刻隔离区54的材料的工艺，可使隔离区54凹陷。举例来说，可采用
Figure GDA0003797335720000051
蚀刻、应用材料的SICONI工具、或稀氢氟酸进行化学的氧化物移除步骤。
本领域技术人员应理解，图3至图5所示的工艺，仅为形成鳍状物56的一例。在其他实施例中，可形成介电层于基板50的上表面上；可蚀刻穿过介电层以形成沟槽；可外延成长同质外延结构于沟槽中；以及使介电层凹陷，让同质外延结构自介电层凸起以形成鳍状物。在其他实施例中，亦可采用异质外延结构作为鳍状物。举例来说，可使图4中的半导体带(如鳍状物52)凹陷，再外延成长不同于半导体带的材料于凹陷处。在其他实施例中，可形成介电层于基板50的上表面上；可蚀刻穿过介电层以形成沟槽；可外延成长不同于基板50的材料于沟槽中，以形成异质外延结构、以及可使介电层凹陷，让异质外延结构自介电层凸起以形成鳍状物。在外延成长同质外延结构或异质外延结构的一些实施例中，在成长材料时进行临场掺杂，以省略成长步骤之前与之后的注入。在其他实施例中，可一起采用临场与布制掺杂(在成长步骤之前与之后)。此外，在n型金属氧化物半导体区与p型金属氧化物半导体区分别外延成长不同的材料具有优点。在多种实施例中，鳍状物56可包含硅锗(SixGe1-x，其中x可介于约0至100之间)、碳化硅、纯或实质上纯锗、III-V族半导体化合物、II-VI族半导体化合物、或类似物。举例来说，可用于形成III-V族半导体化合物的材料包含但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、或类似物。
在图5中，可形成适当的阱于鳍状物56、鳍状物52、及/或基板50中。举例来说，可形成p型阱于第一区50B中，并可形成n型阱于第二区50C中。
用于第一区50B与第二区50C的不同注入步骤，可采用光致抗蚀剂或其他掩模(未图示)。举例来说，光致抗蚀剂形成于第一区50B中的鳍状物56与隔离区54上。光致抗蚀剂经图案化后，露出基板50的第二区50C(如p型金属氧化物半导体区)。光致抗蚀剂的形成方法可采用旋转涂布法，而图案化方法可采用可接受的光光刻技术。在形成光致抗蚀剂后，可将n型杂质注入至第二区50C中，且光致抗蚀剂可作为掩模以实质上避免n型杂质注入至第一区50B(如n型金属氧化物半导体区)中。n型杂质可为磷、砷、或类似物，其注入于第二区中的浓度可等于或小于1018cm-3，比如介于约1017cm-3至约1018cm-3之间。在注入后可移除光致抗蚀剂，且移除方法可为可接受的灰化工艺。
在注入第二区50C后，形成光致抗蚀剂于第二区50C中的鳍状物56与隔离区54上。光致抗蚀剂经图案化后，露出基板50的第一区50B(如n型金属氧化物半导体区)。光致抗蚀剂的形成方法可采用旋转涂布法，而图案化方法可采用可接受的光光刻技术。在形成光致抗蚀剂后，可将p型杂质注入至第一区50B中，且光致抗蚀剂可作为掩模以实质上避免p型杂质注入至第二区50C(如p型金属氧化物半导体区)中。p型杂质可为硼、BF2、或类似物，其注入于第一区中的浓度可等于或小于1018cm-3，比如介于约1017cm-3至约1018cm-3之间。在注入后可移除光致抗蚀剂，且移除方法可为可接受的灰化工艺。
在注入第一区50B与第二区50C后，可进行回火以活化注入的p型杂质与n型杂质。上述注入可形成p型阱于第一区50B(如n型金属氧化物半导体区)中，并可形成n型阱于第二区50C(如p型金属氧化物半导体区)中。在一些实施例中，外延的鳍状物的材料在成长时可临场掺杂以省略注入。在其他实施例中，可一起采用临场与布制掺杂。
在图6中，虚置介电层58形成于鳍状物56中。举例来说，虚置介电层58可为氧化硅、氮化硅、上述的组合、或类似物，且其形成方法可依据可接受的技术进行沉积或热成长。虚置栅极层60形成于虚置介电层58上，且掩模层62形成于虚置栅极层60上。虚置栅极层60可沉积于虚置介电层58上，接着进行平坦化步骤如化学机械研磨。掩模层62可沉积于虚置栅极层60上。举例来说，虚置栅极层60的组成可为多晶硅，但亦可采用与隔离区54具有高蚀刻选择性的其他材料。举例来说，掩模层62可包含氮化硅或类似物。在此例中，可形成单一的虚置栅极层60与单一的掩模层62于第一区50B及第二区50C上。在其他实施例中，可分别形成不同的虚置栅极层于第一区50B与第二区50C上，且可分别形成不同的掩模层于第一区50B与第二区50C上。
在图7A、图7B、与图7C中，可采用可接受的光光刻与蚀刻技术图案化掩模层62，以形成掩模72于第一区50B(见图7B)中，并形成掩模78于第二区50C(见图7C)中。通过可接受的蚀刻技术，可将掩模72与78的图案转移至虚置栅极层60与虚置介电层58，以分别形成虚置栅极70及76于第一区50B及第二区50C中。虚置栅极70与76各自覆盖鳍状物56的沟道区。虚置栅极70与76的纵向亦可实质上垂直于外延鳍状物的纵向。
在图8A、图8B、与图8C中，可形成栅极密封间隔物80于虚置栅极70与76及/或鳍状物56其露出的表面上。栅极密封间隔物80的形成方法，可为热氧化或沉积后进行非等向蚀刻。
在形成栅极密封间隔物80后，可进行注入以形成轻掺杂源极/漏极区。与前述图5的注入类似，可形成掩模如光致抗蚀剂于第一区50B(如n型金属氧化物半导体区)上并露出第二区50C(如p型金属氧化物半导体区)，并可将p型杂质注入至第二区50C的露出的鳍状物56中。接着可移除掩模。之后可形成掩模如光致抗蚀剂于第二区50C上并露出第一区50B，并可将n型杂质注入至第一区50B的露出的鳍状物56中。接着可移除掩模。n型杂质可为前述的任何n型杂质，而p型杂质可为前述的任何p型杂质。轻掺杂的源极/漏极区的杂质浓度可介于约1015cm-3至约1016cm-3之间。可进行回火以活化注入的杂质。
在图8A、图8B、与图8C中，可形成外延的源极/漏极区82与84于鳍状物56中。在第一区50B中，外延的源极/漏极区82形成于鳍状物56中，因此每一虚置栅极70位于一对相邻的外延的源极/漏极区82之间。在一些实施例中，外延的源极/漏极区82可延伸至鳍状物52中。在第二区50C中，外延的源极/漏极区84形成于鳍状物56中，因此每一虚置栅极76位于一对相邻的外延的源极/漏极区84之间。在一些实施例中，外延的源极/漏极区84可延伸至鳍状物52中。
第一区50B(如n型金属氧化物半导体区)中的外延的源极/漏极区82，其形成方法可为掩模第二区50C(如p型金属氧化物半导体区)，再顺应性地沉积虚置间隔物层于第一区50B中。接着非等向蚀刻虚置间隔物层，以沿着第一区50B中虚置栅极70及/或栅极密封间隔物80的侧壁形成虚置栅极间隔物(未图示)。接着蚀刻第一区50B中外延鳍状物的源极/漏极区以形成凹陷。第一区50B中外延的源极/漏极区82，可外延成长于凹陷中。外延的源极/漏极区82可包含任何可接受的材料，比如适用于n型鳍状场效晶体管的材料。举例来说，若鳍状物56为硅，则外延的源极/漏极区82可包含硅、SiC、SiCP、SiP、或类似物。外延的源极/漏极区82其表面可自鳍状物56的表面隆起，且可具有晶面。接着可移除第一区50B中的虚置栅极间隔物，其移除方法可为蚀刻。此外亦可移除第二区50C中的掩模。
第二区50C(如p型金属氧化物半导体区)中的外延的源极/漏极区84，其形成方法可为掩模第一区50B(如n型金属氧化物半导体区)，再顺应性地沉积虚置间隔物层于第二区50C中。接着非等向蚀刻虚置间隔物层，以沿着第二区50C中虚置栅极76及/或栅极密封间隔物80的侧壁形成虚置栅极间隔物(未图示)。接着蚀刻第二区50C中外延鳍状物的源极/漏极区以形成凹陷。第二区50C中外延的源极/漏极区84，可外延成长于凹陷中。外延的源极/漏极区84可包含任何可接受的材料，比如适用于p型鳍状场效晶体管的材料。举例来说，若鳍状物56为硅，则外延的源极/漏极区84可包含SiGe、SiGeB、Ge、GeSn、或类似物。外延的源极/漏极区84其表面可自鳍状物56的表面隆起，且可具有晶面。接着可移除第二区50C中的虚置栅极间隔物，其移除方法可为蚀刻。此外亦可移除第一区50B中的掩模。
在图9A、图9B、与图9C中，栅极间隔物86形成于栅极密封间隔物80上，且沿着虚置栅极70与76的侧壁。栅极间隔物86的形成方法可为顺应性地沉积材料后，再非等向蚀刻材料。栅极间隔物86的材料可为氮化硅、SiCN、上述的组合、或类似物。
可将掺质注入至外延的源极/漏极区82与84及/或外延的鳍状物，以形成源极/漏极区。上述注入工艺可与前述轻掺杂源极/漏极区的注入工艺类似，之后再进行回火。源极/漏极区的杂质浓度可介于约1019cm-3至约1021cm-3之间。用于第一区50B(如n型金属氧化物半导体区)中的源极/漏极区的n型杂质可为任何前述的的n型杂质，而用于第二区50C(如p型金属氧化物半导体区)中的源极/漏极区的p型杂质可为任何前述的的p型杂质。在其他实施例中，可在成长外延的源极/漏极区82与84时，进行临场掺杂。
在图10A、图10B、与图10C中，层间介电物88沉积于图9A、图9B、与图9C所示的结构上。在一实施例中，层间介电物88为可流动的化学气相沉积形成的可流动膜。在一些实施例中，层间介电物88的组成为介电材料，比如磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、或类似物，且其沉积方法可为任何合适方法如化学气相沉积或等离子体增强化学气相沉积。
在图11A、图11B、与图11C中，可进行平坦化工艺如化学机械研磨，使层间介电物88的上表面与虚置栅极70及76的上表面齐平。化学机械研磨亦可移除虚置栅极70及76上的掩模72及78。综上所述，层间介电物88未覆盖虚置栅极70及76，即露出虚置栅极70及76。在一些实施例中，平坦化工艺后的层间介电物88，其厚度可为约
Figure GDA0003797335720000091
在图12A、图12B、与图12C中，可采用蚀刻步骤移除虚置栅极70与76、栅极密封间隔物80、与直接位于虚置栅极70与76下方的虚置介电层58，以形成凹陷90。每一凹陷90露出个别鳍状物56的沟道区。每一沟道区位于一对相邻的外延的源极/漏极区82与84之间。在移除上述层状物的步骤中，虚置介电层58可作为蚀刻虚置栅极70与76时的蚀刻停止层。在移除虚置栅极70与76之后，接着可移除虚置介电层58与栅极密封间隔物80。
在图13A、图13B、与图13C中，可形成栅极介电层92与96以及栅极94与98以用于置换栅极。栅极介电层92与96可顺应性地沉积于凹陷90中，比如形成于鳍状物56的上表面与侧壁上、形成于栅极间隔物86的侧壁上、以及形成于层间介电物88的上表面上。在一些实施例中，栅极介电层92与96包含氧化硅、氮化硅、或上述的多层结构。在其他实施例中，栅极介电层92与96包含高介电常数的介电材料。在这些实施例中，栅极介电层92与96的介电常数可大于约7.0，且可包含下述金属的氧化物或硅酸盐：Hf、Al、Zr、La、Mg、Ba、Ti、Pb、或上述的组合。栅极介电层92与96的形成方法可包含分子束外延、原子层外延、等离子体增强化学气相沉积、或类似方法。
接着可分别沉积栅极94与98于栅极介电层92与96上，以填满凹陷90的剩余部分。栅极94与98的组成可为含金属材料如TiN、TaN、TaC、Co、Ru、Al、W、上述的组合、或上述的多层结构。在将栅极94与98填入凹陷90之后，可进行平坦化工艺如化学机械研磨，以移除超出层间介电物88的上表面的多余部分的栅极介电层92与96以及栅极94与98。平坦化后保留的栅极94与98及栅极介电层92与96，将形成鳍状场效晶体管的置换栅极，其可统称为栅极堆叠。
栅极介电层92与96可同时形成，此时两者的组成为相同材料。栅极94与98亦可同时形成，此时两者的组成为相同材料。然而在其他实施例中，可由不同工艺分别形成栅极介电层92与96，此时两者的组成为不同材料。此外亦可由不同工艺分别形成栅极94与98，此时两者的组成为不同材料。在以不同工艺形成栅极(与栅极介电层)时，可采用多种掩模步骤以掩模及露出适当的区域。
在图14A、图14B、与图14C中，层间介电物100沉积于层间介电物88上。在一实施例中，层间介电物100为可流动的化学气相沉积形成的可流动膜。在一些实施例中，层间介电物100的组成可为介电材料如磷硅酸盐、硼硅酸盐、掺杂硼的磷硅酸盐、未掺杂的硅酸盐、或类似物，且其沉积方法可为任何合适方法如化学气相沉积或等离子体增强化学气相沉积。在一些实施例中，层间介电物100为相对多孔的介电物。举例来说，层间介电物100可为氧化硅，且其密度可为约1.53g/cm3。层间介电物100的厚度可为约
Figure GDA0003797335720000101
层间介电物100的密度可低于栅极94与98的密度。举例来说，当栅极94与98为TiN时，其密度可高达6.34g/cm3。在栅极94与98为W的实施例中，其密度可高达19.6g/cm3。
在图15A、图15B、图15C、图16A、图16B、与图16C中，可施加压缩应力102至栅极堆叠上。压缩应力102的方向与鳍状物56的纵轴平行的横向，其可缩小栅极堆叠的宽度，并增加栅极堆叠与个别外延的源极/漏极区82之间的尺寸。可采用多种方式施加压缩应力102。
在图15A、图15B、与图15C中，施加压缩应力102的方法可为进行注入104，以将半导体杂质如Si、Ge、A、Xe、或类似物注入至层间介电物88与层间介电物100中。层间介电物88与层间介电物100可注入至其杂质浓度介于约1014cm-3至约1016cm-3之间。可采用介于约30keV至约40keV之间的高能量进行注入104，使一些杂质穿过多孔的层间介电物100，以注入层间介电物88与层间介电物100。将半导体杂质注入至层间介电物88的注入104，可增加层间介电物88的体积，使其膨胀并施加压缩应力于栅极94与98以及栅极介电层92与96上。在注入104后产生的压缩应力102，将使部分栅极堆叠中的硅其晶格常数小于
Figure GDA0003797335720000111
在注入104后，层间介电物88的密度将低于层间介电物100的密度。
在图16A、图16B、与图16C的实施例中，施加压缩应力102的方法可为进行注入106，以将半导体杂质如Si、Ge、A、Xe、或类似物注入至层间介电物100中。层间介电物100可注入至其杂质浓度介于约1014cm-3至约1016cm-3之间。可采用介于约15keV至约25keV之间的低能量进行注入106，使杂质注入至层间介电物100的顶部100a中。杂质注入制至顶部100a中的深度为约
Figure GDA0003797335720000112
将半导体杂质注入至顶部100a的注入106，可增加顶部100a的体积，使其膨胀并产生拉伸应力108。拉伸应力108产生反作用力110于层间介电物100的底部100b，造成层间介电物88中具有类似应力，即施加压缩应力102于栅极堆叠上。在注入106后，顶部100a的密度低于层间介电物88与底部100b的密度。
图15A、图15B、图15C、图16A、图16B、与图16C中的注入104与106，其注入条件与工具可与其他注入步骤(比如图5所示的第一区50B与第二区50C的注入)类似。此外，虽然前述的注入104与106分别为高能量注入与低能量注入，但应理解仍可采用其他注入能量。经由不同注入能量，可精准控制栅极堆叠上的应力等级，以用于不同产品或应用。
在图17A、图17B、与图17C中，形成接点112与114穿过层间介电物100与层间介电物88，并形成接点116与118穿过层间介电物100。用于接点112与114的开口，穿过层间介电物88与100。用于接点116与118的开口，穿过层层间介电物100。这些开口可同时形成于相同工艺中，亦或形成于分开的工艺中。这些开口的形成方法可采用可接受的光光刻与蚀刻技术。衬垫如扩散阻挡层、粘着层、或类似物，以及导电材料可形成于开口中。衬垫可包含钛、氮化钛、钽、氮化钽、或类似物。导电材料可为铜、铜合金、银、金、钨、铝、镍、或类似物。可进行平坦化工艺如化学机械研磨，以自层间介电物100的表面移除多余材料。保留的衬垫与导电材料可形成接点112与114于开口中。可进行回火工艺，以分别形成硅化物于外延的源极/漏极区82与84以及接点112与114之间的界面。接点112物理地与电性耦接至外延的源极/漏极区82，接点114物理地与电性耦接至外延的源极/漏极区84，接点116物理地与电性耦接至栅极94，且接点118物理地与电性耦接至栅极98。
在一些实施例中，在形成接点112与114时，可视情况同时形成线路(未图示)。线路可耦接接点112与114至其他装置。在这些实施例中，硬掩模可形成于层间介电物100上，介电层可形成于硬掩模上，且硅层可形成于介电层上。硅层可进一步图案化，其方法可为三层光刻。可进行第一蚀刻工艺，以形成开口于介电层、硬掩模、与第一部分的层间介电物100中。可采用图案化的硅层作为掩模以进行第二蚀刻工艺，使开口同时延伸穿过层间介电物以露出外延的源极/漏极区82，并形成沟槽于图案化的硅层露出的部分介电层中。可形成导电材料于开口与沟槽中，以同时形成接点112与114及线路。
上述实施例可达一些优点。施加压缩应力至栅极堆叠上，可使装置中不同栅极堆叠宽度的变异自高于约14％降低至低于约10％(比如约7％)。装置中具有更一致宽度的栅极堆叠，可改善用于形成金属接点的光刻工艺的可信度，其中金属接点用于装置中的鳍状场效晶体管。将半导体杂质注入至层间介电物中，以施加应力至栅极堆叠的作法，可避免一般施加应力工艺的回火步骤，进而避免回火步骤的缺点如掺质扩散、外延应力损失、与类似缺点，并降低制作成本。此外亦可避免额外的清洁步骤，即可进一步降低制作成本。
在一实施例中，装置包括：半导体鳍状物；栅极堆叠，位于半导体鳍状物上，其中半导体鳍状物包含栅极介电层位于半导体鳍状物上，以及栅极位于栅极介电物上，且栅极与栅极介电层的上表面彼此齐平；以及第一层间介电物，与半导体鳍状物上的栅极堆叠相邻，且第一层间介电物施加压缩应力至栅极堆叠上。
在一些实施例中，上述装置的压缩应力的方向与半导体鳍状物的纵轴平行的横向。
在一些实施例中，上述装置还包括第二层间介电物位于第一层间介电物上。
在一些实施例中，上述装置的第一层间介电物的密度，小于第二层间介电物的密度。
在一些实施例中，上述装置的第二层间介电物具有远离栅极堆叠的第一部分，以及与栅极堆叠相邻的第二部分，且第一部分的密度小于第二部分的密度。
在一些实施例中，上述装置的第二层间介电物掺杂有半导体杂质。
在一些实施例中，上述装置的半导体杂质为硅或锗，其浓度介于约1014cm-3至约1016cm-3之间。
在一些实施例中，上述装置的栅极堆叠包含硅，且其晶格常数小于约
Figure GDA0003797335720000131
在一些实施例中，上述装置还包括：源极/漏极区，位于半导体鳍状物中，且第一层间介电物位于源极/漏极区上；以及接点，耦接至源极/漏极区，且接点延伸穿过第一介电物。
在一实施例中，方法包括：形成源极/漏极区于半导体鳍状物中；形成金属栅极以与源极/漏极区相邻；沉积第一层间介电物于源极/漏极区上以与金属栅极相邻；沉积第二层间介电物于第一层间介电物上；注入半导体杂质至第一层间介电物或第二层间介电物中；以及形成金属接点穿过第一层间介电物与第二层间介电物，以耦接至源极/漏极区。
在一些实施例中，上述方法注入半导体杂质至第一层间介电物或第二层间介电物的步骤包括：以介于约30keV至约40keV之间的能量，将半导体杂质注入至第一层间介电物中。
在一些实施例中，上述方法注入半导体杂质至第一层间介电物或第二层间介电物的步骤包括：以介于约15keV至约25keV之间的能量，将半导体杂质注入至第二层间介电物中。
在一些实施例中，上述方法将半导体杂质注入至第二层间介电物中的深度为约
Figure GDA0003797335720000141
在一些实施例中，上述方法的半导体杂质为硅或锗。
在一些实施例中，上述方法注入后的半导体杂质的浓度介于约1014cm-3至约1016cm-3之间。
在一实施例中，方法包括：形成半导体鳍状物于基板上；形成金属栅极于半导体鳍状物上，且金属栅极之间的宽度差异小于约10％；形成第一层间介电物以与金属栅极相邻，且第一层间介电物施加压缩应力至金属栅极上；形成第二层间介电物于第一层间介电物上；以及形成第一金属接点穿过第二层间介电物，以耦接至金属栅极。
在一些实施例中，上述方法还包括：形成源极/漏极区于半导体鳍状物中以与金属栅极相邻；以及形成第二金属接点穿过第一层间介电物与第二层间介电物，以耦接至源极/漏极区。
在一些实施例中，上述方法还包括：将半导体杂质注入至第一层间介电物中。
在一些实施例中，上述方法还包括：将半导体杂质注入至第二层间介电物中。
上述实施例的特征有利于本领域技术人员理解本公开。本领域技术人员应理解可采用本公开作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本领域技术人员亦应理解，这些等效置换并未脱离本公开精神与范畴，并可在未脱离本公开的精神与范畴的前提下进行改变、替换、或更动。

Claims (32)

1.一种半导体装置，包括：
一半导体鳍状物；
一栅极堆叠，位于该半导体鳍状物上，其中该栅极堆叠包含一栅极介电层位于该半导体鳍状物上，以及一栅极位于该栅极介电层上，且该栅极与该栅极介电层的上表面彼此齐平；以及
一第一层间介电物，与该半导体鳍状物上的该栅极堆叠相邻，且该第一层间介电物施加一压缩应力至该栅极堆叠上。
2.如权利要求1所述的半导体装置，其中该压缩应力的方向为与该半导体鳍状物的纵轴平行的横向。
3.如权利要求1所述的半导体装置，还包括一第二层间介电物位于该第一层间介电物上。
4.如权利要求3所述的半导体装置，其中该第一层间介电物的密度，小于该第二层间介电物的密度。
5.如权利要求3所述的半导体装置，其中该第二层间介电物具有远离该栅极堆叠的一第一部分，以及与该栅极堆叠相邻的一第二部分，且该第一部分的密度小于该第二部分的密度。
6.如权利要求3所述的半导体装置，其中该第二层间介电物掺杂有一半导体杂质。
7.如权利要求6所述的半导体装置，其中该第一层间介电物掺杂有该半导体杂质。
8.如权利要求6所述的半导体装置，其中该半导体杂质为硅或锗，其浓度介于1014cm-3至1016cm-3之间。
9.如权利要求6所述的半导体装置，其中该栅极堆叠包含硅，且其晶格常数小于
Figure FDA0003797335710000011
10.如权利要求1所述的半导体装置，还包括：
一源极/漏极区，位于该半导体鳍状物中，且该第一层间介电物位于该源极/漏极区上；以及
一接点，耦接至该源极/漏极区，且该接点延伸穿过该第一层间 介电物。
11.一种半导体装置的形成方法，包括：
形成一源极/漏极区于一半导体鳍状物中；
形成一金属栅极以与该源极/漏极区相邻；
沉积一第一层间介电物于该源极/漏极区上以与该金属栅极相邻；
沉积一第二层间介电物于该第一层间介电物上；
注入一半导体杂质至该第一层间介电物或该第二层间介电物中；以及
形成一金属接点穿过该第一层间介电物与该第二层间介电物，以耦接至该源极/漏极区。
12.如权利要求11所述的半导体装置的形成方法，其中注入该半导体杂质至该第一层间介电物或该第二层间介电物的步骤包括：
以介于30keV至40keV之间的能量，将该半导体杂质注入至该第一层间介电物中。
13.如权利要求11所述的半导体装置的形成方法，其中注入该半导体杂质至该第一层间介电物或该第二层间介电物的步骤包括：
以介于15keV至25keV之间的能量，将该半导体杂质注入至该第二层间介电物中。
14.如权利要求13所述的半导体装置的形成方法，其中将该半导体杂质注入至该第二层间介电物中的深度为
Figure FDA0003797335710000021
15.如权利要求11所述的半导体装置的形成方法，其中该半导体杂质为硅或锗。
16.如权利要求11所述的半导体装置的形成方法，其中注入后的该半导体杂质的浓度介于1014cm-3至1016cm-3之间。
17.一种半导体装置的形成方法，包括：
形成多个半导体鳍状物于一基板上；
形成多个金属栅极于该些半导体鳍状物上，且该些金属栅极之间的宽度差异小于10％；
形成一第一层间介电物以与该些金属栅极相邻，且该第一层间介电物施加一压缩应力至该些金属栅极上；
形成一第二层间介电物于该第一层间介电物上；以及
形成多个第一金属接点穿过该第二层间介电物，以耦接至该些金属栅极。
18.如权利要求17所述的半导体装置的形成方法，还包括：
形成多个源极/漏极区于该些半导体鳍状物中以与该些金属栅极相邻；以及
形成多个第二金属接点穿过该第一层间介电物与该第二层间介电物，以耦接至该些源极/漏极区。
19.如权利要求17所述的半导体装置的形成方法，还包括：
将一半导体杂质注入至该第一层间介电物中。
20.如权利要求17所述的半导体装置的形成方法，还包括：
将一半导体杂质注入至该第二层间介电物中。
21.如权利要求19或20所述的半导体装置的形成方法，其中该半导体杂质为硅或锗。
22.如权利要求17所述的半导体装置的形成方法，其中注入后的该第二层间介电物具有一第一部分与位于该第一部分上的一第二部分，该第一部分在拉伸应力下，而该第二部分在压缩应力下。
23.一种半导体装置的形成方法，包括：
形成一源极/漏极区于一半导体鳍状物中；
形成一栅极堆叠于该半导体鳍状物上并与该源极/漏极区相邻；
沉积一第一层间介电物于该栅极堆叠与该源极/漏极区上；
平坦化该第一层间介电物，使该第一层间介电物与该栅极堆叠的上表面齐平；
沉积一第二层间介电物于该第一层间介电物与该栅极堆叠上；
注入一半导体杂质至该第二层间介电物的一上侧部分中，且注入后的该第二层间介电物的该上侧部分的密度小于该第一层间介电物的密度，且注入后的该栅极堆叠的晶格常数小于
Figure FDA0003797335710000031
形成一第一接点穿过该第一层间介电物与该第二层间介电物，以电性连接至该源极/漏极区；以及
形成一第二接点穿过该第二层间介电物，以电性连接至该栅极堆叠。
24.如权利要求23所述的半导体装置的形成方法，其中注入后的该第二层间介电物的该上侧部分的密度小于该第二层间介电物的一下侧部分的密度。
25.如权利要求24所述的半导体装置的形成方法，其中注入后的该第二层间介电物的该上侧部分承受拉伸应力，而该第二层间介电物的该下侧部分承受压缩应力。
26.如权利要求23所述的半导体装置的形成方法，其中注入后的该第一层间介电物施加压缩应力于该栅极堆叠上。
27.如权利要求23所述的半导体装置的形成方法，其中注入后的该第二层间介电物的该上侧部分的体积，大于注入前的该第二层间介电物的该上侧部分的体积。
28.如权利要求23所述的半导体装置的形成方法，其中注入后的该源极/漏极区与该栅极堆叠之间的距离，大于注入前的该源极/漏极区与该栅极堆叠之间的距离。
29.如权利要求23所述的半导体装置的形成方法，其中注入该半导体杂质至该第二层间介电物的该上侧部分中的步骤包括：
以介于15keV至25keV之间的能量，将硅或锗注入至该第二层间介电物的该上侧部分中。
30.如权利要求29所述的半导体装置的形成方法，其中硅或锗未注入该第一层间介电物。
31.如权利要求29所述的半导体装置的形成方法，其中硅或锗的注入浓度介于1014cm-3至1016cm-3之间。
32.如权利要求29所述的半导体装置的形成方法，其中该第二层间介电物为多孔介电材料。
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