TW201611105A - 金屬閘極cmos元件及其製作方法 - Google Patents

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Abstract

一種金屬閘極CMOS元件的製作方法。在基底的第一、第二區域形成第一、第二虛置閘極結構；分別於該第一、第二虛置閘極結構兩側形成第一、第二輕摻雜汲極；分別於該第一、第二虛置閘極結構上形成第一、第二側壁子；於該第一虛置閘極結構兩側的該基底中形成一第一埋入磊晶層；然後於該第一區域形成一封層；及形成該封層之後，於該第二虛置閘極結構兩側的該基底中形成一第二埋入磊晶層。

Description

金屬閘極CMOS元件及其製作方法
本發明係有關於一種半導體元件及其製作方法，尤指一種雙功函數(dual work-function)金屬閘極(metal-gate)互補式金氧半導體(CMOS)電晶體元件及其製作方法。
隨著半導體元件持續地微縮，功函數金屬已逐漸取代傳統多晶矽作為匹配高介電常數介電層的控制電極。目前，雙功函數金屬閘極之製作方法可概分為前閘極(gate-first)製程與後閘極(gate-last)製程，其中，後閘極製程又被稱做「置換金屬閘極(Replacement Metal-Gate)」或「RMG」製程，可以避免源極/汲極超淺接面活化回火以及金屬矽化物等高熱預算製程，且具有較寬的材料選擇，故漸漸地取代前閘極製程。
習知的後閘極製程係先形成一多晶矽虛置閘極(dummy gate)或置換閘極(replacement gate)，然後依序完成多道的MOS電晶體製作步驟，例如，形成第一側壁子、第一側壁子後的LDD離子佈植、汲極/源極的埋入磊晶製程、氮化矽/氧化矽複合第二側壁子製程、汲極/源極的離子佈植等等，接著，再將多晶矽虛置閘極移除而形成一閘極溝渠(gate trench)，最後依電性需求於閘極溝渠內填入不同的金屬。
由於雙功函數金屬閘極一方面需要與NMOS元件搭配，另一方面則需與PMOS元件搭配，因此使得相關元件的整合技術以及製程控制更形複雜，且各材料的厚度與成分控制要求亦更形嚴苛。在這個嚴苛的製程環境下，如何在製作雙功函數金屬閘極時又同時整合PMOS/NMOS元件的製程，而同時達到降低成本與完成具有競爭力產品的作法即為現今重要課題。
據此，本發明提供一種雙功函數金屬閘極CMOS元件及製作方法，整合了埋入式SiGe/SiC製程，其能夠簡化雙功函數金屬閘極CMOS製程的複雜度，並進一步降低製造成本。
根據本發明之一較佳實施例，本發明提供一種雙功函數金屬閘極CMOS元件的製作方法，包含有：提供一基底，包含有一第一區域及一第二區域；分別在該第一區域及該第二區域形成一第一虛置閘極結構及一第二虛置閘極結構；分別於該第一虛置閘極結構兩側的該基底中及該第二虛置閘極結構兩側的該基底中形成一第一輕摻雜汲極及一第二輕摻雜汲極；分別於該第一虛置閘極結構上及該第二虛置閘極結構上形成一第一側壁子及一第二側壁子；於該第一虛置閘極結構兩側的該基底中形成一第一埋入磊晶層；於該第一區域形成一封層；及形成該封層之後，於該第二虛置閘極結構兩側的該基底中形成一第二埋入磊晶層。
在形成該第二埋入磊晶層之後，繼續於該基底上全面沈積一第一接觸洞蝕刻停止層，覆蓋住該第一區域及該第二區域；於該第一接觸洞蝕刻停止層上形成一第一介電層；進行一化學機械研磨製程，研磨掉一部份厚度的該第一介電層及該第一接觸洞蝕刻停止層，直到曝露出該第一虛置閘極結構及該第二虛置閘極結構；去除該第一虛置閘極結構及該第二虛置閘極結構，分別形成一第一閘極溝渠及一第二閘極溝渠；及於該第一閘極溝渠內形成一第一閘極介電層及一第一金屬閘極，並於該第二閘極溝渠內形成一第二閘極介電層及一第二金屬閘極。
在形成該第一金屬閘極及該第二金屬閘極之後，繼續於該基底上沈積一第二介電層；蝕刻該第一區域內的該第一、第二介電層、該第一接觸洞蝕刻停止層及該封層，形成一第一接觸洞，蝕刻該第二區域內的該第一、第二介電層及該第一接觸洞蝕刻停止層，形成一第二接觸洞；於該第一、第二接觸洞的底部形成一矽化金屬層；及於該第一、第二接觸洞填入金屬層，俾形成一第一接觸插塞及一第二接觸插塞。
根據本發明之另一較佳實施例，在形成該第一金屬閘極及該第二金屬閘極之後，繼續去除該第一介電層、該第一接觸洞蝕刻停止層以及該封層；沈積一具有應力的第二接觸洞蝕刻停止層；於該第二接觸洞蝕刻停止層形成一第三介電層；蝕刻該第一區域內的該第三介電層及該第二接觸洞蝕刻停止層，形成一第一接觸洞，蝕刻該第二區域內的該第三介電層及該第二接觸洞蝕刻停止層，形成一第二接觸洞；於該第一、第二接觸洞的底部形成一矽化金屬層；及於該第一、第二接觸洞填入金屬層，俾形成一第一接觸插塞及一第二接觸插塞。
另一方面，本發明提供一種金屬閘極CMOS元件，包含有：一基底，包含有一PMOS區域及一NMOS區域；一PMOS電晶體，設於該PMOS區域內的該基底上；一NMOS電晶體，設於該NMOS區域內的該基底上；一封層，僅覆蓋住該PMOS區域內的該PMOS電晶體；及一接觸洞蝕刻停止層，覆蓋住該該PMOS區域內的封層及該NMOS區域內的該NMOS電晶體。其中該PMOS電晶體包含有一第一金屬閘極以及一第一閘極介電層。該第一閘極介電層包含金屬氧化物。該金屬氧化物包含有氧化鉿(hafnium oxide, HfO2 )、矽酸鉿氧化合物(hafnium silicon oxide, HfSiO4 )、矽酸鉿氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化鋁(aluminum oxide, Al2 O3 )、氧化鑭(lanthanum oxide, La2 O3 )、鋁酸鑭（lanthanum aluminum oxide, LaAlO3）、氧化鉭(tantalum oxide, Ta2 O5 )、氧化鋯(zirconium oxide, ZrO2 )、矽酸鋯氧化合物(zirconium silicon oxide, ZrSiO4 )、或鋯酸鉿(hafnium zirconium oxide, HfZrO2 )。該PMOS電晶體另包含有一埋入式SiGe磊晶層，位於該PMOS電晶體的一汲極/源極區域。該封層直接接觸該埋入式SiGe磊晶層。該第一金屬閘極包含有氮化鈦 (titanium nitride, TiN)、氮化鋁 (aluminum nitride, AlN)、氮化鉭 (tantalum nitride, TaN)、鋁 (aluminum, Al)或功函數金屬。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
請參閱第1圖至第14圖，其為依據本發明較佳實施例所繪示之雙功函數金屬閘極CMOS元件製作方法之示意圖。首先，如第1圖所示，提供一基底10，例如，基底10可以是矽基底、含矽基底、矽覆絕緣(SOI)基底或磊晶基底等。基底10內形成有複數個淺溝絕緣(STI) 12，電性隔離出至少一PMOS區域101以及一NMOS區域102。接下來，分別於基底10的PMOS區域101及NMOS區域102內形成一虛置閘極結構21以及一虛置閘極結構22，其中虛置閘極結構21可包含有一閘極矽氧介電層21a、一多晶矽層21b、一蓋層21c以及一側壁氧化層21d，而虛置閘極結構22可包含有一閘極矽氧介電層22a、一多晶矽層22b、一蓋層22c以及一側壁氧化層22d。蓋層21c及22c可以是氮化矽。接著，在形成虛置閘極結構21及22之後，先以圖案化光阻層30蓋住PMOS區域101，圖案化光阻層30的開口30a則曝露出NMOS區域102，再進行一離子佈植製程130，於虛置閘極結構22兩側之基底10內形成一輕摻雜汲極(LDD) 220。
如第2圖所示，接著，在離子佈植製程130之後，去除圖案化光阻層30，再以另一圖案化光阻層40蓋住NMOS區域102，圖案化光阻層40的開口40a則曝露出PMOS區域101，然後進行一離子佈植製程140，於虛置閘極結構21兩側之基底10內形成一輕摻雜汲極(LDD) 210，隨後，去除圖案化光阻層40。當然，熟習該項技藝者應能理解第1圖中的LDD離子佈植製程與第2圖中的LDD離子佈植製程順序上係可以互換的。
如第3圖所示，於基底10的表面上全面沈積一側壁子材料層50，覆蓋住PMOS區域101以及NMOS區域102。根據本發明之較佳實施例，側壁子材料層50可以是碳摻雜氮化矽層，其介電常數較不摻雜碳的氮化矽要高。如第4圖所示，接著，以非等向性乾蝕刻製程蝕刻側壁子材料層50，如此分別在虛置閘極結構21及22的側壁上形成側壁子51及52。由此可知，本發明技術特徵之一係在形成LDD之後，始形成閘極側壁子。
接著，如第5圖所示，於基底10的表面上另外全面沈積一犧牲氮化矽層54，覆蓋住PMOS區域101以及NMOS區域102。根據本發明之較佳實施例，犧牲氮化矽層54可以是未摻雜氮化矽層，其與前述之側壁子材料層50具有明顯的蝕刻選擇比。換言之，犧牲氮化矽層54的蝕刻速率明顯高於側壁子材料層50的蝕刻選擇比。
如第6圖所示，接著以一圖案化光阻層60蓋住NMOS區域102，而圖案化光阻層60的開口60a則曝露出PMOS區域101。接下來，進行一蝕刻製程，於PMOS區域101內的虛置閘極結構21的兩側自動對準形成西格瑪形(sigma-shaped)的凹槽71，然後去除圖案化光阻層60。如第7圖所示，接著進行PMOS區域101的SiGe磊晶製程，於凹槽71內形成埋入式SiGe磊晶層81。根據本發明之較佳實施例，前述之SiGe磊晶製程係同步(in-situ)進行P+ 摻雜，形成P+ 埋入式SiGe磊晶層81，故可省略後續PMOS的汲極/源極的離子佈植步驟及相對應的光罩。
如第8圖所示，接著進行一蝕刻製程，選擇性的去除掉NMOS區域102內剩餘的犧牲氮化矽層54。在其它實施例中，此蝕刻步驟亦可以省略。然後，進行一沈積製程，例如，化學氣相沈積(CVD)或原子層沈積(ALD)，於基底10的表面上再全面沈積一氮化矽封層(SiN seal layer)56，其厚度約介於50埃至200埃之間。
如第9圖所示，接著以一圖案化光阻層80蓋住PMOS區域101，而圖案化光阻層80的開口80a則曝露出NMOS區域102。接下來，進行一蝕刻製程，於NMOS區域102內的虛置閘極結構22的兩側自動對準形成西格瑪形(sigma-shaped)的凹槽72，然後去除圖案化光阻層80。如第10圖所示，接著進行NMOS區域102的SiC磊晶製程，於凹槽72內形成埋入式SiC磊晶層82。根據本發明之較佳實施例，前述之SiC磊晶製程係同步(in-situ)進行N+ 摻雜，形成N+ 埋入式SiC磊晶層82，故可省略後續NMOS的汲極/源極的離子佈植步驟及相對應的光罩。此外，熟習該項技藝者應能理解第6~7圖中PMOS區域的埋入式SiGe磊晶製程與第9~10圖中NMOS區域的埋入式SiC磊晶製程順序上係可以互換的。
如第11圖所示，接著在基底10的表面上全面沈積一接觸洞蝕刻停止層(CESL)90，例如，氮化矽層，其厚度可以介於100埃至150埃之間。根據本發明之較佳實施例，接觸洞蝕刻停止層90可以不具有應力。然後，在接觸洞蝕刻停止層90上沈積一介電層91，例如，矽氧層或者低介電常數材料層。
如第12圖所示，進行一化學機械研磨(CMP)製程，研磨掉一部份厚度的介電層91、一部份厚度的接觸洞蝕刻停止層90、虛置閘極結構21的蓋層21c以及虛置閘極結構22的蓋層22c，如此即曝露出虛置閘極結構21的多晶矽層21b以及虛置閘極結構22的多晶矽層22b。然後，利用蝕刻方式，將虛置閘極結構21(包括多晶矽層21b以及閘極矽氧介電層21a)及虛置閘極結構22(包括多晶矽層22b以及閘極矽氧介電層22a)完全去除，俾形成閘極溝渠321及閘極溝渠322，分別曝露出PMOS電晶體的通道區域121以及NMOS電晶體的通道區域122。
如第13圖所示，接下來於閘極溝渠321內形成高介電常數(high-k)閘極介電層421a及金屬閘極421b，於閘極溝渠322內形成高介電常數閘極介電層422a及金屬閘極422b。其中，高介電常數閘極介電層421a及422a可選自氮化矽(SiN)、氮氧化矽(SiON)以及金屬氧化物所組成之一群組，其中金屬氧化物則包含氧化鉿(hafnium oxide, HfO2 )、矽酸鉿氧化合物(hafnium silicon oxide, HfSiO4 )、矽酸鉿氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化鋁(aluminum oxide, Al2 O3 )、氧化鑭(lanthanum oxide, La2 O3 )、鋁酸鑭（lanthanum aluminum oxide, LaAlO3）、氧化鉭(tantalum oxide, Ta2 O5 )、氧化鋯(zirconium oxide, ZrO2 )、矽酸鋯氧化合物(zirconium silicon oxide, ZrSiO4 )、或鋯酸鉿(hafnium zirconium oxide, HfZrO2 )等。金屬閘極421b及422b可以包含有氮化鈦、氮化鋁、氮化鉭、鋁或功函數金屬，可以是單層或複合層結構。高介電常數閘極介電層421a及422a可以利用化學氣相沈積或原子層沈積形成，金屬閘極421b及422b可以利用沈積、蒸鍍或濺鍍等方式形成，最後再以化學機械研磨去除掉閘極溝渠321及閘極溝渠322外的金屬層。
如第14圖所示，在完成高介電常數閘極介電層暨金屬閘極(high-k/metal gate)製程之後，接著於基底10上再沈積一介電層92，接下來，進行接觸洞及接觸插塞製程，包括乾蝕刻PMOS區域101內的介電層92、91、接觸洞蝕刻停止層90及氮化矽封層56，形成接觸洞92a，曝露出PMOS電晶體的部分的汲極/源極，乾蝕刻NMOS區域102內的介電層92、91及接觸洞蝕刻停止層90，形成接觸洞92b，曝露出NMOS電晶體的部分的汲極/源極。繼之，進行矽化金屬製程，分別於接觸洞92a及92b的底部形成矽化金屬層171及172，例如，矽化鎳(NiSi)或NiPt。最後，於接觸洞92a及92b填入金屬附著層，例如，鈦 (Ti)、氮化鈦 (TiN)、鎢(W)，俾形成接觸插塞192a及192b。從第14圖可看出本發明結構上的特徵之一在於PMOS區域101係被氮化矽封層56以及接觸洞蝕刻停止層90蓋住，而NMOS區域102只被接觸洞蝕刻停止層90蓋住。
第15圖至第16圖為依據本發明另一較佳實施例所繪示之雙功函數金屬閘極CMOS元件製作方法之示意圖，其中，第15圖係接續第13圖。如第15圖所示，在完成第13圖中的金屬閘極製程之後，接著將介電層91、接觸洞蝕刻停止層90以及氮化矽封層56去除，然後沈積另一接觸洞蝕刻停止層93以及另一介電層94，其中，接觸洞蝕刻停止層93係具有應力，例如，伸張應力或壓縮應力，以增加元件效能。
接下來，如第16圖所示，進行接觸洞及接觸插塞製程，包括乾蝕刻PMOS區域101內的介電層94及接觸洞蝕刻停止層93，形成接觸洞94a，曝露出PMOS電晶體的部分的汲極/源極，乾蝕刻NMOS區域102內的介電層94及接觸洞蝕刻停止層93，形成接觸洞94b，曝露出NMOS電晶體的部分的汲極/源極。繼之，進行矽化金屬製程，分別於接觸洞94a及94b的底部形成矽化金屬層271及272，例如，矽化鎳。最後，於接觸洞94a及94b填入金屬附著層，例如，鎢、鈦、氮化鈦，俾形成接觸插塞194a及194b。   以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧基底
12‧‧‧淺溝絕緣
21‧‧‧虛置閘極結構
21a‧‧‧閘極矽氧介電層
21b‧‧‧多晶矽層
21c‧‧‧蓋層
21d‧‧‧側壁氧化層
22‧‧‧虛置閘極結構
22a‧‧‧閘極矽氧介電層
22b‧‧‧多晶矽層
22c‧‧‧蓋層
22d‧‧‧側壁氧化層
30‧‧‧圖案化光阻層
30a‧‧‧開口
40‧‧‧圖案化光阻層
40a‧‧‧開口
50‧‧‧側壁子材料層
51‧‧‧側壁子
52‧‧‧側壁子
54‧‧‧犧牲氮化矽層
56‧‧‧氮化矽封層
60‧‧‧圖案化光阻層
60a‧‧‧開口
71‧‧‧凹槽
72‧‧‧凹槽
80‧‧‧圖案化光阻層
80a‧‧‧開口
81‧‧‧埋入式SiGe磊晶層
82‧‧‧埋入式SiC磊晶層
90‧‧‧接觸洞蝕刻停止層
91‧‧‧介電層
92‧‧‧介電層
92a‧‧‧接觸洞
92b‧‧‧接觸洞
93‧‧‧接觸洞蝕刻停止層
94‧‧‧介電層
94a‧‧‧接觸洞
94b‧‧‧接觸洞
101‧‧‧PMOS區域
102‧‧‧NMOS區域
121‧‧‧通道區域
122‧‧‧通道區域
130‧‧‧離子佈植製程
140‧‧‧離子佈植製程
171‧‧‧矽化金屬層
172‧‧‧矽化金屬層
192a‧‧‧接觸插塞
192b‧‧‧接觸插塞
194a‧‧‧接觸插塞
194b‧‧‧接觸插塞
210‧‧‧輕摻雜汲極
220‧‧‧輕摻雜汲極
271‧‧‧矽化金屬層
272‧‧‧矽化金屬層
321‧‧‧閘極溝渠
322‧‧‧閘極溝渠
421a‧‧‧閘極介電層
421b‧‧‧金屬閘極
422a‧‧‧閘極介電層
422b‧‧‧金屬閘極
第1圖至第14圖為依據本發明較佳實施例所繪示之雙功函數金屬閘極CMOS元件製作方法之示意圖。 第15圖至第16圖為依據本發明另一較佳實施例所繪示之雙功函數金屬閘極CMOS元件製作方法之示意圖。
10‧‧‧基底
12‧‧‧淺溝絕緣
51‧‧‧側壁子
52‧‧‧側壁子
56‧‧‧氮化矽封層
81‧‧‧埋入式SiGe磊晶層
82‧‧‧埋入式SiC磊晶層
90‧‧‧接觸洞蝕刻停止層
91‧‧‧介電層
92‧‧‧介電層
92a‧‧‧接觸洞
92b‧‧‧接觸洞
101‧‧‧PMOS區域
102‧‧‧NMOS區域
171‧‧‧矽化金屬層
172‧‧‧矽化金屬層
192a‧‧‧接觸插塞
192b‧‧‧接觸插塞
210‧‧‧輕摻雜汲極
220‧‧‧輕摻雜汲極
421a‧‧‧閘極介電層
421b‧‧‧金屬閘極
422a‧‧‧閘極介電層
422b‧‧‧金屬閘極

Claims (10)

  1. 一種金屬閘極CMOS元件的製作方法，包含有：        提供一基底，包含有一第一區域及一第二區域；        分別在該第一區域及該第二區域形成一第一虛置閘極結構及一第二虛置閘極結構；        分別於該第一虛置閘極結構兩側的該基底中及該第二虛置閘極結構兩側的該基底中形成一第一輕摻雜汲極及一第二輕摻雜汲極；        分別於該第一虛置閘極結構上及該第二虛置閘極結構上形成一第一側壁子及一第二側壁子；        於該第一虛置閘極結構兩側的該基底中形成一第一埋入磊晶層；        於該第一區域形成一封層；及        形成該封層之後，於該第二虛置閘極結構兩側的該基底中形成一第二埋入磊晶層。
  2. 如申請專利範圍第1項所述之金屬閘極CMOS元件的製作方法，其中另包含有： 於該基底上全面沈積一第一接觸洞蝕刻停止層，覆蓋住該第一區域及該第二區域； 於該第一接觸洞蝕刻停止層上形成一第一介電層； 進行一化學機械研磨製程，研磨掉一部份厚度的該第一介電層及該第一接觸洞蝕刻停止層，直到曝露出該第一虛置閘極結構及該第二虛置閘極結構； 去除該第一虛置閘極結構及該第二虛置閘極結構，分別形成一第一閘極溝渠及一第二閘極溝渠；及 於該第一閘極溝渠內形成一第一閘極介電層及一第一金屬閘極，並於該第二閘極溝渠內形成一第二閘極介電層及一第二金屬閘極。
  3. 如申請專利範圍第2項所述之金屬閘極CMOS元件的製作方法，其中另包含有：        於該基底上沈積一第二介電層；        蝕刻該第一區域內的該第一、第二介電層、該第一接觸洞蝕刻停止層及該封層，形成一第一接觸洞，蝕刻該第二區域內的該第一、第二介電層及該第一接觸洞蝕刻停止層，形成一第二接觸洞；        於該第一、第二接觸洞的底部形成一矽化金屬層；及        於該第一、第二接觸洞填入金屬層，俾形成一第一接觸插塞及一第二接觸插塞。
  4. 如申請專利範圍第2項所述之金屬閘極CMOS元件的製作方法，其中另包含有：        去除該第一介電層、該第一接觸洞蝕刻停止層以及該封層；        沈積一具有應力的第二接觸洞蝕刻停止層；        於該第二接觸洞蝕刻停止層形成一第三介電層；        蝕刻該第一區域內的該第三介電層及該第二接觸洞蝕刻停止層，形成一第一接觸洞，蝕刻該第二區域內的該第三介電層及該第二接觸洞蝕刻停止層，形成一第二接觸洞；        於該第一、第二接觸洞的底部形成一矽化金屬層；及        於該第一、第二接觸洞填入金屬層，俾形成一第一接觸插塞及一第二接觸插塞。
  5. 如申請專利範圍第1項所述之金屬閘極CMOS元件的製作方法，其中該第一區域是PMOS區域，該第二區域是NMOS區域。
  6. 如申請專利範圍第1項所述之金屬閘極CMOS元件的製作方法，其中該第一側壁子包含碳摻雜氮化矽層。
  7. 如申請專利範圍第1項所述之金屬閘極CMOS元件的製作方法，其中該第二側壁子包含碳摻雜氮化矽層。
  8. 如申請專利範圍第1項所述之金屬閘極CMOS元件的製作方法，其中該封層是氮化矽封層。
  9. 如申請專利範圍第1項所述之金屬閘極CMOS元件的製作方法，其中該第一埋入磊晶層同步摻雜有第一導電型摻質，該第二埋入磊晶層同步摻雜有第二導電型摻質。
  10. 如申請專利範圍第9項所述之金屬閘極CMOS元件的製作方法，其中該第一導電型為P型，該第二導電型為N型。
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