CN101416287A - 用于通过使漏极及源极区凹陷而在晶体管中紧邻沟道区提供应力源的技术 - Google Patents

用于通过使漏极及源极区凹陷而在晶体管中紧邻沟道区提供应力源的技术 Download PDF

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Abstract

藉由使场效晶体管的漏极及源极区(114，214)凹陷(112D，212D)，可在凹处(112，212)中形成高应力层(118，218)，例如，接触蚀刻中止层，以便增进于场效应晶体管(100，200)的邻近沟道区(104，204)中的应变产生。此外，藉由减少或避免金属硅化物(217)之不当的松弛效应(relaxation effect)，可使应变半导体材料(203)位在紧邻沟道区(104，204)，从而也提供增进的应变产生效率。在一些态样中，可组合两种效果以得到甚至更有效率的应变引发机构。

Description

用于通过使漏极及源极区凹陷而在晶体管中紧邻沟道区提供应力源的技术
技术领域
一般而言，本发明系关于集成电路的形成，且更特别的是，有关于使用应力源形成具有应变沟道区的晶体管，例如嵌入应变层(embedded strained layer)、应力覆盖层(stressed overlayer)及其类似物，以提高MOS晶体管之沟道区内的电荷载子移动率(charge carriermobility)。
背景技术
集成电路的制造需要根据指定的电路布局在给定的芯片区上形成大量的电路组件。一般而言，目前实务上有多种制程技术，其中，对于复杂的电路，例如微处理器、储存芯片、及其类似物，由于从操作速度及/或耗电量及/或成本效率的角度看来有优异的特性，CMOS技术为目前最有前景的方法。在使用CMOS技术制造复杂的集成电路期间，有数百万个晶体管，亦即，N型沟道晶体管与P型沟道晶体管，形成于包含结晶半导体层的基板上。不论是N型沟道晶体管还是P型沟道晶体管，MOS晶体管都含有所谓的PN接面，其系由以下的界面形成：高度掺杂之漏极及源极区和配置于该漏极区及该源极区之间的反向掺杂沟道区。
控制沟道区的导电性(conductivity)(亦即，导电沟道的电流驱动能力)是用形成于沟道区附近且用细薄绝缘层与该沟道区隔离的栅极电极。在因施加适当的控制电压于栅极电极而形成导电沟道后，沟道区的导电性则取决于掺杂物浓度(dopant concentration)、多数电荷载子的移动率，且对于沟道区在晶体管宽度方向的给定延伸部分(也被称作沟道长度)而言，取决于源极区与漏极区之间的距离。因此，结合于施加控制电压至栅极电极后可在绝缘层下方快速产生导电沟道的能力，沟道区的整体导电性大体决定MOS晶体管的效能。因此，减少沟道长度，和减少与沟道长度有关的沟道电阻率，致使沟道长度成为实现提高集成电路操作速度的主要设计准则。
不过，持续缩减晶体管尺寸所涉及的多项问题必须加以处理以免不适当地抵消掉逐步减少MOS晶体管沟道长度所得到的优势。此方面的主要问题之一是要开发增强的光微影技术(photolithography)和蚀刻策略以可靠及可重制地制成有关键尺寸的电路组件，例如晶体管的栅极电极，用于新世代器件。此外，漏极区及源极区在垂直方向与横向都要求要有高度精密的掺杂物分布(dopant profile)以结合所欲之沟道可控制性(channel controllability)来提供低的片电阻率(sheet resistivity)和接触电阻率。
由于持续减少关键尺寸(亦即，晶体管的栅极长度)需要调适与上述制程步骤有关的高度复杂制程技术而且也可能要开发新的技术，有人已提出藉由增加沟道区对于给定沟道长度的电荷载子移动率也用来提高晶体管组件的沟道导电性，藉此提供实现效能改善的潜力，能与未来技术节点的进展匹敌，同时避免或至少延迟上述许多与器件缩放(device scaling)有关的制程调适。可用来增加电荷载子移动率的有效机制之一是修改沟道区的晶格结构，例如藉由在沟道区附近产生拉伸或压缩应力以在沟道区中产生对应的应变(strain)分别用来修改电洞移动率与电子移动率。例如，在沟道区中产生拉伸应变(tensile strain)会增加电子的移动率，接着可直接转化成导电性的对应增加量。另一方面，沟道区内的压缩应变(compressive strain)可增加电洞的移动率，从而提供提高P型晶体管之效能的潜力。集成电路的制造导入应力或应变工程技术为极有前景而可用于下一代器件的方法，因为，例如，应变硅(strained silicon)可视为是“新”型的半导体材料，这可使得制造快速强有力的半导体器件成为有可能而不需要昂贵的半导体材料，同时仍可使用许多公认有效的制造技术。
结果，有人已提出在沟道区内或下方导入，例如，硅/锗层或硅/碳层以造成可产生对应应变的拉伸应力(tensile stress)或压缩应力(compressive stress)。虽然在沟道区内或下方导入应力产生层(stress-creating layer)可明显增强晶体管效能，然而为了实现对应应力层的形成于习知且已被充分认可的MOS技术内要花费很大的功夫。例如，必须开发和实现额外的外延生长技术于制程流程中以形成含锗或碳的应力层于沟道区内或下方的适当位置。因此，制程复杂度会显著增加，因而也会增加生产成本且有可能使生产良率降低。
因此，在其它的方法中，例如，利用以覆盖层、间隔件组件(spacerelement)及其类似物产生的外应力(external stress)是企图在沟道区内产生想要的应变。不过，藉由施加指定外应力而在沟道区中产生应变的制程会苦于无法有效地把外应力转化成沟道区内的应变。因此，虽然提供的优点明显超过上述于沟道区内需要附加应力层的方法，但是应力转移机构的效率可能仍取决于制程及器件的细节而可能导致公认有效之标准晶体管设计的效能增益减少，因为覆盖层可能明显偏移离开沟道区，从而减少最终产生于沟道区内的应变。
在另一方法中，提高PMOS晶体管的电洞移动率系藉由形成嵌入应变硅/锗层于晶体管的漏极区与源极区内，其中带有压缩应变的漏极区与源极区会在毗邻硅沟道区中产生单轴应变(uniaxial strain)。为此目的，选择性地使PMOS晶体管的漏极区与源极区凹陷，同时屏蔽(mask)NMOS晶体管，随后用外延生长法选择性形成硅/锗层于PMOS晶体管内。通常在外延生长期间提供有某一程度之“溢出(overfill)”的应变硅/锗以减少“宝贵的(precious)”应变硅/锗材料在硅化制程(silicidationprocess)期间的消耗量，该硅化制程系用来在漏极及源极区内形成金属硅化物以便得到减少之接触电阻。不过，如果提供任何与嵌入应变层结合的覆盖层的话，则漏极及源极区的加高可能会使所述覆盖层的应力转移效率减少。
鉴于上述情形，亟须一种改良技术能用应力转移机构(stress transfermechanism)有效提高MOS晶体管的效能，同时实质避免或至少减少上述问题中之一个或更多个问题。
发明内容
以下的概要可供基本了解本发明的一些态样。此概要并非本发明的详尽概述。也非旨在识别关键或重要组件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细说明的前言。
一般而言，本发明针对一种提供增进的晶体管效能的技术，其系藉由以从一个或更多个应力源更有效率地把应力转移到沟道区中来显著增加沟道区内的应变。为此目的，应力介电层(stressed dielectric layer)可位在更加靠近沟道区以便显著增进应力转移。在本发明一些示范具体实施例中，藉由使个别漏极及源极区凹陷可显著增加应力转移机构(例如，基于上覆介电应力层而得到者)以便在相对于栅极绝缘层为较浅的深度形成应力介电层，从而显著增进应力转移，因为此时应力介电层可更为直接地转移个别应力至沟道区。在一些具体实施例中，凹陷的漏极及源极区也包含应变半导体材料(strained semiconductor material)以使沟道区中所得到的应变增加更多。
在本发明之另一示范具体实施例中，一种半导体器件包括：第一导电性类型的第一晶体管，该第一晶体管包括形成于第一沟道区上方的第一栅极电极，以及形成于该第一栅极电极与该第一沟道区之间的第一栅极绝缘层。此外，该第一晶体管包括形成于邻近该第一沟道区的第一漏极及源极区，其中所述第一漏极及源极区相对于该第一栅极绝缘层系呈凹陷的。最后，该第一晶体管包括形成于所述第一漏极及源极区上方的第一应力层，其中该第一应力层系延伸进入由所述第一凹陷漏极及源极区所形成的凹处中。
根据本发明之又另一示范具体实施例，一种半导体器件包括形成于基板上方的埋藏绝缘层(buried insulating layer)及形成在该埋藏绝缘层上的半导体层。该半导体器件更包括栅极电极，该栅极电极形成于该半导体层上方且藉由栅极绝缘层而与该半导体层隔开。在该半导体层中形成有应变半导体材料，其中该应变半导体材料在该栅极绝缘层上方延伸。在该应变半导体材料内部分地形成漏极区与源极区，且在该栅极电极的侧壁与该应变半导体材料上方形成侧壁间隔件。最后，该半导体器件更包含形成在所述漏极及源极区内邻近该侧壁间隔件的金属硅化物区。
根据本发明之又另一示范具体实施例，一种方法包括：在半导体层中形成邻近栅极电极结构的凹处，其中该栅极电极结构包含具有第一宽度的第一侧壁间隔件。此外，在该凹处中形成应变半导体材料，以及基于具有比该第一宽度大的第二宽度的第二侧壁间隔件，至少在该应变半导体材料中形成漏极及源极区。
根据本发明之另一示范具体实施例，一种方法包括：形成邻近第一场效晶体管的栅极电极的第一凹处，其中该栅极电极位于半导体层上方且在其侧壁上形成有侧壁间隔件。此外，该方法包括：形成邻近该侧壁间隔件漏极区与源极区。最后，该方法包括：在该第一场效晶体管上方形成第一介电应力层，其中该第一介电应力层形成于该凹处中以便在位于该栅极电极与该半导体层之间的栅极绝缘层下方延伸。
附图说明
参考上述结合附图的说明可了解本发明，图中类似的组件用相同的组件符号表示。
图1a至图1e的剖面图系根据本发明之示范具体实施例示意地图标于各种制造阶段期间的晶体管，所述制造阶段形成用于容纳凹陷应力层(recessed stressed layer)的凹陷漏极及源极区；
图1f至图1g的剖面图系根据本发明之其它示范具体实施例示意地图标于形成凹陷漏极及源极区期间的晶体管，其中系于离子植入后进行用于使漏极及源极区凹陷的蚀刻制程；
图1h的剖面图系根据本发明之其它示范具体实施例示意地图标在漏极及源极区与门极电极中以高度去耦合方式形成金属硅化物期间的晶体管；
图1i的剖面图系根据本发明之其它示范具体实施例示意地图标包含两种不同类型且容纳不同应力覆盖层之晶体管的半导体器件；
图2a至图2e的剖面图系根据本发明之示范具体实施例示意地图标于形成嵌入应变半导体材料期间的晶体管器件，该嵌入应变半导体材料对于金属硅化物有增加的偏移(offset)；
图2f至图2g示意地图标晶体管组件的剖面图，该晶体管组件具有嵌入应变半导体材料和凹陷漏极及源极区以用于增进来自覆盖层的应力转移(stress transfer)；
图2h的剖面图系根据本发明之其它示范具体实施例示意地图标有两种不同类型之晶体管的半导体器件，其中各个晶体管具有与凹陷漏极/源极架构结合的应变半导体材料；以及
图3a至图3f的剖面图系根据本发明之其它示范具体实施例示意地图标在形成应变半导体材料期间的晶体管组件，该应变半导体材料对于栅极电极有减少的偏移以便提高应力转移。
尽管本发明容易做成各种修改及替代形式，但是本文仍以附图为例图标数个本发明的特定具体实施例且详述于本文。然而，应了解本文所描述的特定具体实施例不是想要把本发明限制成为所揭示的特定形式，反而是，本发明是要涵盖落入所附申请专利范围所界定之本发明精神及范畴内的所有修饰、均等及替代。
具体实施方式
以下描述数个本发明的示范具体实施例。为了清楚说明，本专利说明书没有描述实际具体实作的所有特征。当然，应了解，在开发任一此类的实际具体实施例时，必须做许多与具体实作有关的决策以达成开发人员的特定目标，例如符合与系统相关和商务有关的限制，这些都会随着每一个具体实作而有所不同。此外，应了解，此类开发工作也许是既复杂且花时间，但是熟悉本技艺之一般技术人员在阅读本揭示内容后仍将视为例行工作。
现在参考附图描述本发明。示意地图标于附图的各种结构、系统及器件均仅供解释且藉此使本发明不被熟谙此艺者所习知的细节所混淆。不过，仍纳入附图用来描述及解释本发明的示范实施例。本文所用的字汇及词组应理解及解释成具有与相关技艺技术人员之理解一致的意思。没有特别定义的术语或词组(亦即，与熟谙此艺者所理解之普通惯用意思不同的定义)想要用本文术语或词组的一致用法来暗示。在这个意义上，想要一术语或词组有特定的意思时，亦即，不同于熟谙此艺者所理解的意思，会在本专利说明书中以直接明白地提供该术语或词组之定义的方式清楚陈述此一特定的定义。
一般而言，本发明系关于一种用于增进应力转移至个别晶体管之沟道区的技术，此系藉由增加覆盖材料层(例如，接触蚀刻中止层(contact etch stop layer))及/或形成于个别晶体管之漏极及源极区中的应变半导体材料的应力转移效率而达成。例如，关于前者，亦即，使用应力覆盖层(例如，接触蚀刻中止层)来增强应力转移机构，本发明考虑到：使用与习知方法不同的晶体管架构可显著增进应力转移。例如，在典型的标准晶体管配置中，其中漏极及源极区大体与沟道区(亦即，栅极绝缘层与底下之结晶半导体区之间的界面)齐平，藉由接触蚀刻中止层可实现应力转移从而在沟道区内产生应变，该接触蚀刻中止层通常设在晶体管上方有高拉伸或压缩应力，其中系各自通过栅极电极的侧壁间隔件使应力转移到沟道区内。在其它习知的方法中，例如，经常提供加高的漏极及源极区，以便藉由提供加深的金属硅化物来使漏极及源极的电阻减小，或用来容纳应变半导体材料(例如，硅/锗)，然后提供过量的材料以便在形成金属硅化物到大体与沟道区相对应的高度时可减少应变半导体材料的消耗量。在这些方法中，由上覆接触蚀刻中止层产生的应力系经由所述间隔件的上半部来转移，由于有加高的漏极及源极区，因此应力需要通过量增加的材料来运作，因此沟道区中最终所得到的应变会显著减少。
根据本发明之一态样，藉由使漏极及源极区凹陷可显著提高由上覆应力层(overlaying stressed layer)(例如，接触蚀刻中止层)产生转移至沟道区的应力，因为在此情形下，大体齐平和加高的漏极及源极架构的机构仍然有效，同时另外得到应力之高度“直接”的部分，由于位置高度低于栅极绝缘层的上覆应力层之部分可横向地“推挤”沟道区，因而可在邻接沟道区中有效地产生应变。此外，在本发明一些示范具体实施例中，藉由使应变材料更为靠近沟道区可提高漏极及源极区中之应变半导体材料得到应变转移(strain transfer)的效率，其中，在一些示范具体实施例中，使用凹陷应力覆盖层(recessed stressed overlayer)，可使这种技术与上述技术结合。这可藉由“用完即弃型(disposable)”间隔件来实现，其中第一间隔件可用来界定紧挨着所述沟道区的腔体(cavity)，随后，在移除所述间隔件后，可形成宽度增加的实际器件间隔件，藉此在基于器件间隔件而于应变半导体材料中形成金属硅化物之后，部分应变半导体材料横向地留在金属硅化物与沟道区之间。因此，用完即弃型间隔件的方法使得有效结合凹陷应力覆盖层的方法成为有可能，因为用完即弃型间隔件之方法所提供的偏移能提供靠近沟道区的应变半导体材料，它即使在硅化后仍留着，同时凹陷应力层的作用更为直接，如以上所解释的。如同随后所详述的，可适当地组合用以增强应力转移机构的各种态样且用来在各个沟道区内产生不同类型的应变，从而提供个别增强N型沟道晶体管与P型沟道晶体管之效能的潜力，其中也在一些态样中，提供用于似SOI(SOI-like)晶体管架构的增强应力转移机构，即使应变半导体材料的应力转移受限于对应活性半导体层的可用厚度，与块体器件(bulk device)相反，其中可提供应变半导体材料给有相当深度的漏极及源极区。
请参考图1a至图1i、图2a至图2h、以及图3a至图3f，此时更详细地描述本发明的另一示范具体实施例。图1a示意地图标包含晶体管组件100之半导体器件150的剖面图。晶体管100可为有特定导电性类型的场效晶体管，例如P型沟道晶体管或N型沟道晶体管。在一些示范具体实施例中，晶体管100可形成于基板101上方，该基板101可为任何合适基板，例如块硅基板、绝缘体上覆硅(silicon-on-insulator，SOI)基板、或任何其它合适的载体材料。在图标具体实施例中，晶体管100可为似SOI晶体管，因而埋藏绝缘层102可先行形成于基板101上，该埋藏绝缘层102可由任何合适的绝缘材料组成，例如二氧化硅、氮化硅及其类似物。基板101上方形成半导体层103且可由大体呈结晶的半导体材料组成，其中，在一些示范具体实施例中，半导体层103可包含显著量的硅，因为目前有极大多数的复杂集成电路是由硅基(silicon-based)半导体材料制成。不过，应了解，本发明的原理也可应用于任何其它适合产生应变而显著影响晶体管100之器件效能的半导体材料。晶体管100可进一步包含栅极电极105，在此制造阶段，栅极电极105可由任何合适材料组成，例如多晶硅(polysilicon)及其类似物，其中应了解，根据其它的制程策略，栅极电极105可代表能在后续阶段(至少部分)转变成有增强导电性之导电材料的材料，或可代表在后续阶段能大体完全被其它导电材料(例如，金属、金属化合物及其类似物)取代的占位材料(place holder material)。栅极电极105系藉由栅极绝缘层104而与半导体层103隔开，藉此界定位于栅极绝缘层104下方的沟道区106。
请注意，在专利说明书及申请专利范围中，任一位置信息应被视作“相对的”位置信息而且要考虑关于参考位置，例如基板101的表面101S，其中由晶体管100决定“向上”方向使得埋藏层(buried layer)102是形成于基板101的“上方”，而晶体管100是形成于埋藏层102的“上方”。同样，栅极绝缘层104位于栅极电极105的“下面”或“下方”，而沟道区106位于栅极电极105与栅极绝缘层104的下方。此外，横向应被认为是大体与表面101S平行的方向。同样，水平方向应被认为是大体与表面101S平行的方向，而垂直方向为大体对应至与表面101S垂直的方向。
在此制造阶段中，在一些示范具体实施例中，例如结合形成于栅极电极105的侧壁的适当衬里材料109，晶体管100的栅极电极105用覆盖层(capping layer)107和对应的侧壁间隔件108囊封(encapsulate)，该覆盖层107可由二氧化硅、氮化硅、或任何其它合适材料形成。例如，所述侧壁间隔件108可由任何合适的介电材料形成，例如氮化硅、二氧化硅、氧氮化硅(silicon oxynitride)及其类似物。此外，位于半导体层103内且邻近沟道区106的高度掺杂区，也被称作延伸区111，可形成有从由所述侧壁间隔件108所决定的栅极电极105之横向偏移。取决于晶体管100的导电性类型，所述延伸区111可由任何合适的掺杂物材料形成，例如P型掺杂物或N型掺杂物。
如图1a所示，用以形成半导体器件150的典型制程流程可包含以下制程。在形成半导体层103后，例如以提供适当似SOI基板或外延生长技术的方式，当基板101为无埋藏层102的半导体块体基板时，可进行各自植入制程以便在半导体层103内得到想要的垂直掺杂物分布(未图标)。之后，可形成介电层，例如基于公认有效之技术用氧化法及/或沉积法，接着用公认有效之沉积技术来沉积栅极材料，例如于考虑多晶硅时用低压化学气相沉积法(LPCVD)。
接下来，基于精密的光微影技术和蚀刻技术，可图样化该栅极材料与该介电层以便得到栅极电极105与栅极绝缘层104。应了解，在一些示范具体实施例中，该栅极材料可设有各自的覆盖层，结合该栅极材料，也可图样化覆盖层，藉此形成覆盖层107。
之后，若有所述侧壁间隔件108，则可藉由沉积衬里材料109来形成，随后形成间隔件层，例如氮化硅层、二氧化硅层及其类似物，其中在衬里109与间隔件层之间可提供高度蚀刻选择性以便有效控制后续用于由器件150水平部分移除间隔件层材料的非等向性蚀刻制程，从而留下所述间隔件108。根据器件要求，选定间隔件层的厚度和所述间隔件108的宽度，以便在后续用于对半导体层103以特定浓度导入想要的掺杂物种至指定深度的离子植入制程129期间，由栅极电极105得到有想要偏移的延伸区111。取决于制程策略，在离子植入129后可进行退火制程以便活化所述延伸区111内的掺杂物，而在其它的策略中，在后面的制造阶段可进行对应的退火制程。
接下来，在一示范具体实施例中，基于公认有效的技术(例如电浆增强化学气相沉积(PECVD))，可在器件150上方形成另一间隔件层，其中该另一间隔件层可由大体与间隔件108相同的材料组成，或可由对于间隔件108有高度蚀刻选择性的材料组成。例如，以大体共形的方式把氮化硅或二氧化硅沉积成有特定的层厚，之后，可进行非等向性蚀刻制程以由器件150的水平部分移除该另一间隔件材料。
图1b示意地图标在完成上述制程顺序后且于蚀刻制程128期间的半导体器件150。因此，器件150的晶体管100包含另一间隔件组件110，取决于制程要求，它可直接形成于间隔件108上，或可由另一衬里(未图标)组成。间隔件110系由在蚀刻制程128期间对半导体层103材料有高度蚀刻选择性的适当材料组成，在一些具体实施例中，蚀刻制程128可设计成大体呈非等向性的蚀刻制程，而在其它示范具体实施例中，蚀刻制程128可以非等向性程度减少的方式进行或为高度等向性蚀刻制程。例如，用于蚀刻对例如二氧化硅、氮化硅及其类似物有高度选择性之硅基材料的有效蚀刻配方在本技艺中是公认有效的。在蚀刻制程128期间，可形成凹处112，其中凹处112相对于栅极电极105的横向偏移112O系取决于间隔件108与110的宽度和蚀刻制程128的细节。在图标于图1b的实施例中，假设蚀刻制程128为高度非等向性的，而在其它情形下可实现某一程度的蚀刻不足(under-etching)。凹处112可形成下达深度112D，在凹处112用高应力覆盖材料充填后此一深度112D要能保证可高度有效地将应力转移到沟道区106。基于适当选定的目标值(target value)结合制程128之蚀刻时间的对应控制，可得到深度112D。例如，有些示范具体实施例，晶体管100的栅极长度(亦即，图1b中栅极电极105的水平延伸部分，以105L表示)大约有100奈米且明显更小，或甚至50奈米以下，深度112D可大约是在1至20奈米的范围内。凹处112的偏移112O也大约在数奈米至十奈米或以上的范围内，这取决于蚀刻制程128的细节和间隔件108与110的宽度，对于在上述范围内的栅极长度，间隔件108与110的宽度大约是在5至20奈米的范围内。
图1c系示意图标处于下一个制造阶段的半导体器件150，其中器件150经受另一用于界定在凹处112旁边之漏极及源极区114的植入制程113。在离子植入制程113(其进行系基于适当选定与植入能量与植入剂量有关的制程参数)期间，取决于制程策略，也可暴露栅极电极105。例如，基于选择性蚀刻制程，可移除覆盖层107，其中，在一些示范具体实施例中，如果覆盖层107与间隔件108、110是由大体相同的材料组成，例如氮化硅及其类似物，也可移除间隔件108与110。就此情形而言，基于公认有效的配方，可形成对应的新间隔件115以便在制程113期间用来作为植入屏蔽(implantation mask)。在其它的制程策略中，至少间隔件110可由对覆盖层107有高度蚀刻选择性的材料组成，例如间隔件110可由二氧化硅组成，而覆盖层107可由氮化硅组成，反之亦然，藉此大体保留间隔件108与110使得可基于间隔件108与110来完成离子植入制程113。应了解，在用于形成漏极及源极区114的实际植入113之前或之后，取决于制程策略，可进行其它的植入制程，例如晕圈植入(halo implantation)、非晶化植入(amorphizationimplantation)及其类似制程。此外，应了解，任何所述植入制程，包括植入113，可包含倾斜式植入制程以便适当地定位各自掺杂物种于凹处112的侧壁112A。结果，基于针对植入剂量、植入能量及倾斜角度(亦即，相对于垂直方向的角度)适当选定的制程参数(可根据公认有效的仿真模式来得到)，可实现想要的对漏极及源极区114之横向及垂直掺杂物分布。之后，可进行退火制程以活化已导入的掺杂物种，以及使漏极及源极区114中由植入所引发的破坏至少部分再结晶。
图1d示意地图标处于下一个制造阶段的半导体器件150，此系于完成上述制程顺序后且有耐火金属(refractory metal)层116形成于晶体管100上方。该层116可由一或更多种金属组成，例如镍、铂、钴、彼等之组合以及其类似物，可基于公认有效的技术来形成，例如溅镀沉积或任何其它合适沉积技术，以及任何在前的清洗配方，包括基于电浆的清洗制程及/或热活化清洗制程。之后，可进行适当的热处理顺序以激活金属层116与底下之半导体材料(可提供于栅极电极105与漏极及源极区114内的)的化学反应，藉此使半导体材料(例如，硅、硅/锗、硅/碳及其类似物)转换成为有高度导电性的半导体金属化合物，例如金属硅化物。在化学反应且移除任何也许残留于介电部分(例如，间隔件115)的过量材料之后，可进行其它的制程继续形成应力接触蚀刻中止层。
图1e示意地图标半导体器件150，其中该晶体管组件100包含形成于漏极及源极区114和栅极电极105内的金属硅化物区117，其中应了解，在其它的制程策略中，未必是在共同制程(common process)中形成或根本不形成所述金属硅化物区117，随后对此会加以说明。此外，在晶体管100上方形成应力接触蚀刻中止层118藉此也在凹处112内形成应力层118，亦即，应力层118在栅极绝缘层104的底面104B下方延伸。如众所周知，可沉积多种介电材料(例如，氮化硅)以便呈现特定大小及类型的内在应力(intrinsic stress)，其中基于沉积参数，可控制内在应力的大小及类型。例如，基于电浆增强沉积技术，藉由适当调整制程参数(例如，沉积温度、沉积压力、前驱材料的比例、沉积期间的离子轰击及其类似者)，可高度有效地沉积氮化硅藉此使内在应力有大范围的数值，例如，由1.5GPa(吉巴斯卡)或以上的拉伸应力至数量级大体相同的压缩应力。结果，基于导电性类型和沟道区106中有想要大小的应变，层118可具有各自的内应力(internal stress)。例如，如果晶体管100要成为P型沟道晶体管，其中沟道区106内的压缩应变可增加电洞移动率因而也提高晶体管100的电流驱动能力(drive currentcapability)，接触蚀刻中止层118可具有压缩应力，这在沟道区106会产生对应的压缩应变。如箭头118A所示，应力层118可提供某一等级的应变于沟道区106，其方式与有大体齐平之漏极及源极区的晶体管架构类似，其中，然而，就此情形而言，由于层118所配置的高度大体与沟道区106的位置相对应，因此可将额外的应力高度有效地转移至沟道区106。结果，箭头118B所示的对应应力可以“直接”的方式横向地高度有效地作用于沟道区106，从而在其中产生额外的应变。因此，如在其它晶体管配置中经常使用的，即使不用应变半导体材料也可在沟道区106内产生高度的应变，随后会加以说明，从而可降低生产成本，因为可省略对应的外延生长制程(epitaxial growth process)。
藉由提供有任何想要类型之应力的层118，可在沟道区106内产生有想要类型的应变。例如，如果晶体管100可以为需要拉伸应力用以增加沟道区106内之电子移动率的N型沟道晶体管，则如以上所解释的，可基于适当选定的沉积参数，形成有高拉伸应力的层118。此外，不同类型的晶体管可接受有不同应力的层118，随后会有更详细的说明，因而可提供高度的设计弹性。此外，接触蚀刻中止层118可直接形成于各个漏极及源极区上，亦即，在图标于图1a的实施例中，是直接形成于各自金属硅化物区117上，然而在其它方法中，可沉积居中衬里(未图标)，其中居中衬里(intermediate liner)(可用来作为用以由个别器件区移除层118中不想要之部分的蚀刻中止层，随后会加以说明)不一定对应变转移机构有负面影响，因为应力118B大体上仍会直接作用于沟道区106，即使提供细薄的居中层。
图1f根据另一示范具体实施例示意地图标半导体器件150，其中在形成凹处112之前，可用离子植入113形成漏极及源极区114和所述延伸区111。例如，晶体管100可具有以覆盖层107包覆的栅极电极105和对应的间隔件108与110，其中所述间隔件108可提供相对于栅极电极105有想要偏移的延伸区111，而所述间隔件110可提供有想要偏移的漏极及源极区114，也如以上所述。在离子植入113期间，可选定各别制程参数藉此设计出与要在后续制造步骤中形成的凹处112一致的漏极及源极区114。亦即，在植入113期间，也在用于晕圈植入与非晶化的任何相关植入制程期间，可选定诸如植入剂量、植入能量、以及可能倾斜角度之类的制程参数，使得漏极及源极区114接受想要的掺杂物浓度和于PN接面的梯度，这在说明图1e时也会加以描述，藉此适当地使漏极及源极区114凹陷同时区域114仍保有必要的功能性。
图1g示意地图标离子植入113后的器件150，其中，在一些示范具体实施例中，在进行用于活化区域114内之掺杂物的退火制程之前，可进行蚀刻制程128(可为非等向性制程或等向性制程，如前述)。结果，在蚀刻制程128期间，可得到增加的蚀刻速率(etch rate)，由于有所述在前的植入制程，所述植入制程可实质影响晶体结构从而影响制程128的蚀刻速率。以此方式，可增加所述间隔件110与覆盖层107的蚀刻选择性，因为与间隔件110与覆盖层107的介电材料相比，在前之植入制程期间的离子轰击可更有效地修改半导体层103。在其它示范具体实施例中，任何用于活化掺杂物种和用于使植入引发之破坏再结晶的退火循环(anneal cycle)后，可进行蚀刻制程128。在蚀刻制程128期间，在漏极及源极区114内形成所述凹处112，其中，关于凹处112的深度以及它对栅极电极105的横向偏移，可用与前述一样的标准。之后，如在说明图1d至图1e时所述，可进行其它的制程。
应了解，在其它示范具体实施例中(未图标)，不一定要在蚀刻制程128之前提供覆盖层107，使得在对应的制程期间，也可使栅极电极105(若由多晶硅组成时)凹陷，其中在形成栅极电极105时可考虑对应地移除栅极电极105的材料。亦即，栅极电极材料可具有某一大体与凹处112之深度112D(图1b)相对应的额外厚度，其中，另外，于例如基于半导体层103内大体呈结晶材料来进行蚀刻制程128时，蚀刻速率的差异可纳入考虑，尽管栅极电极105的硅大体上可能为多晶硅材料。
如前述，大体为硅基半导体器件150在漏极及源极区及/或门极电极中有高度导电金属硅化物是有利的。当共同形成各自用于栅极电极105与漏极及源极区114的金属硅化物区时，例如区域117(图1e)，栅极电极105中之金属硅化物的厚度大体取决于由个别漏极及源极区114之特性所强制的器件约束，因为，在所述区域中，金属硅化物也许不形成跟栅极电极105一样有合意的厚度用来适当地提高其导电性。结果，在一些示范具体实施例中，以彼此独立的方式在漏极及源极区114与栅极电极105中可有效地形成各自的金属硅化物区。
图1h系根据一示范具体实施例示意地图标半导体器件150，其中可以高度独立的方式实现个别金属硅化物区的形成。在此制造阶段中，亦即，在形成凹陷漏极及源极区114后，器件150可包含耐火金属层116，其中，另外，形成硅化屏蔽(silicidation mask)119藉以覆盖漏极及源极区114同时暴露至少栅极电极105的顶面。为了暴露栅极电极105，可移除覆盖层107(可能与间隔件108、110结合)且可用间隔件130取代。就其它情形而言，可能已形成没有覆盖层107的栅极电极105，如前述。例如，硅化屏蔽119可由任何能够承受沉积层116以及激活与栅极电极105材料化学反应所要求之温度的适当材料组成，例如聚合物材料。形成硅化屏蔽119可藉由以高度非共形(nonconformal)的方式沉积合适的材料，例如聚合物、光阻剂或任何其它介电材料，例如用任何提供大体像流体之充填行为的沉积技术，例如旋涂(spin-on)技术，于考虑用低黏性材料及其类似物的时候。如果以过量提供硅化屏蔽119的材料以便也覆盖所述栅极电极105时，随后可进行移除制程(例如，蚀刻掉对栅极电极105有选择性的材料)以便使硅化屏蔽119有至少暴露栅极电极105之顶面的高度。
在用来由暴露的栅极电极105移除任何污染物的适当清洗制程之后，如以上所解释的，可基于任何合适的沉积技术，沉积层116。据此，可针对栅极电极105的要求来选定层116的厚度及其材料组合物以便在栅极电极105中得到金属硅化物的必要量及类型。之后，可基于适当的热处理激活化学反应以在栅极电极105中得到想要数量的高度导电金属硅化物。应了解，其中可用其它硅化机制(silicidation regime)，例如，栅极电极材料的硅化可在沉积期间完成同时使适当的金属转换成为金属硅化物。之后，可移除任何过量的材料，之后或在相同的制程顺序内，也可移除硅化屏蔽119，例如用任何合适的蚀刻技术。例如，对金属硅化物及其它材料(例如，间隔件110和漏极及源极区114的材料)有高度选择性的确切蚀刻技术都是公认有效的，且可用于此制程顺序期间。
接下来，对于该漏极及源极区114，可进行合适的硅化制程，其中可选定各别制程参数藉此在漏极及源极区114中得到有适当类型及厚度的金属硅化物。就此情形而言，此另一硅化制程对栅极电极105中先前已形成的金属硅化物只有轻微的影响。之后，如亦在说明图1e已说明，可继续其它的制程。
图1i示意地图标包含第一晶体管100p与第二晶体管100n的半导体器件150，彼等可为不同导电性类型的晶体管，例如P型沟道晶体管与N型沟道晶体管。晶体管100p、100n的配置大体与前述晶体管组件100的相同，不过，其中个别漏极及源极区以及对应的沟道区可具有适当的掺杂物种以便提供想要的导电性类型。可基于以上针对晶体管100所描述的制程技术来形成晶体管100p、100n，不过，其中可基于各自的植入屏蔽来完成各种植入制程以便基于公认有效的屏蔽技术，选择性地把必要的掺杂物种导入晶体管100p、100n。此外，在这晶体管100p、100n两者中，可根据与前述类似的制程技术来形成各自的凹处112且可像前面所描述的那样，完成其它的制程，例如形成金属硅化物区(未图标)。
之后，在第一、第二晶体管100p、100n上方可形成第一接触蚀刻中止层118p，其中，在一些示范具体实施例中，可提供一视需要的蚀刻中止层120。例如，于第一接触蚀刻中止层118p可由氮化硅组成时，该视需要之蚀刻中止层120可由二氧化硅组成。在其它示范具体实施例中，可省略蚀刻中止层120。之后，可由晶体管100n移除第一接触蚀刻中止层118p，例如基于蚀刻中止层120(若有的话)，并且形成第二接触蚀刻中止层118n(它可能与第二蚀刻中止层121结合)以便覆盖第二晶体管100n。例如，当晶体管100p为P型沟道晶体管时，第一接触蚀刻中止层118p可具有高的内在压缩应力，而当晶体管100n为N型沟道晶体管时，第二接触蚀刻中止层118n可包含高拉伸应力。此外，可形成合适的蚀刻屏蔽(例如，光阻屏蔽(resist mask)123)以暴露晶体管100p以便用对应的蚀刻制程124移除第二接触蚀刻中止层118n(它的控制可根据蚀刻中止层121，若有的话)。
结果，在移除第一晶体管100p上方之层118n的不必要部分后，两个晶体管已在其上形成适当的应力接触蚀刻中止层，亦即，晶体管100p已在其上形成能以高度有效率方式产生各自之应变的层118p，其中晶体管100n包含有不同类型之内在应力的层118n以便在各自的沟道区内产生不同所需类型的应变。应了解，可使用用于在晶体管100p、100n上方形成不同应力层的其它机制，例如选择性应力松弛层118p或118n之一部分，或在其它的机制中，在个别晶体管100p、100n上都直接形成对应之层118p与118n而不用任何居中的蚀刻中止层120、121。结果，可提供高度的设计弹性而不需外延生长技术，其中基于提供于个别接触蚀刻中止层的应力，可轻易控制转移到个别沟道区之应力的类型及大小。
请参考图2a至图2h，此时更详细地描述本发明的其它示范具体实施例，其中以用完即弃型间隔件使应变半导体材料的位置与沟道区极接近，从而使得有效组合两个应变引发机构(strain-inducing mechanism)成为有可能，亦即，提供靠近沟道的应变半导体材料和使用凹陷晶体管配置，这与先前参考图1a至图1i时所描述的具体实施例类似。
至于图2a至图2d，是以大体齐平配置说明用完即弃型间隔件法的概念，而以图2e至图2g，描述凹陷晶体管配置的组合。
在图2a中，半导体器件250可包含晶体管200，其系与图1a晶体管100有类似的配置，除了延伸区111以外。因此，晶体管200可包含栅极电极205，该栅极电极205形成于设在基板201上方的半导体层203上方，其中栅极电极205系藉由栅极绝缘层204而与半导体层203隔开。此外，栅极电极205(可能与衬里209结合)可用覆盖层207与间隔件208囊封。至于用于制造半导体器件250的制造流程，大体跟在前面说明图1a器件150时所涉及的制程相同。此外，器件250可经受蚀刻制程228用来形成在栅极电极205旁边的凹处，而且该凹处与栅极电极205有与间隔件208宽度208W和蚀刻制程228之特性相对应的偏移，如以上在说明蚀刻制程128时所描述的。亦即，制程228可设计成非等向性或等向性蚀刻制程用来使在栅极电极205旁边的半导体层203凹陷成有指定的深度以便在各自的凹处中形成应变半导体材料，然后应变半导体材料可在晶体管200的沟道区206中提供想要的应变。基于公认有效的选择性外延生长技术，可形成对应的应变半导体材料，其中在蚀刻制程228的凹陷处理后，层203之剩余结晶材料用来作为成长模板(growth template)以便使应变半导体材料重新成长，其系经选定成：处于天然或未带有应变的状态时，与剩余半导体层203的模板材料相比，具有稍微不同的晶格间距(lattice spacing)。例如，硅/锗或硅/碳都是有以下性质的结晶半导体化合物：由于晶格间距各自稍微有点不匹配，以致成长于大体为原状之硅晶格上时可形成应变半导体材料。亦即，由于无应变硅/锗有比硅稍大些的晶格间距，以致成长于大体为原状之硅晶格上的硅/锗材料可形成带有压缩应变的晶格。同样，成长于硅上的硅/碳可形成有拉伸应变的半导体材料。
图2b根据一示范具体实施例示意地图标器件250，其中在完成蚀刻制程228和任何磊晶之前的制程(例如，清洗制程及其类似者)后，在对应的凹处中形成应变半导体材料230，其中，在此具体实施例中，可形成应变半导体材料230以便大体完全填满对应的凹处而不需过度成长以提供过量的材料给后续的硅化制程。在其它具体实施例中，如随后所描述的，在选择性外延生长制程后，可维持某一程度的未填满。在图标的示范实施例中，已形成可各自提供压缩应变的硅/锗半导体材料230。之后，基于公认有效的选择性蚀刻配方，可移除有宽度208W的间隔件208，该间隔件208(与蚀刻制程228的制程参数结合)大体决定应变半导体材料230相对于栅极电极205的偏移。因此，也可移除覆盖层207。在移除间隔件208后，可使用对应的间隔件机制以便在半导体层203中提供必要的横向及垂直掺杂物分布，从而形成个别延伸区与漏极及源极区。
图2c示意地图标对应制程顺序期间的半导体器件250，其中偏移间隔件(offset spacer)231可用来界定延伸区211，同时一个或更多个最终间隔件232可用来作为在用于形成漏极及源极区214之离子植入制程213期间的植入屏蔽。与间隔件231结合的间隔件232有大于对应宽度208W的宽度232W，其中应了解，宽度232W可包含偏移间隔件231的宽度。由于间隔件232也可能用于其它的制程，例如后续的硅化制程，因此增加的宽度232W提供在待形成于应变半导体材料230内的金属硅化物区、材料230挨着沟道区206的部分230A之间的个别偏移。
图2d示意地图标有已对应形成之金属硅化物区217的半导体器件250，其中在漏极及源极区214的应变半导体材料230A内提供金属硅化物区217的对应偏移217A，从而侧面配置应变半导体材料于大体松弛之金属硅化物区217与沟道区206之间。结果，以下与习知策略相反：其中宽度232W的间隔件也可用来形成应变半导体材料230，亦即，用于形成随后大体会被硅化制程完全消耗的个别腔体，其系与图标于图2d的示范具体实施例相对应；挨着沟道区206仍能以大体与在栅极绝缘层204与沟道区206之间的界面相对应的高度提供有相当多部分的应变半导体材料，亦即，部分230A。结果，相较于习知策略，能出现更为有效率的应变转移，从而也相应地导致晶体管200的效能提高。之后，藉由形成个别接触蚀刻中止层来继续其它的制程，例如层118(图1e)，其中，在一些示范具体实施例中，对应的蚀刻中止层可具有适当的内在应力以便使产生于沟道区206内的应变更为提高。
图2e根据另一示范具体实施例示意地图标半导体器件250，其中在完成如在说明图2a时所述的制程顺序后，亦即，在对应腔体蚀刻和选择性外延生长制程后，仍在栅极电极205旁边提供凹处212。亦即，外延生长制程可停在级别低于栅极绝缘层204所界定之级别的高度。例如，当材料230形成下达大约30至40奈米的深度时，凹处212可具有大约1至20奈米的深度。因此，藉由在外延生长制程期间不完全填满先前已形成的腔体，除了能进一步增强应变引发机构以外，还可减少制程时间。
就其它情形而言，在选择性外延生长制程的控制不能产生所需要的制程均匀度(process uniformity)时，如图标于图2b的器件250可经受另一蚀刻制程用来移除应变半导体材料以便提供凹处212。之后，可移除间隔件208且基于有增加之间隔件宽度232W的器件间隔件(例如，间隔件231与232)，可进行其它的制程以便形成漏极及源极区214和延伸部分211。
图2f示意地图标完成上述制程后的器件250。
图2g示意地图标处于下一个制造阶段的器件250。晶体管200可包含金属硅化物区217，该金属硅化物区217可基于间隔件232来形成，如以上在说明图2d时所描述的。结果，相较于用来形成个别应变半导体材料230的间隔件宽度208W，由于有增加间隔件宽度232W所提供的偏移，因此在金属硅化物区217与沟道区206之间提供某一数量的未硅化应变半导体材料230A。应了解，栅极电极205中之金属硅化物区217和漏极及源极区214的形成可在共同制程中进行，如图2g所示，或以更为独立的方式进行，如在说明图1h时所描述的或根据任何其它合适机制。此外，器件250包含应力接触蚀刻中止层218，它可包含任何合适的内在应力以便进一步提高沟道区206内的应变。在图标于图2g的具体实施例中，层218可具有高压缩应力以便提高由个别硅/锗材料230所产生的应变。在其它具体实施例中，应变半导体材料230可由硅与碳组成，因此在沟道区206中可引发拉伸应变。就此情形而言，接触蚀刻中止层218可具有高内在拉伸应力，如先前所述，这可基于经适当选定的沉积参数来实现。同样，如上述，凹处212可提供转移至沟道区206之更为提高的应力，因为在凹处212内形成相当数量的层218，从而提供取决于应力类型对沟道区206有直接“推挤(pushing)”218B或“拖拉(drawing)”作用。以此方式，未硅化部分230A的应变可与额外的直接应力218B结合，从而导致沟道区206内有对应的高应变。例如，就深度212D有约1至20奈米的凹处212和深度230D在大约30至50奈米范围内的应变半导体材料230而言，可观察到沟道区206内有显著增加的应变。
图2h根据另一示范具体实施例示意地图标半导体器件250，其中器件250包含导电性类型不同的第一晶体管200p与第二晶体管200n。例如，晶体管200p可为P型沟道晶体管，而晶体管200n可为N型沟道晶体管。关于晶体管200p、200n的配置，可用先前说明晶体管200时所用的标准，然而，其中可选定沟道区206与漏极及源极区(未图标以求简洁)内的对应分布与浓度以便与个别导电性类型相对应。因此，第一晶体管200p在其上方已形成第一接触蚀刻中止层218p，该第一接触蚀刻中止层218p系延伸进入对应的凹处212以便进一步提高应变半导体材料230p所产生的应变。同样，第二晶体管200n包含有不同类型之内应力的第二接触蚀刻中止层218n以便对应地增加由应变半导体材料230n提供之个别沟道区的应变。关于第一与第二接触蚀刻中止层218p与218n的形成，可用先前说明对应之层118p、118n时所用的相同标准。结果，对于不同类型的晶体管，藉由至少使应变半导体材料定位更加靠近栅极，可有效组合两种应变引发源(strain-inducingsource)，亦即，应变半导体材料与应力覆盖层(stressed overlaying layer)，其中，在一些示范具体实施例中，可另外提供受应力晶体管配置以便更为提高用于各别应力接触蚀刻中止层的应力转移机构。
结果，本发明提供一种增强技术用于制造已有一个或更多个应变引发源形成于其中的晶体管组件，其藉由使各别应变引发源更为靠近各别晶体管组件的沟道区而能明显提高效率。在一方面，实现此一目的可藉由使漏极及源极区凹陷且在凹处形成应力层(例如，应力接触蚀刻中止层)，此时可在沟道区内更为直接地产生应变。另一方面，使应变半导体材料更为靠近沟道区，其中可减少或实质避免源自金属硅化物之有害的应变松弛效应(strain relaxing effect)。结果，可达成增加提供应变至沟道区的效率。此外，可有利地组合不同的技术以便增强由应变半导体材料结合藉由形成该应变半导体材料于凹陷漏极及源极区中所造成上覆应力层之提高之效率，而提供的应变引发机构。由于前述技术中之一种或更多种容易应用于不同的晶体管类型，以致可获致个别改善晶体管效能的高度弹性。
显然熟谙此艺者在得着本文的教导后可以不同但为均等的方式修改及实施本发明，故以上所揭示的特定具体实施例都仅供例示说明。例如，可用不同的顺序进行以上所提及的制程步骤。此外，不希望限制本文所示之构造及设计的细节，除非描述于以下的申请专利范围。因此，显然可改变或修改以上所揭示的特定具体实施例而应将所有此类变化视为仍在本发明的范畴与精神内。因此，在此提出以下的申请专利范围寻求保护。

Claims (13)

1、一种半导体器件(150、250)，包括：
第一导电性类型的第一晶体管(100、200)，该第一晶体管(100、200)包括：
形成于第一沟道区(106、206)上方的第一栅极电极(105、205)；
形成于该第一栅极电极(105、205)与该第一沟道区(106、206)之间的第一栅极绝缘层(104、204)；
形成于邻近该第一沟道区(106、206)的第一漏极及源极区(114、214)，所述第一漏极及源极区(114、214)的顶面相对于该第一栅极绝缘层(104、204)的底面是呈凹陷的(112D、212D)；以及
形成于所述第一漏极及源极区(114、214)上方的第一应力层(118、218)，该第一应力层(118、218)延伸进入由所述第一凹陷的漏极及源极区(114、214)所形成的凹处(112、212)中。
2、如权利要求1所述的半导体器件(150、250)，进一步包括：
具有与该第一导电性类型不同的第二导电性类型的第二晶体管(100、200)，该第二晶体管(100、200)包括：
形成于第二沟道区(106、206)上方的第二栅极电极(105、205)；
形成于该第二栅极电极(105、205)与该第二沟道区(106、206)之间的第二栅极绝缘层(104、204)；
形成于邻近该第二沟道区(106、206)的第二漏极及源极区(114、214)，所述第二漏极及源极区(114、214)的顶面相对于该第二栅极绝缘层(104、204)的底面是呈凹陷的(112D、212D)；以及
形成于所述第二漏极及源极区(114、214)上方的第二应力层(118、218)，该第二应力层(118、218)延伸进入由所述第二凹陷的漏极及源极区(112、214)所形成的凹处(112、212)中。
3、如权利要求1所述的半导体器件(150、250)，其中，所述第一凹陷的漏极及源极区(214)包括第一应变半导体材料(230n、230p)。
4、如权利要求2所述的半导体器件(150、250)，其中，所述第一凹陷的漏极及源极区(114、214)包括第一应变半导体材料(230n、230p)，以及所述第二凹陷漏极及源极区(114、214)包括与该第一应变半导体材料(230n、230p)不同的第二应变半导体材料(230n、230p)。
5、如权利要求1所述的半导体器件(250)，进一步包括：
形成于该第一栅极电极(205)的侧壁上的侧壁间隔件(232)；
形成在邻近该侧壁间隔件(232)的所述第一漏极及源极区(214)中的金属硅化物(217)；以及
在所述第一漏极及源极区(214)中的应变半导体材料(230)，该应变半导体材料(230)的一部分形成于该侧壁间隔件(232)下方以横向地(217A)位于该金属硅化物(217)与该第一沟道区(206)之间。
6、一种方法，包括下列步骤：
在半导体层(203)中形成邻近栅极电极结构(205)的凹处(212)，该栅极电极结构(205)包括具有第一宽度(208W)的第一侧壁间隔件(208)；
在该凹处(212)中形成应变半导体材料(230)；
移除该第一侧壁间隔件(208)；以及
基于具有比该第一宽度(208W)大的第二宽度(232W)的第二侧壁间隔件(232)，至少在该应变半导体材料(230)中形成漏极及源极区(214)。
7、如权利要求6所述的方法，其中，形成该应变半导体材料(230)的步骤包括：形成相对于栅极绝缘层(204)是呈凹陷(212D)的至少一部分，该栅极绝缘层(204)位于该栅极电极结构(205)与该半导体层(203)之间。
8、如权利要求7所述的方法，进一步包括：在所述漏极及源极区(214)的上方形成应力层(218)，该应力层(218)延伸进入由该应变半导体材料(230)所界定的凹处(212)中。
9、如权利要求6所述的方法，进一步包括：基于该第二侧壁间隔件(232)，在该应变半导体材料(230)中形成金属硅化物(217)。
10、一种方法，包括下列步骤：
形成邻近第一场效晶体管(100、200)的栅极电极(105、205)的第一凹处(112、212)，该栅极电极(105、205)位于半导体层(103、203)上方且在其侧壁上形成有侧壁间隔件(115、232)；
形成邻近该侧壁间隔件(115、232)的漏极区与源极区(114、214)；以及
在该第一场效晶体管(100、200)上方形成第一介电应力层(118、218)，该第一介电应力层(118、218)形成于该凹处(112、212)中，使得该第一介电应力层(118、218)的底面在位于该栅极电极(105、205)与该半导体层(103、203)之间的栅极绝缘层(104、204)的底面下方延伸。
11、如权利要求10所述的方法，进一步包括：
在该栅极电极(105、205)的所述侧壁上形成偏移间隔件(108、231)；以及
基于该偏移间隔件(108、231)而形成漏极及源极延伸区(111、211)。
12、如权利要求11所述的方法，其中，在形成该凹处(112、212)之前先形成所述漏极及源极延伸区(111、121)。
13、如权利要求10所述的方法，进一步包括：
形成邻近第二场效晶体管(100、200)的栅极电极(105、205)的第二凹处(112、212)，该第二场效晶体管(100、200)的该栅极电极(105、205)位于该半导体层(103、203)上方且在其侧壁上形成有侧壁间隔件(115、232)；
形成邻近该第二场效晶体管(100、200)的该侧壁间隔件(115、232)的漏极区与源极区(114、214)；以及
在该第二场效晶体管(100、200)上方形成第二介电应力层(118、218)，该第二介电应力层(118、218)形成于该第二凹处(112、212)中，使得该第二介电应力层(118、218)的底面在位于该第二场效晶体管(100、200)的该栅极电极(105、205)与该半导体层(103、203)之间的栅极绝缘层(104、204)的底面下方延伸，与该第一介电应力层(118、218)相比，该第二介电应力层(118、218)具有不同类型的内在应力。
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