KR101452977B1 - 트랜지스터, 및 트랜지스터의 스트레인 인가 방법 - Google Patents
트랜지스터, 및 트랜지스터의 스트레인 인가 방법 Download PDFInfo
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Abstract
본 발명은 트랜지스터, 및 트랜지스터의 스트레인 인가 방법에 관한 것으로, 트랜지스터의 스트레인 인가 방법은, 기판, 상기 기판상의 드레인 전극과 소스 전극, 상기 기판상에서 상기 드레인 전극과 상기 소스 전극 사이를 전기적으로 연결하는 채널층, 및 절연된 게이트 전극을 포함하는 트랜지스터에 스트레인(strain)을 인가하는 방법으로서, 상기 게이트 전극보다 낮은 열팽창계수를 갖는 응력층을 상기 드레인 전극, 상기 소스 전극, 및 상기 게이트 전극을 덮도록 형성하고 가열 처리하여 상기 채널층에 스트레인을 인가하고, 상기 응력층을 제거하는 단계; 및 상기 게이트 전극을 덮도록, 그리고 상기 드레인 전극의 일부, 및 상기 소스 전극의 일부가 외부에 노출되도록 스트레서(stressor)를 형성하여, 상기 채널층의 스트레인을 강화하는 단계를 포함한다.
Description
본 발명은 트랜지스터, 및 트랜지스터의 스트레인 인가 방법에 관한 것으로, 보다 상세하게는 트랜지스터의 채널층에 인가되는 스트레인을 강화하는 트랜지스터의 스트레인 인가 방법, 및 강한 스트레인을 갖는 트랜지스터에 관한 것이다.
본 발명은 한국반도체연구조합의 전자정보디바이스산업 원천기술개발 사업의 일환으로 수행한 연구로부터 도출된 것이다(과제번호 KI002083, 고성능 반도체 소자용 차세대 기판 기술 개발).
트랜지스터(transistor)의 채널 이동도는 채널 스트레인(channel strain)과 상관성을 갖는다. MOSFET의 채널 이동도를 높이기 위하여 채널 스트레인을 향상시킬 필요가 있다. 트랜지스터의 채널 스트레인을 향상시키기 위한 기술로 트랜지스터 상에 스트레스층을 형성하는 기술이 있다. 이는 채널층과 게이트 전극, 드레인 전극, 및 소스 전극을 모두 덮는 넓은 영역에 걸쳐 스트레스층을 형성하여 채널층 내에 스트레인을 가하는 방식이다.
본 발명은 트랜지스터의 채널층에 인가되는 스트레인을 보다 강화할 수 있는 트랜지스터, 및 트랜지스터의 스트레인 인가 방법을 제공하는 것을 목적으로 한다.
본 발명이 해결하고자 하는 다른 과제는 트랜지스터 상의 응력감소 영역을 제외한 영역 상에 스트레서가 형성되어 채널층의 스트레인이 강화되는 트랜지스터, 및 트랜지스터의 스트레인 인가 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 측면에 따른 트랜지스터의 스트레인 인가 방법은, 기판, 상기 기판상의 드레인 전극과 소스 전극, 상기 기판상에서 상기 드레인 전극과 상기 소스 전극 사이를 전기적으로 연결하는 채널층, 및 절연된 게이트 전극을 포함하는 트랜지스터에 스트레인(strain)을 인가하는 방법으로서, 상기 게이트 전극보다 낮은 열팽창계수를 갖는 응력층을 상기 드레인 전극, 상기 소스 전극, 및 상기 게이트 전극을 덮도록 형성하고 가열 처리하여 상기 채널층에 스트레인을 인가하고, 상기 응력층을 제거하는 단계; 및 상기 게이트 전극을 덮도록, 그리고 상기 드레인 전극의 일부, 및 상기 소스 전극의 일부가 외부에 노출되도록 스트레서(stressor)를 형성하여, 상기 채널층의 스트레인을 강화하는 단계를 포함한다.
본 발명의 일 실시 예에서, 상기 스트레인을 강화하는 단계는, 하기의 식 1을 만족하도록 상기 스트레서를 형성한다.
[식 1]
상기 식 1에서, WGAT는 상기 게이트 전극의 폭이고, WSTR은 상기 스트레서의 폭을 나타낸다.
본 발명의 일 실시 예에서, 상기 스트레인을 강화하는 단계는, 상기 드레인 전극과 상기 소스 전극 상의 영역 중에서, 상기 게이트 전극에 이르는 거리가 하기의 식 2를 만족하는 응력감소 영역이 외부에 노출되도록 상기 스트레서를 형성한다.
[식 2]
상기 식 2에서, WGAT는 상기 게이트 전극의 폭이고, 상기 DGAT는 상기 게이트 전극에 이르는 거리를 나타낸다.
본 발명의 일 실시 예에서, 상기 스트레인을 강화하는 단계는, 하기의 식 3을 만족하도록 상기 스트레서를 형성한다.
[식 3]
상기 식 3에서, WGAT는 상기 게이트 전극의 폭이고, WTCK는 상기 게이트 전극의 상부와 상기 스트레서의 상부 간의 두께를 나타낸다.
본 발명의 일 실시 예에서, 상기 스트레인을 강화하는 단계는, 실리콘 질화물을 증착하여 상기 스트레서를 형성한다.
본 발명의 일 실시 예에서, 상기 트랜지스터는 nMOSFET이다.
본 발명의 일 실시 예에서, 상기 트랜지스터의 스트레인 인가 방법은 상기 응력층을 형성하기 전에, 상기 게이트 전극의 측면을 덮어 스페이서(spacer)를 형성하는 단계를 더 포함한다.
본 발명의 일 실시 예에서, 상기 트랜지스터의 스트레인 인가 방법은 상기 응력층을 제거하는 단계 이후, 상기 스페이서와 상기 게이트 전극의 상면을 덮도록 절연막을 형성하는 단계를 더 포함한다.
본 발명의 일 실시 예에서, 상기 응력층은 SiN를 포함하며, 상기 응력층의 가열 처리 온도는 1000~1100℃이다.
본 발명의 일 실시 예에서, 상기 트랜지스터의 스트레인 인가 방법은 상기 기판상에 게이트 절연층을 형성하고, 상기 게이트 절연층 상에 상기 게이트 전극을 형성하고, 상기 기판상에 상기 게이트 전극의 측면을 덮도록 스페이서를 형성하고, 상기 기판상의 양측에 리세스(recess) 영역을 형성한 후, 상기 리세스 영역에 상기 드레인 전극과 상기 소스 전극을 도핑하여 상기 트랜지스터를 제조하는 단계를 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 일 측면에 따르면, 기판; 상기 기판상에 형성되는 드레인 전극; 상기 기판상에 상기 드레인 전극과 이격하여 형성되는 소스 전극; 상기 기판상에 상기 드레인 전극과 상기 소스 전극 사이를 전기적으로 연결하도록 형성되는 채널층; 절연된 게이트 전극; 및 상기 게이트 전극을 덮도록, 그리고 상기 드레인 전극의 일부, 및 상기 소스 전극의 일부가 외부에 노출되도록 형성되어, 상기 채널층의 스트레인(strain)을 강화하는 스트레서(stressor)를 포함하는 트랜지스터가 제공된다.
본 발명의 일 실시 예에서, 상기 스트레서는 상기의 식 1을 만족하는 폭을 갖도록 형성된다.
본 발명의 일 실시 예에서, 상기 스트레서는, 상기 드레인 전극과 상기 소스 전극 상의 영역 중에서, 상기 게이트 전극에 이르는 거리가 상기의 식 2를 만족하는 응력감소 영역을 제외한 영역 상에 형성된다.
상기 스트레서는 상기 게이트 전극의 상부로부터의 두께가 상기의 식 3을 만족하도록 형성된다.
본 발명의 일 실시 예에서, 상기 스트레서는 실리콘 질화물을 포함한다.
본 발명의 일 실시 예에서, 상기 트랜지스터는, 상기 게이트 전극의 측면을 덮도록 형성되는 스페이서(spacer); 및 상기 스페이서와 상기 게이트 전극의 상면을 덮도록 형성되는 절연막을 더 포함한다.
본 발명의 실시 예에 의하면, 트랜지스터의 채널층에 인가되는 스트레인을 보다 강화할 수 있는 트랜지스터, 및 트랜지스터의 스트레인 인가 방법이 제공된다.
또한, 본 발명의 실시 예에 의하면, 트랜지스터 상의 응력감소 영역을 제외한 영역 상에 스트레서를 형성하여, 트랜지스터의 채널층 스트레인을 강화할 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 트랜지스터의 단면도이다.
도 2 내지 도 9는 본 발명의 일 실시 예에 따른 트랜지스터의 스트레인 인가 방법을 설명하기 위한 단면도이다.
도 10은 본 발명의 일 실시 예에 따른 트랜지스터의 스트레인 인가 작용을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 트랜지스터를 구성하는 게이트 전극의 폭과 스트레서의 폭 간의 비율에 따른 스트레인을 보여주는 그래프이다.
도 12는 본 발명의 일 실시 예에 따른 트랜지스터를 구성하는 게이트 전극의 폭과 스트레서의 상부 두께 간의 비율에 따른 스트레인을 보여주는 그래프이다.
도 2 내지 도 9는 본 발명의 일 실시 예에 따른 트랜지스터의 스트레인 인가 방법을 설명하기 위한 단면도이다.
도 10은 본 발명의 일 실시 예에 따른 트랜지스터의 스트레인 인가 작용을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 트랜지스터를 구성하는 게이트 전극의 폭과 스트레서의 폭 간의 비율에 따른 스트레인을 보여주는 그래프이다.
도 12는 본 발명의 일 실시 예에 따른 트랜지스터를 구성하는 게이트 전극의 폭과 스트레서의 상부 두께 간의 비율에 따른 스트레인을 보여주는 그래프이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다. 본 발명에서 구성 A가 구성 'B 상'에 형성된다는 것은 다른 물질이 개재되지 않은 채로 B의 상면에 직접 접촉되도록 A가 형성되는 것은 물론, A와 B 사이에 하나 또는 복수의 다른 물질이 개재된 채로 형성되는 것을 포함하는 의미일 수 있다.
도 1은 본 발명의 일 실시 예에 따른 트랜지스터의 단면도이다. 도 1을 참조하면, 본 발명의 일 실시 예에 따른 트랜지스터(100)는 기판(110), 게이트 절연층(120)에 의해 절연된 게이트 전극(130), 스페이서(spacer)(140), 드레인 전극(150), 소스 전극(160), 절연막(180), 스트레서(stressor)(190), 및 채널층(200)을 포함한다. 일 실시 예로, 트랜지스터(100)는 nMOSFET(n-channel Metal-Oxide Silicon Field Effect Transistor)일 수 있다.
기판(110)은 실리콘 기판, 유리 기판 또는 플라스틱 기판 등으로 제공될 수 있다. 게이트 절연층(120)은 기판(110) 상에 형성될 수 있다. 게이트 절연층(120)은 예시적으로, SiO2, TiN, HfO2 등으로 형성될 수 있다. 게이트 전극(130)은 게이트 절연층(120) 상에 형성될 수 있다. 게이트 전극(130)은 도전성 재질로 형성될 수 있다. 게이트 전극(130)은 드레인 전극(150), 소스 전극(160), 및 채널층(200)과 절연되도록 형성될 수 있다. 게이트 전극(130)은 예시적으로, 폴리 실리콘(poly silicon), 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta) 등으로 형성되거나, 인듐-주석 산화물과 같은 도전성의 비금속 물질, 또는 황화 텅스텐과 같은 투명 전극 등으로 형성될 수 있다.
스페이서(140)는 게이트 전극(130)의 측면을 덮도록 형성될 수 있다. 스페이서(140)는 실리콘 질화물(Si3N4)을 증착하여 형성될 수 있다. 스페이서(140)는 누설 전류(leakage current)를 억제하고, 드레인 전극(150)과 소스 전극(160)의 형성을 정확하게 할 수 있도록 유도한다.
드레인 전극(150)과 소스 전극(160)은 기판(110) 상에 형성될 수 있다. 드레인 전극(150)과 소스 전극(160)은 서로 이격되어 형성될 수 있다. 드레인 전극(150)과 소스 전극(160)은 도전성 물질을 포함할 수 있다. 드레인 전극(150)과 소스 전극(160)은 금속, 금속화합물 또는 전도성 유기고분자를 포함할 수 있다. 드레인 전극(150)과 소스 전극(160)은 예시적으로, 실리콘 탄화물(SiC), 금(Au), 은(Ag), 아연(Zn), 구리(Cu), 알루미늄(Al), 니켈(Ni), 인듐주석산화물(ITO), 카본나노튜브(carbon nano tube), 폴리머 등의 도전성 물질, 페이스트(paste) 또는 잉크(ink), 혹은 황화 텅스텐과 같은 투명 전극 등으로 형성될 수 있다.
절연막(180)은 스페이서(140)와 게이트 전극(130)의 상면을 덮도록 형성될 수 있다. 절연막(180)은 예시적으로, SiO2 등의 물질로 이루어질 수 있다.
스트레서(190)는 게이트 전극(130)을 덮도록, 그리고 드레인 전극(150)의 일부, 및 소스 전극(160)의 일부가 외부에 노출되도록 형성될 수 있다. 스트레서(190)는 채널층(200)의 스트레인(strain)을 강화한다. 스트레서(190)는 예를 들어, 실리콘 질화물(Si3N4) 등의 물질을 증착하여 형성될 수 있다.
채널층(200)은 기판(110) 상에서 드레인 전극(150)과 소스 전극(160) 사이에 형성될 수 있다. 채널층(200)은 드레인 전극(150)과 소스 전극(160)을 전기적으로 연결하도록 형성될 수 있다. 드레인 전극(150)과 소스 전극(160) 간에 형성되는 전압에 의하여 채널층(200)에 채널 영역이 형성될 수 있다. 드레인 전극(150)과 소스 전극(160)은 채널층(200)에 직접 접촉하도록 형성될 수도 있고, 도전성을 갖는 하나 이상의 다른 물질을 매개로 간접적으로 채널층(200)에 연결될 수도 있다. 채널층(200)은 유기 반도체층, 무기 반도체층 또는 유무기 혼합 반도체층을 포함할 수 있다.
본 발명의 실시 예에 따른 트랜지스터는 소자의 컨택(contact)에 영향이 없는 구조를 갖는다. 즉, 컨택을 드레인 전극(150)과 소스 전극(160)에 연결할 때 구조를 무너뜨릴 필요가 없어 스트레인이 유지되며, 보다 신뢰성 있는 구조를 갖는다. 본 발명의 실시 예에서, 스트레서(190)는 아래의 식 1을 만족하는 폭을 갖도록 형성될 수 있다.
[식 1]
상기 식 1에 나타낸 바와 같이, 게이트 전극(130)의 폭(WGAT)에 대한 스트레서(190)의 폭(WSTR)의 비율이 2.0 초과, 2.6 미만일 때, 채널층에 인가되는 스트레인이 극대화된다. 스트레서(190)의 폭(WSTR)과 게이트 전극(130)의 폭(WGAT)은 기판(110)의 상면과 나란한 방향으로 측정한 값이다. 스트레서(190)의 폭이 식 1에 나타낸 범위의 상한을 초과하지 않도록 한 이유는 드레인 전극(150)과 소스 전극(160) 상의 영역 중 스트레서를 형성 시 오히려 채널층(200)에 인가되는 응력을 감소시키는 응력감소 영역(151, 161)이 일부 존재하기 때문이다.
스트레서(190)는 드레인 전극(150)과 소스 전극(160) 상의 영역 중에서, 응력감소 영역(151, 161)이 외부에 노출되도록 형성되는 것이 바람직하다. 즉, 스트레서(190)는 드레인 전극(150)과 소스 전극(160) 상의 영역 중 응력감소 영역(151, 161)을 제외한 영역 상에 형성되는 것이 바람직하다. 만약, 응력감소 영역(151, 161)에 스트레서가 형성되는 경우, 채널층(200)에 작용되는 스트레인(strain)이 오히려 감소할 뿐 아니라, 재료비의 불필요한 증대를 초래한다. 응력감소 영역(151, 161)은 게이트 전극(130)에 이르는 거리(DGAT)가 아래의 식 2를 만족하는 영역이다.
[식 2]
상기 식 2에서, WGAT는 게이트 전극(130)의 폭이고, DGAT는 게이트 전극(130)에 이르는 거리를 나타낸다. 즉, 게이트 전극(130)으로부터의 거리(DGAT)가 게이트 전극(130) 폭의 0.6배를 초과하는 영역이 응력감소 영역(151, 161)에 해당한다. 응력감소 영역(151, 161)에 스트레서를 형성시, 채널층(200)의 스트레인이 오히려 약화되는 이유는 응력감소 영역(151, 161)에 형성되는 스트레서에 의하여 스트레인 흐름이 좌우방향으로 분산되고, 게이트 전극(130)을 통해 채널층(200)으로 전달되는 상하방향의 스트레인 흐름이 약해지기 때문인 것으로 추정할 수 있다.
즉, 채널층(200) 내의 스트레인은 게이트 전극(130)을 통해 상하방향으로 전달되는 스트레인 흐름이 채널층(200) 내에서 드레인 전극(150)과 소스 전극(160)을 향하는 스트레인 흐름으로 전달되는 것에 의하여 형성되는데, 응력감소 영역(151, 161) 상에 스트레서 형성 시 게이트 전극(130)을 통해 채널층(200)으로 전달되는 상하방향의 스트레인 흐름이 약화되고, 그에 따라 채널층(200) 내에서 드레인 전극(150)과 소스 전극(160)을 향하는 스트레인 흐름 또한 약해지는 결과가 초래된다.
본 발명의 실시 예에서, 스트레서(190)는 게이트 전극(130)의 상부로부터의 두께(WTCK)가 아래의 식 3을 만족하도록 형성된다.
[식 3]
상기 식 3에서, WGAT는 게이트 전극(130)의 폭이고, WTCK는 게이트 전극(130)의 상부와 스트레서(190)의 상부 간의 두께를 나타낸다. 스트레서(190)의 상부 두께(WTCK)를 게이트 전극(130) 폭의 1/2배를 초과하도록 형성 시 게이트 전극(130)을 통해 채널층(200)에 전달되는 상하방향 스트레인 흐름이 증가하고, 채널층(200)에 강한 스트레인이 인가된다. 스트레서(190)의 상부 두께(WTCK)가 게이트 전극(130) 폭의 0.6배를 초과하여 증가하더라도, 재료비의 상승을 초래할 뿐, 채널층(200)의 스트레인 강화 효과는 거의 증가하지 않는다.
도 2 내지 도 9는 본 발명의 일 실시 예에 따른 트랜지스터의 스트레인 인가 방법을 설명하기 위한 단면도이다. 도 2를 참조하면, 기판(110) 상에 채널층(200)과 게이트 절연층(120)이 형성된다. 기판(110)은 실리콘 기판, 유리 기판 또는 플라스틱 기판 등으로 제공될 수 있다. 채널층(200)은 스핀 코팅, 잉크젯 프린팅 또는 진공 증착 등의 공정을 통해 형성될 수 있다. 채널층(200)은 유기 반도체층, 무기 반도체층 또는 유무기 혼합 반도체층을 포함할 수 있다. 게이트 절연층(120)은 예시적으로, SiO2, TiN, HfO2 등의 절연 물질로 형성될 수 있다. 게이트 절연층(120)은 예시적으로, 스핀 코팅(spin coating) 혹은 디스펜서(dispenser)를 이용한 분사(dispensing) 등의 방식으로 절연 물질을 형성한 후, 열 경화(heat curing)나 자외선 경화(ultraviolet-ray curing) 등의 방식에 의해 경화함으로써 형성될 수 있다.
도 3을 참조하면, 기판(110) 상의 채널층(200)과 절연되도록, 게이트 절연층(120) 상에 게이트 전극(130)이 형성된다. 게이트 전극(130)은 도전성 재질로 형성될 수 있다. 게이트 전극(130)은 기판(110) 상에 도전막(미도시)을 형성하거나, 도전막(미도시)을 형성한 후 패터닝하여 형성하거나, 혹은 패터닝된 마스크로 기판(110)을 덮고 도전막을 형성하는 등의 방법으로 형성될 수 있다. 게이트 전극(130)은 예시적으로, 열 증착(thermal evaporation), 전자빔 증착(E-beam evaporation), 스퍼터링(sputtering), 마이크로 컨택 프린팅(micro contact printing) 또는 나노 임프린팅(nano imprinting) 등의 공정에 의해 형성될 수 있다. 게이트 전극(130)은 예시적으로, 폴리 실리콘(poly silicon), 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta) 등으로 형성되거나, 인듐-주석 산화물과 같은 도전성의 비금속 물질, 또는 황화 텅스텐과 같은 투명 전극 등으로 형성될 수 있다.
도 4를 참조하면, 기판(110)상에 게이트 전극(130)의 측면을 덮도록 스페이서(140)가 형성된다. 스페이서(140)는 예를 들어, 실리콘 질화물(Si3N4)을 증착하여 형성될 수 있다. 스페이서(140)는 누설 전류(leakage current)를 억제하고, 드레인 전극(150)과 소스 전극(160)의 형성을 정확하게 할 수 있도록 유도한다.
도 5를 참조하면, 에칭(etching)에 의하여, 기판(110)의 상면 양측에 리세스(recess) 영역(R)이 형성된다. 리세스 영역(R)은 드레인 전극(150)과 소스 전극(160)의 도핑을 위하여 형성될 수 있다. 리세스 영역(R)은 기판(110) 상의 양측에 이격되도록 형성될 수 있다. 리세스 영역(R)은 등방성(isotropic) 에칭에 의하여 형성될 수 있다.
도 6을 참조하면, 기판(110) 상의 리세스 영역(R)에 드레인 전극(150)과 소스 전극(160)이 도핑(doping) 형성된다. 드레인 전극(150)과 소스 전극(160)은 도전성 물질을 포함할 수 있다. 드레인 전극(150)과 소스 전극(160)은 금속, 금속화합물 또는 전도성 유기고분자를 포함할 수 있다. 드레인 전극(150)과 소스 전극(160)은 예시적으로, 실리콘 탄화물(SiC), 금(Au), 은(Ag), 아연(Zn), 구리(Cu), 알루미늄(Al), 니켈(Ni), 인듐주석산화물(ITO), 카본나노튜브(carbon nano tube), 폴리머 등의 도전성 물질, 페이스트(paste) 또는 잉크(ink), 혹은 황화 텅스텐과 같은 투명 전극 등으로 형성될 수 있다.
도 7을 참조하면, 드레인 전극(150), 소스 전극(160), 스페이서(140), 및 게이트 전극(130)을 덮도록 응력층(170)이 증착 형성된다. 응력층(170)은 게이트 전극(130)보다 낮은 열팽창계수를 갖는 물질, 예를 들어 SiN으로 이루어질 수 있다. 응력층(170)은 예를 들어, PECVD를 통해 형성될 수 있다. 트랜지스터에 응력층(170)이 형성된 후, 가열 처리를 실시한다. 즉, 응력층(170)이 형성된 트랜지스터를 고온의 온도로 어닐링(annealing)하여 채널층(200)에 1차적으로 스트레인을 형성한다. 채널층(200)에 스트레인을 인가하기 위한 적정 어닐링 온도는 1000~1100℃이다. 응력층(170)이 형성된 트랜지스터를 어닐링하여 채널층(200)에 스트레인이 인가되면, 응력층(170)을 에칭에 의하여 제거할 수 있다. 어닐링 이후 응력층(170)을 제거하더라도 응력 기억(strain memorization) 작용에 의하여 채널층(200) 내에 스트레인이 유지된다.
도 8을 참조하면, 응력층(170) 제거 후에, 스페이서(140)와 게이트 전극(130)의 상면을 덮도록 절연막(180)이 형성된다. 절연막(180)은 예시적으로, SiO2 등의 물질로 이루어질 수 있다.
도 9를 참조하면, 게이트 전극(130)을 덮도록, 그리고 드레인 전극(150)의 일부, 및 소스 전극(160)의 일부가 외부에 노출되도록, 스트레서(190)가 형성된다. 스트레서(190)의 형성에 의하여 채널층(200)의 스트레인(strain)이 강화된다. 스트레서(190)는 예를 들어, 실리콘 질화물(Si3N4) 등의 물질을 증착하여 형성될 수 있다.
본 발명의 실시 예에서, 스트레서(190)는 앞서 설명한 식 1을 만족하는 폭을 갖도록 형성될 수 있다. 게이트 전극(130)의 폭에 대한 스트레서(190)의 폭의 비율이 2.0보다 크고, 2.6보다 작을 때, 채널층(200)에 인가되는 스트레인이 극대화된다. 스트레서(190)는 드레인 전극(150)과 소스 전극(160) 상의 영역 중에서, 응력감소 영역(151, 161)이 외부에 노출되도록 형성되는 것이 바람직하다. 즉, 스트레서(190)는 드레인 전극(150)과 소스 전극(160) 상의 영역 중 응력감소 영역(151, 161)을 제외한 영역 상에 형성되는 것이 바람직하다. 응력감소 영역(151, 161)에 스트레서가 형성되는 경우, 채널층(200)에 작용되는 스트레인(strain)이 오히려 감소할 뿐 아니라, 재료비의 불필요한 증대를 초래하기 때문이다. 응력감소 영역(151, 161)은 게이트 전극(130)에 이르는 거리(DGAT)가 앞서 설명한 식 2의 조건을 만족하는 영역이다.
응력감소 영역(151, 161)에 스트레서를 형성시, 채널층(200)의 스트레인이 오히려 약화되는 이유는 응력감소 영역(151, 161)에 형성되는 스트레서에 의하여 스트레인 흐름이 좌우방향으로 분산되고, 게이트 전극(130)을 통해 채널층(200)으로 전달되는 상하방향의 스트레인 흐름이 약해지기 때문인 것으로 추정할 수 있다. 즉, 채널층(200) 내의 스트레인은 게이트 전극(130)을 통해 상하방향으로 전달되는 스트레인 흐름이 채널층(200) 내에서 드레인 전극(150)과 소스 전극(160)을 향하는 스트레인 흐름으로 전달되는 것에 의하여 형성되는데, 응력감소 영역(151, 161) 상에 스트레서 형성 시 게이트 전극(130)을 통해 채널층(200)으로 전달되는 상하방향의 스트레인 흐름이 약화되고, 그에 따라 채널층(200) 내에서 드레인 전극(150)과 소스 전극(160)을 향하는 스트레인 흐름 또한 약해지기 때문으로 생각된다.
도 10은 본 발명의 일 실시 예에 따른 트랜지스터의 스트레인 인가 작용을 설명하기 위한 도면이다. 도 10을 참조하면, 드레인 전극(150)과 소스 전극(160) 상의 영역 중 응력감소 영역(151, 161)을 제외한 영역에만 스트레서(190)를 형성하면, 스트레서(190)에 의한 스트레인 흐름이 도시된 화살표 방향과 같이 상하방향으로 집중되고, 게이트 전극(130)을 통해 채널층(200)으로 전달되는 상하방향의 스트레인 흐름이 증가한다. 상하방향의 스트레인 흐름은 채널층(200) 내에서 드레인 전극(150)과 소스 전극(160)을 향하는 방향으로 전달되고, 이에 의하여 채널층(200)의 스트레인이 강화된다.
본 발명의 실시 예에서, 스트레서(190)는 상부 두께가 앞서 설명된 식 3을 만족하도록 형성될 수 있다. 스트레서(190)의 상부 두께(WTCK)를 게이트 전극(130) 폭의 1/2배를 초과하도록 형성 시 게이트 전극(130)을 통해 채널층(200)에 전달되는 상하방향 스트레인 흐름이 증가하고, 채널층(200)에 강한 스트레인이 인가된다. 스트레서(190)의 상부 두께(WTCK)가 게이트 전극(130) 폭의 0.6배를 초과하여 증가하더라도, 재료비의 상승을 초래할 뿐, 채널층(200)의 스트레인 강화 효과는 거의 증가하지 않는다.
도 11은 본 발명의 일 실시 예에 따른 트랜지스터를 구성하는 게이트 전극의 폭과 스트레서의 폭 간의 비율에 따른 스트레인을 보여주는 그래프이다. 도 11은 본 발명의 실시 예에 따른 트랜지스터와 비교 예들의 시뮬레이션 결과로서, 게이트 전극의 폭은 32 nm 로 일정하게 유지하였으며, 스트레서의 폭을 변화시키면서 채널층의 스트레인 값을 산출하였다. 도 11에서, 본 발명은 응력층의 열처리를 수행한 후 스트레서를 형성한 경우를, 비교예 1은 응력층의 열처리를 수행하지 않고 스트레서를 형성한 경우를, 비교예 2는 응력층의 열처리를 수행하지 않고 스트레서 또한 형성하지 않은 경우를, 비교예 3은 응력층의 열처리를 수행한 후 응력감소 영역을 포함하는 드레인 전극과 소스 전극 상의 전체 영역에 스트레서를 형성한 경우를, 비교예 4는 응력층의 열처리를 수행하지 않고 응력감소 영역을 포함하는 드레인 전극과 소스 전극 상의 전체 영역에 스트레서를 형성한 경우를, 비교예 5는 응력층의 열처리를 수행한 후 스트레서를 형성하지 않은 경우를 나타낸다.
도 11에 도시된 바와 같이, 본 발명의 실시 예에 의하면, 비교예 1, 비교예 2, 비교예 4, 비교예 5에 비해 월등히 높은 스트레인이 채널층(200)에 인가된다. 게이트 전극(130)의 폭(WGAT)에 대한 스트레서(190)의 폭(WGAT)의 비율이 2.0 ~ 2.6 사이일 때, 드레인 전극과 소스 전극 상의 전체 영역에 스트레서를 형성한 비교예 3보다 더 큰 스트레인이 채널층(200)에 인가된다. 그 이유는 비교예 3의 경우 드레인 전극(150)과 소스 전극(160) 상의 응력감소 영역(151, 161)에 스트레서가 형성되어 스트레인이 오히려 약화된 반면, 본 발명의 실시 예는 응력감소 영역(151, 161)을 제외한 영역 상에 스트레서(190)가 형성되었기 때문이다.
게이트 전극(130)의 폭(WGAT)에 대한 스트레서(190)의 폭(WGAT)의 비율이 2.2 보다 커질수록, 즉 게이트 전극(130)에 이르는 거리(DGAT)가 게이트 전극(130) 폭(WGAT)의 0.6배보다 클수록, 채널층(200)의 스트레인은 감소한다. 이는 응력감소 영역(151, 161)이 게이트 전극(130)으로부터의 거리(DGAT)가 게이트 전극(130) 폭의 0.6배를 초과하는 영역임을 의미한다. 따라서, 본 발명의 실시 예에 의하면, 응력감소 영역(151, 161)을 제외한 영역에 소정의 폭을 갖도록 스트레서(190)를 형성하는 것에 의하여, 게이트 전극(130)에 스트레인 흐름이 상하방향으로 집중되므로, 이에 의하여 채널층(200)의 스트레인이 강화된다.
도 12는 본 발명의 일 실시 예에 따른 트랜지스터를 구성하는 게이트 전극의 폭과 스트레서의 상부 두께 간의 비율에 따른 스트레인을 보여주는 그래프이다. 도 12는 본 발명의 실시 예에 따른 트랜지스터와 비교 예들의 시뮬레이션 결과로서, 게이트 전극의 폭은 32 nm 로 일정하게 유지하였으며, 스트레서의 폭이 30 nm, 50 nm, 70 nm, 90 nm 인 경우에 대하여 각각 채널층의 스트레인 값을 산출하였다. 도 11에서, 비교예 2는 응력층의 열처리를 수행하지 않고 스트레서 또한 형성하지 않은 경우를, 비교예 3은 응력층의 열처리를 수행한 후 응력감소 영역을 포함하는 드레인 전극과 소스 전극 상의 전체 영역에 스트레서를 형성한 경우를 나타낸다.
도 12를 참조하면, 게이트 전극(130)의 폭(WGAT)에 대한 스트레서(190)의 폭(WGAT)의 비율이 2.2 인 경우, 즉 스트레서(190)의 폭(WGAT)이 70 nm 일 때, 드레인 전극과 소스 전극 상의 전체 영역에 스트레서를 형성한 비교예 3보다 더 큰 스트레인이 채널층(200)에 인가되며, 스트레인이 포화(saturation)되는 스트레인의 상부 두께(대략 15 ~ 20 nm)가 비교예 3 보다 얇게 나타난다. 스트레인 강화 효과는 게이트 전극(130)의 폭(WGAT)에 대한 스트레서(190)의 상부 두께(WTCK)의 비율이 0.5 내지 0.6 일 때 나타나는 것을 알 수 있다. 따라서, 게이트 전극(130)의 폭(WGAT)에 대한 스트레서(190)의 상부 두께(WTCK)의 비율은 0.5 이상, 0.6 이하인 것이 바람직하다.
이는 스트레서(190)의 상부 두께(WTCK)를 게이트 전극(130) 폭의 1/2배를 초과하도록 형성 시 게이트 전극(130)을 통해 채널층(200)에 전달되는 상하방향 스트레인 흐름이 증가하고, 채널층(200)에 강한 스트레인이 인가되기 때문이다. 스트레서(190)의 상부 두께(WTCK)가 게이트 전극(130) 폭의 0.6배일 때, 채널층(200)의 스트레인 강화 효과는 포화되므로, 재료비의 감소를 위해 WTCK/WGAT 값을 0.6 이하로 하는 것이 바람직하다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.
100: 트랜지스터
110: 기판
120: 게이트 절연층
130: 게이트 전극
140: 스페이서
150: 드레인 전극
160: 소스 전극
170: 응력층
180: 절연막
190: 스트레서
200: 채널층
110: 기판
120: 게이트 절연층
130: 게이트 전극
140: 스페이서
150: 드레인 전극
160: 소스 전극
170: 응력층
180: 절연막
190: 스트레서
200: 채널층
Claims (17)
- 기판, 상기 기판상의 드레인 전극과 소스 전극, 상기 기판상에서 상기 드레인 전극과 상기 소스 전극 사이를 전기적으로 연결하는 채널층, 및 절연된 게이트 전극을 포함하는 트랜지스터에 스트레인(strain)을 인가하는 방법으로서,
상기 게이트 전극보다 낮은 열팽창계수를 갖는 응력층을 상기 드레인 전극, 상기 소스 전극, 및 상기 게이트 전극을 덮도록 형성하고 가열 처리하여 상기 채널층에 스트레인을 인가하고, 상기 응력층을 제거하는 단계; 및
상기 게이트 전극을 덮도록, 그리고 상기 드레인 전극의 일부, 및 상기 소스 전극의 일부가 외부에 노출되도록 스트레서(stressor)를 형성하여, 상기 채널층의 스트레인을 강화하는 단계를 포함하는 트랜지스터의 스트레인 인가 방법. - 제1 항에 있어서,
상기 스트레인을 강화하는 단계는, 하기의 식 1을 만족하도록 상기 스트레서를 형성하고,
[식 1]
상기 식 1에서, WGAT는 상기 게이트 전극의 폭이고, WSTR은 상기 스트레서의 폭인 트랜지스터의 스트레인 인가 방법. - 제1 항에 있어서,
상기 스트레인을 강화하는 단계는, 상기 드레인 전극과 상기 소스 전극 상의 영역 중에서, 상기 게이트 전극에 이르는 거리가 하기의 식 2를 만족하는 응력감소 영역이 외부에 노출되도록 상기 스트레서를 형성하고,
[식 2]
상기 식 2에서, WGAT는 상기 게이트 전극의 폭이고, 상기 DGAT는 상기 게이트 전극에 이르는 거리인 트랜지스터의 스트레인 인가 방법. - 제1 항에 있어서,
상기 스트레인을 강화하는 단계는, 하기의 식 3을 만족하도록 상기 스트레서를 형성하고,
[식 3]
상기 식 3에서, WGAT는 상기 게이트 전극의 폭이고, WTCK는 상기 게이트 전극의 상부와 상기 스트레서의 상부 간의 두께인 트랜지스터의 스트레인 인가 방법. - 제1 항에 있어서,
상기 스트레인을 강화하는 단계는, 실리콘 질화물을 증착하여 상기 스트레서를 형성하는 트랜지스터의 스트레인 인가 방법. - 제1 항에 있어서,
상기 트랜지스터는 nMOSFET인 트랜지스터의 스트레인 인가 방법. - 제1 항에 있어서,
상기 응력층을 형성하기 전에, 상기 게이트 전극의 측면을 덮어 스페이서(spacer)를 형성하는 단계를 더 포함하는 트랜지스터의 스트레인 인가 방법. - 제7 항에 있어서,
상기 응력층을 제거하는 단계 이후, 상기 스페이서와 상기 게이트 전극의 상면을 덮도록 절연막을 형성하는 단계를 더 포함하는 트랜지스터의 스트레인 인가 방법. - 제1 항에 있어서,
상기 응력층은 SiN를 포함하며,
상기 응력층의 가열 처리 온도는 1000~1100℃인 트랜지스터의 스트레인 인가 방법. - 제1 항에 있어서,
상기 기판상에 게이트 절연층을 형성하고, 상기 게이트 절연층 상에 상기 게이트 전극을 형성하고, 상기 기판상에 상기 게이트 전극의 측면을 덮도록 스페이서를 형성하고, 상기 기판상의 양측에 리세스(recess) 영역을 형성한 후, 상기 리세스 영역에 상기 드레인 전극과 상기 소스 전극을 도핑하여 상기 트랜지스터를 제조하는 단계를 더 포함하는 트랜지스터의 스트레인 인가 방법. - 삭제
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009532861A (ja) | 2006-03-31 | 2009-09-10 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ドレイン及びソース領域にリセスを設けることでチャネル領域に極めて近接するトランジスタにストレスソース与える技術 |
| KR20100049040A (ko) * | 2007-08-07 | 2010-05-11 | 인터내셔널 비지네스 머신즈 코포레이션 | 금속 게이트 및 고유전율 유전체를 갖는 회로 구조 |
| JP4886767B2 (ja) | 2005-03-29 | 2012-02-29 | 東京エレクトロン株式会社 | 多周波電磁放射線を用いて薄膜内の引張応力を増大させる方法 |
| KR20130092346A (ko) * | 2012-02-10 | 2013-08-20 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 도핑된 ＳｉＧｅ 소스/드레인 스트레서 증착을 위한 방법 및 장치 |
-
2014
- 2014-02-27 KR KR1020140023275A patent/KR101452977B1/ko not_active IP Right Cessation
Patent Citations (4)
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