KR100987840B1 - 박막 트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 및 이의 제조방법에 관한 것이다. 구체적으로, 본 발명은 박막 트랜지스터에 있어서, 소스 전극 및 드레인 전극으로서 Si, Mo, 및 W 중 1종 이상을 포함하는 산화아연계(ZnO 계열) 전극을 사용하는 박막 트랜지스터 및 이의 제조방법에 관한 것이다.
소스 전극, 드레인 전극, 산화아연계 전극, 플루오린계 가스, 건식 식각, 박막 트랜지스터
Description
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면을 개략적으로 나타낸 도면이다.
도 2는 종래 리프트-오프 공정의 박막 트랜지스터의 제조 공정도를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 공정도를 나타낸 도면이다.
도 4는 본 발명의 실시예 1에 따른 박막 트랜지스터 소스 전극 및 드레인 전극의 각 두께별 투과 특성을 나타낸 도면이다.
도 5는 본 발명의 실시예 1에 따른 박막 트랜지스터 소스 전극 및 드레인 전극의 각 두께별 면저항 특성을 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 20 : 게이트 전극
30 : 절연층 40 : 반도체층
50 : 소스 전극 60 : 드레인 전극
본 발명은 박막 트랜지스터 및 이의 제조방법에 관한 것이다. 구체적으로, 본 발명은 박막 트랜지스터에 있어서, 소스 전극 및 드레인 전극으로서 Si, Mo, 및 W 중 1종 이상을 포함하는 산화아연계(ZnO 계열) 전극을 사용하는 박막 트랜지스터 및 이의 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터는 소스(source) 전극, 드레인(drain) 전극, 게이트(gate) 전극, 반도체층, 절연층, 기판 등으로 이루어진다.
기존의 투명박막 트랜지스터의 제조방법은 ITO 또는 IZO의 게이트 전극에 ZnO, ZnO : Al, InZnO, ZnO : Sn, ZnO : Ga : In 등의 반도체층 채널 물질을 사용하고, 소스/드레인 전극의 형성시에는 상기 채널 물질 또는 전극 물질을 증착하여 사용하고 있었다. 그러나, 상기 물질 등은 박막 트랜지스터의 제조방법에 있어서, 식각 공정시에 사용될 수 있는 습식식각시 산에 매우 식각이 잘 되며, 특히 비정질 형태인 IZO는 더 높은 식각량을 나타내는 특징을 가지고 있다. 따라서, IZO를 소스/드레인 전극으로 사용하는 경우에는, 박막 트랜지스터의 제조의 식각 공정에 있어서, 습식식각시 전극과 반도체층 채널의 식각 선택비가 거의 없기 때문에 많은 문제점이 나타날 수 있고, 따라서 이러한 박막 트랜지스터의 제조는 리프트-오프(lift-off) 공정을 이용하여 주로 제조하였다.
그러나, 상기 리프트-오프 공정은 2번의 포토(Photo) 공정으로 인한 오버행(overhang) 구조의 이상, 포토레지스트가 존재하는 상태에서의 증착 공정으로 인 한 불순물 발생, 추가되는 포토(Photo) 공정으로 인한 양산 단가의 증가 등의 심각한 문제점들을 가지고 있으므로, 박막 트랜지스터의 양산 공정에는 적용이 거의 불가능한 매우 부적합한 공정이라 할 수 있다.
전술한 일반적인 박막 트랜지스터의 제조 공정 이외에 반도체층 위에 SiN 채널 보호층을 추가로 증착하는 방법이 있으나, 이는 채널 포토 마스크를 추가로 한 장 더 사용하여야 하므로 박막 트랜지스터의 제조 공정 단가를 상승시키는 문제점이 있고, 식각 공정시 식각 선택비 없이 식각 시간만 조절하여, 단지 식각량에 따라 소스/드레인 전극의 식각을 실시하는 방법이 있으나, 식각 선택비가 없으므로 식각 조절이 매우 어렵다는 문제점이 있기 때문에 적절한 박막 트랜지스터의 제조방법이 되지 못하고 있다.
상기의 문제점들을 해결하기 위하여, 본 발명자들은 박막 트랜지스터에 있어서 반도체층의 채널 물질과 소스 전극 및 드레인 전극이 선택적으로 식각될 수 있는 박막 트랜지스터의 제조방법을 개발하였다.
본 발명은 박막 트랜지스터의 제조방법에 있어서, 소스 전극 및 드레인 전극으로서 Si, Mo, 및 W 중 1종 이상을 포함한 산화아연계 전극을 사용하는 박막 트랜지스터의 제조방법을 제공하고자 한다.
또한, 본 발명은 박막 트랜지스터의 제조방법에 있어서, 상기 소스 전극 및 드레인 전극을 형성하는 공정 중 식각 공정에서 플루오린계 가스를 이용하여 건식식각 공정을 거치는 박막 트랜지스터의 제조방법을 제공하고자 한다.
또한, 본 발명은 기판, 게이트 전극, 절연층, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터에 있어서, 상기 소스 전극 및 드레인 전극은 Si, Mo, 및 W 중 1종 이상을 포함한 산화아연계 전극인 것인 박막 트랜지스터를 제공하고자 한다.
본 발명은
1) 기판에 게이트 전극을 형성하는 게이트 전극 형성 단계;
2) 상기 기판 및 게이트 전극 위에 절연층을 형성하는 절연층 형성 단계;
3) 상기 절연층 위에 반도체층을 형성하는 반도체층 형성 단계; 및
4) 상기 반도체층에 연결되도록 Si, Mo, 및 W 중 1종 이상을 포함하는 산화아연계 전극 재료를 이용하여 소스 전극 및 드레인 전극을 형성하는 소스 전극 및 드레인 전극 형성 단계
를 포함하는 박막 트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 기판, 게이트 전극, 절연층, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터에 있어서, 상기 소스 전극 및 드레인 전극은 Si, Mo, 및 W 중 1종 이상을 포함한 산화아연계 전극인 것인 박막 트랜지스터를 제공한다.
이하 본 발명에 대해서 상세히 설명한다.
본 발명에 따른 박막 트랜지스터의 제조방법에 있어서, 상기 1) 게이트 전극 형성 단계의 기판은 박막 트랜지스터를 위한 열역학적 및 기계적 요구사항을 만족 시킬 수 있는 유리, 반도체 웨이퍼(semiconductor wafer), 금속 산화물, 세라믹 물질, 플라스틱 등이 사용될 수 있다. 특히, 상기 기판은 유리 또는 플라스틱인 것이 바람직하나, 이에만 한정되는 것은 아니다.
상기 1)의 게이트 전극 형성 단계는 기판 상에 도전성 물질을 이용한 도전성 물질층 형성 단계 및 상기 도전성 물질층을 패터닝하는 전극 패턴 형성 단계를 포함하는 방법에 의해 수행될 수 있다. 또한, 상기 1)의 게이트 전극 형성 단계는 기판 상에 도전성 물질을 직접 인쇄하여 패터닝하는 방법에 의해서도 수행될 수 있다.
상기 1) 게이트 전극 형성 단계의 도전성 물질은 탄소, 알루미늄, 바나듐, 크롬, 구리, 아연, 은, 금, 마그네슘, 칼슘, 나트륨, 칼륨, 티타늄, 인듐, 이트륨, 리튬, 가돌리늄, 주석, 납, 금속 유사물(similar metals) 및 이들의 합금; p- 또는 n- 도프된(doped) 실리콘; 산화 아연, 산화 인듐, 인듐 주속 산화물(ITO), 인듐 아연 산화물, 유사 주석 산화물(similar tin oxide) 및 주석 산화물 인듐계 복합 화합물(tin oxide indium-based complex compounds); ZnO : Al, SnO2 : Sb와 같은 산화물과 금속의 혼합물; 폴리(3-메틸티오펜)(poly(3-methylthiophene)), 폴리[3,4-(에틸렌-1,2-디옥시)티오펜](poly[3,4-(ethylene-1,2-dioxy)thiophene]), 폴리피롤(polypyrrole) 및 폴리아닐린과 같은 도전성 고분자 등이 있으나, 이에만 한정되는 것은 아니다.
상기 1) 게이트 전극 형성 단계의 도전성 물질층 형성 단계에서는 화학 증착 법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 스퍼터링법(Sputtering), 전자빔 증착법(E-beam evaporation), 열 증착법(Thermal evaporation), 레이저 분자빔 증착법(Laser Molecular Beam Epitaxy; L-MBE), 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 및 원자층 증착법(Atomic layer deposition) 중에서 선택되는 방법을 이용할 수 있다. 도전성 물질층 형성방법은 이에만 한정되는 것은 아니며, 당 기술분야에 알려진 도전성 물질층 형성방법을 모두 적용할 수 있다.
상기 1) 게이트 전극 형성 단계의 전극 패턴 형성 단계에서는 포토리소그래피법, 오프셋 인쇄법, 실크스크린 인쇄법, 잉크젯 인쇄법, 및 쉐도우 마스크(Shadow Mask)를 이용한 방법 중에서 선택되는 방법을 이용할 수 있다.
상기 1) 게이트 전극 형성 단계의 게이트 전극의 두께는 50nm 이상 400nm 이하로 사용되며, 바람직하게는 200nm가 적당하다.
본 발명에 따른 박막 트랜지스터의 제조방법에 있어서, 상기 2) 절연층 형성 단계의 절연층으로는 실리콘 산화물, 실리콘 질화물; 폴리이미드, 폴리(2-비닐피리딘), 폴리(4-비닐페놀), 폴리메틸 메타크릴레이트와 같은 플라스틱 절연체 등이 있으나, 이에만 한정되는 것은 아니다.
상기 2)의 절연층 형성 단계에서는 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 스퍼터링법(Sputtering), 전자빔 증착법(E-beam evaporation), 열 증착법(Thermal evaporation), 레이저 분자빔 증착법(Laser Molecular Beam Epitaxy; L-MBE), 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 및 원자층 증착법(Atomic layer deposition) 중에서 선택되는 방법을 이용할 수 있다. 절연층 형성방법은 이에만 한정되는 것은 아니며, 당 기술분야에 알려진 절연층 형성방법을 모두 적용할 수 있다.
상기 2) 절연층 형성 단계의 절연층의 두께는 100nm 이상 500nm 이하로 사용되며, 바람직하게는 300nm가 적당하다.
본 발명에 따른 박막 트랜지스터의 제조방법에 있어서, 상기 3) 반도체층 형성 단계의 반도체층은 ZnO를 포함하고, In, Ga, Sn, 및 Al 중에서 1종 이상을 포함하는 복합 산화물을 이용하여 형성할 수 있다.
게이트 절연막 위에 아연 산화막은 ZTO(Zinc Tin Oxide), IGZO(Indium Gallium Zinc Oxide), ZAO(Zinc Aluminum Oxide), IZO(Indium Zinc Oxide) 및 ZnO(Zinc Oxide)와 같은 복합 산화물로 이루어질 수 있으며, Zn : Sn의 몰비는 1 : 1 또는 2 : 1, Zn : Al의 몰비는 1 : 1 또는 2 : 1, Zn : In의 몰비는 1 : 1 또는 2 : 1, Zn : In : Ga의 몰비는 1 : 1 : 1 또는 2 : 1 : 1이 적당하다.
상기 3) 반도체층 형성 단계의 반도체층은 스퍼터링(sputtering) 방법, 화학 증착법(Chemical Vapor Deposition; CVD), 원자층 증착법(Atomic Layer Deposition; ALD), 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 레이저 분자빔 증착법(Laser Molecular Beam Epitaxy; L-MBE), 전자빔 증착법(E-beam evaporation), 이온빔 증착법(Ion-beam evaporation) 등의 방법을 이용하여 형성할 수 있다.
상기 3) 반도체층 형성 단계의 반도체층의 두께는 10nm 이상 200nm 이하로 사용 가능하며, 바람직하게는 10nm 이상 100nm 이하가 적당하다.
본 발명에 따른 박막 트랜지스터의 제조방법에 있어서, 상기 4)의 소스 전극 및 드레인 전극 형성 단계는 상기 절연층과 반도체층이 함께 커버되도록 상기 절연층 및 반도체층 위에 Si, Mo, 및 W 중 1종 이상을 포함하는 산화아연계 전극 재료를 이용한 도전성 물질층 형성 단계 및 상기 도전성 물질층을 패터닝하는 전극 패턴 형성 단계를 포함하는 방법에 의해 수행될 수 있다. 또한, 상기 4)의 소스 전극 및 드레인 전극 형성 단계는 절연층 및 반도체층 위에 Si, Mo, 및 W 중 1종 이상을 포함하는 산화아연계 전극 재료를 직접 인쇄하여 패터닝하는 방법에 의해서도 수행될 수 있다.
상기 4) 소스 전극 및 드레인 전극 형성 단계의 소스 전극 및 드레인 전극은 ISZO(Indium Silicon Zinc Oxide), IMZO(Indium molybdenum Zinc Oxide), ITZO(Indium Tungsten Zinc Oxide)의 산화물 형태로 증착될 수 있으며, 바람직한 함량은 In2O3/ZnO/SiO(1 : 1 : 1 mol%), In2O3/ZnO/MoO3(1 : 1 : 1 mol%), In2O3/ZnO/WO3(1 : 1 : 1 mol%)이며, 1 mol% 이하의 SiO, MoO3, WO3 함량이 더욱 바람직하다.
상기 4) 소스 전극 및 드레인 전극 형성 단계의 전극 형성 단계에서는 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 스퍼터링법(Sputtering), 전자빔 증착법(E- beam evaporation), 열 증착법(Thermal evaporation), 레이저 분자빔 증착법(Laser Molecular Beam Epitaxy; L-MBE), 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 및 원자층 증착법(Atomic layer deposition) 중에서 선택되는 방법을 이용할 수 있다. 전극 형성방법은 이에만 한정되는 것은 아니며, 당 기술분야에 알려진 전극 형성방법을 모두 적용할 수 있다.
상기 4) 소스 전극 및 드레인 전극 형성 단계의 전극 패턴 형성 단계에서는 포토리소그래피법, 새도우 마스크법, 오프셋 인쇄법, 실크스크린 인쇄법, 잉크젯 인쇄법 등을 사용할 수 있으나, 이에만 한정되는 것은 아니다.
상기 4) 소스 전극 및 드레인 전극 형성 단계에서 소스 전극 및 드레인 전극은 전극으로서의 전도도가 우선적으로 확보되는 것이 중요하다. 상기 소스 전극 및 드레인 전극은 0 초과 10-3 ohm·cm 이하의 비저항값을 가지는 것이 바람직하나, 이에만 한정되는 것은 아니다. 상기 소스 전극 및 드레인 전극이 적절한 비저항값을 가질 수 있도록 Si, Mo, 또는 W의 함량이 조절될 수 있다.
상기 4) 소스 전극 및 드레인 전극 형성 단계의 소스 전극 및 드레인 전극의 두께는 50nm 이상 400nm 이하로 사용 가능하며, 바람직하게는 200nm가 적당하다.
또한, 본 발명은 추가적으로 상기 4) 소스 전극 및 드레인 전극 형성 단계에서 식각 공정이 수행되고, 상기 식각 공정은 플루오린계 가스를 이용하여 건식식각 공정을 거치는 박막 트랜지스터의 제조방법을 제공한다.
상기 건식식각 공정은 당 기술분야에 알려진 일반적인 방법을 이용할 수 있 다.
상기 건식식각 공정시 플루오린계 가스를 이용함으로써 Si, Mo, 및 W을 식각할 수 있으며, Si, Mo, 또는 W을 포함한 산화아연계 소스 전극 및 드레인 전극도 식각할 수 있다. 또한, 반도체층의 채널 물질과 소스 전극 및 드레인 전극을 선택적으로 식각할 수 있다. 상기 선택적 식각은 플루오린계 가스의 플루오린이 Si, W, Mo 등과는 휘발성이 있는(volatile) 결합을 이루어 쉽게 식각되고, Zn과는 쉽게 휘발성이 있는 결합을 이루지 못해 쉽게 식각이 이루어지지 못하는 특성을 통하여 수행될 수 있다.
상기 플루오린계 가스는 CF4, NF3, SF6 등이 바람직하나, 이에만 한정되는 것은 아니다.
상기 건식식각 공정의 구체적인 일 실시예로서, ICP(Inductively Coupled Plasma) power 400W, bias power 20W, CF4 45sccm, O2 5sccm, 공정압력 5mTorr 등의 식각 조건으로 건식 식각 공정을 수행할 수 있다.
또한, 본 발명은 기판, 게이트 전극, 절연층, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터에 있어서, 상기 소스 전극 및 드레인 전극은 Si, Mo, 및 W 중 1종 이상을 포함한 산화아연계 전극을 사용하는 박막 트랜지스터를 제공한다.
상기 Si, Mo, 및 W 중 1종 이상을 포함한 산화아연계 전극은 박막 트랜지스터의 제조방법에서 기술한 바와 같이 ISZO(Indium Silicon Zinc Oxide), IMZO(Indium molybdenum Zinc Oxide), ITZO(Indium Tungsten Zinc Oxide)의 산화물 형태로 증착될 수 있으며, 바람직한 함량은 In2O3/ZnO/SiO(1 : 1 : 1 mol%), In2O3/ZnO/MoO3(1 : 1 : 1 mol%), In2O3/ZnO/WO3(1 : 1 : 1 mol%)이며, 1 mol% 이하의 SiO, MoO3, WO3 함량이 더욱 바람직하나, 이에만 한정되는 것은 아니다.
이하 본 발명의 이해를 돕기 위해 바람직한 실시예를 제시한다. 그러나, 하기의 실시예는 본 발명을 보다 쉽게 이해하기 위하여 제공되는 것일 뿐, 이에 의해 본 발명의 내용이 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 박막 트랜지스터 제조방법은 1) 기판(10)에 게이트 전극(20)을 형성하는 게이트 전극 형성 단계; 2) 상기 게이트 전극(20) 위에 절연층(30)을 형성하는 절연층 형성 단계; 3) 상기 절연층(30) 위에 반도체층(40)을 형성하는 반도체층 형성 단계; 및 4) 상기 반도체층(40)에 연결되도록 Si, Mo, 및 W 중 1종 이상을 포함하는 산화아연계 전극을 이용하여 소스 전극(50) 및 드레인 전극(60)을 형성하는 소스 전극 및 드레인 전극 형성 단계를 포함한다.
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실시예
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1) 단계에서는, 스퍼터링법으로 유리 기판(10) 상에 인듐주석산화막(ITO)을 증착한 후, 포토리소그래피법을 사용하여 패터닝하여 복수의 게이트 배선과 게이트 전극(20)을 형성하였다.
2) 단계에서는, 스퍼터링 방법으로 게이트 전극 배선을 형성하고 PECVD법을 이용하여 게이트 전극(20)이 형성된 유리 기판(10)의 상부면에 절연층(30)을 형성 하였다. 여기서, 게이트 절연층(30)은 SiNx로 형성되었다.
3) 단계에서는, IZO를 이용하고 스퍼터링법으로 반도체층(40)을 형성하였다.
4) 단계에서는 스퍼터링법으로 반도체층(40)의 상부와 절연층(30)의 상부에 Si를 포함하는 ZnO층을 증착한 후, 포토리소그래피법으로 패터닝하여 게이트 배선과 교차하는 방향으로 데이터 배선을 형성하고, 소스 전극(50)과 드레인 전극(60)을 형성하였다.
상기 실시예 1에 따른 박막 트랜지스터 소스 전극 및 드레인 전극의 각 두께별 투과 특성 및 면저항 특성은 도 4 및 도 5에 나타내었다.
도 4는 박막 트랜지스터 소스 전극 및 드레인 전극의 각 두께별 투과 특성을 나타낸 것으로서, 가시광선대에서 80% 이상의 투명한 특성을 나타내며, 두께가 증가할수록 투과도는 떨어지는 것을 알 수 있다.
또한, 도 5는 박막 트랜지스터 소스 전극 및 드레인 전극의 각 두께별 면저항 특성을 나타낸 것으로서, 본 발명에 따른 소스 전극 및 드레인 전극을 사용시 저항에 큰 문제가 없는 것을 알 수 있다.
본 발명은 박막 트랜지스터의 제조방법에 있어서, 소스 전극 및 드레인 전극으로서 Si, Mo, 및 W 중 1종 이상을 포함하는 산화아연계 전극을 사용하는 박막 트랜지스터의 제조방법, 및 상기 소스 전극 및 드레인 전극을 형성하는 공정 중 식각공정시 플루오린계 가스를 이용하여 건식식각 공정을 거치는 박막 트랜지스터의 제조방법을 사용함으로써, 반도체층의 채널 물질과 소스 전극 및 드레인 전극이 선택 적으로 식각이 가능하게 되어, 박막 트랜지스터의 제조 공정을 단순화 할 수 있고, 박막 트랜지스터의 신뢰성을 확보할 수 있다.
Claims (27)
1) 기판에 게이트 전극을 형성하는 게이트 전극 형성 단계;
2) 상기 기판 및 게이트 전극 위에 절연층을 형성하는 절연층 형성 단계;
3) 상기 절연층 위에 반도체층을 형성하는 반도체층 형성 단계; 및
4) 상기 반도체층에 연결되도록 Si, Mo, 및 W 중 1종 이상을 포함하는 산화아연계 전극 재료를 이용하여 소스 전극 및 드레인 전극을 형성하는 소스 및 드레인 전극 형성 단계를 포함하는 박막 트랜지스터의 제조방법으로서,
상기 3)의 반도체층 형성 단계는 ZnO를 포함하고, In, Ga, Sn, 및 Al 중에서 1종 이상을 포함하는 복합 산화물을 이용하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 1에 있어서, 상기 4)의 소스 전극 및 드레인 전극 형성 단계는 상기 절연층과 반도체층이 함께 커버되도록 상기 절연층 및 반도체층 위에 Si, Mo, 또는 W 중 1종 이상을 포함하는 산화아연계 전극 재료를 이용한 도전성 물질층 형성 단계 및 상기 도전성 물질층을 패터닝하는 전극 패턴 형성 단계를 포함하는 방법, 또는 절연층 및 반도체층 위에 Si, Mo, 및 W 중 1종 이상을 포함하는 산화아연계 전극을 직접 인쇄하여 패터닝하는 방법에 의해 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 1에 있어서, 상기 4) 소스 전극 및 드레인 전극 형성 단계의 Si, Mo, 또는 W 중 1종 이상을 포함하는 산화아연계 전극은 ISZO(Indium Silicon Zinc Oxide), IMZO(Indium molybdenum Zinc Oxide), 또는 ITZO(Indium Tungsten Zinc Oxide)의 산화물 형태로 증착되어 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 1에 있어서, 상기 4) 소스 전극 및 드레인 전극 형성 단계의 Si, Mo, 또는 W 중 1종 이상을 포함하는 산화아연계 전극은 In2O3/ZnO/SiO(1 : 1 : 1 mol%), In2O3/ZnO/MoO3(1 : 1 : 1 mol%), 또는 In2O3/ZnO/WO3(1 : 1 : 1 mol%)의 함량범위를 갖는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 2에 있어서, 상기 4) 소스 전극 및 드레인 전극 형성 단계의 전극 형성 단계는 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 스퍼터링법(Sputtering), 전자빔 증착법(E-beam evaporation), 열 증착법(Thermal evaporation), 레이저 분자빔 증착법(Laser Molecular Beam Epitaxy; L-MBE), 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 및 원자층 증착법(Atomic layer deposition)으로 이루어진 군으로부터 선택되는 방법을 이용하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 2에 있어서, 상기 4) 소스 전극 및 드레인 전극 형성 단계의 전극 패 턴 형성 단계는 포토리소그래피법, 새도우 마스크법, 오프셋 인쇄법, 실크스크린 인쇄법, 잉크젯 인쇄법으로 이루어진 군으로부터 선택되는 방법을 이용하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 1에 있어서, 상기 4) 소스 전극 및 드레인 전극 형성 단계의 소스 전극 및 드레인 전극의 비저항값은 0 초과 10-3 ohm·cm 이하인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 1에 있어서, 상기 4)의 소스 전극 및 드레인 전극 형성 단계에서 식각 공정이 수행되고, 상기 식각 공정은 플루오린계 가스를 이용하여 건식식각 공정을 거치는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 8에 있어서, 상기 플루오린계 가스는 CF4, NF3 또는 SF6인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 1에 있어서, 상기 4) 소스 전극 및 드레인 전극 형성 단계의 소스 전극 및 드레인 전극의 두께는 50nm 이상 400nm 이하인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 1에 있어서, 상기 1) 게이트 전극 형성 단계의 기판은 유리, 반도체 웨이퍼(semiconductor wafer), 금속 산화물, 세라믹 물질, 및 플라스틱으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 1에 있어서, 상기 1)의 게이트 전극 형성 단계는 기판 상에 도전성 물질을 이용한 도전성 물질층 형성 단계 및 상기 도전성 물질층을 패터닝하는 전극 패턴 형성 단계를 포함하는 방법, 또는 기판상에 도전성 물질을 직접 인쇄하여 패터닝하는 방법에 의해 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 12에 있어서, 상기 1) 게이트 전극 형성 단계의 도전성 물질은 탄소, 알루미늄, 바나듐, 크롬, 구리, 아연, 은, 금, 마그네슘, 칼슘, 나트륨, 칼륨, 티타늄, 인듐, 이트륨, 리튬, 가돌리늄, 주석, 납, 금속 유사물(similar metals) 및 이들의 합금; p- 또는 n- 도프된(doped) 실리콘; 산화 아연, 산화 인듐, 인듐 주속 산화물(ITO), 인듐 아연 산화물, 유사 주석 산화물(similar tin oxide) 및 주석 산화물 인듐계 복합 화합물(tin oxide indium-based complex compounds); 폴리(3-메틸티오펜)(poly(3-methylthiophene)), 폴리[3,4-(에틸렌-1,2-디옥시)티오펜](poly[3,4-(ethylene-1,2-dioxy)thiophene]), 폴리피롤(polypyrrole) 및 폴리아닐린으로 이루어진 군으로부터 선택되는 도전성 고분자; ZnO : Al; 및 SnO2 : Sb으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 박막 트랜지스터의 제조방 법.
청구항 12에 있어서, 상기 1) 게이트 전극 형성 단계의 도전성 물질층 형성 단계는 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 스퍼터링법(Sputtering), 전자빔 증착법(E-beam evaporation), 열 증착법(Thermal evaporation), 레이저 분자빔 증착법(Laser Molecular Beam Epitaxy; L-MBE), 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 및 원자층 증착법(Atomic layer deposition)으로 이루어진 군으로부터 선택되는 방법을 이용하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 12에 있어서, 상기 1) 게이트 전극 형성 단계의 전극 패턴 형성 단계는 포토리소그래피법, 오프셋 인쇄법, 실크스크린 인쇄법, 잉크젯 인쇄법, 및 쉐도우 마스크(Shadow Mask)를 이용한 방법으로 이루어진 군으로부터 선택되는 방법을 이용하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 1에 있어서, 상기 1) 게이트 전극 형성 단계의 게이트 전극의 두께는 50nm 이상 400nm 이하인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 1에 있어서, 상기 2) 절연층 형성 단계의 절연층은 실리콘 산화물, 실리콘 질화물, 폴리이미드, 폴리(2-비닐피리딘), 폴리(4-비닐페놀), 폴리메틸 메타크릴레이트로 이루어진 군으로부터 선택되는 화합물로 이루어진 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 1에 있어서, 상기 2)의 절연층 형성 단계는 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 스퍼터링법(Sputtering), 전자빔 증착법(E-beam evaporation), 열 증착법(Thermal evaporation), 레이저 분자빔 증착법(Laser Molecular Beam Epitaxy; L-MBE), 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 및 원자층 증착법(Atomic layer deposition)으로 이루어진 군으로부터 선택되는 방법을 이용하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 1에 있어서, 상기 2) 절연층 형성 단계의 절연층의 두께는 100nm 이상 500nm 이하인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
삭제
청구항 1에 있어서, 상기 3) 반도체층 형성 단계의 복합 산화물은 ZTO(Zinc Tin Oxide), IGZO(Indium Gallium Zinc Oxide), ZAO(Zinc Aluminum Oxide), IZO(Indium Zinc Oxide), 및 ZnO(Zinc Oxide)로 이루어진 군으로부터 선택되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 1에 있어서, 상기 3) 반도체층 형성 단계의 복합 산화물의 Zn : Sn의 몰비는 1 : 1 또는 2 : 1, Zn : Al의 몰비는 1 : 1 또는 2 : 1, Zn : In의 몰비는 1 : 1 또는 2 : 1, 또는 Zn : In : Ga의 몰비는 1 : 1 : 1 또는 2 : 1 : 1인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 1에 있어서, 상기 3) 반도체층 형성 단계의 반도체층은 스퍼터링(sputtering) 방법, 화학 증착법(Chemical Vapor Deposition; CVD), 원자층 증착법(Atomic Layer Deposition; ALD), 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 레이저 분자빔 증착법(Laser Molecular Beam Epitaxy; L-MBE), 전자빔 증착법(E-beam evaporation), 및 이온빔 증착법(Ion-beam evaporation)으로 이루어진 군으로부터 선택되는 방법을 이용하여 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
청구항 1에 있어서, 상기 3) 반도체층 형성 단계의 반도체층의 두께는 10nm 이상 200nm 이하인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
기판, 게이트 전극, 절연층, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터에 있어서,
상기 소스 전극 및 드레인 전극은 Si, Mo, 및 W 중 1종 이상을 포함한 산화아연계 전극이고,
상기 반도체층은 ZnO를 포함하고, In, Ga, Sn, 및 Al 중에서 1종 이상을 포함하는 복합 산화물로 형성된 것임을 특징으로 하는 박막 트랜지스터.
청구항 25에 있어서, 상기 Si, Mo, 및 W 중 1종 이상을 포함하는 산화아연계 전극은 ISZO(Indium Silicon Zinc Oxide), IMZO(Indium molybdenum Zinc Oxide), 또는 ITZO(Indium Tungsten Zinc Oxide)의 산화물을 이용하는 것을 특징으로 하는 박막 트랜지스터.
청구항 25에 있어서, 상기 Si, Mo, 및 W 중 1종 이상을 포함하는 산화아연계 전극은 In2O3/ZnO/SiO(1 : 1 : 1 mol%), In2O3/ZnO/MoO3(1 : 1 : 1 mol%), 또는 In2O3/ZnO/WO3(1 : 1 : 1 mol%)의 함량범위를 갖는 것을 특징으로 하는 박막 트랜지스터.
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