KR20200094087A - 칼코게나이드 반도체 및 이를 구비하는 박막트랜지스터 - Google Patents

칼코게나이드 반도체 및 이를 구비하는 박막트랜지스터 Download PDF

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Abstract

칼코게나이드 반도체 및 이를 구비하는 박막트랜지스터를 제공한다. 상기 칼코게나이드 반도체는 하기 화학식 1로 나타내어진다.
[화학식 1] (SexTe1-x)1-y-zM1 yM2 z
상기 화학식 1에서, M1과 M2는 서로에 관계없이 알칼리금속, 알칼리토금속, 전이금속(transition metal), 전이후금속(post-transition metal), 또는 준금속(metalloid)이고, y 및 z는 0.01 ≤ y+z < 0.5를 만족하는 조건에서 서로에 관계없이 0 이상의 값을 갖고, x는 0.5 내지 0.9이다.

Description

칼코게나이드 반도체 및 이를 구비하는 박막트랜지스터 {Chalcogenide semiconductor and thin film transistor having the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 박막트랜지스터에 관한 것이다.
비정질 실리콘을 사용한 박막트랜지스터(thin film transistor, 이하 TFT라고 한다)가 발명된 후, 이를 사용하는 디스플레이 기술이 급격히 발전하였다. 이러한 비정질 실리콘 TFT는 대면적으로 싼 가격에 형성할 수 있어 평판 디스플레이에 주로 사용되었다.
최근에는 IGZO (In-Ga-Zn-O) 또는 ZnO 산화물 반도체를 사용한 TFT가 개발되었는데, 이 산화물 반도체는 주로 전자 전도성을 나타내는 n형 반도체를 구현할 수 있고 정공 전도성을 나타내는 p형 반도체를 구현하기에는 어려움이 있다. 몇몇 p형 산화물 반도체가 개발되고 있기는 하지만, 이를 사용한 TFT는 낮은 온오프 전류비와 이동도로 인해서 그 사용이 극히 제한되고 있는 상황이다.
(특허문헌 1) KR 2016-0102265 A
따라서, 본 발명이 해결하고자 하는 과제는, 박막트랜지스터의 온오프 전류비와 이동도를 개선할 수 있는 새로운 칼코게나이드 반도체 및 이를 구비하는 박막트랜지스터를 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 실시 예는 칼코게나이드 반도체를 제공한다. 상기 칼코게나이드 반도체는 하기 화학식 1로 나타내어진다.
[화학식 1]
(SexTe1-x)1-y-zM1 yM2 z
상기 화학식 1에서, M1과 M2는 서로에 관계없이 알칼리금속, 알칼리토금속, 전이금속(transition metal), 전이후금속(post-transition metal), 또는 준금속(metalloid)이고, y 및 z는 0.01 ≤ y+z < 0.5를 만족하는 조건에서 서로에 관계없이 0 이상의 값을 갖고, x는 0.5 내지 0.9이다.
M1은 Zn, Cd, 또는 Hg이고, M2는 Al, Ga, In, 또는 Nb일 수 있다. y+z는 0.05 이상 0.2 이하일 수 있다. 상기 칼코게나이드 반도체는 (SexTe1-x)1-y-zZnyGaz (x, y, 및 z는 화학식 1에서 정의한 바와 같다)일 수 있다. 구체적으로, 상기 칼코게나이드 반도체는 (SexTe1-x)1-yZny (x 및 y는 화학식 1에서 정의한 바와 같다)일 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 실시 예는 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 게이트 전극을 구비한다. 상기 게이트 전극의 상부 또는 하부에, S, Se, Te, 또는 이들의 조합이 공유결합되어 형성된 네트워크 구조의 칼코게나이드 물질 내에 도펀트로서 알칼리금속, 알칼리토금속, 전이금속(transition metal), 전이후금속(post-transition metal), 또는 준금속(metalloid)이 도핑된 칼코게나이드 반도체층이, 상기 게이트 전극과 중첩하여 배치된다. 상기 게이트 전극과 상기 칼코게나이드 반도체층 사이에 게이트 절연막이 배치된다. 상기 칼코게나이드 반도체층의 양측 단부들에 접속하는 소오스 전극 및 드레인 전극이 배치된다.
상기 칼코게나이드 물질은 Se와 Te를 함유하되 Te 대비 Se를 같거나 더 많은 몰수로 함유하고, 상기 도펀트는 상기 칼코게나이드 물질 대비 적은 몰수로 함유될 수 있다.
상기 칼코게나이드 반도체층은 하기 화학식 1로 나타내어질 수 있다.
[화학식 1]
(SexTe1-x)1-y-zM1 yM2 z
상기 화학식 1에서, M1과 M2는 서로에 관계없이 알칼리금속, 알칼리토금속, 전이금속(transition metal), 전이후금속(post-transition metal), 또는 준금속(metalloid)이고, y 및 z는 0.01 ≤ y+z < 0.5를 만족하는 조건에서 서로에 관계없이 0 이상의 값을 갖고, x는 0.5 내지 0.9이다.
M1은 Zn, Cd, 또는 Hg이고, M2는 Al, Ga, In, 또는 Nb일 수 있다. y+z는 0.05 이상 0.2 이하일 수 있다. 상기 화학식 1로 나타낸 칼코게나이드는 (SexTe1-x)1-y-zZnyGaz (x, y, 및 z는 화학식 1에서 정의한 바와 같다)일 수 있다. 구체적으로, 상기 화학식 1로 나타낸 칼코게나이드는 (SexTe1-x)1-yZny (x 및 y는 화학식 1에서 정의한 바와 같다)일 수 있다.
상기 게이트 절연막은 실리콘 질화막일 수 있다. 상기 실리콘 질화막은 130 내지 270 nm의 두께를 가질 수 있다. 상기 소오스 전극과 상기 드레인 전극은 계면층과 도전층의 이중층을 가지고, 상기 계면층은 상기 칼코게나이드 반도체층의 양측 단부들에 접촉할 수 있다. 상기 계면층에 함유된 금속은 상기 칼코게나이드 반도체층 내로 도핑될 수 있다. 상기 계면층은 구리층이고 상기 도전층은 텅스텐층일 수 있다.
상기 박막트랜지스터 상에 패시베이션막이 배치될 수 있고, 상기 패시베이션막은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 알루미늄 산화막, 알루미늄 질화막, 알루미늄 산질화막, 또는 이들의 복합막일 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 실시예는 박막트랜지스터의 제조방법을 제공한다. 먼저, 게이트 전극; 상기 게이트 전극의 상부 또는 하부에 상기 게이트 전극과 중첩하여 배치되고, S, Se, Te, 또는 이들의 조합이 공유결합되어 형성된 네트워크 구조의 칼코게나이드 물질 내에 도펀트로서 알칼리금속, 알칼리토금속, 전이금속(transition metal), 전이후금속(post-transition metal), 또는 준금속(metalloid)이 도핑된 칼코게나이드 반도체층; 상기 게이트 전극과 상기 칼코게나이드 반도체층 사이에 배치된 게이트 절연막; 및 상기 칼코게나이드 반도체층의 양측 단부들에 접속하는 소오스 전극 및 드레인 전극을 포함하는 박막트랜지스터를 제조한다. 상기 박막트랜지스터를 진공 또는 질소 분위기에서 열처리한다.
상기 소오스 전극과 상기 드레인 전극은 계면층과 도전층의 이중층을 가지고, 상기 계면층은 상기 칼코게나이드 반도체층의 양측 단부들에 접촉하며, 상기 열처리 과정에서 상기 계면층에 함유된 금속은 상기 칼코게나이드 반도체층 내로 도핑될 수 있다.
상술한 바와 같이 본 발명 실시 예들에 따른 칼코게나이드 반도체는 새로운 조성을 갖는 물질로, 박막트랜지스터의 온오프 전류비와 이동도를 개선할 수 있다.
그러나, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 2는 본 발명의 다른 실시 예들에 따른 박막트랜지스터들을 나타낸 단면도이다.
도 3은 제조예 1에 따른 박막트랜지스터에 대한 트랜스퍼 커브(transfer curve, ID-VG)이다.
도 4는 제조예 1에 따른 박막트랜지스터에 대한 아웃풋 커브(output curve, ID-VD)이다.
도 5는 제조예 2 및 제조예 3에 따른 박막트랜지스터들의 트랜스퍼 커브들을 보여준다.
도 6a, 도 6b, 도 6c, 및 도 6d는 제조예들 4 내지 7에 따른 박막트랜지스터들의 트랜스퍼 커브들을 각각 나타낸다.
도 7은 제조예 3 및 제조예 6에 따른 박막트랜지스터들의 트랜스퍼 커브들을 보여준다.
도 8은 제조예 8에 따른 박막트랜지스터의 트랜스퍼 커브를 나타낸다.
도 9는 제조예 6 및 제조예 8에 따른 박막트랜지스터들의 아웃풋 커브들을 보여준다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시 예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타낸 단면도이다. 도 1의 박막트랜지스터는 바텀 게이트(bottom gate) 형태의 박막트랜지스터이다.
도 1을 참조하면, 기판(10)이 제공될 수 있다. 기판(10)은 반도체, 금속, 유리 또는 폴리머 기판일 수 있다. 상기 기판(10) 상에 일방향으로 연장되는 게이트 전극(G)을 형성할 수 있다. 상기 게이트 전극(G)은 Si, Al, Cr, Cu, Ta, Ti, Mo, W, Te, Ru, Au 또는 이들의 합금을 사용하여 형성할 수 있다.
상기 게이트 전극(G) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 알루미늄 산화막, 알루미늄 질화막, 알루미늄 산질화막, 또는 이들의 복합막일 수 있다. 상기 게이트 절연막(30)이 실리콘 질화막인 경우에 실리콘 산화막 대비 박막트랜지스터의 특성 일 예로서, 온/오프 비 및/또는 SS(subthreshold swing)값을 향상시킬 수 있다. 나아가, 상기 게이트 절연막(30)이 실리콘 질화막인 경우에 게이트 절연막은 100 nm 초과 그리고 500nm 이하의 두께를 가질 수 있고, 구체적으로는 130 내지 270 nm, 150 내지 250 nm 일 예로서 170 내지 230 nm의 두께를 가질 수 있다.
상기 게이트 절연막(30) 상에 칼코게나이드 반도체층(CH)을 형성할 수 있다. 상기 칼코게나이드 반도체층(CH)은 칼코게나이드 물질 일 예로서, S, Se, Te 또는 이들의 조합이 공유결합되어 형성된 네트워크 구조를 갖고, 고립 전자쌍 밴드(lone-pair band)가 가전자대의 최상부를 차지하는 고립 전자쌍 반도체일 수 있다. 일 예로서, 상기 칼코게나이드 반도체층(CH)은 Se와 Te를 함유하되 Te 대비 Se는 같거나 더 많은 몰수로 함유될 수 있다. Se의 경우 고립 전자쌍 밴드가 가전자대의 최상부를 더 많이 차지하여, Se가 Te 대비 같거나 더 많은 몰수로 함유되는 경우 칼코게나이드 반도체층(CH)의 홀 전도도가 더 향상될 수 있다.
또한, 상기 칼코게나이드 반도체층(CH)은 상기 칼코게나이드 물질에 도펀트로서 알칼리금속, 알칼리토금속, 전이금속(transition metal), 전이후금속(post-transition metal), 또는 준금속(metalloid)이 도핑된 반도체층일 수 있다. 상기 도펀트는 12족 원소 및/또는 13족 원소일 수 있다. 상기 12족 원소는 구체적으로, Zn, Cd, 또는 Hg일 수 있고, 상기 13족 원소는 Al, Ga, 또는 In, 또는 Nb일 수 있다. 상기 도펀트는 상기 칼코게나이드 물질 대비 적은 몰수로 함유될 수 있다.
상기 칼코게나이드 반도체층(CH)은 하기 화학식 1로 나타낼 수 있다.
[화학식 1]
(SexTe1-x)1-y-zM1 yM2 z
상기 화학식 1에서, M1과 M2는 서로에 관계없이 알칼리금속, 알칼리토금속, 전이금속(transition metal), 전이후금속(post-transition metal), 또는 준금속(metalloid)일 수 있다. 일 예로서, M1은 12족 원소 구체적으로, Zn, Cd, 또는 Hg일 수 있고, M2는 13족 원소 구체적으로, Al, Ga, 또는 In, 또는 Nb일 수 있다. 상기 12족 원소 및/또는 13족 원소는 Se 혹은 Te를 치환하여 상기 칼코게나이드 반도체층(CH)의 전도도를 증가시켜 온전류 증가와 이에 따른 온오프 전류비를 증가시킬 수 있다.
또한, 상기 화학식 1에서, y+z는 0.5 미만 구체적으로, 0.2 이하일 수 있고, 0.01 이상 구체적으로, 0.05 이상일 수 있다. 일 예로서, y+z는 0.07 내지 0.13일 수 있다. 이를 만족하는 상태에서, y 및 z는 서로에 관계없이 0 이상의 값을 가질 수 있다. x는 0.5 내지 0.9일 수 있다.
상기 칼코게나이드 반도체층(CH)은 일 예로서, (SexTe1-x)1-y-zZnyGaz (x, y, 및 z는 화학식 1에서 정의한 바와 같다) 또는 (SexTe1-x)1-yZny (x 및 y는 화학식 1에서 정의한 바와 같다, 화학식 1에서 z=0)일 수 있다.
상기 칼코게나이드 반도체층(CH)은 화학기상증착법(chemical vapor deposition, 이하 CVD라 한다) 일 예로서, 열 CVD, PECVD(Plasma Enhanced CVD), APCVD (Atomic Pressure CVD), 또는 LPCVD (Low Pressure CVD); 물리기상증착법(physical vapor deposition) 일 예로서, 열증발법 또는 전자빔 증발법, 또는 스퍼터링; 원자층증착법 (atomic layer depostion); 또는 졸겔법(sol-gel method) 등 다양한 방법을 사용하여 형성할 수 있다. 일 예로서, 상기 칼코게나이드 반도체층(CH)은 RF(Radio Frequency) 스퍼터링 구체적으로는 RF 마그네트론 스퍼터링법을 사용하여 형성할 수 있다. 상기 칼코게나이드 반도체층(CH)은 수 내지 수십 nm 일 예로서, 8 내지 50 nm 구체적으로는 10 내지 30 nm 의 두께로 형성할 수 있다.
상기 칼코게나이드 반도체층(CH) 상에 소오스 전극(S)과 드레인 전극(D)을 형성할 수 있다. 상기 소오스 전극(S)과 드레인 전극(D)은 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu), 텅스텐(W), 및 몰리브덴(Mo), 텔루륨(Te), 루테늄(Ru), 금(Au), 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금을 사용하여 형성할 수 있다.
일 예로서, 상기 소오스 전극(S)과 드레인 전극(D)은 계면층(51)과 도전층(53)의 이중층을 가질 수 있다. 상기 계면층(51)은 구리(Cu), NiCr 합금, Ag, 또는 Au층일 수 있다. 상기 도전층(53)은 일 예로서, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 금속층일 수 있다. 상기 계면층(51)은 수 Å 일 예로서, 3 내지 5 Å의 두께를 가질 수 있다. 또한, 상기 계면층(51)에 함유된 금속은 후술하는 열처리 과정에서 칼코게나이드 반도체층 내로 도핑되거나 또는/이에 더하여 상기 계면층(51)은 전도도가 도전층(W) 대비 더 우수하고 또한 칼코게나이트 반도체층(CH)과 도전층(53) 사이의 접촉저항을 낮추는 역할을 수행할 수 있다.
상기 소오스 전극(S)과 드레인 전극(D) 상에 패시베이션막(미도시)을 형성할 수 있다. 상기 패시베이션막은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 알루미늄 산화막, 알루미늄 질화막, 알루미늄 산질화막, 또는 이들의 복합막일 수 있다. 상기 패시베이션막은 상온 및 후 열처리 시 상기 칼코게나이드 반도체층(CH)을 외부 산소 및/또는 습기로부터 보호할 수 있다.
상기 게이트 전극(G), 상기 칼코게나이드 반도체층(CH), 상기 소오스 전극(S), 및 드레인 전극(D)은 공지의 패터닝 방법 일 예로서, 포토리소그라피와 식각공정을 사용하여 패터닝할 수 있다.
한편, 위와 같은 방법으로 박막트랜지스터를 형성한 후, 약 200도 이상 약 500도 이하 구체적으로는 약 230도 이상 300도 이하의 온도에서 열처리할 수 있다. 이 열처리는 진공분위기 또는 질소 분위기에서 수행할 수 있고 약 30분 내지 2시간 동안 수행될 수 있다. 상기 열처리를 질소 분위기에서 수행할 때 박막트랜지스터의 특성 일 예로서, 온/오프 비 및/또는 이동도가 향상될 수 있다.
도 2는 본 발명의 다른 실시 예들에 따른 박막트랜지스터들을 나타낸 단면도이다. 도 2의 박막트랜지스터는 탑 게이트(top gate) 형태의 박막트랜지스터이다.
도 2 에 도시된 박막트랜지스터는 적층 순서를 달리할 뿐 도 1을 참고하여 설명한 박막트랜지스터 제조방법과 유사한 방법으로 형성할 수 있다.
도 1 및 도 2를 동시에 참조하여 박막트랜지스터의 구조를 설명하기로 한다.
박막트랜지스터는 기판(10) 상에 배치된 게이트 전극(G)을 포함할 수 있다. 상기 게이트 전극(G)의 상부 또는 하부에 상기 게이트 전극(G)과 중첩하여 배치된 칼코게나이드 반도체층(CH)이 배치될 수 있다. 상기 게이트 전극(G)과 상기 칼코게나이드 반도체층(CH) 사이에 게이트 절연막(30)이 배치될 수 있다. 상기 칼코게나이드 반도체층(CH)의 양측 단부들에 소오스 전극(S)과 드레인 전극(D)이 접속할 수 있다. 상기 박막트랜지스터 상에 패시베이션막(미도시)이 배치될 수 있다.
상기 칼코게나이드 반도체, 구체적으로 화학식 1로 나타낸 칼코게나이드 반도체는 박막트랜지스터 내의 활성층으로 사용할 수 있음을 개시하였으나, 이에 한정되지 않고 상기 칼코게나이드 반도체는 발광다이오드 또는 태양전지에서 홀 전달층으로 사용될 수도 있다. 상기 발광다이오드는 무기발광다이오드 또는 유기발광다이오드일 수 있고, 상기 태양전지는 무기 반도체 태양전지, 유기태양전지, 혹은 페로브스카이드 태양전지일 수 있다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실험 예 (example)를 제시한다. 다만, 하기의 실험 예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험 예에 의해 한정되는 것은 아니다.
<박막트랜지스터 제조예들>
제조예 1
실리콘 기판 상에 저온 PECVD를 사용하여 200 nm의 실리콘 산화막을 형성하고, 상기 실리콘 산화막 상에 RF 마그네트론 스퍼터링을 사용하여 12 nm의 칼코게나이드 반도체층을 형성하였다. 상기 칼코게나이드 반도체층은 (SexTe1-x)1-yZny (x=0.7, y=0.09)의 조성을 갖도록 형성하였다. 상기 칼코게나이드 반도체층 상에 텅스텐(W)을 100nm의 두께로 스퍼터링한 후 포토리소그라피 및 건식식각을 실시하여 소오스/드레인 전극들을 형성하였다. 상기 소오스/드레인 전극들이 형성된 결과물을 진공분위기에서 약 230도의 온도로 1시간 동안 열처리하였다.
제조예 2
칼코게나이드 반도체층을 25nm의 두께로 형성하고, 소오스/드레인 전극들이 형성된 결과물을 진공분위기에서 약 200도의 온도로 1시간 동안 열처리하는 것을 제외하고는 제조예 1과 동일한 방법을 사용하여 박막트랜지스터를 제조하였다.
제조예 3
칼코게나이드 반도체층 상에 텅스텐(W)을 100nm의 두께로 스퍼터링하기 전에, 구리(Cu)를 0.4nm의 두께로 스퍼터링하여, 소오스/드레인 전극들이 구리층과 텅스텐층의 이중층을 갖도록 형성한 것을 제외하고는 제조예 2와 동일한 방법을 사용하여 박막트랜지스터를 제조하였다.
제조예들 4 내지 7
200 nm의 실리콘 산화막 대신에 PECVD를 사용하여 실리콘 질화막을 하기 표 1에 기재된 두께로 형성하고, 또한 칼코게나이드 반도체층 상에 텅스텐(W)을 100nm의 두께로 스퍼터링하기 전에 구리(Cu)를 0.4nm의 두께로 스퍼터링하여, 소오스/드레인 전극들이 구리층과 텅스텐층의 이중층을 갖도록 형성한 것을 제외하고는 제조예 1과 동일한 방법을 사용하여 박막트랜지스터를 제조하였다.
제조예 8
열처리를 질소 분위기에서 약 230도의 온도로 1시간 진행한 것을 제외하고는 제조예 6과 동일한 방법을 사용하여 박막트랜지스터를 제조하였다.
게이트 절연막 반도체층 두께 소오스/드레인
전극		 열처리 조건
제조예 1 SiO2 200 nm 12nm W 100nm 230 ℃ 1 hr @ 고진공 (<10-7)
제조예 2 SiO2 200 nm 25nm W 100nm 200 ℃ 1 hr @ 고진공 (<10-7)
제조예 3 SiO2 200 nm 25nm Cu 0.4nm/ W 100nm 200 ℃ 1 hr @ 고진공 (<10-7)
제조예 4 SiNx 100 nm 12nm Cu 0.4nm/ W 100nm 230 ℃ 1 hr @ 고진공 (<10-7)
제조예 5 SiNx 150 nm 12nm Cu 0.4nm/ W 100nm 230 ℃ 1 hr @ 고진공 (<10-7)
제조예 6 SiNx 200 nm 12nm Cu 0.4nm/ W 100nm 230 ℃ 1 hr @ 고진공 (<10-7)
제조예 7 SiNx 250 nm 12nm Cu 0.4nm/ W 100nm 230 ℃ 1 hr @ 고진공 (<10-7)
제조예 8 SiNx 200 nm 12nm Cu 0.4nm/ W 100nm 230 ℃ 1 hr @ N2 분위기
도 3은 제조예 1에 따른 박막트랜지스터에 대한 트랜스퍼 커브(transfer curve, ID-VG)이다. 이 때, 소오스 전극은 접지하고 드레인 전극에 -5.1V를 인가한 상태에서, 게이트 전극에 25V에서 -25V의 전압을 스윕하면서 드레인 전류를 측정하였다.
도 3을 참조하면, 제조예 1에 따른 칼코게나이드 반도체층을 구비하는 박막트랜지스터는 P형 박막트랜지스터의 트랜스퍼 커브를 나타내는 것을 알 수 있다. 이에 따라, 칼코게나이드 반도체층이 P형 반도체층인 것을 알 수 있다. 상기 박막트랜지스터의 on/off 전류비는 약 102 정도로 나타나 비교적 우수한 것을 알 수 있다.
도 4는 제조예 1에 따른 박막트랜지스터에 대한 아웃풋 커브(output curve, ID-VD)이다. 이 때, 게이트 전극에 2V, 0V, -2V, -4V, -6V, -8V, 또는 -10V의 전압을 인가하고 소오스 전극은 접지한 상태에서, 드레인 전극에 0V에서 -30V의 전압을 스윕하면서 드레인 전류를 측정하였다.
도 4를 참조하면, 게이트 전극에 인가된 전압이 음의 방향으로 증가할 때 포화전류값의 절대값이 증가하는 것을 알 수 있다. 이로부터 박막트랜지스터 제조예에 따른 칼코게나이드 반도체층을 구비하는 박막트랜지스터는 P형 박막트랜지스터의 아웃풋 커브를 나타내는 것을 알 수 있다.
도 5는 제조예 2 및 제조예 3에 따른 박막트랜지스터들의 트랜스퍼 커브들을 보여준다.
도 5를 참조하면, 제조예 2에 따른 박막트랜지스터(a) 대비 제조예 3에 따른 박막트랜지스터(b)는 더 큰 on/off 비와 더 작은 SS(subthreshold swing)값을 나타내는 것을 알 수 있다. 이로부터, 소오스/드레인 전극들을 구리와 텅스텐의 2중층로 구성한 후 열처리하였을 때 박막트랜지스터의 특성이 더 향상되는 것을 확인할 수 있으며, 이는 구리층 내의 구리가 칼코게나이드 반도체층 내로 도핑되거나 또는/ 이에 더하여 구리층이 칼코게나이트 반도체층과 텅스텐층 사이의 계면층으로서의 역할 즉, 외부 환경에 대한 패시베이션 및 오믹콘택 특성 향상을 수행하기 때문인 것으로 추정되었다.
도 6a, 도 6b, 도 6c, 및 도 6d는 제조예들 4 내지 7에 따른 박막트랜지스터들의 트랜스퍼 커브들을 각각 나타낸다.
도 6a, 도 6b, 도 6c, 및 도 6d를 참조하면, 게이트 절연막으로서 실리콘 질화막을 사용한 경우, 실리콘 질화막은 100 nm 초과 일 예로서 150 nm 이상의 두께를 가질 때 정상적인 트랜스퍼 커브가 얻어지는 것을 알 수 있다. 한편, 실리콘 질화막이 200 nm인 경우 대비 200 nm 미만의 경우 더 작은 SS 값을 구현하는 것으로 나타났다. 실리콘 질화막이 200 nm 근처에서 on/off 비가 가장 우수한 것으로 나타났다.
도 7은 제조예 3 및 제조예 6에 따른 박막트랜지스터들의 트랜스퍼 커브들을 보여준다.
도 7를 참조하면, 제조예 3에 따른 박막트랜지스터(a) 대비 제조예 6에 따른 박막트랜지스터(b)는 더 큰 on/off 비와 더 작은 SS(subthreshold swing)값을 나타내는 것을 알 수 있다. 이로부터, 칼코게나이트 반도체층과 접하는 게이트 절연막으로 실리콘 산화막을 사용하는 경우 대비 실리콘 질화막을 사용하는 경우 박막트랜지스터 특성이 더 향상됨을 알 수 있다.
도 8은 제조예 8에 따른 박막트랜지스터의 트랜스퍼 커브를 나타낸다. 도 9는 제조예 6 및 제조예 8에 따른 박막트랜지스터들의 아웃풋 커브들을 보여준다. 또한, 하기 표 2는 제조예 6 및 제조예 8에 따른 박막트랜지스터들의 특성값들을 정리하여 나타낸 것이다.
on 전류 off 전류 on/off 비 SS
제조예 6 5.82×10-7 2.26×10-9 2.57×102 6.08
제조예 8 6.23×10-7 2.31×10-9 2.69×102 7.67
표 2, 도 6c, 도 8, 및 도 9를 동시에 참조하면, 제조예 6에 따른 박막트랜지스터 대비 제조예 8에 따른 박막트랜지스터는 on/off 비가 증가한 것을 알 수 있는데, 이는 질소 분위기에서의 어닐링에 기인한 것으로 추정되었다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (20)

  1. 하기 화학식 1로 나타내어지는 칼코게나이드 반도체:
    [화학식 1]
    (SexTe1-x)1-y-zM1 yM2 z
    상기 화학식 1에서,
    M1과 M2는 서로에 관계없이 알칼리금속, 알칼리토금속, 전이금속(transition metal), 전이후금속(post-transition metal), 또는 준금속(metalloid)이고,
    y 및 z는 0.01 ≤ y+z < 0.5를 만족하는 조건에서 서로에 관계없이 0 이상의 값을 갖고,
    x는 0.5 내지 0.9이다.
  2. 청구항 1에 있어서,
    M1은 Zn, Cd, 또는 Hg이고, M2는 Al, Ga, In, 또는 Nb인 칼코게나이드 반도체.
  3. 청구항 1에 있어서,
    y+z는 0.05 이상 0.2 이하인 칼코게나이드 반도체.
  4. 청구항 1에 있어서,
    상기 칼코게나이드 반도체는 (SexTe1-x)1-y-zZnyGaz (x, y, 및 z는 화학식 1에서 정의한 바와 같다)인 칼코게나이드 반도체.
  5. 청구항 4에 있어서,
    상기 칼코게나이드 반도체는 (SexTe1-x)1-yZny (x 및 y는 화학식 1에서 정의한 바와 같다)인 칼코게나이드 반도체.
  6. 게이트 전극;
    상기 게이트 전극의 상부 또는 하부에 상기 게이트 전극과 중첩하여 배치되고, S, Se, Te, 또는 이들의 조합이 공유결합되어 형성된 네트워크 구조의 칼코게나이드 물질 내에 도펀트로서 알칼리금속, 알칼리토금속, 전이금속(transition metal), 전이후금속(post-transition metal), 또는 준금속(metalloid)이 도핑된 칼코게나이드 반도체층;
    상기 게이트 전극과 상기 칼코게나이드 반도체층 사이에 배치된 게이트 절연막; 및
    상기 칼코게나이드 반도체층의 양측 단부들에 접속하는 소오스 전극 및 드레인 전극을 포함하는 박막트랜지스터.
  7. 청구항 6에 있어서,
    상기 칼코게나이드 물질은 Se와 Te를 함유하되 Te 대비 Se를 같거나 더 많은 몰수로 함유하고,
    상기 도펀트는 상기 칼코게나이드 물질 대비 적은 몰수로 함유된 박막트랜지스터.
  8. 청구항 7에 있어서,
    상기 칼코게나이드 반도체층은 하기 화학식 1로 나타내어지는 박막트랜지스터:
    [화학식 1]
    (SexTe1-x)1-y-zM1 yM2 z
    상기 화학식 1에서,
    M1과 M2는 서로에 관계없이 알칼리금속, 알칼리토금속, 전이금속(transition metal), 전이후금속(post-transition metal), 또는 준금속(metalloid)이고,
    y 및 z는 0.01 ≤ y+z < 0.5를 만족하는 조건에서 서로에 관계없이 0 이상의 값을 갖고,
    x는 0.5 내지 0.9이다.
  9. 청구항 8에 있어서,
    M1은 Zn, Cd, 또는 Hg이고, M2는 Al, Ga, In, 또는 Nb인 박막트랜지스터.
  10. 청구항 8에 있어서,
    y+z는 0.05 이상 0.2 이하인 박막트랜지스터.
  11. 청구항 8에 있어서,
    상기 칼코게나이드 반도체층은 (SexTe1-x)1-y-zZnyGaz (x, y, 및 z는 화학식 1에서 정의한 바와 같다)인 박막트랜지스터.
  12. 청구항 8에 있어서,
    상기 칼코게나이드 반도체층은 (SexTe1-x)1-yZny (x 및 y는 화학식 1에서 정의한 바와 같다)인 박막트랜지스터.
  13. 청구항 6에 있어서,
    상기 게이트 절연막은 실리콘 질화막인 박막트랜지스터.
  14. 청구항 13에 있어서,
    상기 실리콘 질화막은 130 내지 270 nm의 두께를 갖는 박막트랜지스터.
  15. 청구항 6에 있어서,
    상기 소오스 전극과 상기 드레인 전극은 계면층과 도전층의 이중층을 가지고, 상기 계면층은 상기 칼코게나이드 반도체층의 양측 단부들에 접촉하는 박막트랜지스터.
  16. 청구항 15에 있어서,
    상기 계면층에 함유된 금속은 상기 칼코게나이드 반도체층 내로 도핑된 박막트랜지스터.
  17. 청구항 15에 있어서,
    상기 계면층은 구리층이고 상기 도전층은 텅스텐층인 박막트랜지스터.
  18. 청구항 6에 있어서,
    상기 박막트랜지스터 상에 배치된 패시베이션막을 더 포함하고,
    상기 패시베이션막은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 알루미늄 산화막, 알루미늄 질화막, 알루미늄 산질화막, 또는 이들의 복합막인 박막트랜지스터.
  19. 게이트 전극; 상기 게이트 전극의 상부 또는 하부에 상기 게이트 전극과 중첩하여 배치되고, S, Se, Te, 또는 이들의 조합이 공유결합되어 형성된 네트워크 구조의 칼코게나이드 물질 내에 도펀트로서 알칼리금속, 알칼리토금속, 전이금속(transition metal), 전이후금속(post-transition metal), 또는 준금속(metalloid)이 도핑된 칼코게나이드 반도체층; 상기 게이트 전극과 상기 칼코게나이드 반도체층 사이에 배치된 게이트 절연막; 및 상기 칼코게나이드 반도체층의 양측 단부들에 접속하는 소오스 전극 및 드레인 전극을 포함하는 박막트랜지스터를 제조하는 단계;
    상기 박막트랜지스터를 진공 또는 질소 분위기에서 열처리하는 단계를 포함하는 박막트랜지스터 제조방법.
  20. 청구항 19에 있어서,
    상기 소오스 전극과 상기 드레인 전극은 계면층과 도전층의 이중층을 가지고, 상기 계면층은 상기 칼코게나이드 반도체층의 양측 단부들에 접촉하며,
    상기 열처리 과정에서 상기 계면층에 함유된 금속은 상기 칼코게나이드 반도체층 내로 도핑되는 박막트랜지스터 제조방법.
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* Cited by examiner, † Cited by third party
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