JP5546733B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
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Description
現在、商品化されている液晶表示装置の場合、TFTのチャンネル層は、ほとんど非晶質シリコン層である。TFTのチャンネル層が非晶質シリコン層であるとき、電荷移動度は、0.5cm2/Vs前後と非常に低いために、液晶表示装置の動作速度を上げ難い。
本発明がなそうとする他の技術的課題は、前記TFTの製造方法を提供するところにある。
ここで、前記チャンネル層は、ZnO系の物質で形成することができる。
前記チャンネル層は、a(In2O3)・b(Ga2O3)・c(ZnO)(ここで、a、b、cは、それぞれa≧1、b≧1、0<c≦1の条件を満足させる実数)物質で形成することができる。
前記キャリア・アクセプタは、Cu、Ag、Li、Na、K、Mg、Ca、Be、Au、Rg、Ni、Co、Rh、Pd、Ir、Pt、V、Nb、Ta、N及びその混合物からなる群のうちいずれか1つであり、Cu、Ag、Li、Mg、Ni、Co、N及びその混合物からなる群のうちいずれか1つであることが望ましい。
前記キャリア・アクセプタのドーピング濃度は、105〜1024原子/cm3とすることができる。
前記ゲート電極は、前記チャンネル層下に形成することができる。
前記他の技術的課題を達成するために、本発明は、基板上に上部層のキャリア濃度が下部層のキャリア濃度より低い二重層構造のチャンネル層を形成する段階と、前記基板上に前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極を形成する段階と、前記基板上に前記チャンネル層、前記ソース電極及び前記ドレイン電極を覆うゲート絶縁層を形成する段階と、前記チャンネル層上側の前記ゲート絶縁層上にゲート電極を形成する段階とを含むことを特徴とするTFTの製造方法を提供する。
前記チャンネル層の上部にキャリア・アクセプタをドーピングし、前記チャンネル層を前記二重層構造によって形成することができる。
前記キャリア・アクセプタは、Cu、Ag、Li、Na、K、Mg、Ca、Be、Au、Rg、Ni、Co、Rh、Pd、Ir、Pt、V、Nb、Ta、N及びその混合物から構成された群のうちいずれか1つとすることができる。
前記上部層は、キャリア・アクセプタを含む層であり、前記上部層は、前記キャリア・アクセプタのドーピングされた1つのターゲットを使用して形成できる。
前記上部層の形成時に、前記キャリア・アクセプタの含まれたガスを使用できる。
前記チャンネル層は、蒸着後、100〜600℃で熱処理するように構成できる。
前記チャンネル層の上部にキャリア・アクセプタをドーピングし、前記チャンネル層を前記二重層構造に形成することができる。
前記キャリア・アクセプタは、Cu、Ag、Li、Na、K、Mg、Ca、Be、Au、Rg、Ni、Co、Rh、Pd、Ir、Pt、V、Nb、Ta、N及びその混合物から構成された群のうちいずれか1つとすることができる。
前記上部層は、キャリア・アクセプタを含む層であり、前記上部層は、前記キャリア・アクセプタのドーピングされた1つのターゲットを使用して形成できる。
前記上部層の形成時に、前記キャリア・アクセプタの含まれたガスを使用することができる。
このような本発明を利用すれば、電荷移動度の高いZnO系の物質層をTFTのチャンネル層として利用しつつも、プラズマによって前記チャンネル層の特性劣化を防止できる。
また、下部層及び上部層は、同じ装備を利用してインシチュで形成したり、半導体物質層にキャリア・アクセプタをイオン注入して形成できる。よって、本発明のTFTの製造方法は、新しい装備やマスク工程を必要としないために、工程を単純化できる。
図1は、本発明の第1実施例によるTFT(以下、本発明の第1TFT)を示している。本発明の第1TFTは、ゲート電極140がチャンネル層110上に形成されるトップゲート構造である。
図2に示すように、基板200上に、ゲート電極240が形成されており、基板200上に、ゲート電極240を覆うゲート絶縁層230が形成されている。ゲート電極210上側のゲート絶縁層230上に、チャンネル層210が形成されている。チャンネル層210は、上部層25のキャリア濃度が下部層15のキャリア濃度より低い二重層構造である。チャンネル層210のX軸方向幅を、ゲート電極240のX軸方向幅より大きくすることができる。ゲート絶縁層230上に、ソース電極220a及びドレイン電極220bがチャンネル層210の両端にそれぞれ接触するように形成されている。ゲート絶縁層230上に、チャンネル層210、ソース電極220a及びドレイン電極220bを覆う保護層250が形成されている。図2の基板200、チャンネル層210、ソース電極220a、ドレイン電極220b、ゲート絶縁層230、ゲート電極240、保護層250それぞれの材質及び厚さは、図1の基板100、チャンネル層110、ソース電極120a、ドレイン電極120b、ゲート絶縁層130、ゲート電極140、保護層150それぞれの材質及び厚さと同一に設定することができる。
図3Aに示すように、基板100上に下部層10を形成する。下部層10は、物理気相蒸着(PVD:Physical Vapor Deposition)法により形成したGa−In−Zn−O層とすることができる。PVD法は、スパッタリング法または蒸発法を用いることができる。下部層10の形成に、1個以上のターゲットを使うことができる。この1個以上のターゲットは、In2O3、Ga2O3及びZnOのうち少なくとも1つを含むように構成できる。下部層10は、a(In2O3)・b(Ga2O3)・c(ZnO)層(ここで、a、b、cは、それぞれa≧0、b≧0、c>0の条件を満足する実数)とすることができる。
図3Bに示すように、下部層10及び上部層20をパターニングして二重層構造のチャンネル層110を形成する。
図3A及び図3Bを参照して説明したチャンネル層110の形成方法を、チャンネル層の第1形成方法という。
図3Dに示すように、ソース/ドレイン電極層120を所定の方法、例えばドライエッチング法によってパターニングし、上部層20の上部面一部を露出させ、チャンネル層110両端にそれぞれ接触されたソース電極120a及びドレイン電極120bを形成する。
図4A〜図4Dは、本発明の第2実施例によるTFTの製造方法(以下、本発明の第2方法)を示している。本発明の第1方法及び第2方法との違いは、チャンネル層110の形成方法にある。
図4Bに示すように、半導体物質層10"の上部に、半導体物質層10"のキャリア(電子)濃度を下げるキャリア・アクセプタをイオン注入する。キャリア・アクセプタは、Cu、Ag、Li、Na、K、Mg、Ca、Be、Au、Rg、Ni、Co、Rh、Pd、Ir、Pt、V、Nb、Ta及びNのうち少なくともいずれか1つとすることができる。キャリア・アクセプタのドーピング濃度は、105〜1024原子/cm3程度とすることができる。キャリア・アクセプタは、半導体物質層10"の上部層20'のみに注入する。従って、半導体物質層10"の下部層10'には、キャリア・アクセプタがイオン注入されない。
図4A〜図4Cを参照して説明したチャンネル層110の形成方法を、チャンネル層の第2形成方法というが、チャンネル層110形成後の工程は、本発明の第1方法と同一でありうる。その結果、図4Dに図示されているようなTFTが製造される。
図5Aに示すように、基板200上にゲート電極240を形成し、基板200上に、ゲート電極240を覆うゲート絶縁層230を形成する。
図5Cに示すように、ゲート絶縁層230上に、チャンネル層210の両端にそれぞれ接触してチャンネル層210の上部面一部を露出させるソース電極220a及びドレイン電極220bを形成する。
前述のように、本発明の第1形成方法〜第3形成方法で、チャンネル層110,210は二重層から形成され、その上部層20,20',25の電気抵抗が下部層10,10',15の電気抵抗より高い。従って、ソース/ドレイン電極層120,220をパターニングするときと、ゲート絶縁層130,230または保護層150,250を形成するときとで使われるプラズマにより、チャンネル層110,210の電気抵抗が過度に低下し、TFTの特性が劣化されることを防止できる。
図8及び図9に示すように、本発明の前記第1条件によるTFTは、10V程度の高いVdでも優秀なスイッチング特性を示す一方、比較例によるTFTは、0.1V程度の低いVdでもスイッチング特性が示されないということが分かる。
図10に示すように、ドレイン電圧Vdが増大するにつれて、ドレイン電流Idが増大して飽和するが、これは、一般的なスイッチング素子で示される様相と類似している。
図11は、本発明の実施例によって製造したTFTの特性を示すグラフであり、N−ドーピングされたGa−In−Zn−O層を上部層20として使用したTFTのドレイン電圧Vd別のゲート電圧Vg−ドレイン電流Idの特性を示している。ここで、N−ドーピングされたGa−In−Zn−O層を得るために、GIZOターゲットを400Wのパワーでスパッタリングしつつ、N2ガスを25sccmほどの速度でフローさせ、N2ガスと共にArガスとO2ガスとをそれぞれ100sccm及び10sccmほどの速度でフローさせた。
以上、前述の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものと見るより、望ましい実施例の例示として解釈されるものである。例えば、本発明の属する技術分野で当業者ならば、TFTの構成要素及び構造は、それぞれ多様化して変形することができるということが分かるであろう。また、TFTは、液晶表示装置や有機発光表示装置分野だけではなく、メモリ素子及び論理素子分野などにも適用されうるということが分かるであろう。よって、本発明の範囲は、説明された実施例によって定められるものではなく、特許請求の範囲に記載された技術的思想によってのみ定められるものである。
10" 半導体物質層
20,20',25 上部層
100,200 基板
110,210 チャンネル層
120 ソース/ドレイン電極層
120a,220a ソース電極
120b,220b ドレイン電極
130,230 ゲート絶縁層
140,240 ゲート電極
150,250 保護層
Claims (11)
- ゲート絶縁層と、
前記ゲート絶縁層の下部に形成されたゲート電極と、
前記ゲート絶縁層の上部に形成されたチャネル層と、
前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極と、
を備え、
前記チャンネル層は、ZnO系の物質であるa(In2O3)・b(Ga2O3)・c(ZnO)(ここで、a、b、cは、それぞれa≧0、b≧0、c>0の条件を満足させる実数)物質で形成され、
前記チャネル層は、上部層のキャリア濃度が下部層のキャリア濃度より低い二重層構造を有し、
前記上部層は前記下部層より低いキャリア濃度を有し、
前記上部層は前記下部層より高い電気抵抗を有するようにキャリア・アクセプタでドーピングされることを特徴とする薄膜トランジスタ。 - 前記キャリア・アクセプタは、Cu、Ag、Li、Na、K、Mg、Ca、Be、Au、Rg、Ni、Co、Rh、Pd、Ir、Pt、V、Nb、Ta、N及びその混合物からなる群のうち、いずれか1つであることを特徴とする請求項1に記載の薄膜トランジスタ。
- 前記キャリア・アクセプタはCuであり、前記上部層におけるCuの含有量は、29〜44原子%であることを特徴とする請求項2に記載の薄膜トランジスタ。
- 前記上部層の厚さは、10〜100nmであることを特徴とする請求項3に記載の薄膜トランジスタ。
- 基板上にゲート電極を形成する段階と、
前記基板上に前記ゲート電極を覆うゲート絶縁層を形成する段階と、
前記ゲート電極上側の前記ゲート絶縁層上に、上部層のキャリア濃度が下部層のキャリア濃度より低い二重層構造のチャンネル層を形成し、前記チャンネル層は、ZnO系の物質であるa(In2O3)・b(Ga2O3)・c(ZnO)(ここで、a、b、cは、それぞれa≧0、b≧0、c>0の条件を満足させる実数)物質で形成する段階と、
前記ゲート絶縁層上に、前記チャンネル層両端にそれぞれ接触するソース電極及びドレイン電極を形成する段階と、
を含み、
前記上部層は前記下部層より低いキャリア濃度を有し、
前記上部層は前記下部層より高い電気抵抗を有するようにキャリア・アクセプタでドーピングされる薄膜トランジスタの製造方法。 - 前記キャリア・アクセプタは、Cu、Ag、Li、Na、K、Mg、Ca、Be、Au、Rg、Ni、Co、Rh、Pd、Ir、Pt、V、Nb、Ta、N及びその混合物から構成された群のうち、いずれか1つであることを特徴とする請求項5に記載の薄膜トランジスタの製造方法。
- 前記上部層は、前記キャリア・アクセプタのドーピングされた1つのターゲットを使用するPVD方法により形成することを特徴とする請求項5に記載の薄膜トランジスタの製造方法。
- 前記上部層は、少なくとも2つのターゲットを使用するスパッタリングまたは蒸発法により形成し、前記ターゲットのうち少なくとも1つに、前記キャリア・アクセプタがドーピングされていることを特徴とする請求項5に記載の薄膜トランジスタの製造方法。
- 前記キャリア・アクセプタはCuであり、前記上部層は、前記スパッタリング法で形成するが、前記上部層におけるCuの含有量は、29〜44原子%であることを特徴とする請求項8に記載の薄膜トランジスタの製造方法。
- 前記上部層は、10〜100nmの厚さに形成することを特徴とする請求項9に記載の薄膜トランジスタ。
- 前記上部層の形成時に、前記キャリア・アクセプタの含まれたガスを使用することを特徴とする請求項5に記載の薄膜トランジスタの製造方法。
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