JP5546733B2 - 薄膜トランジスタ及びその製造方法 - Google Patents

Description

本発明は、半導体素子及びその製造方法に係り、さらに詳細には、薄膜トランジスタ及びその製造方法に関する。

薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は、液晶表示装置または有機発光表示装置のような平板表示装置でスイッチング素子として使われる。ＴＦＴの移動度（mobility）または漏れ電流などは、電荷を搬送するキャリアの移動経路であるチャンネル層の材質及び状態に大きく左右される。
現在、商品化されている液晶表示装置の場合、ＴＦＴのチャンネル層は、ほとんど非晶質シリコン層である。ＴＦＴのチャンネル層が非晶質シリコン層であるとき、電荷移動度は、０．５ｃｍ^２／Ｖｓ前後と非常に低いために、液晶表示装置の動作速度を上げ難い。

このため、非晶質シリコン層より電荷移動度の高いＺｎＯ系の物質層、例えばＧａ−Ｉｎ−Ｚｎ−Ｏ層をＴＦＴのチャンネル層として使用するための研究が進められている。Ｇａ−Ｉｎ−Ｚｎ−Ｏ層の移動度は、非晶質シリコン層の移動度の数十倍以上であるために、Ｇａ−Ｉｎ−Ｚｎ−Ｏ層をチャンネル層として使用したＴＦＴは、次世代表示装置の駆動素子として期待を集めている。

本発明がなそうとする技術的課題は、非晶質シリコンより電荷移動度が高く、プラズマによる特性劣化を減らすことができるチャンネル層を有するＴＦＴを提供するところにある。
本発明がなそうとする他の技術的課題は、前記ＴＦＴの製造方法を提供するところにある。

前記技術的課題を達成するために、本発明は、ゲート絶縁層を挟んで形成されたゲート電極及びチャンネル層と、前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極とを備え、前記チャンネル層は、上部層のキャリア濃度が下部層のキャリア濃度より低い二重層構造を有することを特徴とするＴＦＴを提供する。
ここで、前記チャンネル層は、ＺｎＯ系の物質で形成することができる。

前記チャンネル層は、ａ（Ｉｎ_２Ｏ_３）・ｂ（Ｇａ_２Ｏ_３）・ｃ（ＺｎＯ）（ここで、ａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ＞０の条件を満足させる実数）物質で形成することができる。
前記チャンネル層は、ａ（Ｉｎ_２Ｏ_３）・ｂ（Ｇａ_２Ｏ_３）・ｃ（ＺｎＯ）（ここで、ａ、ｂ、ｃは、それぞれａ≧１、ｂ≧１、０＜ｃ≦１の条件を満足させる実数）物質で形成することができる。

前記チャンネル層の上部層は、キャリア・アクセプタがドーピングされ、前記下部層より高い電気抵抗を有するように構成できる。
前記キャリア・アクセプタは、Ｃｕ、Ａｇ、Ｌｉ、Ｎａ、Ｋ、Ｍｇ、Ｃａ、Ｂｅ、Ａｕ、Ｒｇ、Ｎｉ、Ｃｏ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｖ、Ｎｂ、Ｔａ、Ｎ及びその混合物からなる群のうちいずれか１つであり、Ｃｕ、Ａｇ、Ｌｉ、Ｍｇ、Ｎｉ、Ｃｏ、Ｎ及びその混合物からなる群のうちいずれか１つであることが望ましい。

前記キャリア・アクセプタがＣｕである場合、前記上部層でＣｕの含有量は、２９〜４４原子％であることが望ましい。また、このとき、前記上部層の厚さは、１０〜１００ｎｍであることが望ましい。
前記キャリア・アクセプタのドーピング濃度は、１０^５〜１０^２４原子／ｃｍ^３とすることができる。

前記ゲート電極は、前記チャンネル層上に形成することができる。
前記ゲート電極は、前記チャンネル層下に形成することができる。
前記他の技術的課題を達成するために、本発明は、基板上に上部層のキャリア濃度が下部層のキャリア濃度より低い二重層構造のチャンネル層を形成する段階と、前記基板上に前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極を形成する段階と、前記基板上に前記チャンネル層、前記ソース電極及び前記ドレイン電極を覆うゲート絶縁層を形成する段階と、前記チャンネル層上側の前記ゲート絶縁層上にゲート電極を形成する段階とを含むことを特徴とするＴＦＴの製造方法を提供する。

ここで、前記チャンネル層は、ＺｎＯ系の物質で形成することができる。
前記チャンネル層の上部にキャリア・アクセプタをドーピングし、前記チャンネル層を前記二重層構造によって形成することができる。
前記キャリア・アクセプタは、Ｃｕ、Ａｇ、Ｌｉ、Ｎａ、Ｋ、Ｍｇ、Ｃａ、Ｂｅ、Ａｕ、Ｒｇ、Ｎｉ、Ｃｏ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｖ、Ｎｂ、Ｔａ、Ｎ及びその混合物から構成された群のうちいずれか１つとすることができる。

前記キャリア・アクセプタがＣｕである場合、前記上部層におけるＣｕの含有量は、２９〜４４原子％であることが望ましい。また、このとき、前記上部層の厚さは、１０〜１００ｎｍであることが望ましい。前記チャンネル層は、ＰＶＤ（Physical Vapor Deposition）法により形成することができる。
前記上部層は、キャリア・アクセプタを含む層であり、前記上部層は、前記キャリア・アクセプタのドーピングされた１つのターゲットを使用して形成できる。

前記上部層は、少なくとも２つのターゲットを使用するスパッタリングまたは蒸発法によって形成できるが、このとき、前記ターゲットのうち少なくとも１つに、前記キャリア・アクセプタをドーピングすることができる。
前記上部層の形成時に、前記キャリア・アクセプタの含まれたガスを使用できる。
前記チャンネル層は、蒸着後、１００〜６００℃で熱処理するように構成できる。

また、前記他の技術的課題を達成するために、本発明は、基板上にゲート電極を形成する段階と、前記基板上に前記ゲート電極を覆うゲート絶縁層を形成する段階と、前記ゲート電極上側の前記ゲート絶縁層上に、上部層のキャリア濃度が下部層のキャリア濃度より低い二重層構造のチャンネル層を形成する段階と、前記ゲート絶縁層上に、前記チャンネル層両端にそれぞれ接触するソース電極及びドレイン電極を形成する段階とを含むＴＦＴの製造方法を提供する。

ここで、前記チャンネル層は、ＺｎＯ系の物質で形成することができる。
前記チャンネル層の上部にキャリア・アクセプタをドーピングし、前記チャンネル層を前記二重層構造に形成することができる。
前記キャリア・アクセプタは、Ｃｕ、Ａｇ、Ｌｉ、Ｎａ、Ｋ、Ｍｇ、Ｃａ、Ｂｅ、Ａｕ、Ｒｇ、Ｎｉ、Ｃｏ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｖ、Ｎｂ、Ｔａ、Ｎ及びその混合物から構成された群のうちいずれか１つとすることができる。

前記キャリア・アクセプタがＣｕである場合、前記上部層におけるＣｕの含有量は、２９〜４４原子％であることが望ましい。また、このとき、前記上部層の厚さは、１０〜１００ｎｍであることが望ましい。前記チャンネル層は、ＰＶＤ方法により形成できる。
前記上部層は、キャリア・アクセプタを含む層であり、前記上部層は、前記キャリア・アクセプタのドーピングされた１つのターゲットを使用して形成できる。

前記上部層は、少なくとも２つのターゲットを使用するスパッタリングまたは蒸発法により形成できるが、このとき、前記ターゲットのうち少なくとも１つに、前記キャリア・アクセプタをドーピングすることができる。
前記上部層の形成時に、前記キャリア・アクセプタの含まれたガスを使用することができる。

前記チャンネル層は、蒸着後、１００〜６００℃で熱処理することができる。
このような本発明を利用すれば、電荷移動度の高いＺｎＯ系の物質層をＴＦＴのチャンネル層として利用しつつも、プラズマによって前記チャンネル層の特性劣化を防止できる。

本発明の実施例によるＴＦＴは、上部層のキャリア濃度が下部層のキャリア濃度より低い二重層構造のチャンネル層を具備する。従って、プラズマによるチャンネル層の特性劣化を防止できる。これにより、チャンネル層の速い電荷移動特性を確保することができる。
また、下部層及び上部層は、同じ装備を利用してインシチュで形成したり、半導体物質層にキャリア・アクセプタをイオン注入して形成できる。よって、本発明のＴＦＴの製造方法は、新しい装備やマスク工程を必要としないために、工程を単純化できる。

以下、本発明の実施例による薄膜トランジスタ（ＴＦＴ）及びその製造方法について、添付された図面を参照しつつ詳細に説明する。添付された図面に図示された層や領域の幅及び厚さは、明細書の明確性のために誇張して図示している。
図１は、本発明の第１実施例によるＴＦＴ（以下、本発明の第１ＴＦＴ）を示している。本発明の第１ＴＦＴは、ゲート電極１４０がチャンネル層１１０上に形成されるトップゲート構造である。

図１に示すように、基板１００上にチャンネル層１１０が形成されている。基板１００は、シリコン基板、ガラス基板及びプラスチック基板のうちの１つであって、透明または不透明でありうる。基板１１０上に、ソース電極１２０ａ及びドレイン電極１２０ｂがチャンネル層１１０の両端にそれぞれ接触されるように形成されている。ソース電極１２０ａ及びドレイン電極１２０ｂは、金属層、例えばＭｏ単一金属層またはＭｏ層を含む多重金属層でありうる。基板１００上に、チャンネル層１１０、ソース電極１２０ａ及びドレイン電極１２０ｂを覆うゲート絶縁層１３０が形成されている。ゲート絶縁層１３０上に、ゲート電極１４０が形成されている。ゲート電極１４０は、チャンネル層１１０上に位置する。ゲート電極１４０は、ソース電極１２０ａと同じ金属であるが、他の金属である場合もある。ゲート絶縁層１３０上に、ゲート電極１４０を覆う保護層１５０が形成されている。ゲート絶縁層１３０及び保護層１５０は、ＳｉＯ_ｘ層またはＳｉ_ｘＮ_ｙ層でありうる。ここで、ｘとｙは、それぞれｘ≧１及びｙ≧１を満足する実数である。

一方、チャンネル層１１０、ソース電極１２０ａ、ドレイン電極１２０ｂ、ゲート絶縁層１３０及びゲート電極１４０の厚さは、それぞれ３０〜２００ｎｍ、１０〜２００ｎｍ、１０〜２００ｎｍ、１００〜３００ｎｍ及び１００〜３００ｎｍ程度に設定することができる。そして、保護層１５０の厚さは、５０〜２，０００ｎｍ程度に設定することができる。

チャンネル層１１０は、順に積層された下部層１０及び上部層２０を備える二重層構造を有する。この構造で、上部層２０のキャリア濃度が下部層１０のキャリア濃度より低い。下部層１０はメイン電流経路であり、上部層２０はサブ電流経路である。チャンネル層１１０は、ＺｎＯ系の物質層、例えばＧａ−Ｉｎ−Ｚｎ−Ｏ物質層とすることができる。Ｇａ−Ｉｎ−Ｚｎ−Ｏ物質層は、ａ（Ｉｎ_２Ｏ_３）・ｂ（Ｇａ_２Ｏ_３）・ｃ（ＺｎＯ）物質層とすることができる。ここで、ａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ＞０の条件を満足する実数であるが、ａ≧１、ｂ≧１、０＜ｃ≦１の条件を満足させる実数であることが望ましい。Ｇａ−Ｉｎ−Ｚｎ−Ｏ物質層は、Ｎ型半導体物質層である。チャンネル層１１０の上部層２０は、キャリア・アクセプタ、例えば電子アクセプタがドーピングされている。従って、上部層２０は、下部層１０より低いキャリア濃度を有する。キャリア・アクセプタは、Ｃｕ、Ａｇ、Ｌｉ、Ｎａ、Ｋ、Ｍｇ、Ｃａ、Ｂｅ、Ａｕ、Ｒｇ、Ｎｉ、Ｃｏ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｖ、Ｎｂ、Ｔａ及びＮのうち少なくともいずれか１つであるが、Ｃｕ、Ａｇ、Ｌｉ、Ｍｇ、Ｎｉ、Ｃｏ及びＮのうち少なくともいずれか１つであることが望ましい。

上部層２０のキャリア濃度が下部層１０のキャリア濃度より低いということは、上部層２０の電気抵抗が下部層１０の電気抵抗より大きいということを意味する。このように上部層２０は、下部層１０より相対的に大きい電気抵抗を有するために、プラズマに露出されても、上部層２０の電気抵抗は、ほとんど変化しない。従って、プラズマによりチャンネル層１１０の電気抵抗が低下するという問題を防止できる。

図２は、本発明の第２実施例によるＴＦＴ（以下、本発明の第２ＴＦＴ）を示している。本発明の第２ＴＦＴは、ゲート電極２４０がチャンネル層２１０下に形成されるボトムゲート構造である。
図２に示すように、基板２００上に、ゲート電極２４０が形成されており、基板２００上に、ゲート電極２４０を覆うゲート絶縁層２３０が形成されている。ゲート電極２１０上側のゲート絶縁層２３０上に、チャンネル層２１０が形成されている。チャンネル層２１０は、上部層２５のキャリア濃度が下部層１５のキャリア濃度より低い二重層構造である。チャンネル層２１０のＸ軸方向幅を、ゲート電極２４０のＸ軸方向幅より大きくすることができる。ゲート絶縁層２３０上に、ソース電極２２０ａ及びドレイン電極２２０ｂがチャンネル層２１０の両端にそれぞれ接触するように形成されている。ゲート絶縁層２３０上に、チャンネル層２１０、ソース電極２２０ａ及びドレイン電極２２０ｂを覆う保護層２５０が形成されている。図２の基板２００、チャンネル層２１０、ソース電極２２０ａ、ドレイン電極２２０ｂ、ゲート絶縁層２３０、ゲート電極２４０、保護層２５０それぞれの材質及び厚さは、図１の基板１００、チャンネル層１１０、ソース電極１２０ａ、ドレイン電極１２０ｂ、ゲート絶縁層１３０、ゲート電極１４０、保護層１５０それぞれの材質及び厚さと同一に設定することができる。

図３Ａ〜図３Ｆは、本発明の第１実施例によるＴＦＴの製造方法（以下、本発明の第１方法）を示している。図１と図３Ａ〜図３Ｆとで同じ図面番号は、同じ構成要素を示す。
図３Ａに示すように、基板１００上に下部層１０を形成する。下部層１０は、物理気相蒸着（ＰＶＤ：Physical Vapor Deposition）法により形成したＧａ−Ｉｎ−Ｚｎ−Ｏ層とすることができる。ＰＶＤ法は、スパッタリング法または蒸発法を用いることができる。下部層１０の形成に、１個以上のターゲットを使うことができる。この１個以上のターゲットは、Ｉｎ_２Ｏ_３、Ｇａ_２Ｏ_３及びＺｎＯのうち少なくとも１つを含むように構成できる。下部層１０は、ａ（Ｉｎ_２Ｏ_３）・ｂ（Ｇａ_２Ｏ_３）・ｃ（ＺｎＯ）層（ここで、ａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ＞０の条件を満足する実数）とすることができる。

このように下部層１０を形成した後、下部層１０上に上部層２０を形成する。上部層２０は、キャリア・アクセプタのドーピングされたＧａ−Ｉｎ−Ｚｎ−Ｏ層とすることができる。上部層２０は、スパッタリング法または蒸発法のようなＰＶＤ法により形成できる。キャリア・アクセプタは、Ｃｕ、Ａｇ、Ｌｉ、Ｎａ、Ｋ、Ｍｇ、Ｃａ、Ｂｅ、Ａｕ、Ｒｇ、Ｎｉ、Ｃｏ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｖ、Ｎｂ、Ｔａ及びＮのうち少なくともいずれか１つとすることができる。キャリア・アクセプタは、上部層２０を形成するためのＰＶＤ法に使われるターゲット及び／またはガスに含まれうる。例えば、ターゲットは、Ｉｎ_２Ｏ_３、Ｇａ_２Ｏ_３及びＺｎＯのうち少なくとも１つとＣｕとを含むことができる。そして、ガスは、窒素ガスを含むことができる。

下部層１０及び上部層２０は、インシチュ工程で形成することができる。
図３Ｂに示すように、下部層１０及び上部層２０をパターニングして二重層構造のチャンネル層１１０を形成する。
図３Ａ及び図３Ｂを参照して説明したチャンネル層１１０の形成方法を、チャンネル層の第１形成方法という。

図３Ｃに示すように、基板１００上に、チャンネル層１１０を覆うソース／ドレイン電極層１２０を形成する。ソース／ドレイン電極層１２０は、金属層、例えばＭｏ単一金属層またはＭｏ層を含む多重金属層から形成できる。
図３Ｄに示すように、ソース／ドレイン電極層１２０を所定の方法、例えばドライエッチング法によってパターニングし、上部層２０の上部面一部を露出させ、チャンネル層１１０両端にそれぞれ接触されたソース電極１２０ａ及びドレイン電極１２０ｂを形成する。

図３Ｅに示すように、基板１００上に、上部層２０の前記露出された部分と、ソース電極１２０ａ及びドレイン電極１２０ｂとを覆うゲート絶縁層１３０を形成する。ゲート絶縁層１３０は、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法により形成することができる。ゲート絶縁層１３０は、ＳｉＯ_ｘまたはＳｉ_ｘＮ_ｙから形成できる。次に、ゲート絶縁層１３０上に、ゲート電極１４０を形成する。ゲート電極１４０は、チャンネル層１１０上に位置するように形成する。ゲート電極１４０は、ソース／ドレイン電極層１２０と同じ金属または他の金属から形成できる。

図３Ｆに示すように、ゲート絶縁層１３０上に、ゲート電極１４０を覆うように保護層１５０を形成する。保護層１５０の形成時にも、プラズマを利用した蒸着方法が利用されうる。保護層１５０は、ＳｉＯ_ｘまたはＳｉ_ｘＮ_ｙから形成できる。このような方法により形成されたＴＦＴは、１００〜６００℃で熱処理することができる。
図４Ａ〜図４Ｄは、本発明の第２実施例によるＴＦＴの製造方法（以下、本発明の第２方法）を示している。本発明の第１方法及び第２方法との違いは、チャンネル層１１０の形成方法にある。

図４Ａに示すように、基板１００上に半導体物質層１０"を形成する。半導体物質層１０"は、図１に図示されたＴＦＴの下部層１０と同じ物質層であるが、下部層１０より厚く形成する。例えば、半導体物質層１０"は、図１に図示されたＴＦＴのチャンネル層１１０の厚さに形成する。
図４Ｂに示すように、半導体物質層１０"の上部に、半導体物質層１０"のキャリア（電子）濃度を下げるキャリア・アクセプタをイオン注入する。キャリア・アクセプタは、Ｃｕ、Ａｇ、Ｌｉ、Ｎａ、Ｋ、Ｍｇ、Ｃａ、Ｂｅ、Ａｕ、Ｒｇ、Ｎｉ、Ｃｏ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｖ、Ｎｂ、Ｔａ及びＮのうち少なくともいずれか１つとすることができる。キャリア・アクセプタのドーピング濃度は、１０^５〜１０^２４原子／ｃｍ^３程度とすることができる。キャリア・アクセプタは、半導体物質層１０"の上部層２０'のみに注入する。従って、半導体物質層１０"の下部層１０'には、キャリア・アクセプタがイオン注入されない。

図４Ｃに示すように、上部層２０'と下部層１０'とをパターニングし、二重層構造のチャンネル層１１０を形成する。図４Ｃのチャンネル層１１０は、図１のチャンネル層１１０と等価でありうる。
図４Ａ〜図４Ｃを参照して説明したチャンネル層１１０の形成方法を、チャンネル層の第２形成方法というが、チャンネル層１１０形成後の工程は、本発明の第１方法と同一でありうる。その結果、図４Ｄに図示されているようなＴＦＴが製造される。

図５Ａ〜図５Ｄは、本発明の第３実施例によるＴＦＴの製造方法（以下、本発明の第３方法）を示している。本発明の第３方法は、ボトムゲート構造のＴＦＴの製造方法である。図２と図５Ａ〜図５Ｄとで同じ図面番号は、同じ構成要素を示す。
図５Ａに示すように、基板２００上にゲート電極２４０を形成し、基板２００上に、ゲート電極２４０を覆うゲート絶縁層２３０を形成する。

図５Ｂに示すように、ゲート絶縁層２３０上に、二重層構造を有するチャンネル層２１０を形成する。このとき、チャンネル層２１０は、ゲート電極２４０上に位置するように形成する。ここで、チャンネル層２１０は、チャンネル層の第１形成方法または第２形成方法により形成でき、図２のチャンネル層２１０と等価に構成できる。
図５Ｃに示すように、ゲート絶縁層２３０上に、チャンネル層２１０の両端にそれぞれ接触してチャンネル層２１０の上部面一部を露出させるソース電極２２０ａ及びドレイン電極２２０ｂを形成する。

図５Ｄに示すように、基板２００上に、チャンネル層２１０の露出された部分と、ソース電極２２０ａ及びドレイン電極２２０ｂとを覆う保護層２５０を形成する。
前述のように、本発明の第１形成方法〜第３形成方法で、チャンネル層１１０，２１０は二重層から形成され、その上部層２０，２０'，２５の電気抵抗が下部層１０，１０'，１５の電気抵抗より高い。従って、ソース／ドレイン電極層１２０，２２０をパターニングするときと、ゲート絶縁層１３０，２３０または保護層１５０，２５０を形成するときとで使われるプラズマにより、チャンネル層１１０，２１０の電気抵抗が過度に低下し、ＴＦＴの特性が劣化されることを防止できる。

図６及び図７は、本発明の実施例によって製造したＴＦＴのゲート電圧Ｖ_ｇ−ドレイン電流Ｉ_ｄの特性を示している。図６及び図７は、２つのターゲットを使用するスパッタリング法により形成したＣｕドーピングされたＧａ−Ｉｎ−Ｚｎ−Ｏ層を上部層２０として使用したＴＦＴに対する結果である。スパッタリング法では、Ｃｕを含む第１ターゲット及びＧＩＺＯ（Ｇａ−Ｉｎ−Ｚｎ−Ｏ）を含む第２ターゲットを使用した。

図６は、スパッタリング工程で、第１ターゲットをスパッタリングするのに使用したパワーによるＴＦＴのゲート電圧Ｖ_ｇ−ドレイン電流Ｉ_ｄの特性変化を示している。図６の第１グラフＧ１、第２グラフＧ２及び第３グラフＧ３は、第１ターゲットをスパッタリングするのに、それぞれ９０Ｗ、１００Ｗ及び１１０Ｗのパワーを使用して製造した上部層２０を含むＴＦＴに対応する結果である。一方、第２ターゲットをスパッタリングするのには、４００Ｗの同じパワーを使用した。

図６に示すように、第１グラフＧ１、第２グラフＧ２及び第３グラフＧ３いずれもスイッチング特性を示すが、第１ターゲットをスパッタリングするのに使用したパワー（以下、第１パワー）が増加するにつれて、ＴＦＴのスイッチング特性が優秀になるということが分かる。９０Ｗ、１００Ｗ及び１１０Ｗの第１パワーを使用して製造した上部層２０のＣｕ含有量を分析してみれば、第１パワーが９０Ｗから１１０Ｗに増大することによって、上部層２０のＣｕ含有量は、２９原子％ほどから４４原子％ほどに増大した。これは、上部層２０が適正量のＣｕを含有するとき、ＴＦＴのスイッチング特性が優秀になりえるということを意味する。

図７は、上部層２０の厚さによるＴＦＴのゲート電圧Ｖ_ｇ−ドレイン電流Ｉ_ｄ特性変化を示している。図７の第１グラフＧ１'、第２グラフＧ２'及び第３グラフＧ３'は、それぞれ２５ｎｍ、４５ｎｍ及び６５ｎｍの厚さを有する上部層２０を含むＴＦＴに対応する結果である。このとき、上部層２０の形成時に、第１ターゲットをスパッタリングするのに、１１０Ｗのパワーを使用し、第２ターゲットをスパッタリングするのに、４００Ｗのパワーを使用した。

図７に示すように、第１グラフＧ１'、第２グラフＧ２'及び第３グラフＧ３'いずれもスイッチング特性を示すが、上部層２０の厚さが増大するにつれて、ＴＦＴのスイッチング特性が優秀になるということが分かる。このような結果から、上部層２０は、２５〜６５ｎｍ程度の厚さ、さらに広範囲には、１０〜１００ｎｍ程度の厚さを有するものとすることができことが分かる。

図８は、図６及び図７の結果を基に、望ましい条件であると見られる第１条件を適用して製造した、すなわち本発明の望ましい実施例によって製造したＴＦＴのドレイン電圧Ｖ_ｄ別のゲート電圧Ｖ_ｇ−ドレイン電流Ｉ_ｄの特性を示している。さらに具体的に説明すれば、前述した望ましい実施例で、上部層２０は、Ｃｕ−ドーピングされたＧａ−Ｉｎ−Ｚｎ−Ｏ層であって６５ｎｍほどの厚さに形成するが、上部層２０の形成時に、第１ターゲットをスパッタリングするのに、１００Ｗほどのパワーを使用した。

一方、図９は、本発明の実施例と比較される比較例によるＴＦＴ、すなわちＧａ−Ｉｎ−Ｚｎ−Ｏ単一層をチャンネル層として有するＴＦＴのゲート電圧Ｖ_ｇ−ドレイン電流Ｉ_ｄの特性を示している。
図８及び図９に示すように、本発明の前記第１条件によるＴＦＴは、１０Ｖ程度の高いＶ_ｄでも優秀なスイッチング特性を示す一方、比較例によるＴＦＴは、０．１Ｖ程度の低いＶ_ｄでもスイッチング特性が示されないということが分かる。

図１０は、第１条件を適用して製造した本発明の実施例によるＴＦＴのゲート電圧Ｖ_ｇ別のドレイン電圧Ｖ_ｄ−ドレイン電流Ｉ_ｄの特性を示している。
図１０に示すように、ドレイン電圧Ｖ_ｄが増大するにつれて、ドレイン電流Ｉ_ｄが増大して飽和するが、これは、一般的なスイッチング素子で示される様相と類似している。
図１１は、本発明の実施例によって製造したＴＦＴの特性を示すグラフであり、Ｎ−ドーピングされたＧａ−Ｉｎ−Ｚｎ−Ｏ層を上部層２０として使用したＴＦＴのドレイン電圧Ｖ_ｄ別のゲート電圧Ｖ_ｇ−ドレイン電流Ｉ_ｄの特性を示している。ここで、Ｎ−ドーピングされたＧａ−Ｉｎ−Ｚｎ−Ｏ層を得るために、ＧＩＺＯターゲットを４００Ｗのパワーでスパッタリングしつつ、Ｎ_２ガスを２５ｓｃｃｍほどの速度でフローさせ、Ｎ_２ガスと共にＡｒガスとＯ_２ガスとをそれぞれ１００ｓｃｃｍ及び１０ｓｃｃｍほどの速度でフローさせた。

図１１に示すように、Ｎ−ドーピングされたＧａ−Ｉｎ−Ｚｎ−Ｏ層を上部層２０として使用した本発明のＴＦＴは、１０．１Ｖほどの高いＶ_ｄでも、優秀なスイッチング特性を示すということが分かる。
以上、前述の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものと見るより、望ましい実施例の例示として解釈されるものである。例えば、本発明の属する技術分野で当業者ならば、ＴＦＴの構成要素及び構造は、それぞれ多様化して変形することができるということが分かるであろう。また、ＴＦＴは、液晶表示装置や有機発光表示装置分野だけではなく、メモリ素子及び論理素子分野などにも適用されうるということが分かるであろう。よって、本発明の範囲は、説明された実施例によって定められるものではなく、特許請求の範囲に記載された技術的思想によってのみ定められるものである。

本発明のＴＦＴ及びその製造方法は、例えば、半導体素子関連の技術分野に効果的に適用可能である。

本発明の第１実施例によるＴＦＴを示す断面図である。 本発明の第２実施例によるＴＦＴを示す断面図である。 本発明の第１実施例によるＴＦＴの製造方法を示す断面図である。 本発明の第１実施例によるＴＦＴの製造方法を示す断面図である。 本発明の第１実施例によるＴＦＴの製造方法を示す断面図である。 本発明の第１実施例によるＴＦＴの製造方法を示す断面図である。 本発明の第１実施例によるＴＦＴの製造方法を示す断面図である。 本発明の第１実施例によるＴＦＴの製造方法を示す断面図である。 本発明の第２実施例によるＴＦＴの製造方法を示す断面図である。 本発明の第２実施例によるＴＦＴの製造方法を示す断面図である。 本発明の第２実施例によるＴＦＴの製造方法を示す断面図である。 本発明の第２実施例によるＴＦＴの製造方法を示す断面図である。 本発明の第３実施例によるＴＦＴの製造方法を示す断面図である。 本発明の第３実施例によるＴＦＴの製造方法を示す断面図である。 本発明の第３実施例によるＴＦＴの製造方法を示す断面図である。 本発明の第３実施例によるＴＦＴの製造方法を示す断面図である。 本発明の実施例によって製造したＴＦＴの形成条件によるゲート電圧Ｖ_ｇ−ドレイン電流Ｉ_ｄの特性変化を示すグラフである。 本発明の実施例によって製造したＴＦＴの形成条件によるゲート電圧Ｖ_ｇ−ドレイン電流Ｉ_ｄの特性変化を示すグラフである。 本発明の望ましい条件と見られる条件を適用して製造したＴＦＴのドレイン電圧Ｖ_ｄ別のゲート電圧Ｖ_ｇ−ドレイン電流Ｉ_ｄの特性を示すグラフである。 発明の実施例と比較される比較例によるＴＦＴのゲート電圧Ｖ_ｇ−ドレイン電流Ｉ_ｄの特性を示すグラフである。 本発明の望ましい条件と見られる条件を適用して製造したＴＦＴのゲート電圧Ｖ_ｇ別のドレイン電圧Ｖ_ｄ−ドレイン電流Ｉ_ｄの特性を示すグラフである。 本発明の実施例によるＴＦＴのドレイン電圧Ｖ_ｄ別のゲート電圧Ｖ_ｇ−ドレイン電流Ｉ_ｄの特性を示すグラフである。

符号の説明

１０，１０'，１５ 下部層
１０" 半導体物質層
２０，２０'，２５ 上部層
１００，２００ 基板
１１０，２１０ チャンネル層
１２０ ソース／ドレイン電極層
１２０ａ，２２０ａ ソース電極
１２０ｂ，２２０ｂ ドレイン電極
１３０，２３０ ゲート絶縁層
１４０，２４０ ゲート電極
１５０，２５０ 保護層

Claims (11)

1. ゲート絶縁層と、
   前記ゲート絶縁層の下部に形成されたゲート電極と、
   前記ゲート絶縁層の上部に形成されたチャネル層と、
   前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極と、
   を備え、
   前記チャンネル層は、ＺｎＯ系の物質であるａ（Ｉｎ_２Ｏ_３）・ｂ（Ｇａ_２Ｏ_３）・ｃ（ＺｎＯ）（ここで、ａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ＞０の条件を満足させる実数)物質で形成され、
   前記チャネル層は、上部層のキャリア濃度が下部層のキャリア濃度より低い二重層構造を有し、
   前記上部層は前記下部層より低いキャリア濃度を有し、
   前記上部層は前記下部層より高い電気抵抗を有するようにキャリア・アクセプタでドーピングされることを特徴とする薄膜トランジスタ。
2. 前記キャリア・アクセプタは、Ｃｕ、Ａｇ、Ｌｉ、Ｎａ、Ｋ、Ｍｇ、Ｃａ、Ｂｅ、Ａｕ、Ｒｇ、Ｎｉ、Ｃｏ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｖ、Ｎｂ、Ｔａ、Ｎ及びその混合物からなる群のうち、いずれか１つであることを特徴とする請求項１に記載の薄膜トランジスタ。
3. 前記キャリア・アクセプタはＣｕであり、前記上部層におけるＣｕの含有量は、２９〜４４原子％であることを特徴とする請求項２に記載の薄膜トランジスタ。
4. 前記上部層の厚さは、１０〜１００ｎｍであることを特徴とする請求項３に記載の薄膜トランジスタ。
5. 基板上にゲート電極を形成する段階と、
   前記基板上に前記ゲート電極を覆うゲート絶縁層を形成する段階と、
   前記ゲート電極上側の前記ゲート絶縁層上に、上部層のキャリア濃度が下部層のキャリア濃度より低い二重層構造のチャンネル層を形成し、前記チャンネル層は、ＺｎＯ系の物質であるａ（Ｉｎ_２Ｏ_３）・ｂ（Ｇａ_２Ｏ_３）・ｃ（ＺｎＯ）（ここで、ａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ＞０の条件を満足させる実数)物質で形成する段階と、
   前記ゲート絶縁層上に、前記チャンネル層両端にそれぞれ接触するソース電極及びドレイン電極を形成する段階と、
   を含み、
   前記上部層は前記下部層より低いキャリア濃度を有し、
   前記上部層は前記下部層より高い電気抵抗を有するようにキャリア・アクセプタでドーピングされる薄膜トランジスタの製造方法。
6. 前記キャリア・アクセプタは、Ｃｕ、Ａｇ、Ｌｉ、Ｎａ、Ｋ、Ｍｇ、Ｃａ、Ｂｅ、Ａｕ、Ｒｇ、Ｎｉ、Ｃｏ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｖ、Ｎｂ、Ｔａ、Ｎ及びその混合物から構成された群のうち、いずれか１つであることを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
7. 前記上部層は、前記キャリア・アクセプタのドーピングされた１つのターゲットを使用するＰＶＤ方法により形成することを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
8. 前記上部層は、少なくとも２つのターゲットを使用するスパッタリングまたは蒸発法により形成し、前記ターゲットのうち少なくとも１つに、前記キャリア・アクセプタがドーピングされていることを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
9. 前記キャリア・アクセプタはＣｕであり、前記上部層は、前記スパッタリング法で形成するが、前記上部層におけるＣｕの含有量は、２９〜４４原子％であることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
10. 前記上部層は、１０〜１００ｎｍの厚さに形成することを特徴とする請求項９に記載の薄膜トランジスタ。
11. 前記上部層の形成時に、前記キャリア・アクセプタの含まれたガスを使用することを特徴とする請求項５に記載の薄膜トランジスタの製造方法。

Images