CN115210850A - 碲氧化物和包括作为沟道层的碲氧化物的薄膜晶体管 - Google Patents

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Abstract

提供了碲氧化物和包括该碲氧化物作为沟道层的薄膜晶体管。碲氧化物是包括碲的金属氧化物，其中碲的一部分处于具有0氧化数的Te0态，而碲的另一部分处于具有4氧化数的Te4+态。

Description

碲氧化物和包括作为沟道层的碲氧化物的薄膜晶体管
技术领域
本发明涉及一种半导体装置，更具体地，涉及一种具有氧化物半导体层的晶体管。
背景技术
在发明了使用非晶硅的薄膜晶体管(在下文中称为TFT)后，使用TFT的显示技术得到了快速发展。这些非晶硅TFT主要用于平板显示器，因为它们可以以低价大面积形成。
最近，已经开发了使用IGZO(In-Ga-Zn-O)或ZnO氧化物半导体的TFT。这些氧化物半导体主要可以实现具有电子电导率的n-型半导体，但很难实现具有空穴电导率的p-型半导体。虽然已经开发了一些p-型氧化物半导体，但由于通/断电流比和迁移率低，使用它们的TFT的用途极其有限。
发明内容
技术问题
本发明要解决的问题是提供一种空穴导电氧化物半导体及具有该空穴导电氧化物半导体的薄膜晶体管。
本发明的技术问题不限于上文提及的技术问题，本领域技术人员通过以下描述将清楚地理解其他未提及的技术问题。
技术方案
为了实现上述目的，本发明的一方面提供了碲氧化物。该碲氧化物是包括碲的金属氧化物，并且碲的一部分处于具有零氧化数的Te0态，而碲的另一部分处于具有四价氧化数的Te4+态。
在示例中，可以包含30％至90％的Te0和10％至70％的Te4+。在示例中，Te0的含量可以大于Te4+的含量。
碲氧化物可以是结晶的。碲氧化物可以是多晶的。碲氧化物可以是p-型半导体。在碲氧化物中，价带顶的能级可以由Te 5p轨道组成。
可以将具有正氧化数的金属掺杂到碲氧化物中或添加到碲氧化物中以形成合金。可以将具有负氧化数的非金属元素掺杂到碲氧化物中或添加到碲氧化物中以形成合金。
碲氧化物可以由下式1表示。
[式1]
Te1-aMaOx-bAb
在式1中，x可以大于0且小于2，M可以是具有正氧化数的金属，0≤a≤0.5，A可以是具有负氧化数的元素，并且0≤b≤1。在一个示例中，x可以在0.2和1.2之间。
为了实现上述目的，本发明的一方面提供了一种碲氧化物半导体。碲氧化物半导体包括金属Te和TeO2，价带顶的能级由Te 5p轨道组成。金属Te可以以30至90％的量被包含，TeO2可以以10至70％的量被包含。金属Te可以以比TeO2更大的摩尔数被包含。
为了实现上述目的，本发明的一方面提供了一种用于制造碲氧化物半导体层的方法。首先，在基板上沉积碲氧化物层。对沉积的碲氧化物层进行热处理以形成其中Te的一部分处于具有零氧化数的Te0态，而Te的另一部分处于具有四价氧化数的Te4+态的碲氧化物半导体层。
在热处理工艺中，碲氧化物层中的Te0含量会降低而Te4+的含量会增加。可以形成覆盖经热处理的碲氧化物层的表面的钝化层。钝化层可以是金属氧化物绝缘层或金属层。钝化层可以是Al2O3层。
为了实现上述目的，本发明的一方面提供了一种薄膜晶体管。薄膜晶体管具有栅极。包含碲氧化物的碲氧化物沟道层设置在栅极上或栅极下。栅绝缘层设置在栅极和碲氧化物沟道层之间。源极和漏极分别电连接至碲氧化物沟道层的两端。
栅绝缘层可以是具有比硅氧化物层的介电常数更高的介电常数的高k绝缘层。碲氧化物沟道层可以暴露在源极和漏极之间，并且钝化层可以设置在源极和漏极之间以覆盖暴露的碲氧化物沟道层的表面。钝化层可以是Al2O3层。可以设置用于减轻碲氧化物沟道层和栅绝缘层之间的费米能级钉扎的第一界面层和/或用于减轻碲氧化物沟道层和源极/漏极之间的费米能级钉扎的第二界面层。
有利效果
根据本发明的实施例，可以提供空穴导电氧化物半导体和具有该空穴导电氧化物半导体的薄膜晶体管。
然而，本发明的效果不限于上文提及的效果，本领域技术人员通过以下描述将清楚地理解未提及的其他效果。
附图说明
图1是示出了根据本发明的实施例的薄膜晶体管的截面视图。
图2是根据制备例1至7的在TFT的制造工艺期间获得的TeOx图案的Te 3d5/2的XPS曲线图。
图3示出了根据制备例4的在TFT中的TeOx图案的HR-TEM(高分辨率-透射电子显微镜)图像(a)、HR-TEM图像的被标记区的筛选TEM图像(b)以及被标记区的SAED(选定区电子衍射)图案(c)。
图4a是示出了根据制备例1至6的TFT的转移特性的曲线图，并且图4b是示出了根据制备例4的TFT的输出特性的曲线图。
图5a和图5b是分别示出了根据制备例8的TFT的传输特性和输出特性的曲线图。
图6示出了根据制备例9的TFT中的TeOx图案的HR-TEM(高分辨率-透射电子显微镜)图像(a)、HR-TEM图像的被标记区的筛选TEM图像(b)以及被标记区的SAED(选定区电子衍射)图案(c)。
图7a和图7b是分别示出了根据制备例9的TFT的传输特性和输出特性的曲线图。
具体实施方式
在下文中，为了更详细地描述本发明，将参考附图更详细地描述本发明的优选的实施例。然而，本发明不限于本文中描述的实施例并且可以以其他形式实施。在附图中，当层被称为在另一个层或基板“上”时，它可以直接地形成在另外的层或基板上，或者可以在其间插入第三层。在本实施例中，“第一”、“第二”或“第三”不旨在对组件施加任何限制，而应理解为用于区分组件的术语。
碲氧化物半导体
根据本发明的实施例的碲氧化物层是包含碲的金属氧化物层并且可以具有空穴电导率，即P-型半导体层。在碲氧化物层中，碲的一些可以处于未氧化态，即具有0氧化数的状态，即金属Te(Te0)态。另外，碲氧化物层中的碲的另一部分可以处于具有4+氧化数的状态，即Te4+。在示例中，在碲氧化物层中，碲可以仅具有金属Te态和Te4+态。在示例中，Te0可以以30％至90％的量被包含，而Te4+可以以10％至70％的量被包含。具体地，Te0可以以35至85％或40至80％的量被包含，而Te4+可以以15至65％或20至60％的量被包含。在另一个示例中，Te0的含量可以大于Te4+的含量。
碲氧化物可以包含金属Te(即Te0)和TeO2。在这种情况下，金属Te可以以30至90％的量被包含，而TeO2可以以10至70％的量被包含。具体地，金属Te可以以35至85％或40至80％的量被包含，TeO2的含量可以以15至65％或20至60％的量被包含。在一个示例中，碲氧化物中的金属Te可以以比TeO2更大的摩尔数被包含。
在示例中，作为处于正氧化态的金属的示例，具有+2、+3或+4氧化数的一种或多种金属可以添加到碲氧化物中，其中碲氧化物可以掺杂有处于正氧化态的金属或添加有处于正氧化态的金属以形成合金。在添加了处于正氧化态的金属的碲氧化物中，可以控制空穴的密度。处于正氧化态的金属可以取代碲氧化物中的碲的一部分。在示例中，可以将具有负氧化数的元素掺杂到碲氧化物中或添加到碲氧化物中以形成合金。具有负氧化数的元素可以取代一部分氧。
碲氧化物的价带顶的能级可以由源自Te0态的5p轨道组成，并且碲氧化物可以提供比传统已知的具有由氧的2p轨道组成的价带顶的能级的p-型氧化物半导体更高的空穴迁移率。
碲氧化物可以处于非晶态或结晶态。此外，作为结晶态的示例，碲氧化物可以是多晶态或单晶态。
碲氧化物可以由下式1表示。
[式1]
Te1-aMaOx-bAb
在式1中，Te的一部分可以处于具有0氧化数(Te0)的态，而Te的另一部分可以处于具有+4氧化数的Te4+态。在一个示例中，与Te4+相比，Te0可以以更大的量被包含。换言之，碲氧化物可以是金属Te的混合物，即Te0和TeO2。在一个示例中，碲氧化物中的Te0可以以比TeO2更大的摩尔数被包含。
x可以大于0且小于2，具体地0.1至1.8，更具体地0.2至1.2，例如，可以具有0.25至1.1或0.3至1的值。
在式1中，M可以是具有正氧化数的一种或多种金属，例如，具有+2、+3或+4的氧化数的金属或其组合，并且0≤a≤0.5。作为示例，M可以是Sn、Al、Sb、Hf、La、Y、Zr、Zn或其组合。在添加了M的碲氧化物中，可以控制空穴的密度。
在式1中，A可以是具有负氧化数的一种或多种元素，并且可以是具有-1或-2的氧化数的非金属元素或其组合，并且0≤b≤1。作为示例，A可以是F、Cl、Br、I、S、Se或其组合。
碲氧化物半导体层可以通过在基板上沉积碲氧化物层，然后对沉积的碲氧化物层进行热处理来形成。
碲氧化物层可以在沉积状态下处于非晶态。可以使用本领域中使用的各种方法来形成碲氧化物层，并且具体地，可以使用诸如溅射的物理气相沉积法或诸如化学气相沉积法或原子层沉积法的化学沉积法来形成它。在一个实施例中，可以在氧气气氛中使用Te靶材使用溅射法来形成碲氧化物层。当式1中的a超过0时，在沉积碲氧化物层时，可以额外应用采用对应金属的靶材的溅射法。另外，在上式中，当b超过0时，在沉积碲氧化物层时，大气中可包含对应的气体。
热处理可以在大气、氧气或真空气氛中在约20至300℃，例如约50至250℃，具体地，100至230℃的温度下进行。在热处理工艺中，碲氧化物层中的Te0含量会降低，而Te4+含量会增加。此外，经热处理的碲氧化物层可以被结晶化。
可以形成覆盖经热处理的碲氧化物层的表面的钝化层。在这种情况下，可以进一步提高碲氧化物层的结晶度。钝化层可以是诸如Al2O3、HfO2、ZrO2的金属氧化物绝缘膜，或者诸如Ta、Ti、Al或Zn的金属膜。在这种情况下，通过在形成钝化层的工艺期间施加的热量，钝化层中的金属可以扩散到碲氧化物层中，从而有助于结晶。
碲氧化物半导体层可以用作后文中描述的薄膜晶体管的沟道层、光电晶体管的沟道层、光检测器的有源层、气体传感器的有源层等，但不限于此。
p-型薄膜晶体管
图1是示出了根据本发明的实施例的薄膜晶体管的截面视图。
参考图1，可以提供基板(10)。基板(10)可以是半导体、金属、玻璃或聚合物基板。可以在基板(10)上形成在一个方向上延伸的栅极(G)。栅极(G)可以使用Al、Cr、Cu、Ta、Ti、Mo、W或其合金形成。栅绝缘层(30)可以形成在栅极(G)上。栅绝缘层(30)可以是硅氧化物层(例如SiO2层)、氮氧化硅(SiON)层、氮氧化铝层、与硅氧化物层相比具有更高介电常数的高k绝缘层或它们的复合层。栅绝缘层(30)可以是与硅氧化物层相比具有更高介电常数的高k绝缘层，例如Al2O3、HfO2或ZrO2。在这种情况下，可以降低薄膜晶体管的驱动电压。
可以在栅绝缘层(30)上形成设置为在栅极(20)上与栅极(20)重叠的碲氧化物沟道层(CH)。碲氧化物沟道层(CH)是上述碲氧化物层，并且可以是具有空穴电导率的p-型氧化物半导体。碲氧化物沟道层(CH)可以是由上式1表示的半导体层。
碲氧化物沟道层(CH)可以在沉积态下处于非晶态。可以使用本领域中使用的各种方法形成碲氧化物沟道层(CH)，并且具体地，可以使用诸如溅射的物理气相沉积法或诸如化学气相沉积法、原子层沉积法的化学沉积法。在一个实施例中，碲氧化物沟道层(CH)可以在氧气气氛中使用Te靶材使用溅射法来形成。此外，可以使用本领域中使用的各种方法对碲氧化物沟道层(CH)进行图案化。碲氧化物沟道层(CH)的厚度可以为几至几十纳米，例如2至20nm，例如5至10nm。
源极(S)和漏极(D)可以形成在碲氧化物沟道层(CH)的两端上，并且碲氧化物沟道层(CH)的部分表面可以暴露在源极(S)和漏极(D)之间。源极(S)和漏极(D)可以使用铝(Al)、钕(Nd)、银(Ag)、铬(Cr)、钛(Ti)、钽(Ta)和钼(Mo)中的至少一种金属或包含它们中的至少一种的合金或诸如铟锡氧化物(ITO)的金属氧化物导电膜来形成。
可以对在其上形成源极/漏极(S、D)的基板进行热处理。热处理可以在大气、氧气或真空气氛中在约20至300℃，例如约50至250℃，具体地，100至230℃的温度下进行。在热处理工艺期间，碲氧化物沟道层(CH)中的Te0含量会降低，而Te4+含量会增加。此外，经热处理的碲氧化物沟道层(CH)可以被结晶化。此外，可以在热处理工艺期间改善源极/漏极(S、D)与金属氧化物沟道层(CH)之间的欧姆结。
在源极(S)和漏极(D)之间可以形成覆盖碲氧化物沟道层(CH)的暴露表面的钝化层(60)。当形成钝化层(60)时，可以进一步提高碲氧化物沟道层(CH)的结晶度。钝化膜(60)可以是诸如Al2O3、HfO2、ZrO2的金属氧化物绝缘膜，或诸如Ta、Ti、Al或Zn的金属膜。在这种情况下，通过在形成钝化层(60)的工艺中施加的热量，钝化层(60)中的金属可以扩散到碲氧化物沟道层(CH)中，从而有助于结晶。当钝化膜(60)是金属膜时，可以除去形成的钝化膜(60)。
薄膜晶体管还可以包括定位在碲氧化物沟道层(CH)和栅绝缘层(30)之间的下界面层(41)和/或定位在碲氧化物沟道层(CH)与源极/漏极(S、D)之间的上界面层(43)。下界面层(41)可以在形成碲氧化物沟道层(CH)之前形成在栅绝缘层(30)上，上界面层(43)可以在形成源极/漏极(S、D)之前形成在碲氧化物沟道层(CH)上。当形成上界面层(43)时，碲氧化物沟道层(CH)上的上界面层(43)可以暴露在源极/漏极(S、D)之间。在这种情况下，可以形成与上界面层(43)接触的钝化绝缘层(60)。
下界面层(41)可以减轻可能发生在碲氧化物沟道层(CH)和栅绝缘层(30)之间的界面处的费米能级钉扎，而上界面层(43)可以减轻可能发生在碲氧化物沟道层(CH)与源极/漏极(S、D)之间的界面处的费米能级钉扎。下界面层(41)和上界面层(43)可以相互独立地为ZnO、TiO2、Al2O3、HfO2或ZrO2。然而，上界面层(43)可以具有足够薄的厚度以使得能够在碲氧化物沟道层(CH)与源极/漏极(S、D)之间发生电荷隧穿。例如，上界面层(43)可以具有几纳米的厚度。
图1中图示的薄膜晶体管具有底栅/顶接触结构，但不限于此，还可以实施具有底栅/底接触结构、顶栅/顶接触结构或顶栅/底接触结构的薄膜晶体管。在顶栅结构中，碲氧化物沟道层设置为在栅极下与栅极重叠，而在底接触结构中，源极/漏极定位在碲氧化物沟道层下并且可以电连接至碲氧化物沟道层。
作为互补TFT电路的示例，p-型薄膜晶体管可以与n-型薄膜晶体管一起构成反相器。在这种情况下，n-型薄膜晶体管可以包括作为沟道层的n-型氧化物半导体，并且该n-型氧化物半导体可以是ZnO、IZO(InZnO)、IGO(InGaO)或IGZO(InGaZnO)，但不限于此。
此外，p-型薄膜晶体管可以用作电连接至有机发光二极管(OLED)或液晶显示器的像素电极的开关装置，或者可以用作电连接至存储器装置(例如电阻变化存储器(RRAM)、相变RAM(PRAM)或磁性RAM(MRAM))的一个电极的开关元件。然而，本发明不限于此。
在下文中，提供优选示例以帮助理解本发明。然而，以下示例仅用于帮助理解本发明，并且本发明不受以下示例的限制。
制备例1
通过对作为栅极的p-型Si晶片进行热氧化，在p-型Si晶片上生长出100nm的SiO2层作为栅绝缘膜。在SiO2层上放置荫罩(shadow mask，或称为荫罩掩膜)，通过使用Te靶材进行溅射，将约5nm的TeOx图案沉积为半导体层，同时将氧气作为反应气体以及氩气作为载气供应到室中。在TeOx图案上放置荫罩，并在Ar气氛中使用溅射来沉积电极图案以在TeOx图案的两端上形成源极/漏极。
制备例2至7
除了在形成源极/漏极之后在大气气氛中在下表1中所示的温度下对TeOx层进行热处理1小时之外，使用与制备例1中相同的方法制造薄膜晶体管。
下表1示出了根据制备例1至7的在TFT的制造工艺期间TeOx图案薄膜的组成。TeOx图案薄膜的组成是使用X-射线光电子能谱(XPS)测量的。
表1
Figure BDA0003817748440000081
参考表1，可以看出，随着热处理温度的升高，存在于薄膜中的Te含量降低，而O含量增加。同时，可以看出，当在超过250℃或300℃或更高的温度下进行热处理时，Te含量迅速降低，估计这是因为Te挥发了。
图2是根据制备例1至7的在TFT的制造工艺期间获得的TeOx图案的Te 3d5/2的XPS曲线图。通过对在XPS的Te 3d5/2的结果中分别对应于Te4+和金属Te(Te0)的在576.1±0.2eV和573.1±0.2eV处的峰的去卷积，确认了上表1中所描述的TeOx薄膜中Te4+和金属Te(Te0)的比率。
参考表1和图2，可以看出，随着热处理温度的升高，金属Te(Te0)的比率降低，而Te4 +的比率增加。具体地，在150℃或更低温度下进行热处理的情况下(制备例1至4)，可以看出金属Te(Te0)的比率大于Te4+的比率，但是当在200℃或更高温度下进行热处理时(制备例5至7)，可以看出Te4+的比率大于金属Te(Te0)的比率。
图3示出了根据制备例4的TFT中的TeOx图案的HR-TEM(高分辨率-透射电子显微镜)图像(a)、HR-TEM图像的被标记区的筛选TEM图像(b)以及被标记区的SAED(选定区电子衍射)图案(c)。
参考图3，可以看出在150度下经热处理的TeOx图案显示为结晶的，特别是多晶的。
此外，根据制备例5在200度下经热处理的TFT的TeOx图案也展现出相似的结晶度。
图4a是示出了根据制备例1至6的TFT的转移特性的曲线图，图4b是示出了根据制备例4的TFT的输出特性的曲线图。在测量TFT的传输特性时，漏极-源极之间的外加电压(VDS)为-0.1V和-10V。根据该组成的TFT迁移率和通/断比如表1所示。
参考图4a和图4b，当向栅极施加负电压时，包括未经热处理的TeOx图案的TFT(制备例1)和各个包括在50至250度下经热处理的TeOx图案的TFT(制备例2至6)都被导通，因此可以看出所有的TFT都展现出p-型TFT特性。
然而，包括未经热处理的TeOx图案的TFT(制备例1)和包括在50度下经热处理的TeOx图案的TFT(制备例2)显示出低的通/断比。并且，包括在250度下经热处理的TeOx图案的TFT(制备例6)显示出稍差的再现性，估计这是由于参考表1所描述的在热处理工艺期间的Te的挥发。
同时，包括在150度下经热处理的TeOx图案的TFT显示出优异的输出特性。
制备例8
除了在作为栅极的p-型Si晶片上形成30nm的Al2O3层而不是100nm的SiO2层作为栅绝缘膜之外，以与制备例4中相同的方式制造TFT。
图5a和5b分别是示出了根据制备例8的TFT的传输特性和输出特性的曲线图。
参考图5a和图5b，根据制备例4(图4，空气150℃)使用SiO2膜作为栅绝缘膜的TFT显示出约50V的驱动电压，而根据制备例8使用Al2O3膜作为栅绝缘膜的TFT显示出约10V的驱动电压。由此可以看出，在包括TeOx作为沟道层的薄膜晶体管中，随着高k绝缘层(Al2O3)被用作栅绝缘层时，驱动电压会降低。
制备例9
在根据制备例4的薄膜晶体管的源极/漏极之间暴露的TeOx图案上使用原子层沉积法在150℃下形成10nm的Al2O3层的钝化层，在制备例4中，在形成源极/漏极之后在大气气氛中在150℃下对TeOx层进行热处理1小时。
制备例10
在根据制备例5的薄膜晶体管的源极/漏极之间暴露的TeOx图案上使用原子层沉积法在150℃下形成10nm的Al2O3层的钝化层，在制备例5中，在形成源极/漏极之后在大气气氛中在200℃下对TeOx层进行热处理1小时。
图6示出了根据制备例9的TFT中的TeOx图案的HR-TEM(高分辨率-透射电子显微镜)图像(a)、HR-TEM图像的被标记区的筛选TEM图像(b)以及被标记区的SAED(选定区电子衍射)图案(c)。
参考图6，可以看出，与根据制备例4(图3)的TFT的未钝化的TeOx薄膜相比，用Al2O3层钝化的TeOx薄膜展现出明显的结晶度，并且还形成了晶粒。在结晶度方面的提高被认为是因为Al被掺杂到与Al2O3钝化层接触的TeOx薄膜中，而Al2O3钝化层是在约150℃的温度下形成的。
在200℃下进行热处理的根据制备例10的TFT的TeOx薄膜也显示出与图6的那些结果相似的结果。
图7a和7b是分别示出了根据制备例9的TFT的传输特性和输出特性的曲线图。
参考图7a和图7b，根据制备例9的TFT包括用Al2O3层钝化的TeOx薄膜，因此与根据制备例4具有未钝化的TeOx薄膜的TFT(图4，空气150℃)相比，显示出通/断电流比提高了约2.6倍，SS(亚阈值摆幅)值提高了约13倍。
尽管上文已经描述了本发明的示例性实施例，但是本领域普通技术人员应该理解的是，在不脱离由以下权利要求限定的本发明的精神和范围的情况下，可以在本文中进行各种改变、替换和变更。

Claims (24)

1.一种碲氧化物，其为包括碲的金属氧化物，其中所述碲的一部分处于具有零氧化数的Te0态，并且所述碲的另一部分处于具有四价氧化数的Te4+态。
2.根据权利要求1所述的碲氧化物，其中所述Te0以30至90％的量被包含，所述Te4+以10至70％的量被包含。
3.根据权利要求1所述的碲氧化物，其中所述Te0的含量大于Te4+的含量。
4.根据权利要求1所述的碲氧化物，其中所述碲氧化物是结晶的。
5.根据权利要求4所述的碲氧化物，其中所述碲氧化物是多晶的。
6.根据权利要求1所述的碲氧化物，其中所述碲氧化物是p-型半导体。
7.根据权利要求1或6所述的碲氧化物，其中所述碲氧化物的价带顶的能级由Te 5p轨道组成。
8.根据权利要求1所述的碲氧化物，其中具有正氧化数的金属被掺杂到所述碲氧化物中或添加到所述碲氧化物中以形成合金。
9.根据权利要求1所述的碲氧化物，其中具有负氧化数的非金属元素被掺杂到所述碲氧化物中或添加到所述碲氧化物中以形成合金。
10.根据权利要求1所述的碲氧化物，其中所述碲氧化物由下式1表示：
[式1]
Te1-aMaOx-bAb
在式1中，x大于0且小于2，M是具有正氧化数的金属，0≤a≤0.5，A是具有负氧化数的元素，并且0≤b≤1。
11.根据权利要求10所述的碲氧化物，其中x在0.2和1.2之间。
12.一种碲氧化物半导体，包括：
金属Te和TeO2，
其中所述碲氧化物半导体的价带顶的能级由Te 5p轨道组成。
13.根据权利要求12所述的碲氧化物半导体，其中所述金属Te以30至90％的量被包含，所述TeO2以10至70％的量被包含。
14.根据权利要求12所述的碲氧化物半导体，其中所述金属Te以比所述TeO2更大的摩尔数被包含。
15.一种用于制造碲氧化物半导体层的方法，包括：
在基板上沉积碲氧化物层；
对沉积的碲氧化物层进行热处理以形成所述碲氧化物半导体层，其中Te的一部分处于具有零氧化数的Te0态，而Te的另一部分处于具有四价氧化数的Te4+态。
16.根据权利要求15所述的方法，其中在所述热处理步骤中，所述碲氧化物层中的Te0含量降低而Te4+含量增加。
17.根据权利要求15所述的方法，还包括：
形成覆盖经热处理的碲氧化物层的表面的钝化层。
18.根据权利要求17所述的方法，其中所述钝化层为金属氧化物绝缘层或金属层。
19.根据权利要求17所述的方法，其中所述钝化层是Al2O3层。
20.一种薄膜晶体管，包括：
栅极；
碲氧化物沟道层，所述碲氧化物沟道层包含权利要求1或12所述的碲氧化物并设置在所述栅极上或所述栅极下；
栅绝缘层，所述栅绝缘层设置在所述栅极和所述碲氧化物沟道层之间；和
源极和漏极，所述源极和所述漏极分别电连接至所述碲氧化物沟道层的两端。
21.根据权利要求20所述的薄膜晶体管，其中所述栅绝缘层是具有比硅氧化物层的介电常数更高的介电常数的高k绝缘层。
22.根据权利要求20所述的薄膜晶体管，其中所述碲氧化物沟道层暴露在所述源极和所述漏极之间，并且所述薄膜晶体管还包括设置在所述源极和所述漏极之间的钝化层以覆盖暴露的碲氧化物沟道层的表面。
23.根据权利要求22所述的薄膜晶体管，其中所述钝化层是Al2O3层。
24.根据权利要求20所述的薄膜晶体管，还包括：
第一界面层，所述第一界面层设置在所述碲氧化物沟道层和所述栅绝缘层之间，用于减轻所述碲氧化物沟道层和所述栅绝缘层之间的费米能级钉扎，和/或
第二界面层，所述第二界面层设置在所述碲氧化物沟道层和所述源极/漏极之间，用于减轻所述碲氧化物沟道层和所述源极/漏极之间的费米能级钉扎。
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