KR102628292B1 - 텔루륨계 반도체 소자의 제조방법, 이에 의해 제조된 텔루륨계 반도체 소자 및 박막 트랜지스터 - Google Patents

텔루륨계 반도체 소자의 제조방법, 이에 의해 제조된 텔루륨계 반도체 소자 및 박막 트랜지스터 Download PDF

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Abstract

본 발명은 텔루륨계 반도체 소자를 제조하는 방법에 관한 것으로, 본 발명의 제조방법은 기판을 준비하는 단계; 상기 기판 상에 텔루륨 및 텔루륨 산화물을 포함하는 텔루륨계 반도체 재료를 증착시켜 텔루륨계 반도체층을 형성하는 단계; 및 상기 텔루륨계 반도체층 상에 패시베이션층을 형성하는 단계를 포함한다.
본 발명의 제조방법에 따르면, 고온에서의 열처리 또는 극저온의 조건이 요구되지 않으므로 실용적인 공정으로 반도체 소자를 제조할 수 있다. 또한, 제조 과정에서 텔루륨계 반도체층의 결정화도가 향상되므로, 전계이동도, 전류점멸비와 같은 전기적 특성이 우수한 p형 반도체 소자를 제공할 수 있다.

Description

텔루륨계 반도체 소자의 제조방법, 이에 의해 제조된 텔루륨계 반도체 소자 및 박막 트랜지스터{Method for Manufacturing Tellurium-based Semiconductor Device, Tellurium-based Semiconductor Device Manufactured by Same and Thin Film Transistor}
본 발명은 텔루륨계 반도체 소자의 제조방법, 이에 의해 제조된 텔루륨계 반도체 소자, 및 이를 포함하는 박막 트랜지스터에 관한 것으로, 보다 상세하게는 실용적인 공정으로 전기적 특성이 우수한 p형 텔루륨계 반도체 소자를 제조하는 방법, 상기 방법에 의해 제조된 텔루륨계 반도체 소자, 및 상기 텔루륨계 반도체 소자를 포함하는 박막 트랜지스터에 관한 것이다.
트랜지스터(transistor)는 반도체를 이용하여 전자 신호 및 전력을 증폭하거나 스위칭하는 데 사용되는 장치로서, 디스플레이, 스피커 등 다양한 전자 기기에 광범위하게 사용되고 있다. 이러한 트랜지스터에 사용되는 반도체는 단위 소자의 소형화를 통해 집적도의 향상을 달성해왔으나, 반도체의 기술노드가 10nm 대역으로 발전함에 따라 소형화는 기술적 한계에 봉착하였다. 이에, 이러한 한계를 극복하기 위한 기술로서, 2차원 반도체를 여러 층으로 적층하여 3차원 형태로 구현함으로써 반도체의 집적도를 향상시킬 수 있는 이른바 3차원 반도체 기술이 제안되었다.
그러나, 가장 일반적으로 사용되는 반도체 재료인 실리콘계 반도체는 제조 시 고온의 열처리가 필요하므로, 내열성이 낮은 기판 상에는 형성하기 어렵고, 3차원 반도체 기술에 적용이 어렵다는 단점이 있었다. 뿐만 아니라, 전계이동도가 낮은 한계도 존재하였다. 따라서, 이러한 실리콘계 반도체의 단점을 보완하기 위해 다양한 대체 재료가 개발되고 있다.
실리콘계 반도체의 대안 중 하나로서, 아연 산화물(ZnO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO) 등의 산화물 반도체가 사용되고 있다. 이러한 산화물 반도체의 경우 실리콘계 반도체에 비해 낮은 온도에서 제조할 수 있으므로 3차원 반도체 기술 구현에 적용될 수 있고, 그 외에도 가시광 투과율이 높아 투명 전자소자에 적합하며, 에너지 밴드갭 및 전계이동도가 높다는 장점이 있다. 그러나, 이러한 산화물 반도체는 주로 n형 반도체의 특성을 가지며, p형 반도체로 사용하는 경우 균일한 품질을 얻기 어렵고, 전계이동도와 전류점멸비 등의 전기적 특성이 열악하다는 문제가 있었다.
예를 들어, 대한민국 공개특허공보 제10-2015-0108168호에서는 CuS, 및 SnO, ITO, IZTO, IGZO, IZO 등에 Ga이 추가적으로 결합되어 있는 p형 산화물 반도체를 기재하고 있으며, 이러한 p형 산화물 반도체는 용액공정으로 간편하게 제조할 수 있고, 높은 이동도의 고성능 박막 트랜지스터를 구현할 수 있다고 개시하고 있다. 그러나, 상기 기술에서는 용액공정을 사용하므로 반도체 라인 친화성이 떨어지는 문제가 있었으며, 박막 트랜지스터의 이동도 향상을 위하여 300℃ 이상의 고온에서 열처리하는 과정이 필요하므로 3차원 반도체 기술 적용에 한계가 있었다.
이에 대한 대안으로서, p형 반도체의 재료로서 텔루륨을 사용하는 연구가 이루어지고 있다. 텔루륨(Tellurium, Te)은 원소번호 52번의 준금속 원소로서, 4d10　5s2　5p4의 전자 배열을 가지며, 결정은 육방정계(hexagonal) 구조를 나타낸다. 텔루륨은 밴드갭 에너지와 정공 이동도가 높다는 점에서 우수한 특성을 가지나, 대면적 증착이 어렵고, 트랜지스터에 적용 시 스위칭 특성이 부족하다는 문제가 있었다. 이러한 문제를 극복하고자, 문헌[Chunsong Zhao et al., N ature Nanotechnology ,　volume　15,　pages 53-58 (2020)]에서는 실리콘 집적 회로, 유리 및 플라스틱과 같은 다양한 기판에 초박형 텔루륨 박막을 증착시키는 기술로서 열증발을 이용하는 방법을 기재하고 있다. 그러나, 상기 기술에서는 -80℃의 극저온에서 텔루륨 박막을 증착하므로 실용성이 떨어진다.
이와 같은 상황에서, 본 발명의 발명자들은 기판 상에 텔루륨 및 텔루륨 산화물을 포함하는 텔루륨계 반도체 재료를 증착시킨 후 상부에 패시베이션층을 증착하는 방법을 통해, 고온에서의 열처리 없이 실용적인 공정으로 전기적 특성이 우수한 p형 반도체를 제조할 수 있다는 것을 발견하고, 본 발명을 완성하였다.
본 발명의 목적은 결정성이 높고 전기적 특성이 우수한 p형 텔루륨계 반도체 소자를 제조할 수 있는 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 방법으로 제조된 텔루륨계 반도체 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 텔루륨계 반도체 소자를 포함하는 박막 트랜지스터를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은 (i) 기판을 준비하는 단계; (ii) 상기 기판 상에 텔루륨 및 텔루륨 산화물 중 하나 이상을 포함하는 텔루륨계 반도체층을 증착시키는 단계; 및 (iii) 상기 텔루륨계 반도체층 상에 패시베이션층을 형성하는 단계를 포함하는, 텔루륨계 반도체 소자의 제조방법을 제공한다.
본 발명의 방법은 상기 기판 상에 절연층을 더 포함할 수 있다.
본 발명에 있어서, 상기 텔루륨계 반도체층은 Te 및 TeO2를 포함할 수 있다.
본 발명에 있어서, 상기 텔루륨계 반도체층은 Sn, Al, Sb, Hf, La, Y, Zr 및 Zn으로 구성된 군으로부터 선택된 1종 이상의 금속을 도핑 또는 합금의 형태로 더 포함할 수 있다.
본 발명에 있어서, 상기 텔루륨계 반도체층의 증착은 스퍼터링, 화학기상증착, 열진공 증착, 전자빔 증착 또는 원자층 증착에 의하여 수행될 수 있다.
본 발명에 있어서, 상기 텔루륨계 반도체층의 증착은 5 내지 15%의 산소 분압 조건 하에서 수행되는 것이 바람직하다.
본 발명에 있어서, 상기 텔루륨계 반도체층의 두께는 2 내지 7nm인 것이 바람직하다.
본 발명의 제조방법은, 상기 (ii) 단계 이후에, 100 내지 200℃로 열처리하는 단계를 더 포함할 수 있다.
본 발명에 있어서, 상기 패시베이션층은 Al2O3, HfO2, ZrO2, Ta2O5, La2O3, Y2O3, AlHfOx, HfZrOx 및 AlZrOx로 구성된 군으로부터 선택된 1종 이상을 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 패시베이션층의 형성은 원자층 증착, 화학기상증착, 열진공 증착, 스퍼터링 또는 전자빔 증착에 의해 수행될 수 있다.
본 발명에 있어서, 상기 패시베이션층의 형성은 100 내지 200℃의 온도에서 수행되는 것이 바람직하다.
본 발명에 있어서, 상기 패시베이션층의 두께는 1 내지 30nm인 것이 바람직하다.
본 발명은 또한, 상기 제조방법으로 제조되고, 기판; 상기 기판 상에 위치하는 텔루륨계 반도체층; 및 상기 텔루륨계 반도체층 상에 위치하는 패시베이션층을 포함하는 텔루륨계 반도체 소자를 제공한다.
본 발명의 텔루륨계 반도체 소자에 있어서, 상기 텔루륨계 반도체층은 Te 및 Te4+를 80:20 내지 90:10의 원자비로 포함하는 것이 바람직하다.
본 발명은 또한, 상기 텔루륨계 반도체 소자를 포함하는 박막 트랜지스터를 제공한다.
본 발명의 제조방법에 따르면, 고온에서의 열처리 또는 극저온의 조건이 요구되지 않는 실용적인 공정으로 전기적 특성이 우수한 텔루륨계 p형 반도체 소자를 제조할 수 있다. 또한, 제조 과정에서 텔루륨계 반도체층의 결정화도가 향상되어, 전계이동도, 전류점멸비와 같은 전기적 특성이 우수한 p형 반도체 소자 및 박막 트랜지스터를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 개념도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터의 TEM(transmission electron microscopy) 이미지를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터의 다른 TEM 이미지를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터의 드레인-소스 전압(VDS)에 따른 전기적 전달 특성을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터의 게이트 전압(VGS)에 따른 전기적 출력 특성을 나타낸다.
도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터에 대하여, 텔루륨계 반도체층 증착시 산소 분압에 따른 X선 회절(X-ray diffraction, XRD) 분석 결과를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터에 대하여, 9nm 두께의 텔루륨계 반도체층의 산소 분압에 따른 전기적 전달 특성을 나타낸다.
도 8은 본 발명의 다른 실시예에 따른 박막 트랜지스터에 대하여, 3.5nm 두께의 텔루륨계 반도체층의 산소 분압에 따른 전기적 전달 특성을 나타낸다.
다른 식으로 정의되지 않는 한, 본 명세서에서 사용된 모든 기술적 및 과학적 용어들은 본 발명이 속하는 기술 분야에서 숙련된 전문가에 의해서 통상적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로, 본 명세서에서 사용된 명명법은 본 기술 분야에서 잘 알려져 있고 통상적으로 사용되는 것이다.
본 명세서에서, 기판 또는 층과 같은 구성 요소가 다른 구성 요소 "상에" 있다고 할 때, 이는 다른 구성 요소의 바로 위에 있는 경우 뿐만 아니라 그 중간에 또 다른 구성요소가 존재하는 경우를 포함할 수 있다.
본 발명은 텔루륨계 반도체 소자를 제조하는 방법에 관한 것으로서, 본 발명에 따른 텔루륨계 반도체 소자의 제조방법은 (i) 기판을 준비하는 단계; (ii) 상기 기판 상에 텔루륨 및 텔루륨 산화물 중 하나 이상을 포함하는 텔루륨계 반도체층을 증착시키는 단계; 및 (iii) 상기 텔루륨계 반도체층 상에 패시베이션층을 형성하는 단계를 포함한다.
본 명세서에서, 텔루륨계 반도체란 텔루륨, 텔루륨 산화물, 및 이들에 다른 원소가 도핑 또는 합금된 상태와 같이, 텔루륨을 함유하는 반도체 재료를 포괄하는 개념이다.
본 발명에 따르면, 반도체층의 재료로서 텔루륨계 재료를 사용하여 텔루륨계 반도체층을 증착시키고, 텔루륨계 반도체층 상에 패시베이션층을 형성하는 경우, 상기 패시베이션층에 의해 텔루륨계 반도체층 내 육방정계 텔루륨의 결정이 성장되고 결정화도가 향상되는 현상을 이용하여, 반도체 소자의 전기적 특성을 향상시킬 수 있다. 또한, 본 발명의 공정에 따르면 300℃ 이상의 고온에서의 열처리 또는 극저온의 조건이 요구되지 않으며, 반도체 라인 친화적인 공정이 사용된다.
이하, 본 발명에 따른 텔루륨계 반도체 소자의 제조방법의 각 단계에 대하여 상세하게 설명한다.
상기 (i) 단계에서, 기판의 종류는 특별히 제한되지 않으며, 반도체 소자의 제조에 일반적으로 사용되는 베이스 기판일 수 있다. 예를 들어, 상기 기판으로는 글라스, PEN(polyethylene naphthalate), PET(polyethylene terephthalate), PS(polystyrene), PC(polycarbonate), PI(polyimide), PVC(polyvinyl chloride), PVP(polyvinylpyrrolidone), PE(polyethylene), 실리콘(Si), SiO2 등을 사용할 수 있다.
또는, 상기 기판은 반도체 소자의 베이스 기판 상에 형성된 절연층일 수 있다. 상기 절연층은 전기 전도도가 낮은 물질로서 일반적인 반도체 소자의 층간 절연막으로 사용되는 물질로 형성될 수 있다. 예를 들어, 상기 절연층은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 티타늄 산화물, 루세늄 산화물 등으로 형성될 수 있고, 절연성 폴리머로 형성될 수도 있다. 예를 들어, 박막 트랜지스터 형성에 본 발명의 제조방법을 적용하는 경우, 기판은 실리콘 웨이퍼 표면에 형성된 실리콘 산화막일 수 있다.
상기 (ii) 단계에서는, 상기 기판 상에 텔루륨 및 텔루륨 산화물 중 하나 이상을 포함하는 텔루륨계 반도체 재료를 증착시켜 텔루륨계 반도체층을 형성하는 단계를 수행한다.
상기 텔루륨계 반도체 재료는 텔루륨 및 텔루륨 산화물 중 하나 이상을 포함할 수 있으며, 구체적으로 Te, TeO2, 또는 둘 다를 포함할 수 있다. 즉, 상기 텔루륨계 반도체 재료에서 텔루륨 원자는 산화수가 0인 Te 그대로의 상태(Te 또는 Te0로 표현함), TeO2를 구성하여 산화수가 +4인 상태(Te4+), 또는 Te와 Te4+가 혼재하는 상태에 있을 수 있다.
이러한 텔루륨계 반도체 재료는 가전자대의 최대 에너지 준위가 Te0 상태로부터 비롯된 5p 오비탈로 구성될 수 있어, 종래 알려진 산소의 2p 오비탈로 구성된 가전자대 최대 에너지 준위를 가지는 p형 산화물 반도체들 대비, 높은 이동도를 제공할 수 있다.
본 발명에서, 상기 텔루륨계 반도체층에는 양의 산화상태에 있는 금속, 예를 들어 +2, +3, 혹은 +4의 산화수를 갖는 하나 또는 그 이상의 금속이 도핑 또는 합금의 형태로 첨가될 수 있으며, 이로써 정공의 밀도를 제어할 수 있다. 예를 들어, 텔루륨계 반도체층에는 Sn, Al, Sb, Hf, La, Y, Zr, Zn 또는 이들의 조합이 도핑 또는 합금의 형태로 첨가될 수 있다.
상기 텔루륨계 반도체층의 증착은 당해 기술 분야에서 사용되는 다양한 증착 기술로 수행될 수 있다. 구체적으로, 스퍼터링(Sputtering), 화학기상증착(Chemical Vapor Deposition), 열진공 증착(Thermal Evaporation Deposition), 전자빔 증착(E-beam Evaporation Deposition), 원자층 증착(Atomic Layer Deposition) 등과 같은 공지된 증착 기술을 사용할 수 있으며, 이 중 스퍼터링이 가장 바람직하다. 예를 들어, 진공 챔버 내에서 텔루륨을 타겟으로 하고, 캐리어 가스인 아르곤 기체 및 반응성 가스인 산소 기체를 투입하는 반응성 스퍼터링을 사용하여 본 발명의 텔루륨계 반도체층을 증착시킬 수 있다.
본 발명에서, 텔루륨계 반도체층의 증착은 0 내지 150℃, 바람직하게는 20 내지 100℃, 더욱 바람직하게는 실온 내지 80℃의 온도에서 수행될 수 있다. 본 발명에 따르면 극저온 또는 고온 공정에 의하지 않더라도 우수한 물리적 특성을 갖는 반도체 소자를 제공할 수 있어, 종래 텔루륨 증착이 극저온에서 수행되는 문제를 해결할 수 있다.
본 발명의 일 실시 형태에서, 상기 텔루륨계 반도체층의 증착은 산소 분압이 2 내지 23%, 바람직하게는 5 내지 15%, 더욱 바람직하게는 7 내지 10%인 조건 하에서 수행될 수 있다. 상기 산소 분압은 증착 공정 시 주입된 전체 기체의 압력에 대한 산소 기체의 압력의 백분율로 정의된다. 일반적으로, 텔루륨계 반도체 재료의 증착 공정에서 투입하는 산소 분압이 높을수록 증착층의 표면 거칠기가 감소하여 투과율 및 에너지 밴드갭은 향상되는 반면, 결정성이 떨어지고 전계이동도 및 전류점멸비와 같은 전기적 특성이 저하되는 경향이 있다. 본 발명에서는 상기 범위의 산소 분압 조건에서 텔루륨계 반도체 재료를 증착시키고 그 상부에 패시베이션층을 형성하는 경우, 산소 투입에 의한 이점을 살리면서도 결정성 및 전기적 특성이 저하되지 않거나 일부 상승할 수 있다는 것을 발견하였다.
상기 (ii) 단계에서, 텔루륨계 반도체층을 증착한 후 추가적인 후공정을 거치지 않은 상태를 "증착상(as-deposited)"이라고 표현한다. 증착상에서는 결정질과 비정질이 혼합된 상태, 예를 들어 육방정계(hexagonal) Te 및 비정질(amorphous) TeO2가 혼합된 상태에 있을 수 있다.
구체적으로, 후술하는 패시베이션층을 형성하기 전의 텔루륨계 반도체층에서 텔루륨 원자들 중 일부는 Te 상태에 있고, 다른 일부는 Te4+의 상태에 있을 수 있으며, 상기 Te 및 Te4+(TeO2)가 텔루륨 원자비 기준으로 40:60 내지 78:22의 비율로 존재할 수 있다.
본 발명의 방법은, 상기 (ii) 단계 이후에, 텔루륨계 반도체층을 열처리하는 단계를 더 포함할 수 있다. 상기 열처리 과정에 의해, 텔루륨계 반도체층의 결정화도가 증가하고 비정질의 비율이 감소하며, 전계이동도, 전류점멸비와 같은 전기적 특성이 향상되는 효과가 나타난다.
상기 열처리는 대기, 산소, 또는 진공 분위기에서 약 50 내지 250℃, 바람직하게는 약 100 내지 200℃, 더욱 바람직하게는 130 내지 170℃의 온도에서 수행될 수 있다. 상기 열처리는 약 30분 내지 2시간, 바람직하게는 약 50분 내지 90분 동안 수행될 수 있다. 종래에는 반도체층 형성 시 300℃ 이상의 고온에서 열처리를 진행하였으나, 본 발명에서는 종래 기술 대비 저온에서 열처리를 진행하더라도 결정화도 및 전기적 특성이 향상된 반도체층을 제공할 수 있어 3차원 반도체 제조기술에 용이하게 적용될 수 있다.
본 발명의 일 실시 형태에서, 형성된 텔루륨계 반도체층의 두께는 40nm 이하, 바람직하게는 1 내지 20nm, 더욱 바람직하게는 2 내지 7nm일 수 있다. 일반적으로 반도체층의 두께가 얇으면 전류점멸비가 우수하고 반도체 소자의 소형화에 유리하다는 장점이 있으나, 전계이동도 및 on-current(전압 인가시의 전류)가 저하될 수 있다는 문제가 있다. 그러나, 본 발명에서는 텔루륨계 반도체층을 상기 범위로 증착시키는 경우에 얇은 두께로 인해 우수한 전류점멸비를 나타낼 뿐만 아니라, 증착 공정 중 산소 투입에 의한 전계이동도 및 on-current 저하를 극복할 수 있다는 것을 확인하였다.
상기 텔루륨계 반도체층은 2차원 p형 반도체 특성을 나타내며, 후술하는 박막 트랜지스터의 채널층으로 사용될 수 있고, 이외에 포토 트랜지스터의 채널층, 광검출기의 활성층, 가스 센서 등의 활성층 등으로 사용될 수 있으나, 이에 한정되는 것은 아니다.
상기 (iii) 단계에서, 상기 패시베이션층은 반도체층을 보호 및 안정화하는 역할을 하는 층으로서 반도체층을 덮도록 형성되며, 반도체층에 인접한 다른 층이 있는 경우에는 이들을 함께 덮는 형태로 형성될 수 있다. 예를 들어 박막 트랜지스터에서, 패시베이션층은 드레인 전극, 소스 전극, 및 드레인 전극과 소스 전극 사이에 노출된 반도체층을 덮도록 형성될 수 있다. 이러한 경우, 패시베이션층은 금속 배선을 절연시키는 역할도 가질 수 있다.
본 발명에 따르면 반도체층 상에 패시베이션층을 형성함으로써 텔루륨계 반도체층의 결정화도를 향상시킬 수 있어, 전계이동도 및 전류점멸비가 높은 반도체 소자를 제조할 수 있다. 구체적으로, 패시베이션층이 형성되기 전의 텔루륨계 반도체층에는 반도성(semiconducting) Te와 비정질 TeO2가 혼합된 형태로 존재하는데, 패시베이션층 형성 후에는 육방정계 Te의 결정성이 향상되고, 텔루륨계 반도체층 내의 비정질 TeO2가 육방정계 Te로 환원되어, 결과적으로 텔루륨계 반도체층의 결정화도가 향상된다. 따라서, 패시베이션층 형성 후에는 텔루륨계 반도체층이 결정질과 비정질이 혼합된 상태에 있거나, 또는 결정질 상태에 있을 수 있다. 이러한 결정화도 향상은 패시베이션층 형성을 통해 계면 에너지가 안정화되어 결정이 성장하는 것에 기인한 것으로 추측된다.
이와 같은 관점에서, 상기 패시베이션층이 형성된 후의 상기 텔루륨계 반도체층은 Te0 및 Te4+(TeO2)를 텔루륨 원자비 기준 70:30 내지 99:1, 바람직하게는 80:20 내지 90:10의 비율로 포함할 수 있다.
본 발명의 일 실시 형태에서, 상기 패시베이션층은 Al2O3, HfO2, ZrO2, Ta2O5, La2O3, Y2O3 등의 금속 산화물, 또는 AlHfOx, HfZrOx, AlZrOx 등 상기 금속 산화물의 조합을 포함할 수 있고, 이중 Al2O3, HfO2 및 ZrO2가 바람직하며, Al2O3가 가장 바람직하다.
본 발명에서, 상기 패시베이션층은 당해 기술 분야에서 사용되는 다양한 증착 기술로 형성될 수 있다. 구체적으로, 원자층 증착, 화학기상증착, 열진공 증착, 스퍼터링, 전자빔 증착 등과 같은 공지된 증착 기술을 사용할 수 있으며, 이 중 바람직하게는 원자층 증착을 사용할 수 있다. 패시베이션층의 증착은 대기, 산소, 또는 진공 분위기에서 약 50 내지 250℃, 바람직하게는 약 100 내지 200℃, 더욱 바람직하게는 130 내지 170℃에서 수행될 수 있다.
본 발명에서, 상기 패시베이션층의 두께는 50nm 이하, 바람직하게는 1 내지 30nm, 더욱 바람직하게는 5 내지 15nm일 수 있다. 패시베이션층의 두께가 너무 얇은 경우, 반도체층을 외부의 수분이나 이물질로부터 보호하는 데 충분하지 않아, 소자의 전기적 특성이 저하될 수 있다. 반대로 너무 두꺼운 경우에는, 소자에 가해지는 스트레스가 증가하여 소자의 성능이 저하되는 문제가 발생할 수 있다.
본 발명은 또한, 상기 방법으로 제조된 텔루륨계 반도체 소자에 관한 것이다.
본 발명에 따른 텔루륨계 반도체 소자는 기판; 상기 기판 상에 위치하는 텔루륨계 반도체층; 및 상기 텔루륨계 반도체층 상에 위치하는 패시베이션층을 포함한다.
본 발명에 따른 텔루륨계 반도체 소자에서, 상기 기판에 대한 설명은 상기 제조방법에 대한 설명에서 상술한 바와 동일하므로, 자세한 설명은 생략한다.
본 발명에 따른 텔루륨계 반도체 소자에서, 텔루륨계 반도체층은 패시베이션층에 의해 결정화도가 향상된 상태로서, 상기 제조방법의 (ii) 단계에서의 텔루륨계 반도체층과는 상이한 물성을 가진다. 본 발명에 따른 텔루륨계 반도체 소자의 텔루륨계 반도체층은 결정질과 비정질이 혼합된 상태, 또는 결정질 상태에 있을 수 있다.
구체적으로, 상기 텔루륨계 반도체층은 Te 및 Te4+를 80:20 내지 90:10의 원자비로 포함할 수 있다.
본 발명에 따른 텔루륨계 반도체 소자에서, 텔루륨계 반도체층의 두께는 40nm 이하, 바람직하게는 1 내지 20nm, 더욱 바람직하게는 2 내지 7nm일 수 있다. 일반적으로 반도체층의 두께가 얇으면 전류점멸비가 우수하고 반도체 소자의 소형화에 유리하다는 장점이 있으나, 전계이동도 및 on-current가 저하될 수 있다는 문제가 있다. 그러나, 본 발명에서는 텔루륨계 반도체층의 두께가 상기 범위인 경우 우수한 전류점멸비를 나타낼 뿐만 아니라, 증착 공정 중 산소 투입에 의한 전계이동도 및 on-current 저하를 극복할 수 있다.
본 발명에 따른 텔루륨계 반도체 소자에서, 상기 패시베이션층에 대한 설명은 상기 제조방법에 대한 설명에서 상술한 바와 동일하므로, 자세한 설명은 생략한다.
본 발명은 또한, 상기 텔루륨계 반도체 소자를 포함하는 박막 트랜지스터에 관한 것이다.
박막 트랜지스터는 반도체로 이루어진 전자회로의 구성요소로, 전류의 흐름을 조절하는 역할을 한다. 박막 트랜지스터의 주요 구성 요소는 기판, 게이트 전극, 게이트 절연막, 소스 전극, 드레인 전극, 반도체 채널을 형성하는 활성층, 및 보호막으로, 게이트 전극에 전압을 인가하여 반도체 채널을 통해 소스 전극에서 드레인 전극으로 전자를 이동시키는 원리로 구동된다. 본 발명에서, 텔루륨계 반도체층이 박막 트랜지스터의 반도체 채널을 구성하는 활성층으로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 개념도를 나타낸다.
도 1을 참고하면, 본 발명의 일 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 상에 위치하는 게이트 전극(p++ Si), 상기 게이트 전극 상에 위치하며 기판 및 게이트 전극을 덮도록 형성되는 게이트 절연층(SiO2), 상기 게이트 절연층 상에 위치하는 텔루륨계 반도체층(TeO), 상기 텔루륨계 반도체층 상에 위치하는 소스 전극(ITO) 및 드레인 전극(ITO), 및 상기 텔루륨계 반도체층 상에 위치하며 소스 전극, 드레인 전극 및 텔루륨계 반도체층을 덮도록 형성되는 패시베이션층(Al2O3)을 포함한다.
상기 게이트 전극은 반도체 채널 사이의 전류를 조절하는 역할을 하는 것으로, 기판 상에 일 방향으로 연장되어 형성된다. 게이트 전극으로서는 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 또는 이들의 합금과 같은 도전성 금속, 인듐주석산화물(ITO) 등의 금속 산화물 투명 전극, 또는 다결정 실리콘을 사용할 수 있다.
상기 게이트 절연층은 게이트 전극과 반도체 채널을 분리하는 역할을 하며, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 산질화물, 하프늄 산화물, 지르코늄 산화물 등으로 형성될 수 있고, 그 밖에 다른 물질로서 유전상수가 큰 고유전물질(high-k)로 형성될 수 있다.
상기 텔루륨계 반도체층은 박막 트랜지스터의 활성층으로서, 소스 전극과 드레인 전극 사이에 전자를 이동시키는 반도체 채널을 구성한다. 상기 텔루륨계 반도체층에 대한 설명은 상기 텔루륨계 반도체 소자에 대한 설명에서 상술한 바와 동일하므로, 자세한 설명은 생략한다.
상기 소스 전극은 전자를 공급하는 전극이며 상기 드레인 전극은 전자를 받는 전극으로서, 알루미늄, 네오디뮴, 은, 크롬, 티타늄, 탄탈륨, 몰리브덴 또는 이들의 합금과 같은 도전성 금속, 또는 인듐주석산화물(ITO) 등의 금속 산화물 투명 전극을 사용할 수 있다.
상기 패시베이션층은 텔루륨계 반도체층을 보호하고, 텔루륨계 반도체층의 결정화도를 향상시키는 역할을 하는 층이다. 상기 패시베이션층에 대한 설명은 텔루륨계 반도체 소자의 제조방법에 대한 설명에서 상술한 바와 동일하므로, 자세한 설명은 생략한다.
도 1에 도시된 박막 트랜지스터는 바텀게이트/탑컨택 구조를 가지나, 이에 한정되지 않고 바텀게이트/바텀컨택 구조, 탑게이트/탑컨택 구조, 또는 탑게이트/바텀컨택 구조의 박막 트랜지스터 또한 구현 가능하다. 탑게이트 구조에서는 상기 텔루륨계 반도체층이 게이트 전극의 하부에 위치하며 게이트 전극와 중첩되어 배치되고, 바텀컨택 구조에서는 소스/드레인 전극들이 상기 텔루륨계 반도체층의 하부에 위치하여 상기 텔루륨계 반도체층과 전기적으로 접속할 수 있다.
본 발명에 따른 박막 트랜지스터는 p형 박막 트랜지스터로서, n형 박막 트랜지스터와 함께 상보성 박막 트랜지스터(complementary TFT) 회로, 예를 들어 인버터를 구성할 수 있다. 이 때, n형 박막 트랜지스터로 ZnO, IZO, IGO, 또는 IGZO 등의 산화물 반도체 재료를 사용하여, CMOS 소자를 구성할 수 있다. 또한, 상기 p형 박막 트랜지스터는 유기발광다이오드 혹은 액정디스플레이의 화소전극에 전기적으로 연결된 스위칭 소자로서 사용할 수 있고, 또는 메모리 소자, 예를 들어 저항변화메모리(resistive-switching random access　memory, RRAM), 상변화메모리(phase-change random access　memory, PRAM), 또는 자성 메모리(magnetic random access　memory, MRAM)의 일측 전극에 전기적으로 연결된 스위칭 소자로 사용될 수도 있다.
실시예
이하 실시예를 통하여 본 발명을 보다 상세하게 설명한다. 단, 이들 실시예는 본 발명을 예시적으로 설명하기 위하여 일부 실험방법과 조성을 나타낸 것으로, 본 발명의 범위가 이러한 실시예에 제한되는 것은 아니다.
제조예 1: 텔루륨계 반도체층을 포함하는 박막 트랜지스터 제조
게이트 전극인 p형 Si 웨이퍼를 열산화하여 p형 Si 웨이퍼 상에 게이트 절연 층인 100nm 두께의 SiO2층을 성장시켰다.
상기 SiO2층 상에 새도우 마스크를 배치하고, 챔버 내에 반응가스인 산소와 캐리어 가스인 아르곤(Ar)을 공급하면서, Te 타겟을 사용하여 상온에서 스퍼터링을 통해 약 4nm 두께의 TeOx 박막을 증착하였다. 상기 스퍼터링은 투입 전력 50W, 프로세스 압력 2mTorr의 조건에서 수행하였으며, 산소 분압은 9%로 조절하였다.
상기 TeOx 박막 상에 새도우 마스크를 배치하고 Ar 분위기 하에서 전극 패턴을 증착하여, 상기 TeOx 박막의 양측 단부에 소스/드레인 전극(ITO)을 형성하였다.
그 후, TeOx 박막을 150℃에서 1시간 동안 열처리하고, 소스/드레인 전극들 사이에 노출된 TeOx 박막 상에, 150℃에서 원자층 증착을 사용하여 두께 10nm의 Al2O3층을 형성함으로써, 텔루륨계 반도체층을 포함하는 박막 트랜지스터를 제조하였다.
실험예 1: TEM(Transmission Electron Microscopy) 이미지 분석
텔루륨계 반도체층의 결정화도를 확인하기 위하여 TEM 이미지 분석을 수행하였다.
상기 제조예 1에서 열처리 전의 증착상 텔루륨계 반도체층(a), 열처리 수행 후의 텔루륨계 반도체층(b) 및 상부에 패시베이션층을 형성한 후의 텔루륨계 반도체층(c)의 TEM 이미지를 도 2 및 도 3에 나타내었다.
도 2를 참고하면, 증착 후 열처리한 경우 증착상에 비하여 텔루륨계 반도체층에서 육방정계 Te의 결정성이 증가하고, 상부에 패시베이션층을 형성하는 경우 결정성이 더 향상된 것을 확인할 수 있었다. 패시베이션층 형성에 의한 육방정계 Te 결정성 증가는 계면 에너지 안정화에서 비롯된 결정 성장과 관련된 것으로 추측된다.
도 3을 참고하면, 텔루륨계 반도체층이 증착상이거나 증착 후 열처리만 수행된 경우 반도성 Te와 비정질 TeO2가 혼합된 형태로 관찰되었으나, 상부에 패시베이션층이 형성된 경우에는 비정질 TeO2가 관찰되지 않았다. 따라서, 패시베이션층 형성에 의해 비정질 TeO2가 육방정계 Te(2차원 Te, tellurene)로 환원되어, TeO2와 비교하여 준안정(metastable) 상인 육방정계 Te의 성장이 촉진되는 것을 확인하였다.
이러한 결과를 통해, 증착 후 열처리에 의해 텔루륨계 반도체층 내 육방정계 Te의 결정이 성장되고 결정화도가 향상되며, 상부에 패시베이션층을 형성하는 경우 결정화도를 더 향상시킬 수 있음을 알 수 있다.
실험예 2: 전기적 특성 측정
2-1. 전기적 전달 특성
제조예 1의 박막 트랜지스터의 전달 특성을 확인하기 위하여, 드레인-소스 전극 간의 전압(VDS)을 각각 -0.1V 및 -10V로 가하면서 이동도(μ FE.Lin, μ FE.Sat ) 및 전류점멸비(I ON/OFF )를 측정하였으며, 그 결과를 도 4에 나타내었다. 비교를 위하여, 텔루륨계 반도체층 상에 패시베이션층이 형성되지 않은 박막 트랜지스터에 대하여도 동일한 측정을 수행하여, 그 결과를 도 4에 함께 나타내었다.
도 4를 참고하면, 텔루륨계 반도체층 상에 패시베이션층을 형성하는 경우, 그렇지 않은 경우에 비하여 전계이동도인 μ FE.Lin 이 12.6cm2/Vs에서 16.0cm2/Vs로, μ FE.Sat 이 4.7cm2/Vs에서 8.8cm2/Vs로 상승하였으며, 전류점멸비가 1.1×104에서 1.1×105로 향상되었다.
또한, 히스테리시스(hysteresis) 현상이 40V에서 10V 수준으로 제어되며, 문턱전압 이하에서의 특성(subthreshold)이 향상되었다. 또한, 게이트 전극에 음의 전압을 인가할 때 턴온(turn-on) 되는 것으로 보아, p형 박막 트랜지스터로서의 특성을 나타내는 것을 확인하였다.
즉, 텔루륨계 반도체층 상에 패시베이션층을 형성하면 전기적 특성이 우수한 p형 반도체를 얻을 수 있음을 확인하였다.
2-2. 전기적 출력 특성
패시베이션층을 형성하기 전과 후의 제조예 1의 박막 트랜지스터의 출력 특성을 비교하기 위하여, 0V, -10V, -20V, -30V, -40V 및 -50V의 VGS에 대한 IDS 값을 측정하여 그 결과를 도 5에 나타내었다.
도 5에서, 패시베이션층이 형성된 트랜지스터의 출력 특성이 약 1.5배 가량 향상된 것을 확인할 수 있다. 따라서, 출력 특성에서도 패시베이션층이 형성된 경우 더 높은 전류 값을 가지는 것을 확인하였다.
제조예 2: 층두께 및 산소분압 조절에 의한 텔루륨계 반도체층을 포함하는 박막 트랜지스터 제조
게이트 전극인 p형 Si 웨이퍼를 열산화하여 p형 Si 웨이퍼 상에 게이트 절연 층인 두께 100nm의 SiO2층을 성장시켰다.
상기 SiO2층 상에 새도우 마스크를 배치하고, 챔버 내에 반응가스인 산소와 캐리어 가스인 아르곤(Ar)을 공급하면서, Te 타겟을 사용하여 스퍼터링을 통해 두께 약 3.5nm 및 9nm의 TeOx 박막을 각각 증착하였다. 상기 스퍼터링은 투입 전력 20W, 프로세스 압력 2mTorr의 조건에서 수행하였으며, 산소 분압은 각각 0%, 9%, 23%, 33% 및 50%로 조절하였다.
상기 TeOx 박막 상에 새도우 마스크를 배치하고 Ar 분위기 하에서 전극 패턴을 증착하여, 상기 TeOx 박막의 양측 단부에 소스/드레인 전극(ITO)을 형성하였다.
그 후, TeOx 박막을 150℃에서 1시간 동안 열처리하고, 소스/드레인 전극들 사이에 노출된 TeOx 박막 상에, 150℃에서 원자층 증착을 사용하여 두께 10nm의 Al2O3층을 형성하였다. 이로써, 텔루륨계 반도체층의 두께 및 산소 분압을 달리하여 제조된 총 10종의 박막 트랜지스터를 제조하였다.
실험예 3: X선 회절(X-ray diffraction, XRD) 결정성 분석
제조예 2 중 텔루륨계 반도체층의 두께가 3.5nm인 박막 트랜지스터 5종에 대하여, 공정 중 산소 분압에 따른 XRD 분석을 수행하고 결정성 분석 결과를 도 6에 나타내었다. 비교를 위하여, 증착상 텔루륨계 반도체층을 갖는 박막 트랜지스터와, 텔루륨계 반도체층 증착 후 열처리만 수행하고 상부에 패시베이션층이 형성되지 않은 박막 트랜지스터에 대해서도 XRD 분석을 수행하여, 그 결과를 도 6에 함께 나타내었다.
도 6을 참고하면, 텔루륨계 반도체층이 증착상인 경우, 산소 분압이 0%일 때는 육방정계 Te로 증착되며, 산소 분압이 증가될수록 결정성이 떨어지고, 특히 23% 이상에서는 비정질 상태로 증착되는 결과를 보였다.
반면, 텔루륨계 반도체층 증착 후 열처리하거나, 또는 열처리하고 상부에 패시베이션층을 형성하는 경우, 동일한 산소 분압 조건의 증착상에 비하여 육방정계 Te가 성장된 결과를 보였다.
이러한 결과를 통해, 증착 후 열처리 및 패시베이션층 형성에 의해 텔루륨계 반도체층의 결정화도가 향상됨을 확인하였다.
실험예 4: 전기적 전달 특성 분석
제조예 2의 박막 트랜지스터 10종에 대한 전기적 전달 특성을 확인하기 위하여, 드레인-소스 전극 간의 전압(VDS)을 각각 -0.1V 및 -10V로 가하면서 이동도(μ FE.Lin, μ FE.Sat ) 및 전류점멸비(I ON/OFF )를 측정하였으며, 그 결과를 도 7 및 도 8에 나타내고, 구체적인 수치를 하기 표 1에 나타내었다.
Te층 두께 전기적 특성 산소 분압
0% 9% 23% 33% 50%
9nm μ FE.Lin
(cm2/Vs)		 21.5 12.1 2.8 4.3 0.1
μ FE.Sat
(cm2/Vs)		 10.8 3.7 6.6 1.8 0.04
I ON/OFF 2.0 × 102 4.7 × 102 1.1 × 103 1.8 × 103 1.2 × 103
3.5nm μ FE.Lin
(cm2/Vs)		 5.9 ± 0.3 10.2 ± 1.1 2.5 ± 0.1 0.7 ± 0.1 -
μ FE.Sat
(cm2/Vs)		 3.6 ± 0.1 6.5 ± 0.7 1.6 ± 0.0 0.6 ± 0.1 -
I ON/OFF (1.1 ± 0.1) ×105 (1.1 ± 0.1) ×105 (1.0 ± 0.1) ×105 (7.0 ± 0.1) ×104 -
도 7 및 표 1을 참고하면, 두께 9nm 박막의 경우 산소 분압이 증가할수록 전류점멸비가 증가하고, on-current 및 이동도는 감소하는 경향을 보였다. 이러한 결과는 정공 이동 경로인 가전자대최대(Valence Band Maximum, VBM) 내에 산소 2p 오비탈 증가에 따른 텔루륨 5p 오비탈의 중첩(intercalation) 감소에 기인한 것으로 추측된다.
한편, 도 8에서, 두께 3.5nm 박막은 산소 분압이 0%인 경우보다 9%일 때 on-current 및 이동도가 증가된 결과를 보였다. 또한, 9nm 박막과 비교해보면, 3.5nm 박막의 전류점멸비가 약 10배 내지 103배 우수한 결과를 나타내었다. 즉, 3.5nm 박막은 얇은 두께에 의해 우수한 전류점멸비를 나타내면서도, 산소 분압이 9%인 조건에서 증착하는 경우 공정 중 산소 투입에 의한 전계이동도 및 on-current 저하 문제를 극복하는 결과를 보였다.
또한, 도 8의 결과를 실험예 2의 전기적 전달 특성 결과인 도 4와 비교하면, 박막 트랜지스터 제조 시 스퍼터링의 투입 전력이 50W에서 20W로 감소함에 따라 on-current 전류 및 이동도가 감소하는 결과를 확인하였다.
이상으로 본 발명의 내용의 특정부분을 상세히 기술하였는 바, 당업계의 통상의 지식을 가진 자에게 있어서, 이러한 구체적 기술은 단지 바람직한 실시양태일 뿐이며, 이에 의해 본 발명의 범위가 제한되는 것이 아닌 점은 명백할 것이다. 따라서, 본 발명의 실질적인 범위는 첨부된 청구항들과 그것들의 등가물에 의하여 정의된다고 할 것이다.

Claims (15)

  1. (i) 기판을 준비하는 단계;
    (ii) 상기 기판 상에 텔루륨(Te0) 및 텔루륨 산화물(TeO2)을 포함하는 텔루륨계 반도체층을 증착시키는 단계; 및
    (iii) 상기 텔루륨계 반도체층 상에 패시베이션층을 형성하는 단계
    를 포함하는, 텔루륨계 반도체 소자의 제조방법으로서,
    패시베이션층 형성 전 텔루륨계 반도체층에서 Te0 및 TeO2의 텔루륨 원자비가 40:60 내지 78:22이고,
    패시베이션층 형성 후 텔루륨계 반도체층에서 Te0 및 TeO2의 텔루륨 원자비가 80:20 내지 90:10인, 텔루륨계 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 기판 상에 절연층을 더 포함하는 것을 특징으로 하는, 텔루륨계 반도체 소자의 제조방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 텔루륨계 반도체층이 Sn, Al, Sb, Hf, La, Y, Zr 및 Zn으로 구성된 군으로부터 선택된 1종 이상의 금속을 도핑 또는 합금의 형태로 더 포함하는 것을 특징으로 하는, 텔루륨계 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 텔루륨계 반도체층의 증착이 스퍼터링, 화학기상증착, 열진공 증착, 전자빔 증착 또는 원자층 증착에 의하여 수행되는 것을 특징으로 하는, 텔루륨계 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 텔루륨계 반도체층의 증착이 5 내지 15%의 산소 분압 조건 하에서 수행되는 것을 특징으로 하는, 텔루륨계 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 텔루륨계 반도체층의 두께가 2 내지 7nm인 것을 특징으로 하는, 텔루륨계 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 (ii) 단계 이후,
    100 내지 200℃로 열처리하는 단계를 더 포함하는, 텔루륨계 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 패시베이션층이 Al2O3, HfO2, ZrO2, Ta2O5, La2O3, Y2O3, AlHfOx, HfZrOx 및 AlZrOx로 구성된 군으로부터 선택된 1종 이상을 포함하는 것을 특징으로 하는, 텔루륨계 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 패시베이션층의 형성이 원자층 증착, 화학기상증착, 열진공 증착, 스퍼터링 또는 전자빔 증착에 의해 수행되는 것을 특징으로 하는, 텔루륨계 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 패시베이션층의 형성이 100 내지 200℃의 온도에서 수행되는 것을 특징으로 하는, 텔루륨계 반도체 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 패시베이션층의 두께가 1 내지 30nm인 것을 특징으로 하는, 텔루륨계 반도체 소자의 제조방법.
  13. 제 1 항, 제 2 항 및 제 4 항 내지 제 12 항 중 어느 한 항의 제조방법으로 제조되고,
    기판;
    상기 기판 상에 위치하는 텔루륨계 반도체층; 및
    상기 텔루륨계 반도체층 상에 위치하는 패시베이션층
    을 포함하는 텔루륨계 반도체 소자로서,
    상기 텔루륨계 반도체층에서 Te0 및 TeO2의 텔루륨 원자비가 80:20 내지 90:10인, 텔루륨계 반도체 소자.
  14. 삭제
  15. 제 13 항의 텔루륨계 반도체 소자를 포함하는 박막 트랜지스터.
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