JP5735306B2 - 同時両極性電界効果型トランジスタ及びその製造方法 - Google Patents
同時両極性電界効果型トランジスタ及びその製造方法 Download PDFInfo
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Description
本発明は、電界効果型トランジスタに関し、電子（ｎ型）及び正孔（ｐ型）伝導性の両方
の動作が可能な同時両極性(ａｍｂｉｐｏｌａｒ)薄膜トランジスタ（以下、「同時両極性
ＴＦＴ」ともいう）及びその製造方法に関する。また、本発明は、該同時両極性ＴＦＴを
用いた相補型金属酸化膜半導体ゲート構造（ＣＭＯＳ）に関する。
の動作が可能な同時両極性(ａｍｂｉｐｏｌａｒ)薄膜トランジスタ（以下、「同時両極性
ＴＦＴ」ともいう）及びその製造方法に関する。また、本発明は、該同時両極性ＴＦＴを
用いた相補型金属酸化膜半導体ゲート構造（ＣＭＯＳ）に関する。
金属酸化物半導体を活性層とする薄膜トランジスタ(ＴＦＴ)については、近年、インジウ
ム(Ｉｎ)・ガリウム(Ｇａ)・亜鉛(Ｚｎ)を主成分とするアモルファス酸化物(以下「ａ−
ＩＧＺＯ」という)をｎ型チャネル層とする薄膜トランジスタ（以下、「ｎチャネルＴＦ
Ｔ」という）の研究開発などが活発に行われている（非特許文献１、特許文献１）。
ム(Ｉｎ)・ガリウム(Ｇａ)・亜鉛(Ｚｎ)を主成分とするアモルファス酸化物(以下「ａ−
ＩＧＺＯ」という)をｎ型チャネル層とする薄膜トランジスタ（以下、「ｎチャネルＴＦ
Ｔ」という）の研究開発などが活発に行われている（非特許文献１、特許文献１）。
特に、ａ−ＩＧＺＯをＴＦＴのチャネル層に用いたｎチャネルＴＦＴ（以下、「ａ−ＩＧ
ＺＯ・ＴＦＴ」という）では、チャネル層中のキャリアの動き易さを表す物性値である電
界効果移動度（μＥＦ）が１０ｃｍ2(Ｖｓ)-1以上、閾値電圧付近におけるゲート電圧の
変動に対するドレイン電流の変化の度合いを示すサブスレショルド値が約２００ｍＶ/ｄ
ｅｃａｄｅ以下、オン・オフ（Ｏｎ/Ｏｆｆ）比が１０6以上という優れたトランジスタ特
性を示す。よって、今日、このａ−ＩＧＺＯ・ＴＦＴを大面積・高速ディスプレイのスイ
ッチングＴＦＴとして応用することを目指した開発が精力的に進められている（非特許文
献２）。
ＺＯ・ＴＦＴ」という）では、チャネル層中のキャリアの動き易さを表す物性値である電
界効果移動度（μＥＦ）が１０ｃｍ2(Ｖｓ)-1以上、閾値電圧付近におけるゲート電圧の
変動に対するドレイン電流の変化の度合いを示すサブスレショルド値が約２００ｍＶ/ｄ
ｅｃａｄｅ以下、オン・オフ（Ｏｎ/Ｏｆｆ）比が１０6以上という優れたトランジスタ特
性を示す。よって、今日、このａ−ＩＧＺＯ・ＴＦＴを大面積・高速ディスプレイのスイ
ッチングＴＦＴとして応用することを目指した開発が精力的に進められている（非特許文
献２）。
この様に、本発明者らが２００４年にａ−ＩＧＺＯ・ＴＦＴを開発して以降、金属酸化物
半導体をチャネル層とするトランジスタが活発に研究され、実用レベルのｎチャンネルＴ
ＦＴが作製されている。現在では、ａ−ＩＧＺＯ・ＴＦＴをスイッチングＴＦＴとした試
作ディスプレイが次々に作製され、既にサイズが７０インチの、２４０Ｈｚ駆動する液晶
ディスプレイが試作されている（非特許文献３）。
半導体をチャネル層とするトランジスタが活発に研究され、実用レベルのｎチャンネルＴ
ＦＴが作製されている。現在では、ａ−ＩＧＺＯ・ＴＦＴをスイッチングＴＦＴとした試
作ディスプレイが次々に作製され、既にサイズが７０インチの、２４０Ｈｚ駆動する液晶
ディスプレイが試作されている（非特許文献３）。
一方、ｐ型酸化物半導体をチャネル層に用いた薄膜トランジスタ（以下「ｐチャネルＴＦ
Ｔ」という）においても、近年、ＴＦＴ動作の実証試験結果が報告され活発に研究されて
いる（非特許文献４〜８）。
Ｔ」という）においても、近年、ＴＦＴ動作の実証試験結果が報告され活発に研究されて
いる（非特許文献４〜８）。
本発明者らは、ｐ型伝導性金属酸化物に関して、鋭意研究開発を行い、価電子帯を構成す
る酸素の２ｐ軌道に３ｄ電子軌道を混入させるという開発指針に沿って、これまでに、多
くの新規のｐ型伝導性金属酸化物を発見、報告してきた（非特許文献９〜１２）。さらに
、本発明者らは、s軌道から価電子帯が構成されるオキシカルコゲナイドは、ｐ型伝導性
を示すことを報告してきた（非特許文献１３）。しかしながら、これらのｐ型伝導性材料
は、良好なＴＦＴ動作を妨げる高密度欠陥準位をギャップ内に含んでいたり、正孔濃度を
低濃度に制御できなかったりなどの理由から良好なＴＦＴ動作を示さず、同時両極性ＴＦ
Ｔのチャネル層材料には向かない。
る酸素の２ｐ軌道に３ｄ電子軌道を混入させるという開発指針に沿って、これまでに、多
くの新規のｐ型伝導性金属酸化物を発見、報告してきた（非特許文献９〜１２）。さらに
、本発明者らは、s軌道から価電子帯が構成されるオキシカルコゲナイドは、ｐ型伝導性
を示すことを報告してきた（非特許文献１３）。しかしながら、これらのｐ型伝導性材料
は、良好なＴＦＴ動作を妨げる高密度欠陥準位をギャップ内に含んでいたり、正孔濃度を
低濃度に制御できなかったりなどの理由から良好なＴＦＴ動作を示さず、同時両極性ＴＦ
Ｔのチャネル層材料には向かない。
金属酸化物半導体の酸化第一スズ（ＳｎＯ）は価電子帯トップが５ｓ軌道から構成されて
いることと、イオン化エネルギーが５．８ｅＶを有することから、ｐ型伝導性を示し易く
、また、大きな正孔移動度を実現する材料として期待されている（非特許文献１４，１５
，８）。ＳｎＯは直接遷移光学バンドギャップが２．７ｅＶ、間接遷移光学バンドギャッ
プが０．７ｅＶを有することが知られている（非特許文献１５）。この狭い間接遷移光学
バンドギャップはＳｎＯにおける伝導帯端エネルギーは価電子帯端から０．７ｅＶ上に位
置し、電子ドーピングが可能なこと示している。
いることと、イオン化エネルギーが５．８ｅＶを有することから、ｐ型伝導性を示し易く
、また、大きな正孔移動度を実現する材料として期待されている（非特許文献１４，１５
，８）。ＳｎＯは直接遷移光学バンドギャップが２．７ｅＶ、間接遷移光学バンドギャッ
プが０．７ｅＶを有することが知られている（非特許文献１５）。この狭い間接遷移光学
バンドギャップはＳｎＯにおける伝導帯端エネルギーは価電子帯端から０．７ｅＶ上に位
置し、電子ドーピングが可能なこと示している。
本発明者らは２００８年にＰＬＤ法により作製したＳｎＯのエピタキシャル薄膜をチャネ
ル層とすることで電界効果移動度が１．２ｃｍ2(Ｖｓ)-1 、電流オン・オフ比が約１０2
を示すｐチャネルＴＦＴを開発した（非特許文献４、特許文献２）。また、本発明者らは
、ＳｎＯの多結晶薄膜をチャネル層としたＴＦＴを作製し、ｎ-チャネル動作を確認した
（非特許文献６）。また、本発明者らは２０１０年に電子ドパーントとしてＳｂを用いる
ことでｎ型伝導（電子移動度約２ｃｍ2(Ｖｓ)-1、電子濃度約３×１０17ｃｍ-3）を実現
し、ｐ型ＳｎＯとｎ型ＳｎＯ：Ｓｂのエピタキシャル薄膜を活性層として用いたＰＮ接合
ダイオードを発表した（非特許文献１６、１７）。よって、ＳｎＯ単一材料において適切
な元素置換ドーピングにより正孔伝導と電子伝導を示す薄膜を作り分けることが可能なこ
とを示した。さらに、同一平面にＳｎＯを含む膜を形成することによって、同一平面上に
ＳｎＯ2からなるｎ型領域とＳｎＯからなるｐ型領域を作り分けた半導体素子についての
発明の特許出願がされている（特許文献３）。
ル層とすることで電界効果移動度が１．２ｃｍ2(Ｖｓ)-1 、電流オン・オフ比が約１０2
を示すｐチャネルＴＦＴを開発した（非特許文献４、特許文献２）。また、本発明者らは
、ＳｎＯの多結晶薄膜をチャネル層としたＴＦＴを作製し、ｎ-チャネル動作を確認した
（非特許文献６）。また、本発明者らは２０１０年に電子ドパーントとしてＳｂを用いる
ことでｎ型伝導（電子移動度約２ｃｍ2(Ｖｓ)-1、電子濃度約３×１０17ｃｍ-3）を実現
し、ｐ型ＳｎＯとｎ型ＳｎＯ：Ｓｂのエピタキシャル薄膜を活性層として用いたＰＮ接合
ダイオードを発表した（非特許文献１６、１７）。よって、ＳｎＯ単一材料において適切
な元素置換ドーピングにより正孔伝導と電子伝導を示す薄膜を作り分けることが可能なこ
とを示した。さらに、同一平面にＳｎＯを含む膜を形成することによって、同一平面上に
ＳｎＯ2からなるｎ型領域とＳｎＯからなるｐ型領域を作り分けた半導体素子についての
発明の特許出願がされている（特許文献３）。
両極性トランジスタは、従来、単一のトランジスタ内にｐ型半導体とｎ型半導体とを組み
込むものが知られている。これに代わるものとして、同じ条件で作成された単一の材料そ
のものが両極の特性を示し、ｐ型とｎ型の動作特性を持つ半導体材料を利用するトランジ
スタがあり、このようなトランジスタは、同時両極性トランジスタ（ａｍｂｉｐｏｌａｒ
ｔｒａｎｓｉｓｔｏｒ）と呼ばれる。アンバイポーラトランジスタは、チャネル層へ電
子とホールとを同時に注入可能であり、キャリアとしてホールが注入されるとｐチャネル
型の特性を示し、キャリアとして電子が注入されるとｎチャネル型の特性を示す。
込むものが知られている。これに代わるものとして、同じ条件で作成された単一の材料そ
のものが両極の特性を示し、ｐ型とｎ型の動作特性を持つ半導体材料を利用するトランジ
スタがあり、このようなトランジスタは、同時両極性トランジスタ（ａｍｂｉｐｏｌａｒ
ｔｒａｎｓｉｓｔｏｒ）と呼ばれる。アンバイポーラトランジスタは、チャネル層へ電
子とホールとを同時に注入可能であり、キャリアとしてホールが注入されるとｐチャネル
型の特性を示し、キャリアとして電子が注入されるとｎチャネル型の特性を示す。
ｎ型及びｐ型の両極動作が可能なバイポーラ型ＴＦＴとしては、チャネル領域にグラファ
イト薄膜やカーボンナノチューブを用い、チャネル領域のキャリア濃度を制御するゲート
電極と、前記ゲート電極から見たトランジスタの極性を変更する電圧印加手段とを設けた
電界効果型トランジスタ及びそれを少なくとも２個接続して回路機能を持たせた半導体集
積回路装置（特許文献４）や、有機物膜と、タングステン、錫、チタンの少なくとも１つ
をドープしたインジウムを含み、電気抵抗率が予め制御された金属酸化物膜との積層を用
いたバイポーラ型薄膜トランジスタ（特許文献５）に係わる発明が特許出願されている。
しかしながら、単一種類の金属酸化物半導体をチャネル層に用いて、ｎチャネル特性及び
ｐチャネル特性をＴＦＴの使用時に電圧印加手段により変更できる同時両極動作が可能な
ＴＦＴはまだ報告されていない。
イト薄膜やカーボンナノチューブを用い、チャネル領域のキャリア濃度を制御するゲート
電極と、前記ゲート電極から見たトランジスタの極性を変更する電圧印加手段とを設けた
電界効果型トランジスタ及びそれを少なくとも２個接続して回路機能を持たせた半導体集
積回路装置（特許文献４）や、有機物膜と、タングステン、錫、チタンの少なくとも１つ
をドープしたインジウムを含み、電気抵抗率が予め制御された金属酸化物膜との積層を用
いたバイポーラ型薄膜トランジスタ（特許文献５）に係わる発明が特許出願されている。
しかしながら、単一種類の金属酸化物半導体をチャネル層に用いて、ｎチャネル特性及び
ｐチャネル特性をＴＦＴの使用時に電圧印加手段により変更できる同時両極動作が可能な
ＴＦＴはまだ報告されていない。
デジタル電子回路設計に必要なＣＭＯＳ論理回路を形成するためには、ｎチャネルＴＦＴ
及びｐチャネルＴＦＴの両者が不可欠であり、通常、それぞれ異種の材料から作製したｎ
チャネルＴＦＴ及びｐチャネルＴＦＴを用いているが、ｐ型及びｎ型の両極性を有する半
導体層を用いることができるＣＭＯＳ半導体装置に関する発明の特許出願もなされている
（特許文献６）。
及びｐチャネルＴＦＴの両者が不可欠であり、通常、それぞれ異種の材料から作製したｎ
チャネルＴＦＴ及びｐチャネルＴＦＴを用いているが、ｐ型及びｎ型の両極性を有する半
導体層を用いることができるＣＭＯＳ半導体装置に関する発明の特許出願もなされている
（特許文献６）。
K. Nomura et al., Nature(London), 432, 488 (2004)
T.Kamiya et al., Sci. Technol. Adv. Mater. 11, 044305 (2011)
Samsung Electronics（Korea), FPD International 2010, JAPAN(2010)
Y. Ogo et al., Appl. Phys. Lett. 93, 213505 (2008)
E. Fortunato, et al. Appl. Phys. Lett. 97, 052105 (2010)
H. Yabuta et al. S Appl. Phys. Lett. 97, 072111 (2010)
L. Y. Liang, et al.J. Electrochem. Soc. 157, H598 (2010)
Y. Ogo, et al. Phys. Status Solidi A, 206, 2187 (2009)
H. Kawazoe et al., Nature (London), 389, 939 (1997)
A. Kudo et al., Appl. Phys. Lett., 73, 220 (1998)
K. Ueda et al., Appl. Phys. Lett., 77, 2701 (2000)
H. Mizoguchi et al., Appl. Phys. Lett., 80, 1207 (2002)
H. Hiramatsu, et al., Chem. Mater., 20, 326, (2008)
Y. Ogo et al., Appl. Phys. Lett. 93, 032113 (2008)
A. Togo et al., Phys. Rev., B 74, 195128 (2006)
小郷洋一 他、応用物理学関係連合講演会講演予稿集 Vol.57,17A-TL-11,2010.03.03
H. Hosono et al., Electrochem. Solid-State Lett. 14, 13-16 (2011)
２０００年以降、金属酸化物半導体をチャネル層とするＴＦＴは活発に研究されているが
、その多くはｎチャネルやｐチャネルのみで動作する単極性トランジスタである。すなわ
ち、組成や製法が同じ単一の金属酸化物半導体をチャネル層として用いてＴＦＴの使用時
に電子及び正孔の両方をキャリアとして両極動作を可能とする同時両極性ＴＦＴは実現し
ていない。
、その多くはｎチャネルやｐチャネルのみで動作する単極性トランジスタである。すなわ
ち、組成や製法が同じ単一の金属酸化物半導体をチャネル層として用いてＴＦＴの使用時
に電子及び正孔の両方をキャリアとして両極動作を可能とする同時両極性ＴＦＴは実現し
ていない。
ＳｎＯは、良好なｐ型伝導性を示し、ＴＦＴのチャネル層として用いることによりｐチャ
ネルＴＦＴ動作も確認されている。しかしながら、ＳｎＯはバンドギャップ内に欠陥準位
を多く含んでいることから良好な同時両極性チャネル動作はしていない。
ネルＴＦＴ動作も確認されている。しかしながら、ＳｎＯはバンドギャップ内に欠陥準位
を多く含んでいることから良好な同時両極性チャネル動作はしていない。
このような金属酸化物半導体が得られていない主な理由は金属酸化物半導体では、伝導帯
を構成する電子軌道は金属のｓ軌道であり、電子移動度は大きく良好な電気伝導を示すの
に対して、価電子帯は酸素の２ｐ軌道で成されているために、価電子帯に存在する正孔の
局在性が強く、正孔注入が難しく、また、正孔移動度が小さいことに起因している。よっ
て、同時両極動作可能なＴＦＴを実現するためには、良好な正孔による電気伝導（大きな
正孔移動度）を示す材料をＴＦＴのチャネル層に用いることが有望である。
を構成する電子軌道は金属のｓ軌道であり、電子移動度は大きく良好な電気伝導を示すの
に対して、価電子帯は酸素の２ｐ軌道で成されているために、価電子帯に存在する正孔の
局在性が強く、正孔注入が難しく、また、正孔移動度が小さいことに起因している。よっ
て、同時両極動作可能なＴＦＴを実現するためには、良好な正孔による電気伝導（大きな
正孔移動度）を示す材料をＴＦＴのチャネル層に用いることが有望である。
さらに、ｎチャネル及びｐチャネルの両方の動作を単一材料で可能とする同時両極性ＴＦ
Ｔを使用することで、ＴＦＴの製造プロセスの簡略化・低コスト化につながる。また、通
常のｎチャネルＴＦＴ及びｐチャネルＴＦＴを用いたＣＭＯＳインバータ回路では、正及
び負のどちらかの入力電圧に対してのみにしか動作しないが、同時両極性ＴＦＴを用いる
ことで正及び負の入力電圧に対して動作し大幅な電子回路の簡略化が実現される。
Ｔを使用することで、ＴＦＴの製造プロセスの簡略化・低コスト化につながる。また、通
常のｎチャネルＴＦＴ及びｐチャネルＴＦＴを用いたＣＭＯＳインバータ回路では、正及
び負のどちらかの入力電圧に対してのみにしか動作しないが、同時両極性ＴＦＴを用いる
ことで正及び負の入力電圧に対して動作し大幅な電子回路の簡略化が実現される。
したがって、本発明は、単一金属酸化物半導体材料をチャネル層として使用時に極性をｐ
型伝導又はｎ型伝導に変更できる同時両極性電界効果型トランジスタを実現し、さらに、
該同時両極性ＴＦＴを用いたＣＭＯＳ構造の実現を目的とする。
型伝導又はｎ型伝導に変更できる同時両極性電界効果型トランジスタを実現し、さらに、
該同時両極性ＴＦＴを用いたＣＭＯＳ構造の実現を目的とする。
本発明者らは、酸化第一スズ（ＳｎＯ）をチャネル層とするＴＦＴの開発を進めてきたが
、ｐ型伝導、ｎ型伝導を作り分けるにはドーピングや成膜条件を工夫するしかなかった。
しかし、本発明者らは、ＳｎＯ膜をチャネル層とした場合、チャネル層とゲート絶縁膜と
の界面の欠陥準位をある値以下に低減した場合に、ドーピングなしでＳｎＯ膜が同時両極
性を有するようになり、単一のＳｎＯ膜で良好な同時両極性ＴＦＴ動作を実現することが
できることを見出した。
、ｐ型伝導、ｎ型伝導を作り分けるにはドーピングや成膜条件を工夫するしかなかった。
しかし、本発明者らは、ＳｎＯ膜をチャネル層とした場合、チャネル層とゲート絶縁膜と
の界面の欠陥準位をある値以下に低減した場合に、ドーピングなしでＳｎＯ膜が同時両極
性を有するようになり、単一のＳｎＯ膜で良好な同時両極性ＴＦＴ動作を実現することが
できることを見出した。
ＳｎＯにおける大きな直接遷移光学バンドギャップは、可視光領域で高い光透過率を与え
る。よって、ＳｎＯをＴＦＴのチャネル層に用いることにより透明な両極性ＴＦＴが実現
できる。
る。よって、ＳｎＯをＴＦＴのチャネル層に用いることにより透明な両極性ＴＦＴが実現
できる。
すなわち、本発明は、（１）基板上に設けたチャネル層と、前記チャネル層上又は下にゲ
ート絶縁膜を介して設けられて前記チャネル層のキャリア濃度を制御するゲート電極を有
する電界効果型トランジスタにおいて、前記チャネル層の材料は、酸化第一スズ（ＳｎＯ
）薄膜であり、前記チャネル層とゲート絶縁膜との界面の欠陥準位密度が５×１０１４ｃ
ｍ−２ｅＶ−１以下以下であり、前記チャネル層は、電子（ｎ型）及び正孔（ｐ型）伝導
性の両方の動作が可能な同時両極性を有することを特徴とする同時両極性電界効果型トラ
ンジスタ、である。
ート絶縁膜を介して設けられて前記チャネル層のキャリア濃度を制御するゲート電極を有
する電界効果型トランジスタにおいて、前記チャネル層の材料は、酸化第一スズ（ＳｎＯ
）薄膜であり、前記チャネル層とゲート絶縁膜との界面の欠陥準位密度が５×１０１４ｃ
ｍ−２ｅＶ−１以下以下であり、前記チャネル層は、電子（ｎ型）及び正孔（ｐ型）伝導
性の両方の動作が可能な同時両極性を有することを特徴とする同時両極性電界効果型トラ
ンジスタ、である。
また、本発明は、（２）ＳｎＯ薄膜からなるチャネル層の正孔濃度が１０18ｃｍ-3以下で
あることを特徴とする上記（１）の同時両極性電界効果型トランジスタ、である。
あることを特徴とする上記（１）の同時両極性電界効果型トランジスタ、である。
また、本発明は、（３）同一平面上に上記（１）の同時両極性電界効果型トランジスタを
少なくとも２個形成して互いに電気的に接続して回路機能を持たせた半導体集積回路装置
、である。
少なくとも２個形成して互いに電気的に接続して回路機能を持たせた半導体集積回路装置
、である。
また、本発明は、（４）上記（１）の同時両極性電界効果型トランジスタを相補形に配置
したゲート構造としたことを特徴とする相補型金属酸化膜半導体ゲート構造（ＣＭＯＳ）
、である。
したゲート構造としたことを特徴とする相補型金属酸化膜半導体ゲート構造（ＣＭＯＳ）
、である。
また、本発明は、（５）上記（１）の同時両極性電界効果型トランジスタを製造する方法
において、チャネル層の形成に気相法を用い、該気相法において、ＳｎＯ焼結体又はＳｎ
金属をターゲットとして用いて、基板上に堆積するＳｎの酸化度合いを成膜室内の雰囲気
酸素分圧により制御し、Ｓｎ2+イオンの含有量が９０原子％以上で、膜厚が２０ｎｍ以下
、２ｎｍ以上のＳｎＯ薄膜を成膜することを特徴とする同時両極性電界効果型トランジス
タの製造方法、である。
において、チャネル層の形成に気相法を用い、該気相法において、ＳｎＯ焼結体又はＳｎ
金属をターゲットとして用いて、基板上に堆積するＳｎの酸化度合いを成膜室内の雰囲気
酸素分圧により制御し、Ｓｎ2+イオンの含有量が９０原子％以上で、膜厚が２０ｎｍ以下
、２ｎｍ以上のＳｎＯ薄膜を成膜することを特徴とする同時両極性電界効果型トランジス
タの製造方法、である。
また、本発明は、（６）上記（５）の方法により、同一平面上に同時両極性電界効果型ト
ランジスタを少なくとも２個、同時に形成して互いに電気的に接続することを特徴とする
同時両極性電界効果型トランジスタの製造方法、である。
ランジスタを少なくとも２個、同時に形成して互いに電気的に接続することを特徴とする
同時両極性電界効果型トランジスタの製造方法、である。
薄膜トランジスタのチャネル層とするＳｎＯ薄膜の正孔濃度は、１×１０18ｃｍ-3以下で
あればＴＦＴが動作するが、より好ましくは８．５×１０17ｃｍ-3以下である。正孔濃度
が１×１０18ｃｍ-3超ではＴＦＴが動作しないか、動作困難になる。また、チャネル層と
絶縁膜との界面の欠陥準位密度は、５×１０14ｃｍ-2ｅＶ-1に低減することが必要である
。５×１０14ｃｍ-2ｅＶ-1超では両極性動作せず、ｐ型で動作するのみである。なお、正
孔濃度は、室温でホール効果方法により測定した値であり、欠陥準位密度はトランジスタ
の電流―電圧特性より測定した値である。
あればＴＦＴが動作するが、より好ましくは８．５×１０17ｃｍ-3以下である。正孔濃度
が１×１０18ｃｍ-3超ではＴＦＴが動作しないか、動作困難になる。また、チャネル層と
絶縁膜との界面の欠陥準位密度は、５×１０14ｃｍ-2ｅＶ-1に低減することが必要である
。５×１０14ｃｍ-2ｅＶ-1超では両極性動作せず、ｐ型で動作するのみである。なお、正
孔濃度は、室温でホール効果方法により測定した値であり、欠陥準位密度はトランジスタ
の電流―電圧特性より測定した値である。
チャネル層とゲート絶縁膜との界面の欠陥準位密度はＴＦＴ動作に大きく影響を及ぼすが
、本発明者は、欠陥準位密度の低減にＳｎＯ膜の膜厚の制御が有効であることを見出した
。すなわち、気相法によりＳｎＯを成膜する際に、膜厚を薄くしていくと欠陥準位密度が
低減し、膜厚が２０ｎｍ程度で同時両極性が発現する。よって、チャネル層とするＳｎＯ
薄膜の膜厚は、２０ｎｍ以下、特に、１５ｎｍ以下が好ましい。より薄くてもよいが２ｎ
ｍ未満では、ＴＦＴ動作のオン電流が減少し、好ましくない。
、本発明者は、欠陥準位密度の低減にＳｎＯ膜の膜厚の制御が有効であることを見出した
。すなわち、気相法によりＳｎＯを成膜する際に、膜厚を薄くしていくと欠陥準位密度が
低減し、膜厚が２０ｎｍ程度で同時両極性が発現する。よって、チャネル層とするＳｎＯ
薄膜の膜厚は、２０ｎｍ以下、特に、１５ｎｍ以下が好ましい。より薄くてもよいが２ｎ
ｍ未満では、ＴＦＴ動作のオン電流が減少し、好ましくない。
酸化第一スズを構成する２価のスズイオン（Ｓｎ2+）は、酸化物として安定な４価（Ｓｎ
4+）と、金属として安定な０価（Ｓｎ0＝錫金属）の中間にあるために、比較的容易に２
価とは異なる価数状態のＳｎ4+やＳｎ0が不純物として混入する可能性があり、これらの
不純物を極限まで低減することが良好なＴＦＴ動作を得るために望ましい。チャネル層と
して前記の膜厚とＳｎ4+及びＳｎ0の含有量が小さいＳｎＯ薄膜作製には酸化度合いを制
御可能なパルスレーザ堆積法(ＰＬＤ法)やスパッタ法を用いることが好ましい。なお、Ｓ
ｎの酸化度合いの制御が可能な成膜法であれば、成膜方法はＰＬＤ法やスパッタ法に限ら
れるものではない。
4+）と、金属として安定な０価（Ｓｎ0＝錫金属）の中間にあるために、比較的容易に２
価とは異なる価数状態のＳｎ4+やＳｎ0が不純物として混入する可能性があり、これらの
不純物を極限まで低減することが良好なＴＦＴ動作を得るために望ましい。チャネル層と
して前記の膜厚とＳｎ4+及びＳｎ0の含有量が小さいＳｎＯ薄膜作製には酸化度合いを制
御可能なパルスレーザ堆積法(ＰＬＤ法)やスパッタ法を用いることが好ましい。なお、Ｓ
ｎの酸化度合いの制御が可能な成膜法であれば、成膜方法はＰＬＤ法やスパッタ法に限ら
れるものではない。
本発明者らは、後述の実施例１に示す方法で正孔濃度８．５×1０17ｃｍ−３を有するＳ
ｎＯ多結晶薄膜をチャネル層に用いたボトムゲート構造のトランジスタ（図１）を作製し
た。該トランジスタのチャネル層とゲート絶縁膜との界面の欠陥準位密度は４．５×１０
14ｃｍ-2ｅＶ-1であり、ｎチャネル及びｐチャネルの両方の動作が可能な同時両極性ＴＦ
Ｔである。飽和移動度及びオン・オフ（Ｏｎ/Ｏｆｆ）比は、ｐチャネルで、０．７８ｃ
ｍ2(Ｖｓ)-1、１０4以上、ｎチャネルで１．５×１０-4ｃｍ2(Ｖｓ)-1、約１０1であった
。
ｎＯ多結晶薄膜をチャネル層に用いたボトムゲート構造のトランジスタ（図１）を作製し
た。該トランジスタのチャネル層とゲート絶縁膜との界面の欠陥準位密度は４．５×１０
14ｃｍ-2ｅＶ-1であり、ｎチャネル及びｐチャネルの両方の動作が可能な同時両極性ＴＦ
Ｔである。飽和移動度及びオン・オフ（Ｏｎ/Ｏｆｆ）比は、ｐチャネルで、０．７８ｃ
ｍ2(Ｖｓ)-1、１０4以上、ｎチャネルで１．５×１０-4ｃｍ2(Ｖｓ)-1、約１０1であった
。
本発明は、正孔移動度が０．１ｃｍ2(Ｖｓ)-1以上、電子移動度が104ｃｍ2(Ｖｓ)-1以上
の同時両極性ＴＦＴを提供する。該同時両極性ＴＦＴは、ｎチャネル特性及びｐチャネル
特性の両方の動作が可能であることから、相補形に配置したゲート構造とすることにより
ＣＭＯＳ論理回路用のＴＦＴとして用いることができる。 本発明者らは、該同時両極性
トランジスタを用いてＣＭＯＳインバータ回路を作製した。作製したインバータは、正及
び負の入力電圧に対して動作し、電圧利得２．５を得た。
の同時両極性ＴＦＴを提供する。該同時両極性ＴＦＴは、ｎチャネル特性及びｐチャネル
特性の両方の動作が可能であることから、相補形に配置したゲート構造とすることにより
ＣＭＯＳ論理回路用のＴＦＴとして用いることができる。 本発明者らは、該同時両極性
トランジスタを用いてＣＭＯＳインバータ回路を作製した。作製したインバータは、正及
び負の入力電圧に対して動作し、電圧利得２．５を得た。
本発明は、透明金属酸化物半導体をチャネル層として用いる電界効果型トランジスタにお
いて、ＳｎＯ薄膜が単一材料で両極性を呈する材料であることを発見したことにより、該
材料の薄膜をチャネル層として用いることによって、電界効果型トランジスタの使用時に
極性をｐ型伝導又はｎ型伝導に変更できる同時両極性トランジスタを初めて実現したもの
であり、トランジスタの製造プロセスの簡略化・低コスト化につながり、また、ＣＭＯＳ
論理回路など実用回路の簡略化、低コスト化などの優れた効果を奏する。また、ディスプ
レイ回路において単一ＴＦＴの代わりにＣＭＯ構造を使用することでトランジスタのＯＦ
Ｆ電流を簡単に落とすことができる。
いて、ＳｎＯ薄膜が単一材料で両極性を呈する材料であることを発見したことにより、該
材料の薄膜をチャネル層として用いることによって、電界効果型トランジスタの使用時に
極性をｐ型伝導又はｎ型伝導に変更できる同時両極性トランジスタを初めて実現したもの
であり、トランジスタの製造プロセスの簡略化・低コスト化につながり、また、ＣＭＯＳ
論理回路など実用回路の簡略化、低コスト化などの優れた効果を奏する。また、ディスプ
レイ回路において単一ＴＦＴの代わりにＣＭＯ構造を使用することでトランジスタのＯＦ
Ｆ電流を簡単に落とすことができる。
図１は、本発明のＳｎＯ薄膜をチャネル層とするＴＦＴの構造の一例であるボトムゲート
構造のトランジスタの断面模式図を示している。本発明のＴＦＴはボトムゲート構造に限
らず、基板上に設けたチャネル層と、前記チャネル層上又は下にゲート絶縁膜を介して設
けられて前記チャネル層のキャリア濃度を制御するゲート電極を有する構造であればよく
、トップゲート構造等種々の構造を採用し得る。ソース電極、ドレイン電極、ゲート絶縁
膜、及びゲート電極の形成は通常採用されている材料、方法を用いればよい。例えば、ｎ
＋−Ｓｉ基板１上にゲート絶縁膜となる熱酸化膜ＳｉＯ2等の絶縁膜２を形成し、この絶
縁膜２上にＳｎＯ薄膜３を形成する。次いで、ＳｎＯ薄膜３の両端部に接触してＩＴＯ等
からなるソース電極４、ドレイン電極５を設ける。基板１はゲート電極としても用いられ
る。
構造のトランジスタの断面模式図を示している。本発明のＴＦＴはボトムゲート構造に限
らず、基板上に設けたチャネル層と、前記チャネル層上又は下にゲート絶縁膜を介して設
けられて前記チャネル層のキャリア濃度を制御するゲート電極を有する構造であればよく
、トップゲート構造等種々の構造を採用し得る。ソース電極、ドレイン電極、ゲート絶縁
膜、及びゲート電極の形成は通常採用されている材料、方法を用いればよい。例えば、ｎ
＋−Ｓｉ基板１上にゲート絶縁膜となる熱酸化膜ＳｉＯ2等の絶縁膜２を形成し、この絶
縁膜２上にＳｎＯ薄膜３を形成する。次いで、ＳｎＯ薄膜３の両端部に接触してＩＴＯ等
からなるソース電極４、ドレイン電極５を設ける。基板１はゲート電極としても用いられ
る。
本発明の実施の形態においては、基板１は、ｐ型Ｓｉ基板やｎ型Ｓｉ基板等の半導体基板
を用いても良いし、ＳＵＳ基板等の金属基板を用いても良い。さらには、ガラス基板やサ
ファイア基板等の絶縁基板を用いても良い。
を用いても良いし、ＳＵＳ基板等の金属基板を用いても良い。さらには、ガラス基板やサ
ファイア基板等の絶縁基板を用いても良い。
但し、絶縁基板を用いる場合には、絶縁基板上にバックゲート電極を設ければ良く、複数
の両極特性電界効果型トランジスタを集積化した場合には、各両極特性電界効果型トラン
ジスタに対する制御信号Ｖcを独立して印加することができる。また、Ｓｉ基板の表面に
絶縁膜を形成した絶縁性基板を用いる場合にも、絶縁膜上に各両極特性電界効果型トラン
ジスタに対して別個のバックゲートを設けても良い。
の両極特性電界効果型トランジスタを集積化した場合には、各両極特性電界効果型トラン
ジスタに対する制御信号Ｖcを独立して印加することができる。また、Ｓｉ基板の表面に
絶縁膜を形成した絶縁性基板を用いる場合にも、絶縁膜上に各両極特性電界効果型トラン
ジスタに対して別個のバックゲートを設けても良い。
本発明の同時両極性電界効果トランジスタのチャネル層の成膜法としては、気相法におい
て、ＳｎＯ焼結体又はＳｎ金属をターゲットとして用いて、基板上に堆積するＳｎの酸化
度合いを雰囲気酸素分圧により制御し、Ｓｎ2+イオンの含有量が９０原子％以上のＳｎＯ
薄膜を成膜することが好ましい。ＳｎＯ薄膜は多結晶膜又はアモルファス膜のいずれでも
よい。
て、ＳｎＯ焼結体又はＳｎ金属をターゲットとして用いて、基板上に堆積するＳｎの酸化
度合いを雰囲気酸素分圧により制御し、Ｓｎ2+イオンの含有量が９０原子％以上のＳｎＯ
薄膜を成膜することが好ましい。ＳｎＯ薄膜は多結晶膜又はアモルファス膜のいずれでも
よい。
ＴＦＴにおけるＳｎＯチャネル層の正孔濃度は、１×１０18ｃｍ-3以下であればＴＦＴが
動作するが、より好ましくは８．５×１０17ｃｍ-3以下である。１×１０18ｃｍ-3超では
ＴＦＴが動作しないか、動作困難にくなる。また、また、チャネル層と絶縁膜との界面の
欠陥準位は５×１０14ｃｍ-2ｅＶ-1以下に低減することが必要である。５×１０14ｃｍ-2
ｅＶ-1超では両極性動作せず、ｐ型で動作するのみである。
動作するが、より好ましくは８．５×１０17ｃｍ-3以下である。１×１０18ｃｍ-3超では
ＴＦＴが動作しないか、動作困難にくなる。また、また、チャネル層と絶縁膜との界面の
欠陥準位は５×１０14ｃｍ-2ｅＶ-1以下に低減することが必要である。５×１０14ｃｍ-2
ｅＶ-1超では両極性動作せず、ｐ型で動作するのみである。
気相法によりＳｎＯエピタキシャル薄膜を作製するにためには、基板温度として５００℃
以上の高温加熱が必要となり、作製できる基板に制限がある。一方、多結晶薄膜は比較的
低温で作製できることからプラスチックなどの各種基板に適用できる利点がある。多結晶
薄膜作製手法として、基板を意図して加熱して直接基板上に多結晶薄膜を作製する手法に
加えて、後述の実験例１に示すように室温でアモルファス状態の薄膜を形成し、その後低
温熱処理により多結晶薄膜を作製する手法がある。
以上の高温加熱が必要となり、作製できる基板に制限がある。一方、多結晶薄膜は比較的
低温で作製できることからプラスチックなどの各種基板に適用できる利点がある。多結晶
薄膜作製手法として、基板を意図して加熱して直接基板上に多結晶薄膜を作製する手法に
加えて、後述の実験例１に示すように室温でアモルファス状態の薄膜を形成し、その後低
温熱処理により多結晶薄膜を作製する手法がある。
本発明の同時両極性ＴＦＴのチャネル層２は、真空容器中で、ガラス又はプラスチック基
板上に、市販品として入手できるＳｎＯ焼結体又はＳｎ金属をターゲットとして用いて、
ＳｎＯ薄膜をＰＬＤ 法やスパッタ法などで堆積させる成膜工程により形成できる。Ｓｎ
Ｏ薄膜チャネル層２は、ＳｎＯ薄膜中に、結晶粒界が存在しないアモルファス状態でも同
時両極性を有する。また、基板は熱処理に耐え得る材料であれば制限されない。
板上に、市販品として入手できるＳｎＯ焼結体又はＳｎ金属をターゲットとして用いて、
ＳｎＯ薄膜をＰＬＤ 法やスパッタ法などで堆積させる成膜工程により形成できる。Ｓｎ
Ｏ薄膜チャネル層２は、ＳｎＯ薄膜中に、結晶粒界が存在しないアモルファス状態でも同
時両極性を有する。また、基板は熱処理に耐え得る材料であれば制限されない。
このＳｎＯ多結晶薄膜の成膜工程では、Ｓｎ2+を安定化させ、純度の高い酸化第一スズを
形成するために、基板温度を室温以上７００℃以下とし、成膜室内雰囲気の、すなわち、
Ｓｎの酸化度合いを純度の高い酸化第一スズを形成するようにコントロールする必要があ
る。そのために、酸素分圧の適正な範囲は予め実験的に求めておく。Ｓｎ4+及びＳｎ0（
錫金属）の含有量が、出来るだけ少ない方が望ましく、合計で１０原子％以上になると、
ＳｎＯ2やＳｎが生成する。ＳｎＯ2が生成すると著しＴＦＴ特性の劣化、また、Ｓｎが生
成することでＴＦＴ動作しなくなるので不適当である。
形成するために、基板温度を室温以上７００℃以下とし、成膜室内雰囲気の、すなわち、
Ｓｎの酸化度合いを純度の高い酸化第一スズを形成するようにコントロールする必要があ
る。そのために、酸素分圧の適正な範囲は予め実験的に求めておく。Ｓｎ4+及びＳｎ0（
錫金属）の含有量が、出来るだけ少ない方が望ましく、合計で１０原子％以上になると、
ＳｎＯ2やＳｎが生成する。ＳｎＯ2が生成すると著しＴＦＴ特性の劣化、また、Ｓｎが生
成することでＴＦＴ動作しなくなるので不適当である。
なお、酸素分圧とは、流量制御装置により成膜室内に意図的に導入された酸素ガスの分圧
のことを意味する。酸素分圧が大きすぎるときは、Ｓｎ4+が析出し易い。ｐ型伝導性が得
られる最も適切な酸素分圧の範囲は予め実験的に求めることができるが、ＰＬＤ 法の場
合、好ましい範囲は１×１０-3Ｐａ超、１×１０-1Ｐａ未満である。
のことを意味する。酸素分圧が大きすぎるときは、Ｓｎ4+が析出し易い。ｐ型伝導性が得
られる最も適切な酸素分圧の範囲は予め実験的に求めることができるが、ＰＬＤ 法の場
合、好ましい範囲は１×１０-3Ｐａ超、１×１０-1Ｐａ未満である。
多結晶膜薄膜をアモルファス状態の薄膜を形成後の熱処理によって作製する場合、熱処理
温度が１５０℃未満では、ＳｎＯ多結晶相が得られず、基板温度が３００℃超では、Ｓｎ
Ｏ多結晶相は得られるものの、Ｓｎ4+が析出し始める。よって、１５０〜３００℃の熱処
理温度が適切である。熱処理温度２５０℃で作製したＳｎＯ多結晶薄膜は正孔移動度が０
．５ｃｍ2(Ｖｓ)-1以上のものが得られる。
温度が１５０℃未満では、ＳｎＯ多結晶相が得られず、基板温度が３００℃超では、Ｓｎ
Ｏ多結晶相は得られるものの、Ｓｎ4+が析出し始める。よって、１５０〜３００℃の熱処
理温度が適切である。熱処理温度２５０℃で作製したＳｎＯ多結晶薄膜は正孔移動度が０
．５ｃｍ2(Ｖｓ)-1以上のものが得られる。
多結晶膜薄膜又はアモルファス薄膜の薄膜表面をＹ2Ｏ3やＳｉＯ2などの絶縁膜でキャッ
プし、熱処理することで電気特性を改善できる。この場合も、基板温度が３００℃超では
、Ｓｎ4+が析出し始める。よって、１５０〜３００℃の熱処理温度が適切である。熱処理
温度２５０℃で作製したＳｎＯ多結晶薄膜の正孔濃度は約１０17ｃｍ-3程度である。
プし、熱処理することで電気特性を改善できる。この場合も、基板温度が３００℃超では
、Ｓｎ4+が析出し始める。よって、１５０〜３００℃の熱処理温度が適切である。熱処理
温度２５０℃で作製したＳｎＯ多結晶薄膜の正孔濃度は約１０17ｃｍ-3程度である。
ＴＦＴのソース電極、ドレイン電極、ゲート絶縁膜の形成は通常採用されている材料、方
法を用いればよい。ゲート絶縁膜としては、アモルファスアルミナ（ａ−Ａｌ2Ｏ3）、Ｓ
ｉ3Ｎ4 、ＳｉＯ2などを用いることができる。ゲート絶縁膜の種類は、界面欠陥準位には
関係しない。上記の作製方法により、同一平面上に同時両極性電界効果型トランジスタを
少なくとも２個、同時に形成することができる。
法を用いればよい。ゲート絶縁膜としては、アモルファスアルミナ（ａ−Ａｌ2Ｏ3）、Ｓ
ｉ3Ｎ4 、ＳｉＯ2などを用いることができる。ゲート絶縁膜の種類は、界面欠陥準位には
関係しない。上記の作製方法により、同一平面上に同時両極性電界効果型トランジスタを
少なくとも２個、同時に形成することができる。
本発明の同時両極性ＴＦＴを同一平面上に少なくとも２個形成して互いに電気的に接続し
て回路機能を持たせた半導体集積回路装置を作製できる。また、本発明の２つの同時両極
性ＴＦＴを相補形に配置したゲート構造とすることで相補型金属酸化膜半導体ゲート構造
（ＣＭＯＳ）を特徴とするインバータ回路を作製できる。ＣＭＯＳゲート構造としては、
公知の種々の構造に適用できる。
て回路機能を持たせた半導体集積回路装置を作製できる。また、本発明の２つの同時両極
性ＴＦＴを相補形に配置したゲート構造とすることで相補型金属酸化膜半導体ゲート構造
（ＣＭＯＳ）を特徴とするインバータ回路を作製できる。ＣＭＯＳゲート構造としては、
公知の種々の構造に適用できる。
さらに詳しく、実施例に基づいて本発明を説明する。まず、下記の条件で成膜実験を行っ
た。
［成膜実験］
ＳｎＯ多結晶薄膜はＰＬＤ法により室温でアモルファス薄膜を堆積した後、熱処理をする
ことで作製した。ＰＬＤ装置としてはＵＬＶＡＣ社製レーザアブレーション成膜装置を用
いた。ターゲットにはＳｎＯ焼結体を用いて、ＫｒＦエキシマレーザ(波長２４８ｎｍ)を
照射してアブレーションを行った。基板とターゲット間の距離は３５ｍｍとした。アモル
ファス薄膜の堆積条件については、基板温度は室温、酸素分圧は１０-2Ｐａ、繰り返し周
波数は１０Ｈｚ、強度は約０．５Ｊｃｍ-2である。また、熱処理は大気中（１ａｔｍ）、
２５０℃、３０分間行った。
た。
［成膜実験］
ＳｎＯ多結晶薄膜はＰＬＤ法により室温でアモルファス薄膜を堆積した後、熱処理をする
ことで作製した。ＰＬＤ装置としてはＵＬＶＡＣ社製レーザアブレーション成膜装置を用
いた。ターゲットにはＳｎＯ焼結体を用いて、ＫｒＦエキシマレーザ(波長２４８ｎｍ)を
照射してアブレーションを行った。基板とターゲット間の距離は３５ｍｍとした。アモル
ファス薄膜の堆積条件については、基板温度は室温、酸素分圧は１０-2Ｐａ、繰り返し周
波数は１０Ｈｚ、強度は約０．５Ｊｃｍ-2である。また、熱処理は大気中（１ａｔｍ）、
２５０℃、３０分間行った。
上記の成膜条件で無水石英基板上にＳｎＯ多結晶薄膜を作製した。ＳｎＯ膜厚を９．１〜
１１０ｎｍの範囲とした。作製したＳｎＯ薄膜について、（１）Ｘ線回折計による相の同
定、結晶方位の確認、（２）紫外−近赤外域(波長範囲２００〜２５００nm)での光吸収ス
ペクトルの測定、（３）ｖａｎ ｄｅｒ ｐａｕｗ法による室温でのホール(Ｈａｌｌ)効
果測定を行った。
１１０ｎｍの範囲とした。作製したＳｎＯ薄膜について、（１）Ｘ線回折計による相の同
定、結晶方位の確認、（２）紫外−近赤外域(波長範囲２００〜２５００nm)での光吸収ス
ペクトルの測定、（３）ｖａｎ ｄｅｒ ｐａｕｗ法による室温でのホール(Ｈａｌｌ)効
果測定を行った。
図２に、未熱処理と２５０℃熱処理後の薄膜Ｘ線回折パターン（２θスキャン、θ＝０．
５°）を示す。Ｘ線回折の結果から、石英基板（２２°付近）とＳｎＯ薄膜由来（２９°
付近）のブロードな回折線のみが観察され、未熱処理膜ではアモルファス状であることが
分かる。一方、２５０℃熱処理後の膜では一連のＳｎＯ結晶に帰属にされる回折線のみが
観察され、ＳｎＯ2（Ｓｎ4+）やＳｎ（Ｓｎ0）などの異相を含まないＳｎＯ単相膜である
ことが分かる。また、このＳｎＯ単相膜は特定の結晶面の優先配向を持たない無配向Ｓｎ
Ｏ薄膜である。
５°）を示す。Ｘ線回折の結果から、石英基板（２２°付近）とＳｎＯ薄膜由来（２９°
付近）のブロードな回折線のみが観察され、未熱処理膜ではアモルファス状であることが
分かる。一方、２５０℃熱処理後の膜では一連のＳｎＯ結晶に帰属にされる回折線のみが
観察され、ＳｎＯ2（Ｓｎ4+）やＳｎ（Ｓｎ0）などの異相を含まないＳｎＯ単相膜である
ことが分かる。また、このＳｎＯ単相膜は特定の結晶面の優先配向を持たない無配向Ｓｎ
Ｏ薄膜である。
図３に、実験例１で作製したＳｎＯ薄膜（膜厚１８ｎｍ）の光吸収係数αと光子エネルギ
ーhνの関係を示す。図３(ｂ)に示す(αhν)2−hνプロットから見積もった直接遷移光学
バンドギャップは２．７ｅＶ、間接遷移光学バンドギャップは０．７５ｅＶであり、報告
されている（R. Sivaramasubramaniam et al., Phys. stat. sol., (a) 136, 215 (1993)
）値と一致した。よって、透明チャネルのＴＦＴを形成できることが分かる。
ーhνの関係を示す。図３(ｂ)に示す(αhν)2−hνプロットから見積もった直接遷移光学
バンドギャップは２．７ｅＶ、間接遷移光学バンドギャップは０．７５ｅＶであり、報告
されている（R. Sivaramasubramaniam et al., Phys. stat. sol., (a) 136, 215 (1993)
）値と一致した。よって、透明チャネルのＴＦＴを形成できることが分かる。
図４に、実験例１で作製した膜厚１４．２〜１１０ｎｍを有するＳｎＯ薄膜のＨａｌｌ効
果測定から求めた正孔濃度と正孔移動度を示す。全膜厚領域において、正孔濃度（Ｎｈ）
は５〜８×１０17ｃｍ-3であったのに対して、正孔移動度（μｈ）は膜厚１１０ｎｍで１
．８ｃｍ2(Ｖｓ)-1であり、膜厚減少とともに若干減少する傾向を示したものの、膜厚１
４．２ｎｍにおいて１．２ｃｍ2(Ｖｓ)-1の正孔移動度を示した。よって、ＣＭＯＳ構造
用両極性ＴＦＴとして必要な正孔移動度を有していることが分かる。
果測定から求めた正孔濃度と正孔移動度を示す。全膜厚領域において、正孔濃度（Ｎｈ）
は５〜８×１０17ｃｍ-3であったのに対して、正孔移動度（μｈ）は膜厚１１０ｎｍで１
．８ｃｍ2(Ｖｓ)-1であり、膜厚減少とともに若干減少する傾向を示したものの、膜厚１
４．２ｎｍにおいて１．２ｃｍ2(Ｖｓ)-1の正孔移動度を示した。よって、ＣＭＯＳ構造
用両極性ＴＦＴとして必要な正孔移動度を有していることが分かる。
多結晶ＳｎＯ薄膜をチャネルとして、図１に示す構造のボトムゲート型ＴＦＴを作製した
。まず、ＴＦＴのチャネルとしてＳｉＯ2（厚さ１５nm）/Ｓｉ基板上に実験例１で示した
方法と同様に多結晶ＳｎＯ層を形成した。次に、フォトリソグラフィーとＰＬＤ法により
ＩＴＯ（４０ｎｍｔ）からなるソース電極及びドレイン電極を作製した。チャネル長(Ｌ)
及びチャネル幅(Ｗ）はＬ／Ｗ＝２０／１２０μｍとした。Ｘ線反射率測定より求めた多
結晶ＳｎＯ薄膜の膜厚は1５．４ｎｍ、１９．７ｎｍ、２４．９ｎｍであった。
。まず、ＴＦＴのチャネルとしてＳｉＯ2（厚さ１５nm）/Ｓｉ基板上に実験例１で示した
方法と同様に多結晶ＳｎＯ層を形成した。次に、フォトリソグラフィーとＰＬＤ法により
ＩＴＯ（４０ｎｍｔ）からなるソース電極及びドレイン電極を作製した。チャネル長(Ｌ)
及びチャネル幅(Ｗ）はＬ／Ｗ＝２０／１２０μｍとした。Ｘ線反射率測定より求めた多
結晶ＳｎＯ薄膜の膜厚は1５．４ｎｍ、１９．７ｎｍ、２４．９ｎｍであった。
作製したＴＦＴに関して、大気中、暗所にてＴＦＴ特性を評価した。図５に示すとおり、
ＳｎＯチャネル膜厚の減少とともに、ゲート−ソース間電圧の負領域及び正領域で電流変
調が見られ、膜厚１５．４ｎｍでは明確な電流変調が観察された。これは、印加電圧が負
の場合、電圧の増大に伴ってドレイン−ソース間電流が増大するｐチャネル動作を示し、
印加電圧が正の場合にはｎチャンネル動作を示しており、このＴＦＴが電子（ｎ型）及び
正孔（ｐ型）伝導性の両方の動作が可能な同時両極性ＴＦＴであることがわかる。このト
ランジスタのチャネル層とゲート絶縁膜との界面の欠陥準位密度は、４．５×１０14ｃｍ
-2ｅＶ-1である。
ＳｎＯチャネル膜厚の減少とともに、ゲート−ソース間電圧の負領域及び正領域で電流変
調が見られ、膜厚１５．４ｎｍでは明確な電流変調が観察された。これは、印加電圧が負
の場合、電圧の増大に伴ってドレイン−ソース間電流が増大するｐチャネル動作を示し、
印加電圧が正の場合にはｎチャンネル動作を示しており、このＴＦＴが電子（ｎ型）及び
正孔（ｐ型）伝導性の両方の動作が可能な同時両極性ＴＦＴであることがわかる。このト
ランジスタのチャネル層とゲート絶縁膜との界面の欠陥準位密度は、４．５×１０14ｃｍ
-2ｅＶ-1である。
また、多結晶ＳｎＯチャネル層をＹ2Ｏ3やＳｉＯ2などの絶縁膜でキャップし、２５０℃
で熱処理することで正孔濃度を約１０17ｃｍ-3程度まで低減でき、両極性ＴＦＴ特性を改
善できる。図６に、膜厚１５．４ｎｍのＳｎＯ薄膜を絶縁膜でキャップして２５０℃で熱
処理して作製したＴＦＴに関して、大気中、暗所におけるＴＦＴ特性を示す。
で熱処理することで正孔濃度を約１０17ｃｍ-3程度まで低減でき、両極性ＴＦＴ特性を改
善できる。図６に、膜厚１５．４ｎｍのＳｎＯ薄膜を絶縁膜でキャップして２５０℃で熱
処理して作製したＴＦＴに関して、大気中、暗所におけるＴＦＴ特性を示す。
図６(a)に示した伝達特性より、ｐチャネル動作ではオン・オフ比約１０4桁、ｎチャネル
動作では１０2桁以上が得られている。また、図６（ｂ）に、負ゲートバイアス（ＶGS＝
−１→−１０Ｖ，＠−１Ｖ ｓｔｅｐ）及び正ゲートバイアス（ＶGS＝５→１０Ｖ，＠０
．５Ｖ ｓｔｅｐ）によるドレイン電流の変化を示す。図６（ｂ）に示した出力特性より
、負及び正ゲートバイアスによりドレイン電流が増加する両極性チャネルの特性が得られ
ているとともに明確なピンチオフ特性が得られている。この両極性ＴＦＴの飽和移動度は
ｐチャネル動作で約０．８ｃｍ2(Ｖｓ)-1、ｎチャネル動作で約５×１０-4ｃｍ2(Ｖｓ)-1
であった。
動作では１０2桁以上が得られている。また、図６（ｂ）に、負ゲートバイアス（ＶGS＝
−１→−１０Ｖ，＠−１Ｖ ｓｔｅｐ）及び正ゲートバイアス（ＶGS＝５→１０Ｖ，＠０
．５Ｖ ｓｔｅｐ）によるドレイン電流の変化を示す。図６（ｂ）に示した出力特性より
、負及び正ゲートバイアスによりドレイン電流が増加する両極性チャネルの特性が得られ
ているとともに明確なピンチオフ特性が得られている。この両極性ＴＦＴの飽和移動度は
ｐチャネル動作で約０．８ｃｍ2(Ｖｓ)-1、ｎチャネル動作で約５×１０-4ｃｍ2(Ｖｓ)-1
であった。
実施例１で作製した同時両極性ＴＦＴを相補形に配置してＣＭＯＳインバータ回路を作製
した。図７に、インバータ回路構成図及びその入出力特性を示す。図７（ａ）は、基本ゲ
ート回路の回路構成図であり、２つの同時両極性ＴＦＴを平面に配列して一方を正電源に
、他方を接地電位に接続し、入力端子を共通にしたいわゆるＣＭＯＳインバータの構造と
した配置とする。図７（ｂ）、（ｃ）の実線はゲート入力電圧に対する出力電圧の変化を
示し、点線は電圧利得を示す。図７（ｂ）及び（ｃ）より正（ＶＤＤ＝５Ｖ）及び負（Ｖ
ＤＤ＝−５Ｖ）の入力電圧に対してもインバータ動作していることが分かる。これは、同
時両極性ＴＦＴが、それぞれの入力に対して、ｎチャネル動作及びｐチャネル動作してい
ることに起因している。また、電圧利得として約２．５が得られた。
した。図７に、インバータ回路構成図及びその入出力特性を示す。図７（ａ）は、基本ゲ
ート回路の回路構成図であり、２つの同時両極性ＴＦＴを平面に配列して一方を正電源に
、他方を接地電位に接続し、入力端子を共通にしたいわゆるＣＭＯＳインバータの構造と
した配置とする。図７（ｂ）、（ｃ）の実線はゲート入力電圧に対する出力電圧の変化を
示し、点線は電圧利得を示す。図７（ｂ）及び（ｃ）より正（ＶＤＤ＝５Ｖ）及び負（Ｖ
ＤＤ＝−５Ｖ）の入力電圧に対してもインバータ動作していることが分かる。これは、同
時両極性ＴＦＴが、それぞれの入力に対して、ｎチャネル動作及びｐチャネル動作してい
ることに起因している。また、電圧利得として約２．５が得られた。
ＣＭＯＳ回路を構成するためにはｎチャネル動作及びｐチャネル動作するＴＦＴは不可欠
である。本発明で開発した単一材料の透明金属酸化物薄膜を使った同時両極性ＴＦＴを使
用することでＣＭＯＳ構造の製造プロセスの簡略化・低コスト化につながる。また、単一
ＴＦＴの代わりに本発明のＣＭＯＳ構造を使用することで、トランジスタのＯＦＦ電流を
簡単に落とすことができるなど、ディスプレイ回路にも有用である。
である。本発明で開発した単一材料の透明金属酸化物薄膜を使った同時両極性ＴＦＴを使
用することでＣＭＯＳ構造の製造プロセスの簡略化・低コスト化につながる。また、単一
ＴＦＴの代わりに本発明のＣＭＯＳ構造を使用することで、トランジスタのＯＦＦ電流を
簡単に落とすことができるなど、ディスプレイ回路にも有用である。
Claims (6)
- 基板上に設けたチャネル層と、前記チャネル層上又は下にゲート絶縁膜を介して設けられ
て前記チャネル層のキャリア濃度を制御するゲート電極を有する電界効果型トランジスタ
において、前記チャネル層の材料は、酸化第一スズ（ＳｎＯ）薄膜であり、前記チャネル
層とゲート絶縁膜との界面の欠陥準位密度が５×１０１４ｃｍ−２ｅＶ−１以下であり、
前記チャネル層は、電子（ｎ型）及び正孔（ｐ型）伝導性の両方の動作が可能な同時両極
性を有することを特徴とする同時両極性電界効果型トランジスタ。
- ＳｎＯ薄膜からなるチャネル層の正孔濃度が１０１８ｃｍ−３以下であることを特徴とす
る請求項１記載の同時両極性電界効果型トランジスタ。 - 同一平面上に請求項１記載の同時両極性電界効果型トランジスタを少なくとも２個形成し
て互いに電気的に接続して回路機能を持たせた半導体集積回路装置。 - 請求項１記載の同時両極性電界効果型トランジスタを相補形に配置したゲート構造とした
ことを特徴とする相補型金属酸化膜半導体ゲート構造（ＣＭＯＳ）。 - 請求項１記載の同時両極性電界効果型トランジスタを製造する方法において、チャネル層
の形成に気相法を用い、
該気相法において、ＳｎＯ焼結体又はＳｎ金属をターゲットとして用いて、基板上に堆積
するＳｎの酸化度合いを成膜室内の雰囲気酸素分圧により制御し、Ｓｎ２＋イオンの含有
量が９０原子％以上で、膜厚が２０ｎｍ以下、２ｎｍ以上のＳｎＯ薄膜を成膜することを
特徴とする同時両極性電界効果型トランジスタの製造方法。 - 請求項５記載の方法により、同一平面上に同時両極性電界効果型トランジスタを少なくと
も２個、同時に形成して互いに電気的に接続することを特徴とする同時両極性電界効果型
トランジスタの製造方法。
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|---|---|---|---|
| JP2011044517A JP5735306B2 (ja) | 2011-03-01 | 2011-03-01 | 同時両極性電界効果型トランジスタ及びその製造方法 |
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| JP2011044517A JP5735306B2 (ja) | 2011-03-01 | 2011-03-01 | 同時両極性電界効果型トランジスタ及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2012182329A JP2012182329A (ja) | 2012-09-20 |
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| JP2011044517A Active JP5735306B2 (ja) | 2011-03-01 | 2011-03-01 | 同時両極性電界効果型トランジスタ及びその製造方法 |
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| JP (1) | JP5735306B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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2011
- 2011-03-01 JP JP2011044517A patent/JP5735306B2/ja active Active
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