KR102526654B1 - 산화물 반도체막, 상기 산화물 반도체막을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치 - Google Patents

산화물 반도체막, 상기 산화물 반도체막을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치 Download PDF

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Abstract

본 발명은 신규 산화물 반도체막을 제공한다. 결함이 적은 산화물 반도체막을 제공한다. 산화물 반도체막과 절연막 사이의 계면의 얕은 결함 준위 밀도의 피크값이 작은 산화물 반도체막을 제공한다. 상기 산화물 반도체막은 In, M(M은 Al, Ga, Y 또는 Sn), Zn, 및 얕은 결함 준위 밀도의 피크값이 1×1013cm-2eV-1 미만인 영역을 포함한다.

Description

산화물 반도체막, 상기 산화물 반도체막을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
본 발명의 일 형태는 산화물 반도체막, 상기 산화물 반도체막을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치에 관한 것이다.
다만, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또한, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 구체적으로는, 본 명세서에 개시된 본 발명의 일 형태의 기술 분야의 예에는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 전력 저장 장치, 기억 장치, 촬상 장치, 이들 중 어느 것의 구동 방법, 및 이들 중 어느 것의 제조 방법이 포함된다.
본 명세서 등에서, 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 각각 반도체 장치를 포함하여도 좋다.
기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT) 또는 전계 효과 트랜지스터(FET))를 형성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC) 및 화상 장치(표시 장치) 등 다양한 범위의 전자 기기에 적용된다. 트랜지스터에 적용 가능한 반도체 박막으로서, 실리콘계 반도체 재료가 널리 사용되고 있지만, 대체 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터가 제작되는 기술이 개시되어 있다(특허문헌 1 참조).
일본 공개특허공보 제2007-96055호
본 발명의 일 형태의 한 목적은 신규 산화물 반도체막을 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 결함이 적은 산화물 반도체막을 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 산화물 반도체막과 절연막 사이의 계면에서의 얕은 결함 준위 밀도의 피크값이 작은 산화물 반도체막을 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 전기 특성(예를 들어 온 상태 전류, 전계 효과 이동도, 또는 주파수 특성)이 우수한 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 포화 특성이 우수한 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 신뢰성이 높은 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 신규 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 신규 반도체 장치의 제작 방법을 제공하는 것이다.
또한 상술한 목적의 기재는 다른 목적의 존재를 방해하지 않는다. 본 발명의 일 형태에서는 상기 모든 목적을 달성할 필요는 없다. 다른 목적이 명세서 등의 기재로부터 명백해질 것이며 명세서 등의 기재로부터 추출될 수 있다.
본 발명의 일 형태는 In, M(M은 Al, Ga, Y, 또는 Sn), Zn, 및 얕은 결함 준위 밀도의 피크값이 1×1013cm- 2eV-1 미만인 영역을 포함하는 산화물 반도체막이다.
본 발명의 다른 형태는 In, M(M은 Al, Ga, Y, 또는 Sn), Zn, 및 제 1 절연막을 개재(介在)하여 제 1 도전막과 중첩되는 제 1 영역을 포함하는 산화물 반도체막이다. 제 1 영역은 산화물 반도체막과 제 1 절연막 사이의 계면에서의 얕은 결함 준위 밀도의 피크값이 1×1013cm- 2eV-1 미만인 영역을 포함한다.
상술한 형태들 중 어느 것에서, 얕은 결함 준위 밀도의 피크값은 고주파 C-V법에 의하여 측정하는 것이 바람직하다.
상술한 형태에서, 얕은 결함 준위 밀도의 피크값은 고주파 C-V법에 의하여 측정하고, 고주파 C-V법에서 0.1kHz 이상 10MHz 이하의 교류 전압, 및 직류 전압을 제 1 도전막에 인가하는 것이 바람직하다.
본 발명의 다른 형태는 In, M(M은 Al, Ga, Y, 또는 Sn), Zn, 제 1 절연막을 개재하여 제 1 도전막과 중첩되는 제 1 영역, 및 제 2 절연막을 개재하여 제 2 도전막과 중첩되는 제 2 영역을 포함하는 산화물 반도체막이다. 제 1 영역은 산화물 반도체막과 제 1 절연막 사이의 계면에서의 제 1 얕은 결함 준위 밀도의 피크값이 1×1013cm- 2eV-1 미만인 영역을 포함한다. 제 2 영역은 산화물 반도체막과 제 2 절연막 사이의 계면에서의 제 2 얕은 결함 준위 밀도의 피크값이 1×1013cm-2eV-1 미만인 영역을 포함한다.
상술한 형태에서, 제 1 얕은 결함 준위 밀도의 피크값이 제 2 얕은 결함 준위 밀도의 피크값과 실질적으로 같은 영역이 있는 것이 바람직하다.
상술한 형태들 중 어느 것에서, 제 1 얕은 결함 준위 밀도의 피크값 및 제 2 얕은 결함 준위 밀도의 피크값은 고주파 C-V법에 의하여 측정하는 것이 바람직하다.
상술한 형태의 고주파 C-V법에서는, 0.1kHz 이상 10MHz 이하의 교류 전압, 및 직류 전압을 제 1 도전막 또는 제 2 도전막에 인가하는 것이 바람직하다.
상술한 형태들 중 어느 것에서, 산화물 반도체막은 c축 배향을 갖는 영역을 포함하는 것이 바람직하다.
본 발명의 다른 형태는 상술할 형태들 중 어느 것의 산화물 반도체막, 산화물 반도체막에 전기적으로 접속된 소스 전극, 및 산화물 반도체막에 전기적으로 접속된 드레인 전극을 포함하는 반도체 장치이다.
본 발명의 다른 형태는 상술한 형태들 중 어느 것의 산화물 반도체막을 포함하는 반도체 장치이다. 열 탈착 분석에 의하여 제 1 절연막에서 1×1014cm-2 이하의 아르곤 분자가 검출된다.
본 발명의 다른 형태는 상술한 형태들 중 어느 것의 산화물 반도체막을 포함하는 반도체 장치이다. 열 탈착 분석에 의하여 제 1 절연막에서 1×1015cm-2 이하의 산소 분자가 검출된다.
본 발명의 다른 형태는 상술한 형태들 중 어느 것의 반도체 장치, 및 표시 소자를 포함하는 표시 장치이다. 본 발명의 다른 형태는 상술한 형태의 표시 장치, 및 터치 센서를 포함하는 표시 모듈이다. 본 발명의 다른 형태는 상술한 형태들 중 어느 것의 반도체 장치, 상술한 형태의 표시 장치, 또는 상술한 형태의 표시 모듈과, 조작 키 또는 배터리를 포함하는 전자 기기이다.
본 발명의 일 형태에 따르면 신규 산화물 반도체막을 제공할 수 있다. 본 발명의 일 형태에 따르면 결함이 적은 산화물 반도체막을 제공할 수 있다. 본 발명의 일 형태에 따르면 산화물 반도체막과 절연막 사이의 계면에서의 얕은 결함 준위 밀도의 피크값이 작은 산화물 반도체막을 제공할 수 있다. 본 발명의 일 형태에 따르면 전기 특성(예를 들어 온 상태 전류, 전계 효과 이동도, 또는 주파수 특성)이 우수한 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면 포화 특성이 우수한 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면 신뢰성이 높은 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면 신규 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면 신규 반도체 장치의 제작 방법을 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 반드시 상술한 모든 효과를 달성할 필요는 없다. 다른 효과가 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며, 추출될 수 있다.
도 1의 (A) 및 (B)는 산화물 반도체막의 단면 TEM 이미지.
도 2의 (A) 및 (B)는 보조선이 그려진, 산화물 반도체막의 단면 TEM 이미지.
도 3의 (A) 및 (B)는 화상 처리된, 산화물 반도체막의 단면 TEM 이미지.
도 4는 측정 좌표를 나타낸 것.
도 5의 (A) 및 (B)는 XRD 결과를 나타낸 그래프.
도 6은 트랜지스터를 도시한 단면도.
도 7의 (A) 및 (B)는 트랜지스터의 C-V 특성을 각각 나타낸 그래프.
도 8의 (A) 및 (B)는 산화물 반도체막의 밴드 구조를 도시한 도면이고, 도 8의 (C)는 트랜지스터의 C-V 특성을 나타낸 그래프.
도 9는 트랜지스터의 C-V 특성을 나타낸 그래프.
도 10의 (A)는 트랜지스터의 상면도이고, 도 10의 (B) 및 (C)는 그 단면도.
도 11의 (A) 및 (B)는 트랜지스터의 C-V 특성을 각각 나타낸 그래프.
도 12의 (A) 및 (B)는 트랜지스터의 C-V 특성을 각각 나타낸 그래프.
도 13은 얕은 결함 준위 밀도의 피크값의 면내 분포를 나타낸 그래프.
도 14는 트랜지스터의 전계 효과 이동도의 면내 분포를 나타낸 그래프.
도 15는 트랜지스터의 얕은 결함 준위 밀도와 전계 효과 이동도 사이의 관계를 나타낸 그래프.
도 16의 (A) 내지 (D)는 CAAC-OS의 단면의 Cs 보정 고분해능 TEM 이미지 및 CAAC-OS의 개략 단면도.
도 17의 (A) 내지 (D)는 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지.
도 18의 (A) 내지 (C)는 XRD에 의한, CAAC-OS 및 단결정 산화물 반도체의 구조 분석을 나타낸 것.
도 19의 (A) 및 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것.
도 20은 전자 조사에 의하여 유도된 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것.
도 21은 CAAC-OS의 퇴적 방법을 도시한 도면.
도 22의 (A) 내지 (C)는 InMZnO4의 결정을 도시한 도면.
도 23의 (A) 내지 (F)는 CAAC-OS의 퇴적 방법을 도시한 도면.
도 24의 (A) 내지 (G)는 펠릿에 입자가 부착될 수 있는 위치를 도시한 도면.
도 25의 (A) 내지 (G)는 펠릿에 입자가 부착될 수 있는 위치를 도시한 도면.
도 26의 (A) 내지 (C)는 반도체 장치의 예를 도시한 상면도 및 단면도.
도 27의 (A) 내지 (C)는 반도체 장치의 예를 도시한 상면도 및 단면도.
도 28의 (A) 내지 (C)는 반도체 장치의 예를 도시한 상면도 및 단면도.
도 29의 (A) 내지 (C)는 반도체 장치의 예를 도시한 상면도 및 단면도.
도 30의 (A) 내지 (D)는 반도체 장치의 예를 도시한 단면도.
도 31의 (A) 및 (B) 각각은 밴드 구조를 도시한 도면.
도 32의 (A) 내지 (D)는 반도체 장치의 예를 도시한 단면도.
도 33의 (A) 내지 (F)는 반도체 장치의 제작 공정의 예를 도시한 단면도.
도 34의 (A) 내지 (F)는 반도체 장치의 제작 공정의 예를 도시한 단면도.
도 35의 (A) 내지 (F)는 반도체 장치의 제작 공정의 예를 도시한 단면도.
도 36의 (A) 및 (B)는 산화물 반도체막을 이동하는 산소를 도시한 모델 도면.
도 37의 (A) 내지 (F)는 반도체 장치의 제작 공정의 예를 도시한 단면도.
도 38의 (A) 내지 (F)는 반도체 장치의 제작 공정의 예를 도시한 단면도.
도 39의 (A) 및 (B)는 스퍼터링 장치를 도시한 도면.
도 40의 (A) 및 (B)는 스퍼터링 장치를 도시한 도면.
도 41의 (A) 내지 (C)는 스퍼터링 장치를 도시한 도면.
도 42는 스퍼터링 장치를 도시한 도면.
도 43은 스퍼터링 장치를 도시한 도면.
도 44의 (A) 및 (B)는 스퍼터링 장치를 도시한 도면.
도 45는 퇴적 장치의 예를 도시한 상면도.
도 46의 (A) 내지 (C)는 퇴적 장치의 예를 도시한 단면도.
도 47의 (A) 내지 (C)는 표시 장치를 도시한 블록도 및 회로도.
도 48의 (A) 및 (B)는 터치 패널의 예를 도시한 사시도.
도 49의 (A) 및 (B)는 반도체 장치의 예를 도시한 단면도.
도 50은 터치 센서의 예를 도시한 단면도.
도 51의 (A) 및 (B)는 터치 패널의 예를 도시한 단면도.
도 52의 (A) 및 (B)는 터치 센서의 블록도 및 타이밍 차트.
도 53은 터치 센서의 회로도.
도 54의 (A) 및 (B) 각각은 표시 장치의 표시를 도시한 도면.
도 55의 (A) 및 (B) 각각은 표시 장치의 표시를 도시한 도면.
도 56의 (A) 내지 (E)는 표시 장치의 표시 방법의 예를 도시한 도면.
도 57의 (A) 내지 (E)는 표시 장치의 표시 방법의 예를 도시한 도면.
도 58은 표시 모듈을 도시한 도면.
도 59의 (A) 내지 (G)는 전자 기기를 도시한 도면.
도 60의 (A) 및 (B)는 표시 장치의 사시도.
도 61은 퇴적 장치의 구조를 도시한 도면.
도 62의 (A) 및 (B)는 실시예의 XRD 스펙트럼을 나타낸 그래프.
도 63은 실시예의 XRD 스펙트럼의 피크 위치의 면내 분포를 나타낸 그래프.
도 64는 실시예의 XRD 스펙트럼의 피크 위치의 면내 분포를 나타낸 그래프.
도 65는 실시예의 얕은 결함 준위 밀도의 피크값의 면내 분포를 나타낸 그래프.
도 66은 실시예의 얕은 결함 준위 밀도의 피크값의 면내 분포를 나타낸 그래프.
도 67은 실시예의 얕은 결함 준위 밀도의 피크값의 면내 분포를 나타낸 그래프.
도 68의 (A) 및 (B)는 실시예의 TDS 분석의 결과를 나타낸 그래프.
도 69의 (A) 및 (B)는 실시예의 TDS 분석 결과를 나타낸 그래프.
도 70의 (A) 내지 (C)는 실시예의 XRD 스펙트럼을 나타낸 것.
도 71의 (A) 내지 (C)는 실시예의 XRD 스펙트럼을 나타낸 것.
도 72의 (A) 내지 (C)는 실시예의 XRD 스펙트럼을 나타낸 것.
도 73의 (A) 내지 (E)는 실시예의 TDS 분석 결과를 나타낸 그래프.
도 74는 실시예의 샘플 구조의 개략 단면도.
도 75의 (A) 및 (B)는 실시예의 CPM 측정 결과를 나타낸 그래프.
도 76은 실시예의 CPM 측정 결과를 나타낸 그래프.
도 77의 (A)는 실시예의 트랜지스터 구조의 개략 상면도이고, 도 77의 (B) 및 (C)는 그 개략 단면도.
도 78의 (A) 내지 (C) 각각은 실시예의 트랜지스터의 Id-Vg 특성을 나타낸 것.
도 79의 (A) 내지 (C) 각각은 실시예의 트랜지스터의 Id-Vg 특성을 나타낸 것.
도 80의 (A) 내지 (C) 각각은 실시예의 트랜지스터의 Id-Vg 특성을 나타낸 것.
도 81의 (A) 내지 (C) 각각은 실시예의 트랜지스터의 Id-Vg 특성을 나타낸 것.
도 82의 (A) 내지 (C) 각각은 실시예의 트랜지스터의 Id-Vg 특성을 나타낸 것.
도 83의 (A) 내지 (C) 각각은 실시예의 트랜지스터의 Id-Vg 특성을 나타낸 것.
도 84의 (A) 내지 (C) 각각은 실시예의 트랜지스터의 Id-Vg 특성을 나타낸 것.
도 85는 실시예의 트랜지스터들에 수행된 신뢰성 시험 결과를 나타낸 것.
도 86은 실시예의 트랜지스터들에 수행된 신뢰성 시험 결과를 나타낸 것.
도 87의 (A) 및 (B)는 실시예의 광 조사 유무에 따른 트랜지스터의 Id-Vg 특성을 나타낸 것.
도 88의 (A) 및 (B)는 실시예의 광 조사 유무에 따른 트랜지스터의 Id-Vg 특성을 나타낸 것.
도 89의 (A) 및 (B)는 실시예의 광 조사 유무에 따른 트랜지스터의 Id-Vg 특성을 나타낸 것.
도 90의 (A) 및 (B)는 실시예의 광 조사 유무에 따른 트랜지스터의 Id-Vg 특성을 나타낸 것.
본 실시형태에 대하여 도면을 참조하여 아래에서 설명한다. 또한 본 발명은 아래의 설명에 한정되지 않고, 본 발명의 목적 및 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다. 따라서, 본 발명은 실시형태의 설명에 한정하여 해석되지 말아야 한다.
도면 등에 도시된 각 구조의 위치, 크기, 또는 범위 등은 이해를 쉽게 하기 위하여 정확히 표시되지 않는 경우가 있다. 따라서, 개시된 발명은 도면 등에 개시된 위치, 크기, 또는 범위 등에 반드시 한정될 필요는 없다.
또한, 본 명세서 등에서 "제 1" 및 "제 2"의 서수는 편의상 사용하는 것이고, 단계의 순서 또는 적층 순서를 나타내는 것은 아니한 경우가 있다. 따라서, 예를 들어, "제 1"을 "제 2" 또는 "제 3"으로 적절히 바꿔도 설명이 가능하다. 또한, 본 명세서 등에서의 서수는 본 발명의 일 형태를 특정하는 것과 반드시 같지는 않다.
또한 본 명세서에서, "위", "위쪽", "아래", 및 "아래 쪽" 등 배치를 설명하는 용어는 도면을 참조하여 구성요소의 위치 관계를 설명하는 데 편의상 사용된다. 또한, 구성요소의 위치 관계는 각 구성요소를 설명하는 방향에 따라 적절히 변화된다. 따라서, 본 명세서에서 사용되는 용어에 한정은 없으며, 상황에 따라 적절히 설명을 할 수 있다.
본 명세서 등에서 도면을 참조하여 발명의 구조를 설명함에 있어서, 동일한 부분에는 상이한 도면에서 공통의 부호를 사용한다.
본 명세서 등에서, "반도체"는 예를 들어, 도전성이 충분히 낮을 때, "절연체"의 특성을 포함하는 경우가 있다. 또한, "반도체" 및 "절연체"는, "반도체"와 "절연체"의 경계가 명백하지 않기 때문에, 서로를 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에서의 "반도체"를 "절연체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서의 "절연체"를 "반도체"라고 부를 수 있는 경우가 있다. 또는 본 명세서 등에서의 "절연체"를 "반절연체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서, "반도체"는 예를 들어, 도전성이 충분히 높을 때, "도전체"의 특성을 포함하는 경우가 있다. 또한, "반도체" 및 "도전체"는, "반도체"와 "도전체"의 경계가 명백하지 않기 때문에, 서로를 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에서의 "반도체"를 "도전체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서의 "도전체"를 "반도체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서 트랜지스터는, 게이트, 드레인, 및 소스의 적어도 3개의 단자를 갖는 소자이다. 또한, 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 갖고, 드레인, 채널 영역, 및 소스를 통하여 전류가 흐를 수 있다. 또한, 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스와 드레인의 기능은, 예를 들어 다른 극성의 트랜지스터를 채용하거나, 또는 회로 동작에서 전류 흐름의 방향이 변화될 때에 바뀔 수 있다. 그러므로, 본 명세서 등에서는, "소스"와 "드레인"의 용어를 서로 바꿀 수 있다.
또한, 채널 길이란 예를 들어, 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩하는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서, 모든 영역의 채널 길이가 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않는 경우가 있다. 따라서 본 명세서 등에서, 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
채널 폭이란 예를 들어, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩하는 영역, 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 마주 보는 부분의 길이를 말한다. 하나의 트랜지스터에서, 모든 영역의 채널 폭이 반드시 같은 값을 가질 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값에 고정되지 않는 경우가 있다. 따라서, 본 명세서 등에서는, 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한 본 명세서 등에서, "전기적으로 접속"이라는 표현은 "어떤 전기적 작용을 갖는 물체"를 통하여 구성요소들이 접속되는 경우를 포함한다. "어떤 전기적 작용을 갖는 물체"에는, 그 물체를 통하여 접속된 구성요소들 사이에서 전기 신호가 송수신될 수 있기만 하면, 특별한 한정은 없다. "어떤 전기적 작용을 갖는 물체"의 예에는 전극 및 배선뿐만 아니라 트랜지스터 등의 스위칭 소자, 레지스터, 인덕터, 용량 소자, 및 다양한 기능을 갖는 소자가 있다.
전압이란 소정의 전위와 기준 전위(예를 들어, 접지 전위(GND) 또는 소스 전위)의 전위차를 일반적으로 말한다. 따라서, 전압은 전위라고도 할 수 있다.
또한, 본 명세서 등에서 산화질화 실리콘막이란, 질소의 비율보다 산소의 비율이 높은 막을 말한다. 산화질화 실리콘막은 산소, 질소, 실리콘, 및 수소를 각각, 55atomic% 내지 65atomic%, 1atomic% 내지 20atomic%, 25atomic% 내지 35atomic%, 및 0.1atomic% 내지 10atomic% 범위로 함유하는 것이 바람직하다. 질화산화 실리콘막이란, 산소의 비율보다 질소의 비율이 높은 막을 말한다. 질화산화 실리콘막은 질소, 산소, 실리콘, 및 수소를 각각, 55atomic% 내지 65atomic%, 1atomic% 내지 20atomic%, 25atomic% 내지 35atomic%, 0.1atomic% 내지 10atomic% 범위로 함유하는 것이 바람직하다.
본 명세서 등에서, "막" 및 "층"이라는 용어는 서로 교체될 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있고, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
본 명세서에서 "평행"이라는 용어는, 두 직선이 이루는 각도가 -10° 이상 10° 이하임을 가리키기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한, "실질적으로 평행"이라는 용어는 두 직선이 이루는 각도가 -30° 이상 30° 이하임을 가리킨다. 또한, "수직"이라는 용어는 두 직선이 이루는 각도가 80° 이상 100° 이하임을 가리키기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다. "실질적으로 수직"이라는 용어는, 두 직선이 이루는 각도가 60° 이상 120° 이하임을 가리킨다.
또한, 반도체에서의 불순물이란 예를 들어 반도체의 주성분 이외의 원소를 말한다. 예를 들어, 0.1atomic% 미만의 농도의 원소는 불순물이다. 예를 들어, 불순물이 함유되면, 반도체에 DOS(density of states)가 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하될 수 있다. 반도체가 산화물 반도체를 포함하는 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 제 1족 원소, 제 2족 원소, 제 14족 원소, 제 15족 원소, 및 주성분 이외의 전이 금속이 포함되며, 구체적으로는 예를 들어 수소(물에 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 산화물 반도체의 경우, 수소 등의 불순물의 진입에 의하여 산소 빈자리가 형성될 수 있다. 또한, 반도체가 실리콘을 포함할 때, 반도체 특성을 변화시키는 불순물의 예에는 산소, 수소 이외의 제 1족 원소, 제 2족 원소, 제 13족 원소, 및 제 15족 원소가 포함된다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 산화물 반도체막에 대하여 설명한다.
<1-1. 산화물 반도체막>
본 발명의 일 형태의 산화물 반도체막은 인듐(In), M(M은 Al, Ga, Y, 또는 Sn), 및 아연(Zn)을 포함한다.
예를 들어, In을 포함하는 산화물 반도체막은 캐리어 이동도(전자 이동도)가 높다. 예를 들어, 원소 M을 포함함으로써 산화물 반도체막은 에너지 갭(Eg)이 높게 된다. 또한 원소 M은 산소와의 결합 에너지가 높고, In과 산소의 결합 에너지보다 높은 결합 에너지를 갖는다. Zn을 포함하면, 산화물 반도체막은 결정화되기 쉬워진다.
대표적으로, 본 발명의 일 형태의 산화물 반도체막에는 In-Ga 산화물, In-Zn 산화물, 또는 In-M-Zn 산화물을 사용할 수 있다. 특히 M이 Ga인 In-M-Zn 산화물(즉, In-Ga-Zn 산화물; 이하에서 IGZO라고 하는 경우가 있음)을 산화물 반도체막에 사용하는 것이 바람직하다.
산화물 반도체막이 In-M-Zn 산화물인 경우, In-M-Zn 산화물의 막 형성에 사용되는 스퍼터링 타깃의 금속 원소의 원자비는 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원지비로서는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, 및 In:M:Zn=4:2:4.1이 바람직하다. 또한 산화물 반도체막의 금속 원소의 원자비는 오차로서 ±40%의 범위 내에서, 상술한 스퍼터링 타깃의 금속 원소의 원자비에서 변동된다. 예를 들어, In 대 Ga 대 Zn의 원자비가 4:2:4.1인 스퍼터링 타깃을 사용하면, 산화물 반도체막에서의 In 대 Ga 대 Zn의 원자비는 4:2:3 또는 4:2:3 근방일 수 있다.
산화물 반도체막의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다.
산화물 반도체막을 채널 영역에 포함하는 트랜지스터를 제작하는 경우, 채널 영역의 산화물 반도체막에 침입하는 수소 또는 수분 등의 불순물은 트랜지스터 특성에 악영향을 미쳐 문제를 일으킨다. 따라서, 산화물 반도체막의 채널 영역에서의 수소 또는 수분 등의 불순물의 양은 가능한 한 적은 것이 바람직하다.
또한, 채널 영역의 산화물 반도체막에 형성되는 산소 빈자리는 트랜지스터 특성에 악영향을 미쳐 문제를 일으킨다. 예를 들어, 채널 영역의 산화물 반도체막에 형성된 산소 빈자리는 수소와 결합하여 캐리어 공급원으로서 작용한다. 채널 영역의 산화물 반도체막에 생성된 캐리어 공급원은, 상기 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화, 대표적으로는 문턱 전압의 변동을 일으킨다. 또한, 트랜지스터들간에서 전기 특성이 변동되는 문제가 있다. 따라서, 산화물 반도체막의 채널 영역에서의 산소 빈자리의 양은 가능한 한 적은 것이 바람직하다.
산화물 반도체막 내부, 및 산화물 반도체막과 외부 사이의 계면에 결함 준위가 존재하면, 이 결함 준위는 산화물 반도체막을 포함하는 트랜지스터의 열화 등을 일으킬 수 있다. 따라서, 산화물 반도체막을 포함하는 트랜지스터의 전기 특성을 안정화시키기 위하여, 산화물 반도체막 및 그 계면 근방에서 결함 준위 또는 결함 준위 밀도를 저감시키는 것이 중요하다.
또한 결함 준위는 얕은 위치의 결함 준위 및 깊은 위치의 결함 준위를 포함한다. 또한 본 명세서 등에서, 얕은 위치의 결함 준위는 전도대 하단의 에너지(Ec)와 미드갭(mid gap) 사이의 결함 준위이다. 따라서, 예를 들어 얕은 위치의 결함 준위는 전도대 하단의 에너지 근방에 위치한다. 본 명세서 등에서, 깊은 위치의 결함 준위는 가전자대 상단의 에너지(Ev)와 미드갭 사이의 결함 준위이다. 따라서, 예를 들어 깊은 위치의 결함 준위는 가전자대 상단의 에너지보다 미드갭 근방에 위치한다.
산화물 반도체막 내, 및 산화물 반도체막과 외부 사이의 계면에서의 얕은 결함 준위 또는 얕은 결함 준위 밀도를 저감시킴으로써, 산화물 반도체막을 포함하는 트랜지스터의 전계 효과 이동도(단순히 이동도 또는 μFE라고도 함)를 증가시킬 수 있다. 또한, 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 저감시킬 수 있다.
상술한 관점에서, 본 발명의 일 형태에서는 산화물 반도체막에서의 불순물(대표적으로 수소 또는 수분), 산소 빈자리, 및/또는 결함 준위 밀도를 저감한다. 산화물 반도체막에서의 불순물, 산소 빈자리, 또는 결함 준위 밀도를 저감시키기 위하여, 산화물 반도체막의 결정성을 증가시키는 것이 바람직하다.
<1-2. 산화물 반도체의 구조>
여기서는, 본 발명의 일 형태의 산화물 반도체막에 포함되는 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
또 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 일반적으로 준안정이며 고정화되어 있지 않고, 등방성이며 불균일 구조를 가지지 않는다고 정의되는 것으로 알려져 있다. 바꿔 말하면, 비정질 구조는 플렉시블한 결합 각도 및 단거리 질서를 가지지만 장거리 질서를 가지지 않는다.
이는 본질적으로 안정적인 산화물 반도체를 완전한 비정질 산화물 반도체로 간주할 수는 없다는 것을 의미한다. 또한, 등방성이 아닌 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 갖는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수는 없다. 또한 a-like OS는 미소한 영역에서 주기 구조를 가지지만, 동시에 보이드를 갖고 불안정한 구조를 갖는다. 이러한 이유로, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 갖는다.
본 발명의 일 형태의 산화물 반도체막에서는, CAAC-OS가 상술한 다른 산화물 반도체막보다 특히 바람직하다. 산화물 반도체막이 CAAC-OS일 때, 산화물 반도체막은 더 높은 결정성을 가질 수 있고, 산화물 반도체막에서의 불순물, 산소 빈자리, 또는 결함 준위 밀도를 저감시킬 수 있다. 또한 상술한 CAAC-OS, nc-OS, 및 a-like OS 등에 대해서는 나중에 자세히 설명한다.
여기서는, 본 발명의 일 형태에 따른 산화물 반도체막의 결정성에 대하여 도 1의 (A) 및 (B), 도 2의 (A) 및 (B), 도 3의 (A) 및 (B), 도 4, 및 도 5의 (A) 및 (B)를 참조하여 설명한다.
<1-3. 산화물 반도체막의 결정성>
산화물 반도체막의 결정성은 TEM(transmission electron microscope)을 사용한 산화물 반도체막의 단면 분석 및 XRD(X-ray diffraction)에 의한 산화물 반도체막의 분석을 통하여 평가할 수 있다. TEM 분석용 및 XRD 분석용의 산화물 반도체막을 형성하고 그 결정성을 평가하였다.
≪TEM 분석용 산화물 반도체막의 형성 방법≫
우선 TEM 분석용 산화물 반도체막의 형성 방법에 대하여 설명한다. TEM 분석용 산화물 반도체막은 크기 720mm×600mm의 유리 기판 위에 두께 35nm로 형성하였다. 산화물 반도체막은 스퍼터링법에 의하여 형성하였다. 또한 산화물 반도체막은, 기판 온도를 170℃로 하고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력을 0.6Pa로 하고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가한 조건에서 형성하였다.
다음에, TEM에 의하여 상기 산화물 반도체막을 분석하였다.
도 4는 TEM 분석에서의 720mm×600mm의 유리 기판의 좌표를 나타낸 것이다. 도 4에서, 기판이 영역 1 내지 영역 6을 갖도록 기판의 길이 720mm의 변을 6개로 나눈다. 기판이 영역 A 내지 영역 O를 갖도록 기판의 길이 600mm의 변을 15개로 나눈다. 이하에서, 기판의 영역들은 아래와 같이 나타낸다: 예를 들어, 길이 600mm의 변 방향에 있어서 기판 중앙으로부터의 거리가 -20mm 내지 20mm이고 길이 720mm의 변 방향에 있어서 기판 중앙으로부터의 거리가 0mm 내지 120mm인 기판 중앙에 가까운 영역을 영역 H3으로 한다. TEM 분석은 도 4에 나타낸 영역 B3 및 영역 H3에 대하여 수행하였다. 또한 영역 B3 및 H3은 각각, 기판 바깥쪽 가장자리 및 기판 중앙이라고 하는 경우가 있다.
≪TEM 분석≫
TEM 분석은 JEOL Ltd.에 의하여 제작된 원자 분해능 분석 전자 현미경 JEM-ARM200F를 사용하여 수행하였다. 측정에서는, 가속 전압을 200kV, 배율을 4,000,000배로 하였다.
도 1의 (A) 및 (B)는 산화물 반도체막의 단면 TEM 이미지를 나타낸 것이다. 또한 도 1의 (A)는 기판 중앙(영역 H3)의 단면 TEM 이미지이고, 도 1의 (B)는 기판 바깥쪽 가장자리(영역 B3)의 단면 TEM 이미이다.
도 1의 (A) 및 (B)에 나타낸 바와 같이, 단면 TEM 분석이 수행될 때, 본 발명의 일 형태의 산화물 반도체막은, 원자가 관찰될 수 있는 단면 TEM 이미지의 하나의 시야에서 c축 배향을 갖는 영역(이하에서 제 1 영역이라고도 함)을 갖는다.
c축 배향을 갖는 영역(제 1 영역)을 도 1의 (A) 및 (B)에서 명확히 관찰할 수 없는 경우가 있기 때문에, 보조선이 그려진 도 1의 (A) 및 (B)의 단면 TEM 이미지를 도 2의 (A) 및 (B)에 나타내었다. 도 2의 (A)는 도 1의 (A)의 단면 TEM 이미지이고 백선이 보조선으로서 그려져 있고, 도 2의 (B)는 도 1의 (B)의 단면 TEM 이미지이고 백선이 보조선으로서 그려져 있다. 또한 도 2의 (A) 및 (B)에서는 c축 배향을 갖는 영역(제 1 영역)의 격자 줄무늬를 따라 백색 보조선이 그려져 있다.
도 2의 (A) 및 (B)에 나타낸 바와 같이, 단면 TEM 분석이 수행될 때, 본 발명의 일 형태의 산화물 반도체막은, 원자가 관찰될 수 있는 단면 TEM 이미지의 하나의 시야에서 c축 배향을 갖는 영역(제 1 영역) 및 c축 배향을 갖지 않는 영역(이하에서 제 2 영역이라고도 함)을 갖는다. 또한 제 1 영역은, 막의 상면에 대한 법선 벡터에 평행한 방향으로 c축이 배향되는 영역이라고 할 수도 있다. 제 2 영역은, 배향을 갖지 않는 영역 또는 c축 배향이 관찰되기 어려운 영역이라고 할 수도 있다. 또한 제 2 영역은 아토믹 보이드(atomic void)라고 하는 경우가 있다.
도 2의 (A)에 나타낸 기판 중앙(영역 H3)의 산화물 반도체막과 도 2의 (B)에 나타낸 기판 바깥쪽 가장자리(영역 B3)의 산화물 반도체막을 비교하면, c축 배향을 갖는 영역(제 1 영역)의 비율이 도 2의 (A)에 나타낸 기판 중앙(영역 H3)의 산화물 반도체막에서 더 높다.
여기서, 도 2의 (A) 및 (B)의 산화물 반도체막에서 c축 배향을 갖는 영역(제 1 영역) 및 c축 배향을 갖지 않는 영역(제 2 영역)의 면적을 계산하기 위하여, 화상 해석을 수행하여 이들 영역의 비율을 계산하였다.
도 3의 (A) 및 (B)는 도 2의 (A) 및 (B)의 산화물 반도체막의 단면 TEM 이미지를 화상 처리한 결과를 나타낸 것이다. 도 3의 (A)는 도 2의 (A)의 화상 해석 결과를 나타낸 것이고, 도 3의 (B)는 도 2의 (B)의 화상 해석 결과를 나타낸 것이다. 또한 도 3의 (A) 및 (B)에 나타낸 영역(10)의 일부(여기서는 단면 TEM 이미지에서 면적이 30nm2인 부분)에 정량화를 수행하였다. 정량화가 수행되는 영역(10)의 일부는, 단면 TEM 이미지에서 면적이 5nm2 이상 500nm2 이하, 바람직하게는 5nm2 이상 100nm2 이하, 더 바람직하게는 5nm2 이상 50nm2 이하인 부분이기만 하면, 상술한 부분에 한정되지 않는다.
도 3의 (A) 및 (B)에서, 백색으로 채워진 영역(11)이 c축 배향을 갖는 영역(제 1 영역)이고, 회색으로 채워진 영역(12)이 c축 배향을 갖지 않는 영역(제 2 영역)이다.
도 3의 (A) 및 (B)에서의 단면 TEM 이미지의 화상 해석 결과는 도 3의 (A)에서 제 1 영역의 면적이 76.7%를 차지하고 제 2 영역이 23.3%를 차지하는 것을 나타낸다. 도 3의 (B)에서는 제 1 영역의 면적이 52.8%를 차지하고 제 2 영역의 면적이 47.2%를 차지한다.
본 발명의 일 형태의 산화물 반도체막은, c축 배향을 갖는 영역(제 1 영역) 이외의 영역의 면적, 즉 c축 배향을 갖지 않는 영역(제 2 영역)의 면적이 0%를 포함하고 50% 미만, 바람직하게는 30% 미만, 더 바람직하게는 10% 미만을 차지하면 높은 결정성을 가질 수 있다.
≪XRD 분석용 산화물 반도체막의 형성 방법≫
다음에 XRD 분석용 산화물 반도체막의 제작 방법에 대하여 설명한다. XRD 분석용 산화물 반도체막은 크기 720mm×600mm의 유리 기판 위에 두께 100nm로 형성하였다. 산화물 반도체막은 스퍼터링법에 의하여 형성하였다. 또한 산화물 반도체막은, 기판 온도를 170℃로 하고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력을 0.6Pa로 하고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가한 조건에서 형성하였다.
다음에, XRD에 의하여 상기 산화물 반도체막을 분석하였다.
또한 XRD 분석이 수행된 크기 720mm×600mm의 유리 기판의 좌표는 상술한 TEM 분석을 위한 것과 같게 하였다. 바꿔 말하면, 도 4에 나타낸 기판 중앙(영역 H3) 및 기판 바깥쪽 가장자리(영역 B3)에 XRD 분석을 수행하였다.
≪XRD 분석≫
XRD 분석은 Bruker AXS에 의하여 제작된 다기능 박막 재료 평가 X선 회절 장치 D8 DISCOVER Hybrid를 사용하여 수행하였다. XRD 분석에는 out-of-plane법을 채용하였다.
도 5의 (A) 및 (B)는 산화물 반도체막의 XRD 분석 결과를 나타낸 것이다. 또한 도 5의 (A)에는 기판 중앙(영역 H3)에서 얻어진 XRD 결과를 나타내고 도 5의 (B)에는 기판 바깥쪽 가장자리(영역 B3)에서 얻어진 결과를 나타내었다.
도 5의 (A) 및 (B)에서 볼 수 있는 바와 같이, 기판 중앙(영역 H3)의 산화물 반도체막 및 기판 바깥쪽 가장자리(영역 B3)의 산화물 반도체막은 각각 2θ=31° 부근에 피크가 나타난다. 2θ=31° 부근의 이 피크는 InGaZnO4 결정의 (009)면에서 유래하는 것이고, 기판 중앙 및 바깥쪽 가장자리 각각에서 산화물 반도체막의 결정이 c축 배향을 갖고, c축이 산화물 반도체막의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 가리킨다. 또한 도 5의 (A) 및 (B)에 나타낸 2θ=24° 부근의 피크는 유리 기판에서 유래한다.
도 5의 (B)에 나타낸 기판 바깥쪽 가장자리(영역 B3)의 산화물 반도체막은 2θ=36° 부근에 피크가 나타난다. 2θ=36° 부근의 피크는 스피넬 결정 구조에서 유래한 것으로 생각된다. 따라서, 기판 바깥쪽 가장자리(영역 B3)의 산화물 반도체막에는 c축 배향을 갖는 결정 이외의 결정이 포함된다고 추정할 수 있다.
<1-4. 결함 준위 밀도의 평가 방법>
다음에, 산화물 반도체막에서의 결함 준위 밀도의 평가 방법에 대하여 도 6, 도 7의 (A) 및 (B), 도 8의 (A) 내지 (C), 및 도 9를 참조하여 설명한다. 결함 준위 밀도는, 트랜지스터의 측정된 고주파 C-V 특성과 계산된 C-V 특성을 비교함으로써 평가할 수 있다.
도 6은 계산에 사용되는 트랜지스터의 개략 단면도이다. 도 6의 트랜지스터는 절연막(103), 산화물 반도체막(108), 도전막(112a 및 112b), 절연막(116), 및 도전막(120)을 포함한다. 산화물 반도체막(108)은 절연막(116)을 개재하여 도전막(120)과 중첩되는 영역을 포함한다. 도전막(120)은 게이트 전극으로서 기능한다. 절연막(116)은 게이트 절연막으로서 기능한다. 도전막(112a 및 112b)은 산화물 반도체막(108)과 접하며 소스 전극 및 드레인 전극으로서 기능한다. 실제로 제작되고 측정에 사용된 트랜지스터도 같은 단면 구조를 갖는다.
C-V 특성의 계산에는, Silvaco Inc.에 의하여 개발된 디바이스 시뮬레이터 "Atlas"를 사용하였다. 표 1에는 계산에 사용된 파라미터를 열거한다. 또한 Eg는 에너지 갭을 나타내고, Nc는 전도대의 실효 상태 밀도를 나타내고, Nv는 가전자대의 실효 상태 밀도를 나타낸다.
[표 1]
Figure 112017094896446-pct00001
도전막(112a 및 112b)과 산화물 반도체막(108)이 접하는 영역에서의 산화물 반도체막(108)의 도너 밀도는 1×1019cm- 3로 하였다.
계산에 의하여 얻어진 이상적인 C-V 특성 및 제작된 트랜지스터의 측정된 C-V 특성을 도 7의 (A)에 나타내었다. 실제로 제작되고 측정이 수행된 트랜지스터에서는, 표 1에 나타낸 물성을 갖는 In-Ga-Zn 산화물이 산화물 반도체막(108)에 사용된다. C-V 특성의 측정은, 도전막(112a 및 112b)과 도전막(120)간의 전압(게이트 전압 Vg)을 -10V에서 10V까지 0.1V 간격으로 인가한 다음, 10V에서 -10V까지 0.1V 간격으로 인가하여 수행하였다. 게이트 전압 Vg로서는 1kHz의 교류 전압, 및 직류 전압을 인가하였다.
트랜지스터의 채널 길이가 길고 측정 영역의 용량의 변화를 충분히 반영할 수 없는 경우, 교류 전압의 주파수 증가가 측정 용량을 저감시키는 경우가 있다. 예를 들어, 트랜지스터의 채널 길이가 1000μm보다 작은 경우, 그 결과는 1kHz보다 높은 주파수의 교류 전압을 사용하여도 측정 영역의 용량의 변화를 충분히 반영할 수 있다. 따라서, 트랜지스터의 채널 길이에 따라 교류 전압의 주파수를 적절히 선택할 수 있다. 또한 트랜지스터의 실용적인 채널 길이의 경우의 교류 전압의 주파수는 예를 들어, 0.1kHz 이상 10MHz 이하, 0.2kHz 이상 1MHz 이하, 0.3kHz 이상 100kHz 이하, 또는 0.3kHz 이상 10kHz 이하이다.
도 7의 (A)에 나타낸 바와 같이, 게이트 전압 Vg에 대한 용량의 변화는 계산에 의하여 얻어진 이상적인 C-V 특성보다 실제로 측정된 C-V 특성에서 완만하다. 이것은 전도대 하단의 에너지 근방에 위치하는 얕은 결함 준위에 의하여 전자가 트랩되기 때문이라고 생각된다.
예를 들어, 도 8의 (A)에 나타낸 밴드 구조에 있어서, 축적이 개시될 때의 게이트 전압 Vg(V0으로 표기함)에서, 전자는 산화물 반도체막(108)의 에너지 갭의 얕은 결함 준위에 의하여 트랩되지 않고, 깊은 결함 준위에 의하여 트랩된다. 한편, 게이트 전압 Vg로서 양의 전압이 인가된, 도 8의 (B)에 나타낸 밴드 구조에 있어서, 산화물 반도체막(108)의 밴드는 휘어짐으로써, 얕은 결함 준위에 의해서도 전자가 트랩된다. 이들 현상은 얕은 또는 깊은 결함 준위와 페르미 준위 Ef의 관계의 의하여 이해할 수 있다.
또한 게이트 전압 Vg가 V0 미만일 때, 얕은 결함 준위로의/로부터의 전자의 트랩 및 디트랩(detrap)은 일어나지 않기 때문에, 계산값과 실제의 측정값 사이에는 차이가 없다. 또한, 게이트 전압 Vg를 전도대 하단의 에너지가 페르미 준위에 상당하는 게이트 전압 Vg(V1로 표기함)보다 높게 하더라도, 산화물 반도체막(108)과 절연막(116) 사이의 계면에서는 얕은 결함 준위로의/로부터의 전자의 트랩 및 디트랩이 일어나지 않기 때문에, 계산값과 실제의 측정값 사이에는 차이가 없다. 따라서, 게이트 전압 Vg가 V0 내지 V1의 범위 내일 때, 얕은 결함 준위는 도 8의 (C)에 나타낸 바와 같이 평가할 수 있다.
예를 들어 도 9에 나타낸 대표적인 C-V 특성을 사용한 얕은 결함 준위 밀도의 평가 방법에 대하여 설명한다. 계산에 의하여 얻어진 이상적인 C-V 특성에서 용량이 C1에서 C2로 변화할 때의 게이트 전압 Vg의 변화를 ΔV id 로 표기한다. 실제로 측정된 C-V 특성에서 용량이 C1에서 C2로 변화할 때의 게이트 전압 Vg의 변화를 ΔV ex 로 표기한다. 용량이 C1에서 C2로 변화할 때의 산화물 반도체막(108)과 절연막(116) 사이의 계면에서의 전위의 변화량을 Δφ로 표기한다.
도 9에서 실제의 측정값의 C-V 특성 기울기는 계산값의 C-V 특성 기울기보다 완만하고, 이는 ΔV id 가 ΔV ex보다 항상 작은 것을 가리킨다. 이때, ΔV ex 와 ΔV id 사이의 차이는 얕은 결함 준위에 전자를 트랩하는 데 필요한 전위차에 상당한다. 따라서, 산화물 반도체막(108)과 절연막(116) 사이의 계면에서 트랩된 전자로 인한 전하의 변화량을 ΔQ ss 로 표기하고 절연막(116)의 용량을 C OX 로 표기하면, ΔQ ss 는 아래에 나타낸 식(1)으로 표시할 수 있다.
[식(1)]
Figure 112017094896446-pct00002
또한, ΔQ ss 는 식(2)으로 표시할 수 있고, N ss 는 계면에서의 단위 면적 곱하기 에너지당 얕은 결함 준위 밀도이고 A는 트랜지스터의 채널 영역의 면적이다. 또한 q는 전기 소량을 나타낸다.
[식(2)]
Figure 112017094896446-pct00003
식(1)과 식(2)을 동시에 풂으로써 식(3)이 얻어진다.
[식(3)]
Figure 112017094896446-pct00004
다음에, 식(3)의 극한을 취함으로써 식(4)이 얻어진다.
[식(4)]
Figure 112017094896446-pct00005
바꿔 말하면, C-V 특성 및 식(4)으로부터, 산화물 반도체막(108)과 절연막(116) 사이의 계면에서의 얕은 결함 준위 밀도(N ss )를 얻을 수 있다. 또한 산화물 반도체막(108)과 절연막(116) 사이의 계면에서의 전위는 상술한 계산에 의하여 얻을 수 있다.
상술한 방법에서, 도 7의 (A)에 나타낸 C-V 특성에서의 산화물 반도체막(108)과 절연막(116) 사이의 계면에서의 얕은 결함 준위 밀도(N ss )를 얻을 수 있다. 얕은 결함 준위 밀도의 분포는, 가우시안 함수에 피팅된 식(5)으로 표시되는 곡선에 일치시킬 수 있다.
[식(5)]
Figure 112017094896446-pct00006
도 6의 트랜지스터 구조에서는, N을 2.9×1013cm- 2eV-1로 하고 W를 0.10eV로 함으로써 측정값과 계산값의 피팅을 수행할 수 있다. 이로써, 얕은 결함 준위 밀도의 피크값 N은 2.9×1013cm- 2eV- 1으로 판명된다. 가우시안 함수에 피팅된 곡선의 적분값으로부터, 얕은 결함 준위 밀도(N ss )로서 5.1×1012cm-2가 얻어진다.
다음에, 식(5)으로 표시된 가우시안형의 얕은 결함 준위 밀도를 사용하여 계산한 C-V 특성과 측정된 C-V 특성의 비교를 도 7의 (B)에 나타내었다. 이 결과는 계산된 C-V 특성 및 측정된 C-V 특성의 재현성이 높은 것을 가리킨다. 따라서, 얕은 결함 준위 밀도의 계산 방법으로서, 상술한 방법은 상당히 타당하다.
<1-5. 결함 준위 밀도의 평가>
다음에, 결정성이 다른 산화물 반도체막의 결함 준위 밀도를 <1-4. 결함 준위 밀도의 평가 방법>에서 설명한 평가 방법에 의하여 평가하였다.
≪트랜지스터 구조≫
우선, 제작한 트랜지스터의 구조에 대하여 도 10의 (A) 내지 (C)를 참조하여 설명한다. 도 10의 (A)는 트랜지스터(600)의 상면도이다. 도 10의 (B)는 도 10의 (A)의 일점쇄선 A1-A2에 따라 취한 단면도이고 도 10의 (C)는 도 10의 (A)의 일점쇄선 B1-B2를 따라 취한 단면도이다.
트랜지스터(600)는 기판(602) 위의 제 1 게이트 전극으로서 기능하는 도전막(604), 기판(602) 및 도전막(604) 위의 절연막(606), 절연막(606) 위의 절연막(607), 절연막(607) 위의 산화물 반도체막(608), 산화물 반도체막(608)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(612a), 및 산화물 반도체막(608)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(612b)을 포함한다.
도전막(612a 및 612b) 및 산화물 반도체막(608) 위에, 절연막(614, 616, 및 618)이 제공된다. 절연막(618) 위에 도전막(620)이 제공된다. 절연막(606 및 607)은 제 1 게이트 절연막으로서 기능한다. 절연막(614, 616, 및 618)은 제 2 게이트 절연막으로서 기능한다. 또한 도전막(620)은 트랜지스터(600)의 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다.
≪트랜지스터의 제작 방법≫
다음에, 도 10의 (A) 내지 (C)에 도시된 트랜지스터(600)의 제작 방법에 대하여 설명한다. 우선, 기판(602) 위에 도전막(604)을 형성하였다. 기판(602)으로서는 크기 720mm×600mm의 유리 기판을 사용하였다. 두께 100nm의 텅스텐막을 스퍼터링 장치에 의하여 형성하고 원하는 형상으로 가공하여 도전막(604)을 형성하였다.
다음에, 기판(602) 및 도전막(604) 위에 절연막(606) 및 절연막(607)을 형성하였다. 절연막(606)으로서는, 두께 400nm의 질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 절연막(607)으로서는, 두께 50nm의 산화질화 실리콘막을 PECVD 장치에 의하여 형성하였다.
다음에, 절연막(607) 위에 산화물 반도체막(608)을 형성하였다.
두께 35nm의 IGZO막을 스퍼터링 장치에 의하여 형성하고 원하는 형상으로 가공하여 산화물 반도체막(608)을 형성하였다. 또한 상기 IGZO막은, 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스를 유량비 1:1로 체임버에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다.
다음에, 제 1 가열 처리를 수행하였다. 제 1 가열 처리로서, 450℃에서 질소 분위기에서 1시간 가열 처리를 수행한 다음, 450℃에서 질소와 산소의 혼합 분위기에서 1시간 가열 처리를 수행하였다.
다음에, 절연막(607) 및 산화물 반도체막(608) 위에 도전막을 형성하고, 이 도전막 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭함으로써 도전막(612a 및 612b)을 형성하였다. 도전막(612a 및 612b)으로서, 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막을 스퍼터링 장치를 사용하여 진공에서 연속적으로 형성하였다. 도전막(612a 및 612b)을 형성한 후에 레지스트 마스크를 제거하였다.
다음에, 절연막(607), 산화물 반도체막(608), 및 도전막(612a 및 612b) 위에서부터, 인산 수용액(85%의 인산 수용액을 순수로 100배로 희석하여 얻은 수용액)을 도포하였다. 이와 같이 산화물 반도체막(608)의 표면에서 도전막(612a 및 612b)으로 덮이지 않은 부분을 제거하였다.
다음에, 절연막(607), 산화물 반도체막(608), 및 도전막(612a 및 612b) 위에 절연막(614 및 616)을 형성하였다. 절연막(614)으로서는, 두께 50nm의 산화질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 절연막(616)으로서는, 두께 400nm의 산화질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 또한, 절연막(614) 및 절연막(616)은, PECVD 장치를 사용하여 진공에서 연속적으로 형성하였다.
절연막(614)은, 기판 온도를 220℃로 하고, 유량 50sccm의 실레인 가스 및 유량 2000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력을 20Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급한 조건에서 퇴적시켰다. 절연막(616)은, 기판 온도를 220℃로 하고, 유량 160sccm의 실레인 가스 및 유량 4000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력을 200Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 1500W의 RF 전력을 공급한 조건에서 퇴적시켰다.
그리고, 제 2 가열 처리를 수행하였다. 제 2 가열 처리는 350℃에서 질소를 포함하는 분위기에서 1시간 수행하였다.
다음에, 기판 온도를 40℃로 하고, 유량 250sccm의 산소 가스를 체임버에 도입하고, 압력을 15Pa로 하고, 바이어스가 기판 측에 인가되도록, 4500W의 RF 전력을 애싱 장치에 제공된 평행판 전극들 사이에 공급한 조건에서 애싱 장치를 사용하여 절연막(614 및 616)에 산소 첨가 처리를 수행하였다.
다음에, 절연막(616) 위에 절연막(618)을 형성하였다. 절연막(618)으로서는, 두께 100nm의 질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 절연막(618)은, 기판 온도를 350℃로 하고, 유량 50sccm의 실레인 가스, 유량 5000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 체임버에 도입하고, 압력을 100Pa로 하고; PECVD 장치에 제공된 평행 평판 전극들 사이에 1000W의 RF 전력을 공급한 조건에서 퇴적시켰다.
다음에, 절연막(618) 위에 도전막을 형성하고, 이 도전막을 가공하여 도전막(620)을 형성하였다. 도전막(620)으로서는, 두께 100nm의 ITSO막을 스퍼터링 장치에 의하여 형성하였다. ITSO막은, 기판 온도를 실온으로 하고, 유량 72sccm의 아르곤 가스 및 유량 5sccm의 산소 가스를 체임버에 도입하고, 압력을 0.15Pa로 하고, 스퍼터링 장치에 제공된 금속 산화물 타깃에 3200W의 DC 전력을 공급한 조건에서 퇴적시켰다. 또한 ITSO막 형성에 사용되는 금속 산화물 타깃의 조성은 In2O3:SnO2:SiO2=85:10:5[wt％]로 하였다.
다음에 제 3 가열 처리를 수행하였다. 제 3 가열 처리는 250℃에서 질소 분위기에서 1시간 수행하였다.
상술한 공정을 거쳐 C-V 특성의 측정을 위한 트랜지스터를 형성하였다. 또한 상기 트랜지스터의 채널 길이를 200μm로 하고 채널 폭을 50μm로 하였다.
≪트랜지스터의 C-V 특성의 측정≫
다음에, 상술한 바와 같이 제작한 트랜지스터의 C-V 특성을 측정하였다. "Top Gate Sweep"에서, 제 1 게이트 전극으로서 기능하는 도전막(604)을 전기적으로 접지시키고, 제 2 게이트 전극으로서 기능하는 도전막(620)과, 소스 전극 및 드레인 전극으로서 기능하는 도전막(612a 및 612b) 사이에서 C-V 특성을 측정하였다. "Bottom Gate Sweep"에서, 제 2 게이트 전극으로서 기능하는 도전막(620)을 전기적으로 접지시키고, 제 1 게이트 전극으로서 기능하는 도전막(604)과, 소스 전극 및 드레인 전극으로서 기능하는 도전막(612a 및 612b) 사이에서 C-V 특성을 측정하였다.
또한 C-V 특성의 측정에서는, 도전막(604) 또는 도전막(620)과 도전막(612a 및 612b)간의 전압(게이트 전압 Vg라고도 함)을 -10V에서 10V까지 0.2V 간격으로 인가하였다. 게이트 전압 Vg로서는 10kHz의 교류 전압을 인가하였다.
상술한 방법으로 제작한 트랜지스터의 측정된 C-V 특성을 도 11의 (A) 및 (B)에 나타내었다.
C-V 특성의 측정은 트랜지스터의 720mm×600mm의 유리 기판 중앙 근방(영역 I3 및 J3) 및 기판 바깥쪽 가장자리 근방(영역 L3 및 N3)에 대하여 수행하였다. 또한 여기서 유리 기판에는, 도 4에 나타낸 크기 720mm×600mm의 유리 기판의 좌표를 사용한다.
도 11의 (A)는 Top Gate Sweep의 결과를 나타낸 것이고 도 11의 (B)는 Bottom Gate Sweep의 결과를 나타낸 것이다. 도 11의 (A) 및 (B)에서, 세로축이 용량 C를 나타내고 가로축이 게이트 전압 Vg를 나타낸다.
도 11의 (A) 및 (B)에 나타낸 바와 같이, 측정된 용량은 Bottom Gate Sweep에서보다 Top Gate Sweep에서 낮았다. 또한, 게이트 전압 Vg에 대한 용량의 측정된 변화는 기판 중앙 근방에서보다 기판 바깥쪽 가장자리 근방에서 작았다.
≪결함 준위 밀도≫
다음에, 트랜지스터에서의 결함 준위 밀도를 계산하기 위하여 측정된 C-V 특성 및 계산된 C-V 특성을 비교하였다. 트랜지스터에서의 결함 준위 밀도의 계산 방법에 대해서는 <1-4. 결함 준위 밀도의 평가 방법>을 참조할 수 있다.
트랜지스터의 기판 중앙 근방(영역 I3)에서 Bottom Gate Sweep로 측정한 C-V 특성에, 상술한 식(5)으로 표시되는 가우시안 곡선(계산값)을 피팅한 결과를 도 12의 (A)에 나타내었다. 도 12의 (A)에 나타낸 바와 같이, 측정된 C-V 특성 및 계산된 C-V 특성은 피팅의 결과 서로 일치하고, 이것은 산화물 반도체막(608)의 얕은 결함 준위 밀도(N ss )를 계산할 수 있다는 것을 뜻한다. 도 12의 (A)에서는, N을 2.8×1012cm- 2eV-1로 하고 W을 0.07eV로 함으로써 C-V 특성의 측정값 및 계산값의 피팅을 수행하였다. 이로써, 얕은 결함 준위 밀도의 피크값 N은 2.8×1012cm- 2eV- 1으로 판명된다. 곡선의 적분값으로부터, 얕은 결함 준위 밀도(N ss )를 얻을 수 있다.
다음에, 상술한 식(5)으로 표시되는 가우시안형의 얕은 결함 준위 밀도를 사용하여 C-V 특성을 계산하였다. 계산된 C-V 특성과 측정된 C-V 특성의 비교를 도 12의 (B)에 나타내었다. 이 결과는 계산된 C-V 특성 및 측정된 C-V 특성은 재현성이 높은 것을 가리킨다. 따라서, 얕은 결함 준위 밀도의 계산 방법으로서, 상술한 방법은 상당히 타당하다.
≪결함 준위 밀도의 면내 분포≫
그리고, 크기 720mm×600mm의 유리 기판의 결함 준위 밀도의 면내 분포를 조사하기 위하여, 영역 C3, D3, F3, G3, I3, J3, L3 및 M3에 대하여 얕은 결함 준위 밀도(shallow level DOS 또는 sDOS라고도 함)의 피크값을 측정하였다. 또한 여기서 유리 기판에는, 도 4에 나타낸 크기 720mm×600mm의 유리 기판의 좌표를 사용한다. 크기 720mm×600mm의 유리 기판의 sDOS의 피크값을 도 13에 나타내었다.
도 13에서 볼 수 있는 바와 같이, 상기에서 제작한 트랜지스터에서는, 기판 중앙 근방에서 기판 바깥쪽 가장자리를 향하여 sDOS가 증가되는 경향이 있다. 이 경향은, 단면 TEM 이미지에서 보인 결정성 또는 스피넬 결정 구조에서 유래하는 XRD 피크의 강도와는 역상관인 것을 시사한다.
즉, 결정성이 높은 기판 중앙 근방에서는 sDOS가 낮다. 바꿔 말하면, 결정성이 높은 산화물 반도체막은 sDOS의 피크값이 작다.
<1-6. 트랜지스터 특성 및 sDOS>
다음에, 상술한 바와 같이 제작한 트랜지스터의 특성과 계산된 sDOS의 상관에 대하여 조사하였다. 여기서 트랜지스터 특성은 Id-Vg 특성에서 얻어지는 전계 효과 이동도(μFE)이다. 전계 효과 이동도(μFE)의 측정은 유리 기판의 영역 C3, D3, F3, G3, I3, J3, L3, 및 M3에 대하여 수행하였다. 또한 여기서 유리 기판에는, 도 4에 나타낸 크기 720mm×600mm의 유리 기판의 좌표를 사용한다.
트랜지스터의 Id-Vg 특성에서 얻어지는 전계 효과 이동도(μFE)와 기판 중앙에서의 거리의 관계를 도 14에 나타내었다. 또한 전계 효과 이동도(μFE)는 Vd=10V에서 측정하였다.
도 14에서 볼 수 있는 바와 같이, 상기에서 제작한 트랜지스터에서는, 기판 중앙 근방에서 기판 바깥쪽 가장자리를 향하여 전계 효과 이동도(μFE)가 저하되는 경향이 있다.
다음에, 도 13에 나타낸 sDOS의 피크값과 도 14에 나타낸 전계 효과 이동도의 상관을 조사하였다. 도 15는 sDOS의 피크값과 전계 효과 이동도의 상관을 나타낸 것이다. 또한 도 15에서, 세로축은 전계 효과 이동도(μFE)를 나타내고 가로축은 sDOS의 피크값을 나타낸다.
도 15에 나타낸 바와 같이, 트랜지스터의 전계 효과 이동도는 sDOS의 피크값이 작을 때 높은 경향이 있다. 이 경향은 Bottom Gate Sweep에서 더 현저하다. 따라서, sDOS의 피크값이 1×1013cm- 2eV-1 미만, 바람직하게는 2×1012cm- 2eV-1 미만, 더 바람직하게는 1×1010cm- 2eV-1 미만인 산화물 반도체막을 포함함으로써 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다.
본 실시형태에서 설명한 구조는 다른 실시형태들 및 실시예들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1의 산화물 반도체에 대하여 도 16의 (A) 내지 (D), 도 17의 (A) 내지 (D), 도 18의 (A) 내지 (C), 도 19의 (A) 및 (B), 도 20, 도 21, 도 22의 (A) 내지 (C), 도 23의 (A) 내지 (F), 도 24의 (A) 내지 (G), 및 도 25의 (A) 내지 (G)를 참조하여 자세히 설명한다.
<2-1. CAAC-OS>
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 복수의 c축 배향된 결정부(펠릿이라고도 함)를 갖는 산화물 반도체 중 하나이다.
TEM을 사용하여 얻은 CAAC-OS의 명시야상 및 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는 복수의 펠릿이 관찰될 수 있다. 하지만 고분해능 TEM 이미지에서, 펠릿들의 경계, 즉 결정립계(grain boundary)는 명료하게 관찰되지 않는다. 따라서, CAAC-OS에서는 결정립계로 인한 전자 이동도의 저하가 일어나기 어렵다.
TEM으로 관찰한 CAAC-OS에 대하여 이하에서 설명한다. 도 16의 (A)는 샘플 표면에 실질적으로 평행한 방향으로부터 관찰된 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는 구면 수차 보정(spherical aberration corrector) 기능에 의하여 얻어진다. 구면 수차 보정 기능에 의하여 얻어진 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, JEOL Ltd.제의 원자 분해능 분석 전자 현미경 JEM-ARM200F에 의하여 얻어질 수 있다.
도 16의 (B)는 도 16의 (A)에서의 영역(1)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 16의 (B)는 펠릿에서, 금속 원자가 층상으로 배열되어 있는 것을 나타낸 것이다. 각 금속 원자층은, CAAC-OS 막이 형성되는 표면(이후, 이 표면을 형성면이라고 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형태를 갖고, CAAC-OS막의 형성면 또는 상면에 평행하게 배열된다.
도 16의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 이 특징적인 원자 배열을 도 16의 (C)에서 보조선으로 나타내었다. 도 16의 (B) 및 (C)는 펠릿의 크기가 약 1nm 내지 3nm이고, 펠릿들의 기울기에 기인한 공간의 크기가 약 0.8nm인 것을 입증하고 있다. 그러므로 펠릿을 나노결정(nc)이라고 할 수도 있다. 또한 CAAC-OS를 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지에 따르면, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 개략적인 배열이, 벽돌 또는 블록이 쌓인 것과 같은 구조로 도시되어 있다(도 16의 (D) 참조). 도 16의 (C)에 관찰되듯이, 펠릿들이 기울어져 있는 부분은 도 16의 (D)에 나타낸 영역(5161)에 상당한다.
도 17의 (A)는 샘플 표면에 실질적으로 수직인 방향으로부터 관찰된 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 17의 (B), (C), 및 (D)는 각각 도 17의 (A)에서의 영역(1), (2), 및 (3)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 17의 (B), (C), 및 (D)는, 펠릿에서 금속 원자들이 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 나타낸 것이다. 하지만, 상이한 펠릿들 간에서 금속 원자의 배열에 규칙성은 없다.
다음으로, XRD에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 분석하면, 도 18의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래한 것으로, CAAC-OS의 결정이 c축 배향을 갖고, c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 나타낸다.
또한, out-of-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 31° 근방일 때의 피크에 더하여 2θ가 36° 근방일 때에 또 하나의 피크가 나타날 수 있다. 2θ가 36° 근방일 때의 피크는 CAAC-OS의 일부에 c축 배향을 가지지 않는 결정이 포함되는 것을 가리킨다. out-of-plane법에 의하여 분석한 CAAC-OS에서는, 2θ가 31° 근방일 때 피크가 나타나는 것이 바람직하고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
한편, c축에 실질적으로 수직인 방향으로 샘플에 X선빔이 입사하는 in-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. CAAC-OS의 경우, 2θ를 56° 근방에 고정하고 샘플 표면에 대한 법선 벡터를 축(φ축)으로서 사용하여 샘플을 회전시켜 분석(φ 스캔)을 수행하면, 도 18의 (B)에 나타낸 바와 같이 피크가 명확하게 관찰되지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하면, 도 18의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에서 유래하는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석은, CAAC-OS에서 a축 및 b축의 방향이 불규칙하게 배향되는 것을 보여준다.
다음으로, 전자 회절에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, 프로브 직경 300nm의 전자빔이, 샘플 표면에 평행한 방향으로 InGaZnO4 결정을 포함하는 CAAC-OS에 입사하면, 도 19의 (A)에 나타낸 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 얻어질 수 있다. 이 회절 패턴에는 InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿이 c축 배향을 갖고 c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것도 나타낸다. 한편, 도 19의 (B)는, 프로브 직경 300nm의 전자빔이 샘플 표면에 수직인 방향으로 같은 샘플에 입사하는 식으로 얻어지는 회절 패턴을 나타낸 것이다. 도 19의 (B)에 나타낸 바와 같이 고리형 회절 패턴이 관찰된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 규칙적인 배향을 가지지 않는 것도 나타낸다. 도 19의 (B)에서의 제 1 고리는 InGaZnO4 결정의 (010)면 및 (100)면 등에서 유래하는 것으로 생각된다. 도 19의 (B)에서의 제 2 고리는 (110)면 등에서 유래하는 것으로 생각된다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 진입 또는 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는 CAAC-OS는 불순물 및 결함(예를 들어, 산소 빈자리)의 양이 적다는 것을 의미한다.
또한, 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(구체적으로, 실리콘 등)는, 산화물 반도체로부터 산소를 추출하고, 이 결과 산화물 반도체의 원자 배열이 무질서해지고 산화물 반도체의 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 무질서하게 하고 결정성을 저하시킨다.
불순물 또는 결함을 갖는 산화물 반도체의 특성은 광 또는 열 등에 의하여 변화될 수 있다. 예를 들어, 산화물 반도체에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 작용할 수 있다. 또한, 산화물 반도체의 산소 빈자리는, 캐리어 트랩으로서 작용하거나 또는 수소가 포획되면 캐리어 발생원으로서 작용한다.
불순물 및 산소 빈자리의 양이 적은 CAAC-OS는 캐리어 밀도가 낮은(구체적으로, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상) 산화물 반도체이다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 상태 밀도가 낮다. 따라서 CAAC-OS를 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
<2-2. nc-OS>
다음으로, nc-OS에 대하여 설명한다.
nc-OS는 고분해능 TEM 이미지에서 결정부가 관찰되는 영역, 및 결정부가 명확하게 관찰되지 않는 영역을 갖는다. 대부분의 경우, nc-OS막에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하이다. 또한, 10nm보다 크고 100nm 이하의 크기의 결정부를 포함하는 산화물 반도체를 미결정(microcrystalline) 산화물 반도체라고 하는 경우가 있다. nc-OS의 고분해능 TEM 이미지에서, 예를 들어 결정립계가 명확하게 관찰되지 않는 경우가 있다. 또한, 나노결정의 기원은 CAAC-OS에서의 펠릿과 동일한 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 할 수 있다.
nc-OS에서, 미소 영역(예를 들어, 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 배향이 일치되지 않는다. 따라서, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없다. 예를 들어, 펠릿의 크기보다 큰 직경을 갖는 X선빔을 사용하여 out-of-plane법에 의하여 nc-OS를 분석하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 펠릿의 크기보다 큰 프로브 직경(예를 들어, 50nm 이상)을 갖는 전자빔을 사용하여 nc-OS에 대하여 전자 회절을 수행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 펠릿의 크기와 가깝거나 작은 전자빔을 적용하면, nc-OS의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에, 원(고리)형 패턴의 고휘도 영역이 나타나는 경우가 있다. nc-OS의 나노빔 전자 회절 패턴에서도 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
상술한 바와 같이, 펠릿들(나노결정들) 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 상태 밀도가 낮은 경향이 있다. 또한, nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 상태 밀도가 높다.
<2-3. a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는다.
a-like OS의 고분해능 TEM 이미지에서는 보이드(void)가 관찰될 수 있다. 또한, 고분해능 TEM 이미지에서, 결정부가 명확하게 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다.
a-like OS는 보이드를 함유하기 때문에 불안정한 구조를 갖는다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 갖는다는 것을 증명하기 위하여, 전자 조사에 기인하는 구조의 변화에 대하여 이하에서 설명한다.
전자 조사를 수행할 샘플로서 a-like OS(샘플 A라고 함), nc-OS(샘플 B라고 함), 및 CAAC-OS(샘플 C라고 함)를 준비한다. 각 샘플은 In-Ga-Zn 산화물이다.
먼저, 각 샘플의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 샘플이 결정부를 갖는 것을 보여준다.
또한, 어느 부분을 결정부로 간주할지는 다음과 같이 결정된다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 갖는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 격자 줄무늬(lattice fringe) 사이의 격자간 거리가 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 대응한다.
도 20은 각 샘플의 결정부(22지점 내지 45지점)의 평균 크기의 변화를 나타낸 것이다. 또한, 결정부의 크기는 격자 줄무늬의 길이에 상당한다. 도 20은 a-like OS에서의 결정부의 크기가 누적 전자 조사량의 증가에 따라 커지는 것을 가리킨다. 구체적으로는 도 20에서 (1)로 나타낸 바와 같이, TEM 관찰의 시작에서 약 1.2nm인 결정부(초기 핵이라고도 함)가, 누적 전자 조사량이 4.2×108e-/nm2일 때 약 2.6nm의 크기로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부의 크기는 전자 조사의 시작부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지 거의 변화를 나타내지 않는다. 구체적으로는, 도 20에서 (2) 및 (3)으로 나타낸 바와 같이 누적 전자 조사량에 상관없이 nc-OS 및 CAAC-OS의 평균 결정 크기는 각각 약 1.4nm 및 약 2.1nm이다.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발된다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의하여 결정부의 성장이 거의 유발되지 않는다. 그러므로, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 갖는다.
a-like OS는 보이드를 함유하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 갖는 산화물 반도체는 퇴적하기 어렵다.
예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 원자비 In:Ga:Zn=1:1:1의 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체에서, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 일정한 조성을 갖는 산화물 반도체는 단결정 구조에서 존재할 수 없을 가능성이 있다. 그 경우, 조성이 상이한 단결정 산화물 반도체들을 적절한 비로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상을 포함하는 적층이어도 좋다.
<2-4. CAAC-OS막의 형성 방법>
다음에, CAAC-OS막의 형성 방법의 예에 대하여 아래에서 설명한다.
도 21은 퇴적 체임버의 내부의 개략도이다. CAAC-OS막은 스퍼터링법에 의하여 형성할 수 있다.
도 21에 나타낸 바와 같이, 기판(5220)과 타깃(5230)은 서로 마주 보도록 배치된다. 기판(5220)과 타깃(5230) 사이에 플라스마(5240)가 생성된다. 기판(5220) 아래에는 가열 기구(5260)가 있다. 타깃(5230)은 백킹 플레이트(backing plate)(도면에는 미도시)에 접착된다. 백킹 플레이트를 개재하여 타깃(5230)과 마주 보도록 복수의 자석이 위치한다. 자석의 자기장을 이용함으로써 퇴적 속도를 높이는 스퍼터링법을 마그네트론 스퍼터링법이라고 한다.
기판(5220)과 타깃(5230) 사이의 거리 d(타깃-기판 거리(T-S 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하이다. 퇴적 체임버의 대부분은 퇴적 가스(예를 들어, 산소 가스, 아르곤 가스, 또는 산소를 5volume% 이상 함유하는 혼합 가스)로 채워지고 퇴적 체임버 내의 압력은 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5230)에 일정한 값 이상의 전압을 인가함으로써 방전이 시작되고, 플라스마(5240)가 관찰된다. 자기장은 타깃(5230) 근방에 고밀도 플라스마 영역을 형성한다. 고밀도 플라스마 영역에서는, 퇴적 가스가 이온화됨으로써, 이온(5201)이 생성된다. 이온(5201)의 예에는 산소 양이온(O+) 및 아르곤 양이온(Ar+)이 포함된다.
여기서, 타깃(5230)은 복수의 결정립을 포함하는 다결정 구조를 갖고, 결정립들 중 어느 것에는 벽개면(劈開面)이 존재한다. 도 22의 (A) 내지 (C)는 일례로서, 타깃(5230)에 포함되는 InMZnO4(원소 M은 예를 들어 Al, Ga, Y 또는 Sn)의 결정 구조를 나타낸 것이다. 또한 도 22의 (A)는 b축에 평행한 방향으로부터 관찰된 InMZnO4의 결정 구조를 도시한 것이다. InMZnO4의 결정에서, 산소 원자가 음으로 대전됨으로써, 인접한 2개의 M-Zn-O층 사이에 척력(斥力)이 생긴다. 따라서, InMZnO4 결정은 인접한 2개의 M-Zn-O층 사이에 벽개면을 갖는다.
고밀도 플라스마 영역에서 생성된 이온(5201)은 전계에 의하여 타깃(5230) 쪽으로 가속되어 타깃(5230)과 충돌된다. 이때, 벽개면으로부터 평판상 또는 펠릿상의 스퍼터링 입자인 펠릿(5200)이 분리된다(도 21). 펠릿(5200)은 도 22의 (A)에 나타낸 2개의 벽개면 사이에 있다. 따라서, 펠릿(5200)을 관찰하면, 그 단면은 도 22의 (B)에 나타낸 바와 같고, 그 상면은 도 22의 (C)에 나타낸 바와 같다. 또한 펠릿(5200)의 구조는 이온(5201) 충돌의 충격에 의하여 변형될 수 있다.
펠릿(5200)은 삼각형의 면, 예를 들어 정삼각형의 면을 갖는 평판상(펠릿상)의 스퍼터 입자이다. 또는, 펠릿(5200)은 육각형의 면, 예를 들어 정육각형의 면을 갖는 평판상(펠릿상)의 스퍼터 입자이다. 그러나, 펠릿(5200)의 평면의 형상은 삼각형 또는 육각형에 한정되지 않는다. 예를 들어, 평판은 2개 이상의 삼각형을 조합하여 형성된 형상을 가질 수 있다. 예를 들어, 2개의 삼각형(예를 들어 정삼각형)을 조합함으로써 사각형(마름모)을 형성하여도 좋다.
펠릿(5200)의 두께는 퇴적 가스의 종류 등에 따라 결정된다. 예를 들어, 펠릿(5200)의 두께는 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하이다. 또한 예를 들어, 펠릿(5200)의 폭은 1nm 이상 100nm 이하, 바람직하게는 2nm 이상 50nm 이하, 더 바람직하게는 3nm 이상 30nm 이하이다. 예를 들어, In-M-Zn 산화물을 포함하는 타깃(5230)과 이온(5201)이 충돌된다. 그리고, M-Zn-O층과 In-O층과 M-Zn-O층의 3층을 포함하는 펠릿(5200)이 분리된다. 또한 펠릿(5200)의 분리에 수반하여, 입자(5203)도 타깃(5230)으로부터 스퍼터된다. 입자(5203)는 하나의 원자 또는 여러 원자들의 집합체를 갖는다. 따라서, 입자(5203)를 원자 입자라고 할 수 있다.
펠릿(5200)은 플라스마(5240)를 통과할 때 전하를 받아, 그 표면이 음 또는 양으로 대전될 수 있다. 예를 들어, 펠릿(5200)은 플라스마(5240)의 O2-로부터 음의 전하를 받는다. 그 결과, 펠릿(5200) 표면 상의 산소 원자가 음으로 대전될 수 있다. 또한, 펠릿(5200)은 플라스마(5240)를 통과할 때, 플라스마(5240) 내의 인듐, 원소 M, 아연, 또는 산소 등과 결합되어 성장하는 경우가 있다.
플라스마(5240)를 통과한 펠릿(5200) 및 입자(5203)는 기판(5220)의 표면에 도달한다. 또한 질량이 작기 때문에 입자(5203)의 일부는 진공 펌프 등에 의하여 외부로 배출된다.
다음에, 기판(5220)의 표면 위의 펠릿(5200) 및 입자(5203)에 대하여 도 23의 (A) 내지 (F)를 참조하여 설명한다.
우선, 첫 번째 펠릿(5200)이 기판(5220) 위에 퇴적된다. 펠릿(5200)은 평판상을 갖기 때문에, 평면이 기판(5220)의 표면과 마주 보도록 퇴적된다. 이때, 펠릿(5200)의 기판(5220) 측의 표면 상의 전하가 기판(5220)을 통하여 유실된다.
다음에, 두 번째 펠릿(5200)이 기판(5220)에 도달한다. 첫 번째 펠릿(5200)의 표면 및 두 번째 펠릿(5200)의 표면은 대전되어 있기 때문에, 이들은 서로 반발한다. 그 결과, 두 번째 펠릿(5200)은 첫 번째 펠릿(5200) 위에 퇴적되는 것을 피하고, 첫 번째 펠릿(5200)으로부터 조금 떨어지도록 기판(5220)의 표면과 평면이 마주 보는 상태에서 퇴적된다. 이를 반복함으로써, 한 층의 두께를 갖도록 수많은 펠릿(5200)이 기판(5220)의 표면에 퇴적된다. 인접된 펠릿들(5200) 사이에는 펠릿(5200)이 퇴적되지 않는 영역이 생긴다(도 23의 (A) 참조).
그리고, 플라스마로부터 에너지를 받은 입자(5203)가 기판(5220)의 표면에 도달한다. 입자(5203)는 펠릿(5200)의 표면 등의 활성 영역에 퇴적되지 못한다. 이러한 이유로, 입자(5203)는 펠릿(5200)이 퇴적되지 않은 영역으로 이동하고 펠릿(5200)의 측면에 부착된다. 플라스마로부터 받은 에너지에 의하여 입자(5203)의 결합손(available bonds)이 활성화됨으로써, 펠릿(5200)과 화합적으로 결합되어 수평 성장부(5202)를 형성한다(도 23의 (B) 참조).
수평 성장부(5202)가 수평 방향으로 더 성장하여 펠릿들(5200)이 서로 연결된다(도 23의 (C) 참조). 이와 같이, 수평 성장부(5202)는 펠릿(5200)이 퇴적되지 않은 영역을 메울 때까지 형성된다. 이 메커니즘은 ALD(atomic layer deposition)법의 퇴적 메커니즘과 비슷하다.
퇴적된 펠릿들(5200)이 상이한 방향으로 배향되어 있더라도, 입자(5203)가 수평 성장(lateral growth)을 일으켜 펠릿(5200)들 사이의 틈을 메우기 때문에, 명확한 결정립계가 형성되지 않는다. 또한, 입자(5203)가 펠릿들(5200) 사이를 매끄럽게 연결시키기 때문에, 단결정 및 다결정과 다른 결정 구조가 형성된다. 바꿔 말하면, 미소한 결정 영역들(펠릿들(5200)) 사이에 찌그러짐을 포함하는 결정 구조가 형성된다. 결정 영역들 사이의 틈을 메우는 영역은 찌그러진 결정 영역이기 때문에, 상기 영역을 비정질 구조라고 부르는 것은 적절하지 않을 것이다.
다음에, 새로운 펠릿(5200)이, 평면이 기판(5220)의 표면과 마주 보는 상태에서 퇴적된다(도 23의 (D) 참조). 그 후, 입자(5203)가 펠릿(5200)이 퇴적되지 않은 영역을 메우도록 퇴적됨으로써, 수평 성장부(5202)가 형성된다(도 23의 (E) 참조). 이와 같이 하여, 입자(5203)가 펠릿(5200)의 측면에 부착되고, 수평 성장부(5202)가 수평 성장을 일으켜 두 번째 층의 펠릿들(5200)이 서로 연결된다(도 23의 (F) 참조). 퇴적은 m번째 층(m은 2 이상의 정수(整數))이 형성될 때까지 이어지고, 결과적으로 적층 박막 구조가 형성된다.
펠릿(5200)의 퇴적 방법은 기판(5220)의 표면 온도 등에 따라 변화된다. 예를 들어, 기판(5220)의 표면 온도가 높으면, 기판(5220)의 표면 위에서 펠릿(5200)의 마이그레이션이 일어난다. 그 결과, 입자(5203)를 개재하지 않고 서로 직접 연결되는 펠릿(5200)의 비율이 증가됨으로써, 배향성이 높은 CAAC-OS가 만들어진다. CAAC-OS의 형성을 위한 기판(5220)의 표면 온도는 실온 이상 340℃ 미만, 바람직하게는 실온 이상 300℃ 이하, 더 바람직하게는 100℃ 이상 250℃ 이하, 더욱 바람직하게는 100℃ 이상 200℃ 이하이다. 따라서, 8세대 이상의 대형 기판을 기판(5220)으로서 사용할 때에도, CAAC-OS의 퇴적으로 인한 휘어짐 등은 거의 일어나지 않는다.
한편, 기판(5220)의 표면 온도가 낮으면, 기판(5220) 위의 펠릿(5200)의 마이그레이션은 일어나기 어렵다. 그 결과, 펠릿들(5200)이 적층되어 배향성이 낮은 nc-OS 등을 형성한다. nc-OS에서, 펠릿(5200)은 음으로 대전되기 때문에 펠릿들(5200)은 일정한 틈을 두고 퇴적될 가능성이 있다. 그러므로, nc-OS는 배향성이 낮지만 어느 정도의 규칙성을 가지므로, 비정질 산화물 반도체보다 치밀한 구조를 갖는다.
CAAC-OS에서 펠릿들 사이의 틈이 매우 작을 때, 이들 펠릿이 하나의 큰 펠릿을 형성하여도 좋다. 큰 펠릿의 내부는 단결정 구조를 갖는다. 예를 들어, 펠릿의 크기는 위에서 봤을 때 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하이어도 좋다.
펠릿은 이러한 퇴적 모델에 따라 기판의 표면에 퇴적된다고 생각된다. CAAC-OS는 형성면이 결정 구조를 갖지 않는 경우에도 퇴적할 수 있다. 이것은 에피택셜(epitaxial) 성장과는 다른 성장 메커니즘인 상술한 퇴적 모델의 타당성이 높다는 것을 나타낸다. 또한, 상술한 퇴적 모델에 의하여, 대형 유리 기판 등 위에도 CAAC-OS 또는 nc-OS의 균일한 막을 형성할 수 있다. 예를 들어, 기판의 표면(형성면)이 비정질 구조(예를 들어 비정질 산화 실리콘)를 가지더라도, CAAC-OS를 형성할 수 있다.
또한, 기판의 표면(형성면)이 요철 형상을 가지더라도, 펠릿은 그 형상을 따라 배열된다.
상술한 퇴적 모델은 결정성이 높은 CAAC-OS는 다음과 같이 하여 형성할 수 있다는 것을 시사한다. 우선, 긴 평균 자유 행로를 갖기 위하여 고진공에서 퇴적을 수행하고, 기판 주변의 대미지를 줄이기 위하여 플라스마 에너지를 약하게 하고, 형성면에 열 에너지를 가하여 퇴적 중의 플라스마로 인한 대미지를 보수한다.
상술한 퇴적 모델은 타깃이 복수의 결정립을 갖는 복합 산화물, 예를 들어 In-M-Zn 산화물 등의 다결정 구조를 가지며 어느 결정립이 벽개면을 갖는 경우뿐만 아니라, 예를 들어 산화 인듐, 원소 M의 산화물, 및 산화 아연을 함유하는 혼합물의 타깃을 사용하는 경우에도 사용할 수 있다.
혼합물의 타깃에 벽개면이 없기 때문에, 스퍼터링에 의하여 타깃으로부터 원자상 입자(atomic particles)가 분리된다. 퇴적 중에, 타깃 주변에 플라스마의 강전계 영역이 형성된다. 플라스마의 강전계 영역으로 인하여, 타깃으로부터 분리된 원자상 입자는 서로 연결되어 수평 성장을 일으킨다. 예를 들어, 원자상 입자인 인듐 원자가 서로 연결되고 수평 성장을 일으켜 In-O층으로 형성된 나노결정이 되고 나서, 나노결정성 In-O층을 보완하도록 M-Zn-O층이 나노결정성 In-O층 위 아래에 결합된다. 이와 같이, 혼합물의 타깃을 사용한 경우에도 펠릿을 형성할 수 있다. 따라서, 상술한 퇴적 모델은 혼합물의 타깃을 사용하는 경우에 적용할 수 있다.
다만, 타깃 주변에 플라스마의 강전계 영역이 형성되지 않는 경우, 타깃으로부터 분리된 원자상 입자만 기판 표면에 퇴적된다. 이 경우, 기판 표면에서 원자상 입자의 수평 성장이 일어날 가능성이 있다. 그러나, 원자상 입자들의 배향이 같지 않기 때문에, 결과물인 박막의 결정 배향도 일정하지 않다. 결과적으로, nc-OS 등이 얻어진다.
<2-5. 수평 성장>
입자(5203)가 펠릿(5200)에 수평 방향으로 부착(결합 또는 흡착)되면, 수평 성장이 일어나는 것에 대하여 설명한다.
도 24의 (A) 내지 (E)는 펠릿(5200)의 구조 및 금속 이온이 부착될 수 있는 위치를 도시한 것이다. 펠릿(5200)으로 가정하는 모델은 화학량론적 조성을 갖는 InMZnO4의 결정 구조로부터 추출된 84개의 원자에 의한 클러스터 모델이다. 아래에서는 원소 M이 Ga인 경우에 대하여 설명한다. 도 24의 (F)는 c축에 평행한 방향에서 본 펠릿(5200)의 구조를 도시한 것이다. 도 24의 (G)는 a축에 평행한 방향에서 본 펠릿(5200)의 구조를 도시한 것이다.
금속 이온이 부착될 수 있는 위치를 위치 A, 위치 B, 위치 a, 위치 b, 및 위치 c로 나타낸다. 위치 A는 펠릿(5200) 상면의, 하나의 갈륨 원자 및 2개의 아연 원자로 둘러싸인 격자 사이트(interstitial site)의 위쪽 부분이다. 위치 B는 펠릿(5200) 상면의, 2개의 갈륨 원자 및 하나의 아연 원자로 둘러싸인 격자 사이트의 위쪽 부분이다. 위치 a는 펠릿(5200) 측면의 인듐 사이트에 있다. 위치 b는 펠릿(5200) 측면의, In-O층과 Ga-Zn-O층 사이의 격자 사이트에 있다. 위치 c는 펠릿(5200) 측면의 갈륨 사이트에 있다.
가정한 위치(위치 A, 위치 B, 위치 a, 위치 b, 또는 위치 c)에 금속 이온이 배치된 각각의 경우에 대하여, 상대 에너지를 제 1 원리 계산에 의하여 추산하였다. 계산에는, 제 1 원리 계산 소프트웨어 VASP(Vienna Ab initio Simulation Package)를 이용하였다. 교환 상관 퍼텐셜에는, PBE(Perdew-Burke-Ernzerhof)형 GGA(generalized gradient approximation)를 이용하고, 이온 퍼텐셜에는 PAW(projector augmented wave)법을 이용하였다. 컷 오프 에너지는 400eV로 하고, Γ점만의 k점 샘플링을 이용하였다. 표 2에, 인듐 이온(In3 +), 갈륨 이온(Ga3 +), 및 아연 이온(Zn2 +)이 위치 A, 위치 B, 위치 a, 위치 b, 및 위치 c에 배치된 경우의 상대 에너지를 나타내었다. 또한 이 상대 에너지는 계산한 모델 중에서 가장 에너지가 낮은 모델의 에너지를 0eV로 설정한 조건에서의 상대값이다.
[표 1]
Figure 112017094896446-pct00007
어느 금속 이온이나 펠릿(5200)의 상면보다 측면에 부착되기 쉬운 것을 알았다. 인듐 이온뿐만 아니라 아연 이온도 위치 a의 인듐 사이트에 가장 부착되기 쉽다는 것도 알 수 있다.
산소 이온(O2-)의 펠릿(5200)에 대한 부착 용이성을 검증하였다. 도 25의 (A) 내지 (E)는 펠릿(5200)의 구조 및 산소 이온이 부착될 수 있는 위치를 도시한 것이다. 도 25의 (F)는 c축에 평행한 방향에서 본 펠릿(5200)의 구조를 도시한 것이다. 도 25의 (G)는 b축에 평행한 방향에서 본 펠릿(5200)의 구조를 도시한 것이다.
산소 이온이 부착될 수 있는 위치를 위치 C, 위치 D, 위치 d, 위치 e, 및 위치 f로 나타낸다. 위치 C에서, 산소 이온은 펠릿(5200)의 상면의 갈륨과 결합된다. 위치 D에서, 산소 이온은 펠릿(5200)의 상면의 아연과 결합된다. 위치 d에서, 산소 이온은 펠릿(5200)의 측면의 인듐과 결합된다. 위치 e에서, 산소 이온은 펠릿(5200)의 측면의 갈륨과 결합된다. 위치 f에서, 산소 이온은 펠릿(5200)의 측면의 아연과 결합된다.
가정한 위치(위치 C, 위치 D, 위치 d, 위치 e, 또는 위치 f)에 산소 이온이 배치된 각각의 경우에 대하여, 상대 에너지를 제 1 원리 계산에 의하여 추산하였다. 표 3에, 산소 이온(O2-)이 위치 C, 위치 D, 위치 d, 위치 e, 및 위치 f에 배치되는 경우의 상대 에너지를 나타내었다.
[표 3]
Figure 112017094896446-pct00008
산소 이온도 펠릿(5200)의 상면보다 측면에 부착되기 쉬운 것을 알 수 있다.
상술한 내용에 따르면, 펠릿(5200)에 접근한 입자(5203)는 펠릿(5200)의 측면에 우선적으로 부착된다. 이는, 입자(5203)가 펠릿(5200)의 측면에 부착될 때 펠릿(5200)의 수평 성장이 일어나는 퇴적 모델은 타당성이 높은 것을 시사한다.
또한 본 실시형태에서 설명한 구조는 다른 실시형태들 및 실시예들에서 설명하는 어느 구조와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태의 산화물 반도체막을 포함하는 반도체 장치, 및 그 제작 방법에 대하여 도 26의 (A) 내지 (C), 도 27의 (A) 내지 (C), 도 28의 (A) 내지 (C), 도 29의 (A) 내지 (C), 도 30의 (A) 내지 (D), 도 31의 (A) 및 (B), 도 32의 (A) 내지 (D), 도 33의 (A) 내지 (F), 도 34의 (A) 내지 (F), 도 35의 (A) 내지 (F), 도 36의 (A) 및 (B), 도 37의 (A) 내지 (F), 및 도 38의 (A) 내지 (F)를 참조하여 설명한다.
<3-1. 반도체 장치의 구조예>
도 26의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(200)의 평면도이다. 도 26의 (B)는 도 26의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 26의 (C)는 도 26의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다. 또한 도 26의 (A)에서, 트랜지스터(200)의 일부의 구성요소(예를 들어, 게이트 절연막으로서 기능하는 절연막)는 복잡화를 피하기 위하여 도시하지 않았다. 또한, 일점쇄선 X1-X2의 방향을 채널 길이 방향이라고 하고 일점쇄선 Y1-Y2의 방향을 채널 폭 방향이라고 하여도 좋다. 도 26의 (A)와 같이, 아래에서 설명하는 트랜지스터의 상면도에서 일부의 구성요소를 도시하지 않은 경우가 있다.
트랜지스터(200)는 기판(202) 위의 게이트 전극으로서 기능하는 도전막(204), 기판(202) 및 도전막(204) 위의 절연막(206), 절연막(206) 위의 절연막(207), 절연막(207) 위의 산화물 반도체막(208), 산화물 반도체막(208)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(212a), 및 산화물 반도체막(208)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(212b)을 포함한다. 트랜지스터(200) 위, 구체적으로는, 도전막(212a 및 212b) 및 산화물 반도체막(208) 위에, 절연막(214), 절연막(216), 및 절연막(218)이 제공된다. 절연막(214, 216, 및 218)은 트랜지스터(200)의 보호 절연막으로서 기능한다.
또한, 절연막(206 및 207)은 트랜지스터(200)의 게이트 절연막으로서 기능한다.
산화물 반도체막(208)으로서, 실시형태 1에서 설명한 산화물 반도체막을 사용할 수 있다. 본 발명의 일 형태의 산화물 반도체막은 결정성이 높기 때문에, 신뢰성이 높은 트랜지스터(200)를 제공할 수 있다.
본 실시형태의 반도체 장치의 구성요소에 대하여 아래에서 자세히 설명하기로 한다.
≪기판≫
적어도 나중에 실시될 열 처리에 견디기에 충분한 내열성을 갖는 재료이기만 하면 기판(202)의 재료 등에 특별한 한정은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등을 기판(202)으로서 사용하여도 좋다. 또는, 실리콘 또는 탄소화 실리콘 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 만들어진 화합물 반도체 기판, 또는 SOI(silicon on insulator) 기판 등을 기판(202)으로서 사용하여도 좋다. 또는, 이들 기판 중 어느 기판에 반도체 소자가 제공된 것을 기판(202)으로서 사용하여도 좋다. 기판(202)으로서 유리 기판을 사용하는 경우, 다음 중 어느 크기의 유리 기판을 사용할 수 있다: 6세대(1500mm×1850mm), 7세대(1870mm×2200mm), 8세대(2200mm×2400mm), 9세대(2400mm×2800mm), 그리고 10세대(2950mm×3400mm)이다. 따라서, 대형 표시 장치를 제작할 수 있다. 이와 같은 대형 기판은 제작 비용이 저감될 수 있으므로 바람직하게 사용된다.
또는, 기판(202)으로서 플렉시블 기판을 사용하여도 좋고, 플렉시블 기판에 트랜지스터(200)를 직접 제공하여도 좋다. 또는, 기판(202)과 트랜지스터(200) 사이에 분리층을 제공하여도 좋다. 분리층은, 이 분리층 위에 형성되는 반도체 장치의 일부 또는 전체를 완성시키고, 기판(202)으로부터 분리하고 다른 기판으로 전치(轉置)할 때에 사용할 수 있다. 이러한 경우, 트랜지스터(200)는 내열성이 낮은 기판 또는 플렉시블 기판에도 전치할 수 있다.
≪게이트 전극, 소스 전극, 및 드레인 전극으로서 기능하는 도전막>
게이트 전극으로서 기능하는 도전막(204), 및 소스 전극으로서 기능하는 도전막(212a), 및 드레인 전극으로서 기능하는 도전막(212b)은, 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 및 코발트(Co) 중에서 선택된 금속 원소; 이들 금속 원소 중 어느 것을 성분으로 함유하는 합금; 또는 이들 금속 원소 중 어느 것의 조합을 포함하는 합금 등을 사용하여 각각 형성할 수 있다.
도전막(204, 212a, 및 212b)은 단층 구조 또는 2층 이상의 적층 구조를 가져도 좋다. 예를 들어, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 텅스텐막이 적층된 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막이 적층된 2층 구조, 및 타이타늄막, 알루미늄막, 및 타이타늄막이 이 순서대로 적층된 3층 구조 등을 들 수 있다. 또는, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐 중에서 선택되는 하나 이상의 원소와 알루미늄을 조합한 합금막 또는 질화막을 사용하여도 좋다.
도전막(204, 212a, 및 212b)은 인듐 주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가되는 인듐 주석 산화물 등 투광성 도전 재료를 사용하여 형성할 수도 있다.
Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 도전막(204, 212a, 및 212b)에 사용하여도 좋다. Cu-X 합금막을 사용함으로써 공정에 습식 에칭 공정을 사용할 수 있기 때문에 제작 비용을 저감시킬 수 있다.
도전막(204, 212a, 및 212b)은 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중 적어도 하나를 포함하는 것이 특히 바람직하다. 도전막(204, 212a, 및 212b)이 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중 적어도 하나를 포함하면, 도전막(204, 212a, 및 212b)의 구리가 외부로 확산되는 것을 방지할 수 있어, 소위 배리어 메탈의 기능을 얻을 수 있다.
또한, 도전막(204, 212a, 및 212b)은 탄탈럼을 포함하는 질화물 또는 타이타늄을 포함하는 질화물을 포함하는 것이 바람직하다. 이러한 질화물은 도전성을 갖고, 구리 또는 수소에 대하여 배리어성이 높다. 또한, 이러한 질화물의 막은 수소를 거의 방출하지 않아 산화물 반도체막과 접하는 금속으로서 바람직하게 사용할 수 있다.
≪게이트 절연막으로서 기능하는 절연막≫
트랜지스터(200)의 게이트 절연막으로서 기능하는 절연막(206 및 207) 각각으로서, PECVD(plasma-enhanced chemical vapor deposition)법 또는 스퍼터링법 등에 의하여 형성된 다음 중 적어도 하나의 막을 포함하는 절연층을 사용할 수 있다: 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막이다. 또한 절연막(206 및 207)의 적층 구조 대신에, 상술한 것 중에서 선택되는 재료를 사용하여 형성되는 단층의 절연막 또는 3층 이상의 절연막을 사용하여도 좋다.
절연막(206)은 산소의 침입을 억제하는 차단막으로서 기능한다. 예를 들어, 과잉 산소가 절연막(207), 절연막(214), 절연막(216), 및/또는 산화물 반도체막(208)에 공급되는 경우, 절연막(206)은 산소의 투과를 억제할 수 있다.
또한 트랜지스터(200)의 채널 영역으로서 기능하는 산화물 반도체막(208)과 접촉되는 절연막(207)은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 바꿔 말하면, 절연막(207)은 산소를 방출할 수 있는 절연막이다. 절연막(207)에 산소 과잉 영역을 제공하기 위하여, 절연막(207)을 예를 들어 산소 분위기에서 형성한다. 또는, 퇴적 후에 절연막(207)에 산소를 주입함으로써 산소 과잉 영역을 형성하여도 좋다. 산소 주입 방법으로서, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 채용하여도 좋다.
절연막(207)으로서 산화 하프늄을 사용하는 경우, 다음 효과가 얻어진다. 산화 하프늄은 산화 실리콘 및 산화질화 실리콘보다 유전율이 높다. 따라서, 산화 하프늄을 사용함으로써, 산화 실리콘을 사용하는 경우에 비하여 절연막(207)의 두께를 두껍게 할 수 있으므로, 터널 전류로 인한 누설 전류를 낮게 할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄보다 높은 유전율을 갖는다. 따라서, 오프 상태 전류가 낮은 트랜지스터를 제공하기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정계 구조 및 입방정계 구조가 포함된다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다.
본 실시형태에서는, 절연막(206)으로서 질화 실리콘막을 형성하고, 절연막(207)으로서 산화 실리콘막을 형성한다. 질화 실리콘막은 산화 실리콘막보다 유전율이 높고 산화 실리콘막과 동등한 용량을 얻기 위해서는 더 두꺼운 두께가 필요하다. 따라서, 트랜지스터(200)의 게이트 절연막으로서 질화 실리콘막이 포함되면, 절연막의 두께를 물리적으로 두껍게 할 수 있다. 이에 의하여 트랜지스터(200)의 내전압의 저하를 저감할 수 있고, 또한 내전압을 높일 수 있기 때문에, 트랜지스터(200)에 대한 정전 방전 대미지가 저감된다.
≪산화물 반도체막≫
산화물 반도체막(208)으로서는, 실시형태 1에서 설명한 본 발명의 일 형태의 산화물 반도체막을 사용할 수 있다.
산화물 반도체막(208)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 에너지 갭이 이렇게 넓은 산화물 반도체를 사용함으로써, 트랜지스터(200)의 오프 상태 전류를 저감할 수 있다.
캐리어 밀도가 낮은 산화물 반도체막을 산화물 반도체막(208)으로서 사용한다. 예를 들어, 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 또는 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상인 산화물 반도체막을 산화물 반도체막(208)으로서 사용한다.
또한 상술한 것에 한정되지 않고, 요구되는 트랜지스터의 반도체 특성 및 전기 특성(예를 들어, 전계 효과 이동도 및 문턱 전압)에 따라 적절한 조성을 갖는 산화물 반도체를 산화물 반도체막(208)에 사용하여도 좋다. 또한, 요구되는 트랜지스터의 반도체 특성을 얻기 위하여, 산화물 반도체막(208)의 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소 대 산소의 원자비, 원자간 거리, 및 밀도 등을 적절히 설정하는 것이 바람직하다.
또한 산화물 반도체막(208)으로서 불순물 농도가 낮고 결함 상태의 밀도가 낮은 산화물 반도체막을 사용하면, 트랜지스터가 더 우수한 전기 특성을 가질 수 있으므로 바람직하다. 여기서는, 불순물 농도가 낮으며 결함 상태의 밀도가 낮은(산소 빈자리 수가 적은) 것을 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 음이 되는 일이 거의 없다(노멀리 온(normally-on)이 되는 일이 거의 없다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 상태의 밀도가 낮아서 트랩 상태의 밀도가 낮은 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 상태 전류가 매우 낮기 때문에, 소자의 채널 폭이 1×106μm이고 채널 길이가 10μm이더라도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V에서 10V까지일 때, 오프 상태 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다.
따라서, 채널 영역이 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막에 형성되는 트랜지스터는 전기 특성의 변화가 작고 신뢰성이 높다. 산화물 반도체막에서의 트랩 상태에 의하여 트랩된 전하는 방출될 때까지 걸리는 시간이 길고 고정 전하처럼 작용할 수 있다. 따라서 트랩 상태의 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 불안정한 전기 특성을 갖는 경우가 있다. 불순물의 예로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘 등을 들 수 있다.
산화물 반도체막(208)에 포함되는 수소는 금속 원자에 결합된 산소와 반응하여 물이 되고, 또한 산소가 방출된 격자(또는 산소가 방출된 부분)에 산소 빈자리가 형성된다. 산소 빈자리에 수소가 들어감으로써, 캐리어로서 작용하는 전자가 생성되는 경우가 있다. 또한, 금속 원자와 결합되는 산소에 수소의 일부가 결합됨으로써, 캐리어로서 작용하는 전자의 생성을 일으키는 경우가 있다. 따라서, 수소를 함유하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막(208)에서 수소를 가능한 한 저감하는 것이 바람직하다. 구체적으로는, SIMS(secondary ion mass spectrometry)에 의하여 측정되는 산화물 반도체막(208)의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 바꿔 말하면, 산화물 반도체막(208)은 SIMS에 의하여 측정되는 수소 농도가 1×1020atoms/cm3 미만인 영역을 포함한다.
14족에 속하는 원소의 하나인 실리콘 또는 탄소가 산화물 반도체막(208)에 함유되면, 산화물 반도체막(208)에서 산소 빈자리가 증가되고, 산화물 반도체막(208)이 n형 막이 된다. 이로써, 산화물 반도체막(208)의 실리콘 또는 탄소의 농도(SIMS에 의하여 측정되는 농도) 또는 산화물 반도체막(208)의 계면 부근의 실리콘 또는 탄소의 농도(SIMS에 의하여 측정되는 농도)는 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 설정한다.
산화물 반도체막(208)이 알칼리 금속 또는 알칼리 토금속을 함유하면, 상기 알칼리 금속 또는 상기 알칼리 토금속과, 산화물 반도체막에 함유되는 산소 등이 서로 결합되어, 캐리어가 생성되는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속을 함유하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막(208)의 알칼리 금속 또는 알칼리 토금속의 농도를 감소시키는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체막(208)의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하이다.
산화물 반도체막(208)에 함유된 철, 니켈, 및 실리콘이 산화물 반도체막에 함유된 산소 등과 결합되어, 캐리어가 생성되는 경우가 있다. 따라서, 철, 니켈, 및 실리콘을 함유하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 이로써, 산화물 반도체막(208)의 철, 니켈, 및 실리콘의 농도를 저감하는 것이 바람직하다. 예를 들어, 산화물 반도체막(208)에서의 불순물, 즉 철, 니켈, 및 실리콘의 합계 농도가 0.03atomic% 미만이어도 좋다.
산화물 반도체막(208)이 질소를 함유하면, 캐리어로서 작용하는 전자의 생성과 캐리어 밀도의 증가에 의하여 산화물 반도체막(208)이 n형이 되기 쉽다. 질소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 이러한 이유로, 산화물 반도체막의 질소를 가능한 한 감소시키는 것이 바람직하고, SIMS에 의하여 측정되는 질소의 농도를 예를 들어 5×1018atoms/cm3 이하로 설정하는 것이 바람직하다.
≪트랜지스터의 보호 절연막으로서 기능하는 절연막≫
절연막(214 및 216)은 각각 산화물 반도체막(208)에 산소를 공급하는 기능을 갖는다. 절연막(218)은 트랜지스터(200)의 보호 절연막으로서 기능한다. 절연막(214 및 216)은 산소를 함유한다. 또한, 절연막(214)은 산소를 투과시킬 수 있는 절연막이다. 또한 절연막(214)은 나중에 절연막(216)을 형성할 때에 산화물 반도체막(208)으로의 대미지를 완화시키는 막으로서도 작용한다.
절연막(214)으로서, 두께 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하의 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
또한, 절연막(214) 내의 결함 수가 적은 것, 대표적으로는, ESR(electron spin resonance) 측정에 의하여 댕글링 본드에서 유래하는 g=2.001 정도에 나타나는 신호에 대응하는 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이것은, 절연막(214) 내의 결함의 밀도가 높으면, 산소가 결함과 결합되고 절연막(214)을 통과하는 산소의 양이 감소되기 때문이다.
또한 외부로부터 절연막(214)에 들어가는 산소 모두가 절연막(214)의 외부로 이동하는 것은 아니고 일부의 산소는 절연막(214)에 잔존한다. 또한, 절연막(214)에 산소가 들어가고, 절연막(214)에 함유된 산소가 절연막(214)의 외부로 이동함으로써, 절연막(214)에서 산소의 이동이 일어나는 경우가 있다. 산소를 투과시킬 수 있는 산화물 절연막을 절연막(214)으로서 형성하면, 절연막(214) 위에 제공된 절연막(216)으로부터 방출된 산소가 절연막(214)을 통하여 산화물 반도체막(208)으로 이동할 수 있다.
절연막(214)은 질소 산화물에 기인한 상태 밀도(density of states)가 낮은 산화물 절연막을 사용하여 형성할 수 있다. 또한 질소 산화물에 기인하는 상태 밀도는 산화물 반도체막의 가전자대 상단(Ev _os)과 전도대 하단(Ec _os) 사이에 형성될 수 있다. 상술한 산화물 절연막으로서는, 질소 산화물의 방출이 적은 산화질화 실리콘막 또는 질소 산화물의 방출이 적은 산화질화 알루미늄막 등을 사용할 수 있다.
또한 질소 산화물의 방출이 적은 산화질화 실리콘막은 열 탈착 분광 분석에서, 질소 산화물보다 더 많은 암모니아를 방출하는 막이며, 대표적인 예로서는, 암모니아 분자의 방출량이 1×1018분자/cm3 이상 5×1019분자/cm3 이하이다. 또한 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 열 처리에 의하여 방출되는 암모니아의 양이다.
예를 들어, NO2 또는 NO로 대표되는, 질소 산화물(NO x ; x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하)은 절연막(214)에 준위를 형성한다. 상기 준위는 산화물 반도체막(208)의 에너지 갭 내에 위치한다. 그러므로, 질소 산화물이 절연막(214)과 산화물 반도체막(208)의 계면으로 확산되면, 절연막(214) 측에서 상기 준위에 의하여 전자가 트랩되는 경우가 있다. 이 결과, 트랩된 전자가 절연막(214)과 산화물 반도체막(208)의 계면 부근에 잔존하여, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다.
질소 산화물은 열 처리에서 암모니아 및 산소와 반응한다. 절연막(214)에 함유된 질소 산화물은 열 처리에서 절연막(216)에 함유된 암모니아와 반응하기 때문에, 절연막(214)에 함유된 질소 산화물이 저감된다. 따라서, 절연막(214)과 산화물 반도체막(208)의 계면에서 전자가 트랩되기 어렵다.
이러한 산화물 절연막을 사용함으로써, 절연막(214)에 의하여 트랜지스터의 문턱 전압의 시프트를 저감시켜, 트랜지스터의 전기 특성의 변동을 더 작게 할 수 있다.
또한 트랜지스터의 제작 공정의 열 처리, 대표적으로는 400℃ 미만 또는 375℃ 미만(바람직하게는, 340℃ 이상 360℃ 이하)의 온도의 열 처리를 수행한 절연막(214)의 100K 이하의 ESR 스펙트럼에서, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호가 관찰된다. X밴드를 사용한 ESR 측정에 의하여 얻어지는 제 1 및 제 2 신호들의 스플릿 폭과 제 2 및 제 3 신호들의 스플릿 폭은 각각 약 5mT이다. g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합계는 1×1018spins/cm3 미만, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
100K 이하의 ESR 스펙트럼에서, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호는, 질소 산화물(NO x ; x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하)에 기인한 신호에 상당한다. 질소 산화물의 대표적인 예에는, 일산화 질소 및 이산화 질소가 포함된다. 바꿔 말하면, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 총 스핀 밀도가 낮아질수록, 산화물 절연막의 질소 산화물의 양이 적어진다.
SIMS에 의하여 측정되는 상술한 산화물 절연막의 질소의 농도는 6×1020atoms/cm3 이하이다.
상술한 산화물 절연막은, 기판 온도 220℃ 이상 350℃ 이하에서 실레인 및 일산화이질소를 사용하여 PECVD법에 의하여 형성함으로써, 치밀하고 딱딱한 막을 형성할 수 있다.
절연막(216)은 화학량론적 조성에서의 산소보다 높은 비율로 산소를 함유하는 산화물 절연막을 사용하여 형성한다. 화학량론적 조성보다 많은 산소를 함유하는 산화물 절연막을 가열함으로써 산소의 일부가 이탈된다. 화학량론적 조성의 산소보다 많은 산소를 함유하는 산화물 절연막은 TDS(thermal desorption spectroscopy)에서 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한 TDS에서의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하인 것이 바람직하다.
절연막(216)으로서는, 두께 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 산화 실리콘막, 및 산화질화 실리콘막 등을 사용할 수 있다.
절연막(216)의 결함량이 적은 것, 대표적인 예로서는, ESR 측정에 의하여 실리콘의 댕글링 본드에서 유래하는 g=2.001에서 나타나는 신호에 대응하는 스핀 밀도가 1.5×1018spins/cm3 미만, 더 바람직하게는 1×1018spins/cm3 이하인 것이 바람직하다. 또한 절연막(216)은 절연막(214)보다 산화물 반도체막(208)에서 떨어져 있기 때문에, 절연막(214)보다 결함 밀도가 높아도 좋다.
또한, 절연막(214 및 216)은 동일한 종류의 재료로 형성되는 절연막을 사용하여 형성할 수 있으므로, 절연막들(214 및 216)의 경계는 명확하게 관찰될 수 없는 경우가 있다. 따라서, 본 실시형태에서는 절연막들(214 및 216)의 경계를 파선으로 나타내었다. 본 실시형태에는 절연막들(214 및 216)의 2층 구조에 대하여 설명하였지만, 본 발명은 이 구조에 한정되지 않는다. 예를 들어, 절연막(214 및 216) 중 어느 하나의 단층 구조를 채용하여도 좋다.
절연막(218)은 산소, 수소, 물, 알칼리 금속, 또는 알칼리 토금속 등을 차단하는 기능을 갖는다. 절연막(218)을 제공함으로써, 산화물 반도체막(208)으로부터의 산소의 외부 확산, 절연막(214) 및 절연막(216)에 포함된 산소의 외부 확산, 및 외부로부터 산화물 반도체막(208)으로 수소 또는 물 등이 들어가는 것을 방지할 수 있다.
절연막(218)으로서, 예를 들어, 질화물 절연막을 사용할 수 있다. 상기 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 또는 질화산화 알루미늄 등을 사용하여 형성한다. 또한, 산소, 수소, 물, 알칼리 금속, 및 알칼리 토금속 등에 대한 차단 효과를 갖는 질화물 절연막 대신에, 산소, 수소, 및 물 등에 대한 차단 효과를 갖는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 및 물 등에 대한 차단 효과를 갖는 산화물 절연막으로서는 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 및 산화질화 하프늄막 등을 들 수 있다.
<3-2. 반도체 장치의 구조예>
도 26의 (A) 내지 (C)의 트랜지스터(200)와 다른 구조예에 대하여 도 27의 (A) 내지 (C)를 참조하여 설명한다.
도 27의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(250)의 상면도이다. 도 27의 (B)는 도 27의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 27의 (C)는 도 27의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(250)는 기판(202) 위의 게이트 전극으로서 기능하는 도전막(204), 기판(202) 및 도전막(204) 위의 절연막(206), 절연막(206) 위의 절연막(207), 절연막(207) 위의 산화물 반도체막(208), 산화물 반도체막(208) 위의 절연막(214 및 216), 절연막(214 및 216)에 제공되는 개구(251a)를 통하여 산화물 반도체막(208)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(212a), 및 절연막(214 및 216)에 제공되는 개구(251b)를 통하여 산화물 반도체막(208)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(212b)을 포함한다. 트랜지스터(250) 위, 구체적으로는 도전막(212a 및 212b) 및 절연막(216) 위에, 절연막(218)이 제공된다. 절연막(214 및 216)은 산화물 반도체막(208)의 보호 절연막으로서 기능한다. 절연막(218)은 트랜지스터(250)의 보호 절연막으로서 기능한다.
트랜지스터(200)는 채널 에치(channel-etched) 구조를 갖지만, 도 27의 (A) 내지 (C)의 트랜지스터(250)는 채널 보호 구조를 갖는다. 이로써, 본 발명의 일 형태의 산화물 반도체막을 채널 에칭형 트랜지스터 또는 채널 보호형 트랜지스터의 어느 쪽에도 사용할 수 있다. 나머지 구성은 트랜지스터(200)와 마찬가지이고, 같은 효과를 얻을 수 있다.
<3-3. 반도체 장치의 구조예>
도 27의 (A) 내지 (C)의 트랜지스터(250)와 다른 구조예에 대하여 도 28의 (A) 내지 (C)를 참조하여 설명한다.
도 28의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(260)의 상면도이다. 도 28의 (B)는 도 28의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 28의 (C)는 도 28의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(260)는 기판(202) 위의 게이트 전극으로서 기능하는 도전막(204), 기판(202) 및 도전막(204) 위의 절연막(206), 절연막(206) 위의 절연막(207), 절연막(207) 위의 산화물 반도체막(208), 산화물 반도체막(208) 위의 절연막(214 및 216), 산화물 반도체막(208)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(212a), 및 산화물 반도체막(208)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(212b)을 포함한다. 트랜지스터(260) 위, 구체적으로는 도전막(212a 및 212b) 및 절연막(216) 위에, 절연막(218)이 제공된다. 절연막(214 및 216)은 산화물 반도체막(208)의 보호 절연막으로서 기능한다. 절연막(218)은 트랜지스터(260)의 보호 절연막으로서 기능한다.
트랜지스터(260)는 도 27의 (A) 내지 (C)에 도시된 트랜지스터(250)와 절연막(214 및 216)의 형상이 다르다. 구체적으로는, 산화물 반도체막(208)의 채널 영역 위에서 트랜지스터(260)의 절연막(214 및 216)은 섬 형상을 갖는다. 나머지 구성요소는 트랜지스터(250)와 마찬가지이며, 같은 효과를 얻을 수 있다.
<3-4. 반도체 장치의 구조예>
도 26의 (A) 내지 (C)의 트랜지스터(200)와 다른 구조예에 대하여 도 29의 (A) 내지 (C)를 참조하여 설명한다.
도 29의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(270)의 상면도이다. 도 29의 (B)는 도 29의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 29의 (C)는 도 29의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(270)는 기판(202) 위의 제 1 게이트 전극으로서 기능하는 도전막(204), 기판(202) 및 도전막(204) 위의 절연막(206), 절연막(206) 위의 절연막(207), 절연막(207) 위의 산화물 반도체막(208), 산화물 반도체막(208) 위의 절연막(214 및 216), 산화물 반도체막(208)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(212a), 산화물 반도체막(208)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(212b), 도전막(212a 및 212b) 및 절연막(216) 위의 절연막(218), 그리고 절연막(218) 위의 도전막(220a 및 220b)을 포함한다.
트랜지스터(270)에서, 절연막(214, 216, 및 218)은 트랜지스터(270)의 제 2 게이트 절연막으로서 기능한다. 또한, 트랜지스터(270)의 도전막(220a)은 예를 들어, 표시 장치에 사용되는 화소 전극으로서 기능한다. 도전막(220a)은 절연막(214, 216, 및 218)에 제공되는 개구(252c)를 통하여 도전막(212b)에 접속된다. 트랜지스터(270)의 도전막(220b)은 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다.
도 29의 (C)에 도시된 바와 같이, 도전막(220b)은 절연막(206, 207, 214, 216, 및 218)에 제공되는 개구(252a 및 252b)를 통하여, 제 1 게이트 전극으로서 기능하는 도전막(204)에 접속된다. 따라서, 도전막(220b)과 도전막(204)에 같은 전위가 공급된다.
또한 본 실시형태에서는 개구(252a 및 252b)를 제공하여 도전막(220b)과 도전막(204)을 서로 접속하는 구조를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 개구들(252a 및 252b) 중 하나만을 제공하여 도전막(220b)과 도전막(204)을 서로 접속하는 구조, 또는 개구(252a 및 252b)를 제공하지 않고 도전막(220b)과 도전막(204)을 서로 접속하지 않는 구조를 채용하여도 좋다. 또한 도전막(220b)과 도전막(204)을 서로 접속하지 않는 경우, 도전막(220b) 및 도전막(204)에 상이한 전위를 인가할 수 있다.
도 29의 (B)에 도시된 바와 같이, 산화물 반도체막(208)은, 제 1 게이트 전극으로서 기능하는 도전막(204) 및 제 2 게이트 전극으로서 기능하는 도전막(220b)의 각각과 마주 보도록 배치되며, 게이트 전극으로서 기능하는 2개의 도전막 사이에 개재되어 있다. 제 2 게이트 전극으로서 기능하는 도전막(220b)의 채널 길이 방향 및 채널 폭 방향의 길이는 산화물 반도체막(208)의 채널 길이 방향 및 채널 폭 방향의 길이보다 길다. 산화물 반도체막(208) 전체는 절연막(214, 216, 및 218)을 개재하여 도전막(220b)으로 덮인다. 제 2 게이트 전극으로서 기능하는 도전막(220b)은 절연막(206 및 207), 절연막(214 216, 및 218)에 제공되는 개구(252a 및 252b)를 통하여 제 1 게이트 전극으로서 기능하는 도전막(204)에 접속되기 때문에, 산화물 반도체막(208)의 채널 폭 방향의 측면은 절연막(214, 216, 및 218)을 개재하여, 제 2 게이트 전극으로서 기능하는 도전막(220b)과 마주 본다.
바꿔 말하면, 트랜지스터(270)의 채널 폭 방향에서, 제 1 게이트 전극으로서 기능하는 도전막(204) 및 제 2 게이트 전극으로서 기능하는 도전막(220b)은 제 1 게이트 절연막으로서 기능하는 절연막(206 및 207) 및 제 2 게이트 절연막으로서 기능하는 절연막(214, 216, 및 218)에 제공되는 개구를 통하여 서로 접속되고, 도전막(204) 및 도전막(220b)은 제 1 게이트 절연막으로서 기능하는 절연막(206 및 207) 및 제 2 게이트 절연막으로서 기능하는 절연막(214, 216, 및 218)을 개재하여 산화물 반도체막(208)을 둘러싼다.
이러한 구조로 함으로써, 제 1 게이트 전극으로서 기능하는 도전막(204) 및 제 2 게이트 전극으로서 기능하는 도전막(220b)의 전계에 의하여 트랜지스터(270)에 포함되는 산화물 반도체막(208)을 전기적으로 둘러쌀 수 있다. 트랜지스터(270)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계가, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 s-channel(surrounded channel) 구조라고 부를 수 있다.
트랜지스터(270)는 s-channel 구조를 갖기 때문에, 제 1 게이트 전극으로서 기능하는 도전막(204)에 의하여 채널을 유발하기 위한 전계를 산화물 반도체막(208)에 효과적으로 인가할 수 있으므로, 트랜지스터(270)의 전류 구동 능력이 향상되어, 높은 온 상태 전류 특성을 얻을 수 있다. 온 상태 전류를 향상시킬 수 있기 때문에, 트랜지스터(270)의 크기를 줄이는 것이 가능해진다. 또한, 트랜지스터(270)는 제 1 게이트 전극으로서 기능하는 도전막(204) 및 제 2 게이트 전극으로서 기능하는 도전막(220b)에 의하여 둘러싸이기 때문에, 트랜지스터(270)의 기계적 강도를 향상시킬 수 있다.
<3-5. 반도체 장치의 구조예>
다음에, 도 29의 (A) 내지 (C)의 트랜지스터(270)와 다른 구조예에 대하여 도 30의 (A) 내지 (D)를 참조하여 설명한다.
도 30의 (A) 및 (B)는 도 29의 (B) 및 (C)의 트랜지스터(270)의 변형예를 도시한 단면도이다. 도 30의 (C) 및 (D)는 도 29의 (B) 및 (C)의 트랜지스터(270)의 또 다른 변형예를 도시한 단면도이다.
도 30의 (A) 및 (B)의 트랜지스터(270A)는 산화물 반도체막(208)이 3층 구조를 갖는 점을 제외하고는 도 29의 (B) 및 (C)의 트랜지스터(270)와 같은 구조를 갖는다. 구체적으로는, 트랜지스터(270A)의 산화물 반도체막(208)은 산화물 반도체막(208a), 산화물 반도체막(208b), 및 산화물 반도체막(208c)을 포함한다.
도 30의 (C) 및 (D)의 트랜지스터(270B)는 산화물 반도체막(208)이 2층 구조를 갖는 점을 제외하고는 도 29의 (B) 및 (C)의 트랜지스터(270)와 같은 구조를 갖는다. 구체적으로는, 트랜지스터(270B)의 산화물 반도체막(208)은 산화물 반도체막(208b) 및 산화물 반도체막(208c)을 포함한다.
여기서, 산화물 반도체막(208a, 208b, 및 208c), 및 산화물 반도체막(208b 및 208c)과 접촉하는 절연막을 포함하는 밴드 구조에 대하여 도 31의 (A) 및 (B)를 참조하여 설명한다.
도 31의 (A)는 절연막(207), 산화물 반도체막(208a, 208b, 및 208c), 및 절연막(214)을 포함하는 적층 구조의 두께 방향의 밴드 구조의 일례를 나타낸 것이다. 도 31의 (B)는 절연막(207), 산화물 반도체막(208b 및 208c), 및 절연막(214)을 포함하는 적층 구조의 두께 방향의 밴드 구조의 일례를 나타낸 것이다. 이해하기 쉽게 하기 위하여, 밴드 구조에서는 절연막(207), 산화물 반도체막(208a, 208b, 및 208c), 및 절연막(214) 각각의 전도대 하단의 에너지 준위(Ec)를 나타낸다.
도 31의 (A)의 밴드 구조에서는, 절연막(207) 및 절연막(214) 각각으로서 산화 실리콘막을 사용하고, 산화물 반도체막(208a)으로서 In:Ga:Zn=1:1:1.2의 금속 원소의 원자비를 갖는 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(208b)으로서 In:Ga:Zn=4:2:4.1의 금속 원소의 원자비를 갖는 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(208c)으로서 In:Ga:Zn=1:1:1.2의 금속 원소의 원자비를 갖는 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용한다.
도 31의 (B)의 밴드 구조에서는, 절연막(207) 및 절연막(214)의 각각으로서 산화 실리콘막을 사용하고, 산화물 반도체막(208b)으로서 In:Ga:Zn=4:2:4.1의 금속 원소의 원자비를 갖는 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(208c)으로서 In:Ga:Zn=1:1:1.2의 금속 원소의 원자비를 갖는 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용한다.
도 31의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체막(208a)과 산화물 반도체막(208b) 사이 및 산화물 반도체막(208b)과 산화물 반도체막(208c) 사이에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면, 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속적으로 연결된다. 이러한 밴드 구조를 얻기 위하여, 산화물 반도체막(208a)과 산화물 반도체막(208b)의 계면, 또는 산화물 반도체막(208b)과 산화물 반도체막(208c)의 계면에 트랩 중심 또는 재결합 중심 등의 결함 준위를 형성하는 불순물이 존재하지 않는다.
산화물 반도체막(208a)과 산화물 반도체막(208b) 사이 및 산화물 반도체막(208b)과 산화물 반도체막(208c) 사이에 연속 접합을 형성하기 위해서는, 로드록 체임버가 제공된 멀티 체임버 퇴적 장치(스퍼터링 장치)를 사용하여 막들을 대기에 노출시키지 않고 연속적으로 형성할 필요가 있다.
도 31의 (A) 또는 (B)의 밴드 구조에 의하여, 산화물 반도체막(208b)은 웰(well)로서 작용하며, 채널 영역은 상기 적층 구조를 갖는 트랜지스터의 산화물 반도체막(208b)에 형성된다.
산화물 반도체막(208a) 및 산화물 반도체막(208c)을 제공함으로써, 산화물 반도체막(208b)을 트랩 상태에서 떨어지게 할 수 있다.
또한, 트랩 상태는 채널 영역으로서 기능하는 산화물 반도체막(208b)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에서 더 멀리 떨어질 수 있어, 전자가 트랩 상태에 축적되기 쉽다. 트랩 상태에 전자가 축적되면, 전자는 음의 고정 전하가 되어 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다. 따라서, 트랩 상태는 산화물 반도체막(208b)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에 가까운 것이 바람직하다. 이러한 구조는 트랩 상태에 전자가 축적되는 것을 억제한다. 결과적으로, 트랜지스터의 온 상태 전류 및 전계 효과 이동도를 높일 수 있다.
산화물 반도체막(208a 및 208c) 각각의 전도대 하단의 에너지 준위는 산화물 반도체막(208b)보다 진공 준위에 더 가깝다. 대표적으로는, 산화물 반도체막(208b)의 전도대 하단과, 산화물 반도체막(208a 및 208c) 각각의 전도대 하단 간의 에너지 준위의 차이는 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다. 즉, 산화물 반도체막(208a 및 208c) 각각의 전자 친화력과 산화물 반도체막(208b)의 전자 친화력의 차이는 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다.
이러한 구조에서, 산화물 반도체막(208b)은 전류의 주된 경로로서 작용하며 채널 영역으로서 기능한다. 또한, 산화물 반도체막(208a 및 208c)의 각각은 채널 영역이 형성되는 산화물 반도체막(208b)에 포함되는 하나의 금속 원소를 포함하기 때문에, 산화물 반도체막(208a)과 산화물 반도체막(208b)의 계면 또는 산화물 반도체막(208b)과 산화물 반도체막(208c)의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 이 계면에서는 캐리어의 이동이 저해되지 않기 때문에 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다.
산화물 반도체막(208a 및 208c) 각각이 채널 영역의 일부로서 기능하는 것을 방지하기 위해서는, 도전율이 충분히 낮은 재료를 산화물 반도체막(208a 및 208c)에 사용하는 것이 바람직하다. 따라서, 산화물 반도체막(208a 및 208c)을 그 물성 및/또는 기능에 의하여 판단하여 산화물 절연막이라고 부를 수도 있다. 또는, 산화물 반도체막(208a 및 208c)에는, 산화물 반도체막(208b)보다 전자 친화력(진공 준위와 전도대 하단의 에너지 준위의 차이)이 작고 전도대 하단의 에너지 준위에서 산화물 반도체막(208b)과 차이(밴드 오프셋)를 갖는 재료를 사용하는 것이 바람직하다. 또한, 드레인 전압의 값으로 인한 문턱 전압의 차이의 발생을 억제하기 위해서는, 전도대 하단의 에너지 준위가 산화물 반도체막(208b)의 전도대 하단의 에너지 준위보다 진공 준위에 가까운 재료를 사용하여 산화물 반도체막(208a 및 208c)을 형성하는 것이 바람직하다. 예를 들어, 산화물 반도체막(208b)의 전도대 하단의 에너지 준위와 산화물 반도체막(208a 및 208c)의 전도대 하단의 에너지 준위의 차이가 0.2eV 이상인 것이 바람직하고, 0.5eV 이상인 것이 더 바람직하다.
산화물 반도체막(208a 및 208c)은 스피넬 결정 구조를 갖지 않는 것이 바람직하다. 이것은 산화물 반도체막(208a 및 208c)이 스피넬 결정 구조를 가지면, 스피넬 결정 구조와 또 다른 영역의 계면에서 산화물 반도체막(208b)으로 도전막(212a 및 212b)의 구성 원소가 확산될 수 있기 때문이다. 또한 산화물 반도체막(208a 및 208c)의 각각이 CAAC-OS이면, 도전막(212a 및 212b)의 구성 원소, 예를 들어, 구리 원소에 대한 높은 차단성이 얻어지므로 바람직하다.
산화물 반도체막(208a 및 208c) 각각의 두께는, 도전막(212a 및 212b)의 구성 원소가 산화물 반도체막(208b)으로 확산되는 것을 억제할 수 있는 두께 이상이고, 절연막(214)으로부터 산화물 반도체막(208b)으로 산소가 공급되는 것을 억제하는 두께 미만이다. 예를 들어, 산화물 반도체막(208a 및 208c) 각각의 두께가 10nm 이상이면, 도전막(212a 및 212b)의 구성 원소가 산화물 반도체막(208b)으로 확산되는 것을 억제할 수 있다. 산화물 반도체막(208a 및 208c) 각각의 두께를 100nm 이하로 하면, 산소를 절연막(214)으로부터 산화물 반도체막(208b)으로 효과적으로 공급할 수 있다.
본 실시형태에서는 산화물 반도체막(208a 및 208c) 각각으로서, In:Ga:Zn=1:1:1.2의 금속 원소의 원자비를 갖는 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 예에 대하여 설명하였지만, 본 실시형태의 일 형태는 이에 한정되지 않는다. 예를 들어, 산화물 반도체막(208a 및 208c) 각각으로서, In:Ga:Zn=1:1:1, In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:4, 또는 In:Ga:Zn=1:3:6의 금속 원소의 원자비를 갖는 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하여도 좋다.
In:Ga:Zn=1:1:1의 원자비를 갖는 금속 산화물 타깃을 사용하여 산화물 반도체막(208a 및 208c)을 형성하면, 산화물 반도체막(208a 및 208c)은 In:Ga:Zn=1:β1(0<β1≤2):β2(0<β2≤3)의 원자비를 갖는 경우가 있다. In:Ga:Zn=1:3:4의 원자비를 갖는 금속 산화물 타깃을 사용하여 산화물 반도체막(208a 및 208c)을 형성하면, 산화물 반도체막(208a 및 208c)은 In:Ga:Zn=1:β3(1≤β3≤5):β4(2≤β4≤6)의 원자비를 갖는 경우가 있다. In:Ga:Zn=1:3:6의 원자비를 갖는 금속 산화물 타깃을 사용하여 산화물 반도체막(208a 및 208c)을 형성하면, 산화물 반도체막(208a 및 208c)은 In:Ga:Zn=1:β5(1≤β5≤5):β6(4≤β6≤8)의 원자비를 갖는 경우가 있다.
도면에서는 트랜지스터(200 및 270)의 산화물 반도체막(208)과, 트랜지스터(270A 및 270B)의 산화물 반도체막(208c)이 도전막(212a 및 212b)으로 덮이지 않는 영역의 두께가 얇은 예, 즉 산화물 반도체막의 일부가 오목부를 갖는 예를 도시한 것이다. 그러나, 본 발명의 일 형태는 이에 한정되지 않으며, 산화물 반도체막은 도전막(212a 및 212b)으로 덮이지 않은 영역에 오목부를 갖지 않아도 된다. 도 32의 (A) 내지 (D)는 이 경우의 예를 도시한 것이다. 도 32의 (A) 내지 (D)는 반도체 장치의 예를 도시한 단면도이다. 도 32의 (A) 및 (B)는 트랜지스터(200)의 산화물 반도체막(208)이 오목부를 갖지 않는 구조를 도시한 것이고, 도 32의 (C) 및 (D)는 트랜지스터(270B)의 산화물 반도체막(208)이 오목부를 갖지 않는 구조를 도시한 것이다.
본 실시형태의 트랜지스터의 구조들은 서로 자유로이 조합할 수 있다.
<3-6. 반도체 장치의 제작 방법>
다음에, 본 발명의 일 형태의 반도체 장치의 제작 방법에 대하여 도면을 참조하여 설명한다.
본 발명의 일 형태의 반도체 장치에 포함되는 막(즉, 도전막, 절연막, 및 산화물 반도체막 등)은 스퍼터링법, CVD(chemical vapor deposition)법, PECVD(plasma-enhanced CVD)법, 진공 증착법, 또는 PLD(pulsed laser deposition)법에 의하여 형성할 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 예를 들어, 코팅법, 인쇄법, 열 CVD법, 또는 ALD(atomic layer deposition)법에 의하여 막을 형성하여도 좋다. MOCVD(metal organic chemical vapor deposition)법 등의 열 CVD법에 의하여, 도전막, 절연막, 및 산화물 반도체막 등을 형성하여도 좋다.
열 CVD법은 막 형성에 플라스마를 이용하지 않기 때문에, 플라스마 대미지로 인한 결함이 생기지 않는다는 장점을 갖는다.
열 CVD법에 의한 퇴적은 체임버 내의 압력을 대기압 또는 감압으로 하면서 원료 가스 및 산화제를 동시에 체임버로 공급하고, 원료 가스 및 산화제를 기판 부근 또는 기판 위에서 서로 반응시킴으로써 수행하여도 좋다.
ALD법에 의한 퇴적은 체임버 내의 압력을 대기압 또는 감압으로 하고, 반응을 위한 원료 가스를 순차적으로 체임버에 주입한 다음, 이 가스 주입의 순서를 반복함으로써 수행하여도 좋다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)를 전환함으로써 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 예를 들어, 원료 가스들이 혼합되지 않도록 제 1 원료 가스의 주입과 동시 또는 제 1 원료 가스의 주입 후에 불활성 가스(예를 들어, 아르곤 또는 질소) 등을 주입하고 나서, 제 2 원료 가스를 주입한다. 또한 제 1 원료 가스와 불활성 가스를 동시에 주입하는 경우, 불활성 가스는 캐리어 가스로서 작용하고, 또한 불활성 가스를 제 2 원료 가스와 동시에 주입하여도 좋다. 또는, 불활성 가스의 주입 대신에 진공 배기에 의하여 제 1 원료 가스를 배출하여도 좋고, 그 후 제 2 원료 가스를 주입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 층이 형성된 다음, 제 2 원료 가스를 주입하여 제 1 층과 반응시키고, 이 결과 제 1 층 위에 제 2 층이 적층되어 박막이 형성된다. 이 가스 주입 절차를 원하는 두께가 얻어질 때까지 복수회 반복함으로써, 단차 피복성이 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 주입 절차를 반복하는 횟수에 의하여 조절할 수 있기 때문에, ALD법은 정밀한 두께 조절이 가능하여 미세한 FET를 제조하는 데에 적합하다.
상술한 도전막, 절연막, 산화물 반도체막, 및 금속 산화막 등은 MOCVD법 등의 열 CVD법에 의하여 형성할 수 있다. 예를 들어, In-Ga-Zn-O막을 형성하기 위하여, 트라이메틸 인듐, 트라이메틸 갈륨, 및 다이메틸 아연을 사용할 수 있다. 또한 트라이메틸 인듐의 화학식은 In(CH3)3이다. 트라이메틸 갈륨의 화학식은 Ga(CH3)3이다. 다이메틸 아연의 화학식은 Zn(CH3)2이다. 상술한 조합에 한정되지 않으며, 트라이메틸 갈륨 대신에 트라이에틸 갈륨(화학식: Ga(C2H5)3)을 사용할 수 있고, 다이메틸 아연 대신에 다이에틸 아연(화학식: Zn(C2H5)2)을 사용할 수 있다.
예를 들어, ALD를 채용하는 퇴적 장치를 이용하여 산화 하프늄막을 형성하는 경우에는, 2종류의 가스, 즉, 용매와 하프늄 전구체 화합물을 함유하는 액체(하프늄 알콕사이드 및 하프늄 테트라키스(다이메틸 아마이드)하프늄(TDMAH) 등의 하프늄 아마이드)를 기화시켜 얻어진 원료 가스, 및 산화제로서 오존(O3)을 사용한다. 또한 테트라키스(다이메틸 아마이드)하프늄의 화학식은 Hf[N(CH3)2]4이다. 다른 재료액의 예에는 테트라키스(에틸메틸아마이드)하프늄이 포함된다.
예를 들어, ALD를 채용하는 퇴적 장치를 이용하여 산화 알루미늄막을 형성하는 경우에는, 2종류의 가스, 즉, 용매와 알루미늄 전구체 화합물을 함유하는 액체(예를 들어, 트라이메틸알루미늄(TMA))를 기화시킨 원료 가스, 및 산화제로서 H2O를 사용한다. 또한 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 다른 재료액의 예에는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸 알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어, ALD를 채용하는 퇴적 장치를 이용하여 산화 실리콘막을 형성하는 경우에는, 헥사클로로다이실레인을 막이 형성되는 면에 흡착시키고, 흡착물에 함유되는 염소를 제거하고, 산화성 가스(예를 들어 O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, 텅스텐막이 ALD법을 사용하는 퇴적 장치에 의하여 형성되는 경우, WF6가스 및 B2H6가스를 순차적으로 복수 회 도입하여 초기 텅스텐막을 형성하고 나서, WF6가스 및 H2가스를 순차적으로 복수 회 도입하여, 텅스텐막을 형성한다. 또한 B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD법을 사용하는 퇴적 장치를 이용하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 형성하는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 복수회 도입하여 In-O층을 형성한 다음, Ga(CH3)3 가스와 O3 가스를 순차적으로 복수회 도입하여 GaO층을 형성하고 나서, Zn(CH3)2 가스와 O3 가스를 순차적으로 복수회 도입하여 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 사용하여, In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한 Ar 등의 불활성 가스를 사용하여 버블링함으로써 얻어진 H2O 가스를 O3 가스 대신에 사용하여도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 것이 바람직하다. In(CH3)3 가스 대신에, In(C2H5)3을 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
≪반도체 장치의 제작 방법 1≫
우선, 도 30의 (C) 및 (D)에 도시되며 본 발명의 일 형태의 반도체 장치인 트랜지스터(270B)의 제작 방법에 대하여 도 33의 (A) 내지 (F), 도 34의 (A) 내지 (F), 및 도 35의 (A) 내지 (F)를 참조하여 설명한다. 도 33의 (A) 내지 (F), 도 34의 (A) 내지 (F), 및 도 35의 (A) 내지 (F)는 반도체 장치의 제작 방법을 도시한 단면도이다. 도 33의 (A), (C), 및 (E), 도 34의 (A), (C), 및 (E), 그리고 도 35의 (A), (C), 및 (E)는 채널 길이 방향의 단면도이고, 도 33의 (B), (D) 및 (F), 도 34의 (B), (D) 및 (F), 그리고 도 35의 (B), (D) 및 (F)는 채널 폭 방향의 단면도이다.
우선, 기판(202) 위에 도전막을 형성하고 리소그래피 공정 및 에칭 공정을 통하여 가공함으로써, 게이트 전극으로서 기능하는 도전막(204)을 형성한다. 그리고, 도전막(204) 위에, 게이트 절연막으로서 기능하는 절연막(206 및 207)을 형성한다(도 33의 (A) 및 (B) 참조).
본 실시형태에서는, 기판(202)으로서 유리 기판을 사용하고, 게이트 전극으로서 기능하는 도전막(204)으로서 두께 100nm의 텅스텐막을 스퍼터링법에 의하여 형성한다. 절연막(206)으로서 두께 400nm의 질화 실리콘막을 PECVD법에 의하여 형성하고, 절연막(207)으로서 두께 50nm의 산화질화 실리콘막을 PECVD법에 의하여 형성한다.
절연막(206)은 질화 실리콘막의 적층 구조를 가질 수 있다. 구체적으로는, 절연막(206)은 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막의 3층 적층 구조를 가질 수 있다. 상기 3층 적층 구조의 일례는 다음과 같이 형성할 수 있다.
예를 들어, 제 1 질화 실리콘막은 PECVD 장치의 반응 체임버에 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 공급하고, 반응 체임버 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 이용하여 2000W의 전력을 공급함으로써, 두께 50nm로 형성할 수 있다.
제 2 질화 실리콘막은 PECVD 장치의 반응 체임버에 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 원료 가스로서 공급하고, 반응 체임버 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 이용하여 2000W의 전력을 공급함으로써, 두께 300nm로 형성할 수 있다.
제 3 질화 실리콘막은 PECVD 장치의 반응 체임버에 유량 200sccm의 실레인, 및 유량 5000sccm의 질소를 원료 가스로서 공급하고, 반응 체임버 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 이용하여 2000W의 전력을 공급함으로써, 두께 50nm로 형성할 수 있다.
또한 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막은 각각 기판 온도 350℃ 이하에서 형성할 수 있다.
절연막(206)이 질화 실리콘막의 3층 적층 구조를 가지면, 예를 들어, 도전막(204)으로서 구리(Cu)를 함유하는 도전막을 사용하는 경우에, 다음 효과를 얻을 수 있다.
제 1 질화 실리콘막은 도전막(204)으로부터의 구리(Cu) 원소의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 가지며, 게이트 절연막으로서 작용하는 절연막의 내전압을 향상시킬 수 있다. 제 3 질화 실리콘막은 수소의 방출량이 적으며 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
절연막(207)은 나중에 형성되는 산화물 반도체막(208)(구체적으로는, 산화물 반도체막(208b))과의 계면의 특성을 향상시키기 위하여, 산소를 함유하는 절연막인 것이 바람직하다.
다음에, 절연막(207) 위에 산화물 반도체막의 적층막을 형성하고 원하는 형상으로 가공하여, 산화물 반도체막(208b) 및 산화물 반도체막(208c)을 포함하는, 섬 형상의 산화물 반도체막(208)을 형성한다(도 33의 (C) 및 (D) 참조).
산화물 반도체막(208)은 실온 이상 340℃ 미만, 바람직하게는 실온 이상 300℃ 이하, 더 바람직하게는 100℃ 이상 250℃ 이하, 더욱 바람직하게는 100℃ 이상 200℃ 이하의 온도에서 형성한다. 산화물 반도체막(208)을 가열하면서 형성함으로써, 산화물 반도체막(208)의 결정성을 높일 수 있다. 한편, 기판(202)으로서 대형 유리 기판(예를 들어, 6세대 내지 10세대)을 사용하고 산화물 반도체막(208)을 150℃ 이상 340℃ 미만의 온도에서 형성하는 경우, 기판(202)이 변형되는(비틀리거나 휘는) 경우가 있다. 대형 유리 기판을 사용하는 경우에는, 100℃ 이상 150℃ 미만의 온도에서 산화물 반도체막(208)을 형성함으로써, 유리 기판의 변형을 억제할 수 있다.
산화물 반도체막(208b 및 208c)은 같은 기판 온도 또는 다른 기판 온도에서 형성하여도 좋다. 다만, 산화물 반도체막(208b 및 208c)을 같은 기판 온도에서 형성하면, 제작 비용을 저감할 수 있으므로 바람직하다.
본 실시형태에서는, 산화물 반도체막(208b)이 될 산화물 반도체막을, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1의 원자비를 가짐)을 사용한 스퍼터링법에 의하여 퇴적하고, 산화물 반도체막(208c)이 될 산화물 반도체막을, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=1:1:1.2의 원자비를 가짐)을 사용한 스퍼터링법에 의하여 진공에서 연속적으로 퇴적한다. 산화물 반도체막(208)이 될 산화물 반도체막의 퇴적 시의 기판 온도는 170℃이다. 산화물 반도체막(208)이 될 산화물 반도체막의 퇴적 시의 퇴적 가스로서 산소 및 아르곤을 사용한다.
산화물 반도체막을 스퍼터링법에 의하여 퇴적시키는 경우, 스퍼터링 가스로서, 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용한다. 희가스와 산소의 혼합 가스를 사용하는 경우, 희가스에 대한 산소의 비율을 증가시키는 것이 바람직하다. 또한, 스퍼터링 가스의 순도를 높일 필요가 있다. 예를 들어, 스퍼터링 가스, 즉 산소 가스 또는 아르곤 가스로서, -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하의 이슬점을 갖도록 고순도화된 가스를 사용하면, 산화물 반도체막에 수분 등이 들어가는 것을 최소화할 수 있다.
산화물 반도체막을 스퍼터링법에 의하여 퇴적하는 경우, 산소를 함유하는 스퍼터링 가스를 사용하는 것이 바람직하다. 산소를 함유하는 스퍼터링 가스를 사용하여 산화물 반도체막을 퇴적하면, 산화물 반도체막의 형성과 동시에, 산화물 반도체막 아래의 막(여기서는 절연막(207))에 산소를 첨가할 수 있다. 따라서, 절연막(207)에 산소 과잉 영역을 제공할 수 있다.
산화물 반도체막을 스퍼터링법에 의하여 형성하는 경우, 스퍼터링 장치에서의 체임버는 산화물 반도체막에 있어서 불순물로서 작용하는 물 등을 가능한 한 제거하기 위하여, 크라이오펌프(cryopump)와 같은 흡착 진공 배기 펌프에 의하여 고진공 상태가 되도록(약 5×10-7Pa 내지 1×10-4Pa 정도까지) 배기하는 것이 바람직하다. 또는, 배기계로부터 체임버 내부로 가스, 특히 탄소 또는 수소를 함유하는 가스가 역류하는 것을 방지하도록 터보 분자 펌프와 콜드 트랩을 조합하는 것이 바람직하다.
다음에, 절연막(207) 및 산화물 반도체막(208) 위에 소스 전극 및 드레인 전극이 될 도전막(212)을 스퍼터링법에 의하여 형성한다(도 33의 (E) 및 (F) 참조).
본 실시형태에서, 도전막(212)은 스퍼터링법에 의하여 두께 50nm의 텅스텐막 위에 두께 400nm의 알루미늄막을 적층하여 형성된다. 본 실시형태에서 도전막(212)은 2층 구조를 갖지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도전막(212)이 두께 50nm의 텅스텐막 위에 두께 400nm의 알루미늄막을 적층하고, 두께 400nm의 알루미늄막 위에 두께 100nm의 타이타늄막을 적층한 3층 구조를 가져도 좋다.
다음에, 도전막(212)을 원하는 형상으로 가공하여, 분리된 도전막(212a 및 212b)을 형성한다(도 34의 (A) 및 (B) 참조).
본 실시형태에서는, 건식 에칭 장치를 이용하여 도전막(212)을 가공한다. 다만, 도전막(212)의 가공 방법은 이에 한정되지 않으며, 예를 들어, 습식 에칭 장치를 이용하여도 좋다. 도전막(212)을 가공할 때, 습식 에칭 장치보다 건식 에칭 장치를 이용하면 더 미세한 패턴을 형성할 수 있다. 한편, 건식 에칭 장치보다 습식 에칭 장치를 이용하면 더 낮은 제작 비용으로 도전막(212)을 가공할 수 있다.
도전막(212a 및 212b)을 형성한 후에, 산화물 반도체막(208)(구체적으로는 산화물 반도체막(208c))의 표면(백 채널 측)을 세척하여도 좋다. 상기 세척은, 예를 들어, 인산 등의 화학 용액을 이용하여도 좋다. 인산 등의 화학 용액을 이용한 세척은 산화물 반도체막(208c)의 표면에 부착된 불순물(예를 들어, 도전막(212a 및 212b)에 포함되는 원소)을 제거할 수 있다. 또한 세척은 반드시 수행할 필요는 없으므로, 필요 없는 경우도 있다.
도전막(212a 및 212b)의 형성 공정 및/또는 상기 세척 공정에서, 도전막(212a 및 212b)에 의하여 덮이지 않은 산화물 반도체막(208)의 영역의 두께가 저감되는 경우가 있다. 예를 들어, 산화물 반도체막(208b)이 산화물 반도체막(208c)보다 얇은 두께를 갖는 영역이 형성되는 경우가 있다.
다음에, 산화물 반도체막(208) 및 도전막(212a 및 212b) 위에 절연막(214 및 216)을 형성한다(도 34의 (C) 및 (D) 참조).
또한 절연막(214)을 형성한 후, 대기에 노출시키지 않고 연속적으로 절연막(216)을 형성하는 것이 바람직하다. 절연막(214)을 형성한 후, 대기에 노출시키지 않고 연속적으로 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 적어도 하나를 조절하여 절연막(216)을 형성함으로써, 절연막(214)과 절연막(216)의 계면에서 대기 성분에서 유래하는 불순물의 농도를 저감할 수 있고, 절연막(214 및 216)의 산소를 산화물 반도체막(208)으로 이동시킬 수 있기 때문에, 산화물 반도체막(208)에서의 산소 빈자리의 양을 저감할 수 있다.
예를 들어, 절연막(214)으로서 PECVD법에 의하여 산화질화 실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서 실리콘을 함유하는 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 함유하는 퇴적 가스의 대표적인 예에는 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인이 포함된다. 산화성 가스의 예에는 일산화이질소 및 이산화 질소가 포함된다. 절연막(214)으로서, 질소를 함유하고 결함수가 적은 절연막을, 산화성 가스의 유량이 퇴적 가스의 20배보다 높고 100배 미만, 바람직하게는 40배 이상 80배 이하, 처리 체임버 내의 압력이 100Pa 미만, 바람직하게는 50Pa 이하의 조건에서 PECVD법에 의하여 형성할 수 있다.
본 실시형태에서는, 절연막(214)으로서, 기판(202)을 유지하는 온도를 220℃로 유지하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화이질소를 원료 가스로서 사용하고, 처리 체임버 내의 압력을 20Pa로 하고, 평행 평판 전극에 13.56MHz로 100W(전력 밀도로서는 1.6×10-2W/cm2)의 고주파 전력을 공급한 조건에서 PECVD법에 의하여 산화질화 실리콘막을 형성한다.
절연막(216)으로서는, 다음 조건에서 산화 실리콘막 또는 산화질화 실리콘막을 형성한다. 진공 배기된 PECVD 장치의 처리 체임버 내에 배치된 기판을 180℃ 이상 350℃ 이하의 온도로 유지하고, 처리 체임버에 원료 가스를 주입하여 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리 체임버 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급한다.
절연막(216)의 퇴적 조건에서, 상술한 전력 밀도의 고주파 전력을 상술한 압력의 반응 체임버에 공급하여 플라스마에서의 원료 가스의 분해 효율을 높이고, 산소 라디칼을 증가시키고, 원료 가스의 산화를 촉진시킴으로써, 절연막(216)에서의 산소 함유량이 화학량론적 조성보다 높아진다. 또한, 상기 온도 범위 내의 기판 온도에서 형성되는 막에서는, 실리콘과 산소의 결합이 약하고, 이에 따라, 이후의 공정에서의 열 처리에 의하여 막 내의 산소의 일부가 방출된다. 따라서, 화학량론적 조성보다 높은 비율로 산소를 함유하고 산소의 일부가 가열에 의하여 방출되는 산화물 절연막을 형성할 수 있다.
또한 절연막(216)을 형성하는 공정에서 절연막(214)은 산화물 반도체막(208)을 위한 보호막으로서 기능한다. 따라서, 산화물 반도체막(208)에 대한 대미지를 저감하면서, 전력 밀도가 높은 고주파 전력을 사용하여 절연막(216)을 형성할 수 있다.
또한 절연막(216)의 퇴적 조건에서, 산화성 가스에 대한 실리콘을 함유하는 퇴적 가스의 유량을 높이면, 절연막(216) 내의 결함량을 저감할 수 있다. 대표적인 예로서는, 결함량이 적은, 즉 ESR 측정에 의하여 실리콘의 댕글링 본드에서 유래하는 g=2.001에서 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 더 바람직하게는 1.5×1017spins/cm3 이하인 산화물 절연층을 형성할 수 있다. 이 결과, 트랜지스터의 신뢰성을 향상시킬 수 있다.
절연막(214 및 216)을 형성한 후에 열 처리(이후, 제 1 열 처리라고 함)를 수행하는 것이 바람직하다. 제 1 열 처리는 절연막(214 및 216)에 함유되는 질소 산화물을 저감할 수 있다. 제 1 열 처리에 의하여, 절연막(214 및 216)에 함유되는 산소의 일부를 산화물 반도체막(208)으로 이동시킬 수 있어, 산화물 반도체막(208)에 포함되는 산소 빈자리의 양을 저감할 수 있다.
제 1 열 처리의 온도는 대표적으로는, 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 150℃ 이상 350℃ 이하로 한다. 제 1 열 처리는 질소, 산소, 초건조 공기(물 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기), 또는 희가스(아르곤 및 헬륨 등)의 분위기하에서 수행하여도 좋다. 또한 질소, 산소, 초건조 공기, 또는 희가스에 수소 및 물 등이 함유되지 않는 것이 바람직한, 상기 열 처리에 전기로 또는 RTA(rapid thermal anneal) 장치 등을 사용할 수 있다.
다음에, 절연막(216) 위에 배리어막(230)을 형성하고, 배리어막(230)을 통하여 절연막(216), 절연막(214), 또는 산화물 반도체막(208)에 산소(240)를 첨가한다(도 34의 (E) 및 (F) 참조).
도 34의 (E) 및 (F)에서, 절연막(214) 또는 절연막(216)에 첨가되는 산소를 개략적으로 파선의 화살표로 나타내었다.
배리어막(230)은 산소를 투과시킬 수 있고 또한 산소의 방출을 억제한다. 배리어막(230)은, 예를 들어, 산소와 금속(인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 몰리브데넘, 하프늄, 및 이트륨 중에서 선택되는 적어도 하나의 원소)을 포함한다. 특히 배리어막(230)은 인듐 주석 산화물(ITO라고도 함), 인듐 주석 실리콘 산화물(약칭: ITSO), 또는 산화 인듐을 포함하면, 평탄하지 않은 표면이 이러한 재료로 양호하게 덮일 수 있으므로 바람직하다. 또는, 배리어막(230)으로서, 상술한 산화물 반도체막(예를 들어, In:Ga:Zn=1:1:1, In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:4, In:Ga:Zn=1:3:6, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=4:2:3의 원자비를 가짐)을 사용하여도 좋다.
배리어막(230)은 스퍼터링법에 의하여 형성할 수 있다. 배리어막(230)이 얇을 때, 절연막(216)으로부터 외부로의 산소 방출을 억제하기 어려운 경우가 있다. 한편, 배리어막(230)이 두꺼우면, 절연막(216)에 산소를 양호하게 첨가할 수 없는 경우가 있다. 따라서, 배리어막(230)의 두께는 1nm 이상 20nm 이하, 또는 2nm 이상 10nm 이하가 바람직하다. 본 실시형태에서, 배리어막(230)은 두께 5nm의 ITSO막이다.
배리어막(230)을 통하여 절연막(216)에 산소(240)를 첨가하는 방법의 예로서는, 이온 도핑법, 이온 주입법, 및 플라스마 처리법이 있다. 산소(240)를 첨가하기 위한 장치 또는 조건에 따라서는, 절연막(216) 아래의 절연막(214) 또는 산화물 반도체막(208)에도 산소(240)를 첨가할 수 있는 경우가 있다. 산소(240)로서는, 과잉 산소 또는 산소 라디칼 등을 사용할 수 있다. 산소(240)는 기판 측에 바이어스를 인가하면서 절연막(216)에 효과적으로 첨가할 수 있다. 바이어스로서는, 예를 들어, 애싱 장치를 이용하여 상기 애싱 장치에 포함되는 한 쌍의 전극 사이에 인가하는 바이어스의 전력 밀도를 1W/cm2 이상 5W/cm2 이하로 할 수 있다. 절연막(216) 위에 배리어막(230)을 제공하고 산소(240)를 첨가함으로써, 배리어막(230)이 절연막(216)으로부터의 산소의 방출을 억제하는 보호막으로서 기능한다. 이로써, 절연막(216)에 더 많은 산소를 첨가할 수 있다.
배리어막(230)을 통하여 절연막(216)에 산소(240)를 첨가한 후, 열 처리(이후, 제 2 열 처리라고 함)를 수행하여도 좋다. 제 2 열 처리는 제 1 열 처리와 같은 조건에서 수행할 수 있다.
다음에, 배리어막(230)을 제거하여, 절연막(216)의 표면을 노출시킨 후에, 절연막(216) 위에 절연막(218)을 형성한다(도 35의 (A) 및 (B) 참조).
배리어막(230)을 제거할 때, 절연막(216)의 일부도 제거되는 경우가 있다. 배리어막(230)의 제거 방법은, 예를 들어 건식 에칭법, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법의 조합이다. 본 실시형태에서는, 습식 에칭법을 사용하여 배리어막(230)을 제거한다. 배리어막(230)을 제거하기 위한 방법으로서, 습식 에칭법을 사용하면, 제작 비용이 낮으므로 바람직하다.
절연막(218)은, 예를 들어, 스퍼터링법 또는 PECVD법에 의하여 형성할 수 있다. 예를 들어, 절연막(218)을 PECVD법에 의하여 형성하는 경우, 기판 온도는 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 180℃ 이상 350℃ 이하이다. 절연막(218)을 형성하는 경우의 기판 온도를 상술한 범위 내로 함으로써, 치밀한 막을 형성할 수 있어 바람직하다. 또한, 절연막(218)을 형성하는 기판 온도를 상술한 범위 내로 함으로써, 절연막(214 및 216) 내의 산소 또는 과잉 산소를 산화물 반도체막(208)으로 이동시킬 수 있다.
절연막(218)을 형성한 후에, 제 2 열 처리와 비슷한 열 처리(이후, 제 3 열 처리라고 함)을 수행하여도 좋다. 산소(240)를 절연막(216)에 첨가한 후에, 이러한 열 처리를 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 180℃ 이상 350℃ 이하의 온도에서 수행함으로써, 절연막(216) 내의 산소 또는 과잉 산소를 산화물 반도체막(208)(특히 산화물 반도체막(208b))으로 이동시켜 산화물 반도체막(208) 내의 산소 빈자리를 보전할 수 있다.
산화물 반도체막(208)으로 이동하는 산소에 대하여, 도 36의 (A) 및 (B)를 참조하여 설명한다. 도 36의 (A) 및 (B)는 절연막(218) 형성 시의 기판 온도(대표적으로는, 375℃ 미만) 또는 절연막(218)의 형성 후의 제 3 열 처리(대표적으로는 375℃ 미만)로 인하여, 산화물 반도체막(208)으로 이동하는 산소를 도시한 모델 다이어그램이다. 도 36의 (A) 및 (B)에서, 산화물 반도체막(208)으로 이동하는 산소(산소 라디칼, 산소 원자, 또는 산소 분자)를 파선의 화살표로 나타내었다.
도 36의 (A) 및 (B)의 산화물 반도체막(208)에서는, 산화물 반도체막(208)과 접촉하는 막(여기서는, 절연막(207) 및 절연막(214))으로부터 이동한 산소를 산소 빈자리가 보전한다. 구체적으로는, 본 발명의 일 형태의 반도체 장치에서, 산화물 반도체막(208)의 스퍼터링 퇴적 시에, 산소 가스를 사용하여 절연막(207)에 산소를 첨가하기 때문에, 절연막(207)은 산소 과잉 영역을 포함한다. 배리어막(230)을 통하여 산소를 첨가하기 때문에, 절연막(214 및 216)도 산소 과잉 영역을 포함한다. 산소 과잉 영역을 포함하는 절연막들 사이의 산화물 반도체막(208)에서는, 산소 빈자리를 양호하게 보전할 수 있다.
또한, 절연막(207) 아래에 절연막(206)이 제공되고, 절연막(214 및 216) 위에 절연막(218)이 제공된다. 절연막(206 및 218)이 산소 투과성이 낮은 재료, 예를 들어, 질화 실리콘을 사용하여 형성되면, 절연막(207, 214, 및 216)에 함유되는 산소를 산화물 반도체막(208) 측에 가둘 수 있기 때문에, 산소가 산화물 반도체막(208)으로 양호하게 이동할 수 있다.
절연막(218)으로서 PECVD법에 의하여 질화 실리콘막을 형성하는 경우, 실리콘을 함유하는 퇴적성 가스, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 원료 가스로서, 질소의 양에 비하여 소량의 암모니아를 사용함으로써, 플라스마 중에서 암모니아가 해리되어 활성종이 생성된다. 상기 활성종은 실리콘을 함유하는 퇴적성 가스에 함유되는 실리콘과 수소의 결합 및 질소 분자들의 삼중 결합을 절단한다. 이 결과, 실리콘과 질소의 결합이 촉진되어, 실리콘과 수소의 결합이 적으며 결함이 적은 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 질소에 대한 암모니아의 양이 많으면, 실리콘을 함유하는 퇴적 가스의 분해 및 질소의 분해가 촉진되지 않아 실리콘과 수소의 결합이 남아 있고 결함이 증가된 거친 질화 실리콘막이 형성된다. 따라서, 원료 가스에서, 질소의 유량을 암모니아의 유량의 5배 이상 50배 이하로 하는 것이 바람직하고, 10배 이상 50배 이하로 하는 것이 더 바람직하다.
본 실시형태에서는, PECVD 장치를 이용하여, 실레인, 질소, 및 암모니아를 원료 가스로서 사용하여 절연막(218)으로서 두께 50nm의 질화 실리콘막을 형성한다. 실레인의 유량은 50sccm이고, 질소의 유량은 5000sccm이고, 암모니아의 유량은 100sccm이다. 처리 체임버의 압력은 100Pa이고, 기판 온도는 350℃이고, 27.12MHz의 고주파 전원을 이용하여 1000W의 고주파 전력이 평행 평판 전극에 공급된다. 또한 PECVD 장치는 전극 면적이 6000cm2인 평행 평판 PECVD 장치이고, 공급된 전력을 변환한 단위 면적당 전력(전력 밀도)은 1.7×10-1W/cm2이다.
다음에, 리소그래피 공정을 통하여 절연막(218) 위에 마스크를 형성하고, 절연막(214, 216, 및 218)의 원하는 영역에 개구(252c)를 형성한다. 또한, 리소그래피 공정을 통하여 절연막(218) 위에 마스크를 형성하고, 절연막(206, 207, 214, 216, 및 218)의 원하는 영역에 개구(252a 및 252b)를 형성한다. 또한 개구(252c)는 도전막(212b)에 도달한다. 개구(252a 및 252b)는 각각 도전막(204)에 도달한다(도 35의 (C) 및 (D) 참조).
또한 개구(252a 및 252b) 및 개구(252c)를 같은 공정에서 형성하여도 좋고 다른 공정에 의하여 형성하여도 좋다. 개구(252a 및 252b) 및 개구(252c)를 같은 공정에서 형성하는 경우, 예를 들어 그레이톤 마스크 또는 하프톤 마스크를 사용할 수 있다. 또한, 개구(252a 및 252b)를 몇 개의 공정에서 형성하여도 좋다. 예를 들어, 절연막(206 및 207)에 개구를 미리 형성하고 나서, 상기 개구 위의 절연막(214, 216, 및 218)에 개구를 형성한다.
다음에, 개구(252a, 252b, 및 252c)를 덮도록 절연막(218) 위에 도전막을 형성하고 원하는 형상으로 가공하여 도전막(220a 및 220b)을 형성한다(도 35의 (E) 및 (F) 참조).
도전막(220a 및 220b)이 되는 도전막으로서는, 예를 들어, 인듐(In), 아연(Zn), 주석(Sn) 중 하나를 포함하는 재료를 사용할 수 있다. 특히, 도전막(220a 및 220b)에는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(ITO), 인듐 아연 산화물, 또는 인듐 주석 실리콘 산화물(ITSO) 등 투광성 도전 재료를 사용할 수 있다. 또한, 도전막(220a 및 220b)이 되는 도전막은, 예를 들어, 스퍼터링법에 의하여 형성할 수 있다. 본 실시형태에서는, 두께 110nm의 ITSO막을 스퍼터링법에 의하여 형성한다.
상술한 공정을 거쳐, 도 30의 (C) 및 (D)에 도시된 트랜지스터(270B)를 제작할 수 있다.
트랜지스터(270B)의 제작 공정 전체에서, 대형 기판을 사용하여도 기판의 변형(비틀림 또는 휨)을 저감시킬 수 있기 때문에, 기판 온도가 400℃ 미만인 것이 바람직하고, 375℃ 미만인 것이 더 바람직하고, 180℃ 이상 350℃ 이하인 것이 더욱 바람직하다. 트랜지스터(270B)의 제작 공정에서, 절연막(206 및 207)의 형성 시의 온도(400℃ 미만, 바람직하게는 250℃ 이상 350℃ 이하), 산화물 반도체막(208)의 형성 시의 온도(실온 이상 340℃ 미만, 바람직하게는 100℃ 이상 200℃ 이하, 더 바람직하게는 100℃ 이상 150℃ 미만), 절연막(216 및 218)의 형성 시의 온도(400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 180℃ 이상 350℃ 이하), 그리고 산소(240)를 첨가 후의 제 1 열 처리 또는 제 2 열 처리의 온도(400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 180℃ 이상 350℃ 이하) 등의 온도에서 기판이 가열된다.
본 실시형태에서 설명한 구조 및 방법은 다른 실시형태들에서 설명하는 구조 및 방법과 적절히 조합하여 실시할 수 있다.
≪반도체 장치의 제작 방법 2≫
[반도체 장치의 제작 방법 1]과 다른 제작 방법에 대하여 아래에서 설명한다.
우선, 도 34의 (C) 및 (D)에 도시된 공정까지의 공정을 [반도체 장치의 제작 방법 1]과 같은 식으로 수행한다. 다음에, 도 34의 (E) 및 (F)에 도시된 바와 같이 배리어막(230)을 형성하고, 산소(240)는 첨가하지 않는다. 그리고, 도 35의 (A) 및 (B)에 도시된 공정을 수행하지 않고, 도 35의 (C) 및 (D) 그리고 도 35의 (E) 및 (F)에 도시된 공정을 수행한다.
이 경우, 배리어막(230)에 관해서는, 상술한 재료에서 절연성이 높은 재료를 선택한다. 본 제작 방법에서 사용하는 배리어막(230)에는, 산화 알루미늄, 산화 하프늄, 또는 산화 이트륨을 사용하는 것이 바람직하다.
산화 알루미늄, 산화 하프늄, 또는 산화 이트륨을 사용하여 스퍼터링법에 의하여 배리어막(230)을 형성할 때, 스퍼터링 가스가 적어도 산소를 함유하는 것이 바람직하다. 배리어막(230)의 형성 시에 스퍼터링 가스에 사용되는 산소는 플라스마 중에서 산소 라디칼이 되어, 산소 및/또는 산소 라디칼이 절연막(216)에 첨가되는 경우가 있다. 따라서, 도 34의 (E) 및 (F)에 도시된 산소(240)를 첨가하는 공정은 반드시 수행하지 않아도 된다. 바꿔 말하면, 산소 첨가 처리와 배리어막(230)의 형성을 동시에 수행할 수 있다. 배리어막(230)의 형성 시(특히 형성 초기 단계)에는 배리어막(230)은 산소를 첨가하는 기능을 갖는 한편, 배리어막(230)의 형성 후(특히 형성 후기 단계)에 배리어막(230)은 산소를 차단하는 기능을 갖는다.
산화 알루미늄을 사용하여 스퍼터링법에 의하여 배리어막(230)을 형성하는 경우, 예를 들어, 절연막(216)과 배리어막(230)의 계면 부근에 혼합층이 형성될 수 있다. 예를 들어, 절연막(216)이 산화질화 실리콘막일 때, 혼합층으로서 Al x Si y O z 가 형성될 수 있다. 상기 혼합층이 과잉 산소 영역을 포함하여도 좋다.
높은 절연성 및 높은 산소 배리어성을 갖는, 산화 알루미늄, 산화 하프늄, 또는 산화 이트륨을 사용하여 배리어막(230)을 형성하는 경우, 도 35의 (A) 및 (B)에 도시된 절연막(218)을 형성하는 공정은 반드시 수행하지 않아도 된다. 배리어막(230)을 제거하지 않고 그것을 절연막(218) 대신에 사용할 수 있을지도 모른다.
배리어막(230)의 형성 시의 기판 온도가 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 180℃ 이상 350℃ 이하일 때, 절연막(216)에 첨가된 산소 또는 과잉 산소가 산화물 반도체막(208)으로 이동할 수 있다.
상술한 바와 같이, 배리어막(230)에 산화 알루미늄, 산화 하프늄, 또는 산화 이트륨을 사용함으로써, 반도체 장치의 제작 공정 수를 줄일 수 있어, 제작 비용의 저감으로 이어진다.
≪반도체 장치의 제작 방법 3≫
다음에, 본 발명의 일 형태의 반도체 장치인 도 27의 (A) 내지 (C)에 도시된 트랜지스터(250)의 제작 방법에 대하여 도 37의 (A) 내지 (F) 및 도 38의 (A) 내지 (F)를 참조하여 설명한다. 도 37의 (A) 내지 (F) 및 도 38의 (A) 내지 (F)는 반도체 장치의 제작 방법을 도시한 단면도이다. 도 37의 (A), (C), 및 (E), 그리고 도 38의 (A), (C), 및 (E)는 채널 길이 방향의 단면도이고, 도 37의 (B), (D), 및 (F), 그리고 도 38의 (B), (D), 및 (F)는 채널 폭 방향의 단면도이다.
우선, 기판(202) 위에 도전막(204), 절연막(206 및 207), 산화물 반도체막(208), 절연막(214 및 216), 및 배리어막(230)을 형성한다(도 37의 (A) 및 (B) 참조).
도전막(204), 절연막(206 및 207), 산화물 반도체막(208), 절연막(214 및 216), 및 배리어막(230)에 관해서는 [반도체 장치의 제작 방법 1]의 설명을 참조할 수 있다.
다음에, 배리어막(230)을 통하여 절연막(214)에 산소(240)를 첨가한다(도 37의 (C) 및 (D) 참조).
다음에, 배리어막(230)을 제거한다. 그리고, 리소그래피 공정을 통하여 절연막(214) 위에 마스크를 형성하고, 절연막(214 및 216)의 원하는 영역에 개구(251a 및 251b)를 형성한다. 또한 개구(251a 및 251b)는 산화물 반도체막(208)에 도달한다(도 37의 (E) 및 (F) 참조).
다음에, 개구(251a 및 251b)를 덮도록 절연막(214) 위에 도전막(212)을 형성한다(도 38의 (A) 및 (B) 참조).
다음에, 리소그래피 공정을 통하여 도전막(212) 위에 마스크를 형성하고, 이 도전막을 원하는 형상으로 가공하여 도전막(212a 및 212b)을 형성한다(도 38의 (C) 및 (D) 참조).
다음에, 절연막(214) 및 도전막(212a 및 212b) 위에 절연막(218)을 형성한다(도 38의 (E) 및 (F) 참조).
상술한 공정을 거쳐, 도 27의 (A) 내지 (C)에 도시된 트랜지스터(250)를 제작할 수 있다.
또한 도 28의 (A) 내지 (C)의 트랜지스터(260)는, 개구(251a 및 251b)를 형성하는 공정에서 절연막(214 및 216)이 산화물 반도체막(208)의 채널 영역 위에만 남도록 제작할 수 있다.
본 실시형태에서 설명한 구조 및 방법은 다른 실시형태들 및 실시예들에서 설명하는 다른 구조 및 방법과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태의 산화물 반도체막을 형성할 수 있는 스퍼터링 장치 및 퇴적 장치에 대하여 도 39의 (A) 및 (B), 도 40의 (A) 및 (B), 도 41의 (A) 내지 (C), 도 42, 도 43, 도 44의 (A) 및 (B), 도 45, 그리고 도 46의 (A) 내지 (C)를 참조하여 설명한다. 아래에서 설명하는 스퍼터링 장치에서는, 퇴적 시의 동작을 설명하기 위하여 기판 및 타깃 등을 제공한다. 다만, 기판 및 타깃 등은 실시자가 적절히 설치하는 것이기 때문에, 스퍼터링 장치가 기판 및 타깃을 포함하지 않는 경우가 있다.
<4-1. 스퍼터링 장치>
스퍼터링 장치의 예에는, 평행 평판형 스퍼터링 장치 및 대향 타깃 스퍼터링 장치가 포함된다. 평행 평판형 스퍼터링 장치를 이용한 퇴적을 PESP(parallel electrode sputtering)라고도 할 수 있다. 대향 타깃 스퍼터링 장치를 이용한 퇴적을 VDSP(vapor deposition sputtering)라고도 할 수 있다.
≪평행 평판형 스퍼터링 장치(PESP)≫
우선, 평행 평판형 스퍼터링 장치에 대하여 설명한다. 도 39의 (A)는 평행 평판형 스퍼터링 장치의 퇴적 체임버(301)의 단면도이다. 도 39의 (A)의 퇴적 체임버(301)는 타깃 홀더(320), 백킹 플레이트(310), 타깃(300), 마그넷 유닛(330), 및 기판 홀더(370)를 포함한다. 또한 타깃(300)은 백킹 플레이트(310) 위에 배치된다. 백킹 플레이트(310)는 타깃 홀더(320) 위에 배치된다. 마그넷 유닛(330)은 백킹 플레이트(310)를 개재하여 타깃(300) 아래에 배치된다. 기판 홀더(370)는 타깃(300)과 마주 본다. 또한 본 명세서에서는, 마그넷 유닛은 마그넷의 그룹을 의미한다. 마그넷 유닛은 "캐소드", "캐소드 마그넷", "자성 부재", 또는 "자성 부품" 등과 교체될 수 있다. 마그넷 유닛(330)은 마그넷(330N), 마그넷(330S), 및 마그넷 홀더(332)를 포함한다. 또한 마그넷 유닛(330)에서, 마그넷(330N) 및 마그넷(330S)은 마그넷 홀더(332) 위에 배치된다. 마그넷(330N)과 마그넷(330S)은 간격을 두고 배치된다. 기판(360)을 퇴적 체임버(301)로 이동시킬 때, 기판(360)은 기판 홀더(370)와 접촉하여 배치된다.
타깃 홀더(320)와 백킹 플레이트(310)는 볼트에 의하여 서로 고정되고 같은 전위를 갖는다. 타깃 홀더(320)는 백킹 플레이트(310)를 개재하여 타깃(300)을 지지하는 기능을 갖는다.
백킹 플레이트(310)에 타깃(300)이 고정된다. 예를 들어, 인듐 등 저융점 금속을 함유하는 접합제에 의하여 백킹 플레이트(310)에 타깃(300)을 고정할 수 있다.
도 39의 (A)는 마그넷 유닛(330)에 의하여 형성되는 자력선(380a) 및 자력선(380b)을 도시한 것이다.
자력선(380a)은 타깃(300) 부근의 수평 자기장을 형성하는 자력선의 하나이다. 타깃(300) 부근은 타깃(300)의 상면으로부터의 수직 거리가, 예를 들어 0mm 이상 10mm 이하, 특히 0mm 이상 5mm 이하인 영역에 상당한다.
자력선(380b)은 마그넷 유닛(330)의 상면으로부터 수직 거리 d만큼 떨어진 면에 수평 자기장을 형성하는 자력선의 하나이다. 수직 거리 d는 예를 들어, 0mm 이상 20mm 이하, 또는 5mm 이상 15mm 이하이다.
여기서, 강한 마그넷(330N) 및 강한 마그넷(330S)을 사용함으로써, 강한 자기장이 기판(360) 부근에 발생할 수 있다. 구체적으로는, 기판(360) 부근의 수평 자기장의 자속 밀도를 10G 이상 100G 이하, 바람직하게는 15G 이상 60G 이하, 더 바람직하게는 20G 이상 40G 이하로 할 수 있다.
또한 수평 자기장의 자속 밀도는 수직 자기장의 자속 밀도가 0G일 때 측정하여도 좋다.
퇴적 체임버(301)의 자기장의 자속 밀도를 상술한 범위 내로 함으로써, 밀도가 높고 결정성이 높은 산화물 반도체막을 퇴적시킬 수 있다. 퇴적된 산화물 반도체막은 복수 종류의 결정상을 포함하기 어렵고 실질적으로 단일한 결정상을 갖는다.
도 39의 (B)는 마그넷 유닛(330)의 상면도이다. 마그넷 유닛(330)에서, 원형 또는 실질적으로 원형인 마그넷(330N) 및 원형 또는 실질적으로 원형인 마그넷(330S)이 마그넷 홀더(332)에 고정된다. 마그넷 유닛(330)은 마그넷 유닛(330)의 상면의 중앙 또는 실질적으로 중앙에 있는 법선 벡터의 주위를 회전할 수 있다. 예를 들어, 마그넷 유닛(330)은 0.1Hz 이상 1kHz 이하의 비트(beat)(리듬, 펄스, 주파수, 기간, 또는 사이클 등이라고도 함)로 회전하여도 좋다.
따라서, 타깃(300) 상의 자기장이 강한 영역은 마그넷 유닛(330)이 회전됨에 따라 변화된다. 자기장이 강한 영역은 고밀도 플라스마 영역이기 때문에, 이 영역 부근에 타깃(300)의 스퍼터링이 일어나기 쉽다. 예를 들어, 자기장이 강한 영역이 고정되면, 타깃(300)의 특정한 영역만 사용된다. 한편, 도 39의 (B)에 나타낸 바와 같이 마그넷 유닛(330)이 회전되면, 타깃(300)을 균일하게 사용할 수 있다. 마그넷 유닛(330)을 회전시킴으로써, 균일한 두께를 갖는 막, 및 균일한 질을 갖는 막을 퇴적시킬 수 있다.
마그넷 유닛(330)을 회전시킴으로써, 기판(360) 부근에서의 자력선의 방향도 변화할 수 있다.
이 예에서는 마그넷 유닛(330)을 회전시키지만, 본 발명의 일 형태는 이 예에 한정되지 않는다. 예를 들어, 마그넷 유닛(330)을 수직으로 또는 수평으로 진동시켜도 좋다. 예를 들어, 마그넷 유닛(330)을 0.1Hz 이상 1kHz 이하의 비트로 진동시켜도 좋다. 또는, 타깃(300)을 회전 또는 이동시켜도 좋다. 예를 들어, 타깃(300)을 0.1Hz 이상 1kHz 이하의 비트로 회전 또는 이동시켜도 좋다. 또는, 기판(360)을 회전시킴으로써, 기판(360) 부근에서의 자력선의 방향을 상대적으로 변화시켜도 좋다. 이들 방법을 조합하여도 좋다.
퇴적 체임버(301)는 백킹 플레이트(310)의 내부 또는 아래에 홈부를 가져도 좋다. 홈부를 통하여 유체(공기, 질소, 희가스, 물, 또는 오일 등)를 흘림으로써, 스퍼터링 시에 타깃(300)의 온도의 상승으로 인한 방전 이상 또는 부품의 변형으로 인한 퇴적 체임버(301)의 대미지를 억제할 수 있다. 이 경우, 백킹 플레이트(310)와 타깃(300)을 접합제에 의하여 서로 접착하면 냉각 능력이 높아지므로 바람직하다.
타깃 홀더(320)와 백킹 플레이트(310) 사이에 개스킷을 제공하면, 퇴적 체임버(301)에 외부 또는 홈부로부터 불순물이 들어가기 어려워지므로 바람직하다.
마그넷 유닛(330)에서, 마그넷(330N) 및 마그넷(330S)은 타깃(300) 측의 표면이 반대의 극성을 갖도록 배치된다. 여기서는 타깃(300) 측의 마그넷(330N)의 극(極)이 N극이고 타깃(300) 측의 마그넷(330S)의 극이 S극인 경우에 대하여 설명한다. 다만, 마그넷 유닛(330)에서의 마그넷 및 극의 레이아웃은 여기서 제시한 것 또는 도 39의 (A)에 도시된 것에 한정되지 않는다.
퇴적 시에, 타깃 홀더(320)에 접속되는 단자 V1에 인가되는 전위 V1은 예를 들어, 기판 홀더(370)에 접속되는 단자 V2에 인가되는 전위 V2보다 낮다. 기판 홀더(370)에 접속되는 단자 V2에 인가되는 전위 V2는, 예를 들어, 접지 전위이다. 마그넷 홀더(332)에 접속되는 단자 V3에 인가되는 전위 V3은, 예를 들어, 접지 전위이다. 또한 단자 V1, V2, 및 V3에 인가되는 전위는 상술한 기재에 한정되지 않는다. 전위가 반드시 타깃 홀더(320), 기판 홀더(370), 및 마그넷 홀더(332)의 모두에 공급될 필요는 없다. 예를 들어, 기판 홀더(370)는 전기적으로 부유 상태이어도 좋다. 또한 도 39의 (A)에 도시된 예에서는 타깃 홀더(320)에 접속되는 단자 V1에 전위 V1을 인가(즉, DC 스퍼터링법을 채용)하지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 타깃 홀더(320)에 주파수 13.56MHz 또는 27.12MHz의 고주파 전원 공급 장치가 접속되는, 소위 RF 스퍼터링법을 채용할 수 있다.
도 39의 (A)는 백킹 플레이트(310) 및 타깃 홀더(320)가 마그넷 유닛(330) 및 마그넷 홀더(332)에 전기적으로 접속되지 않는 예를 도시한 것이지만, 전기적인 접속은 이에 한정되지 않는다. 예를 들어, 백킹 플레이트(310) 및 타깃 홀더(320)가 마그넷 유닛(330) 및 마그넷 홀더(332)에 전기적으로 접속되어도 좋고, 백킹 플레이트(310), 타깃 홀더(320), 마그넷 유닛(330), 및 마그넷 홀더(332)가 같은 전위를 가져도 좋다.
형성되는 산화물 반도체막의 결정성을 높이기 위하여, 기판(360)의 온도를 높게 설정하여도 좋다. 기판(360)의 온도를 높게 설정함으로써, 기판(360) 부근에서의 스퍼터 입자의 마이그레이션을 촉진시킬 수 있다. 따라서, 밀도가 더 높고 결정성이 더 높은 산화물 반도체막을 퇴적시킬 수 있다. 또한 기판(360)의 온도는 예를 들어, 실온 이상 340℃ 미만, 바람직하게는 실온 이상 300℃ 이하, 더 바람직하게는 100℃ 이상 250℃ 이하, 더욱 바람직하게는 100℃ 이상 200℃ 이하이다.
타깃(300)과 기판(360) 사이의 수직 거리는 10mm 이상 600mm 이하, 바람직하게는 20mm 이상 400mm 이하, 더 바람직하게는 30mm 이상 200mm 이하, 더욱 바람직하게는 40mm 이상 100mm 이하이다. 상술한 범위 내에서, 타깃(300)과 기판(360) 사이의 수직 거리를, 스퍼터 입자가 기판(360)에 도달할 때까지의 스퍼터 입자의 에너지의 저하를 억제할 수 있을 정도로 짧게 하는 경우가 있다. 상술한 범위 내에서, 타깃(300)과 기판(360) 사이의 수직 거리를, 스퍼터 입자의 입사 방향을 기판(360)에 대략 수직으로 할 수 있을 정도로 길게 하여, 스퍼터 입자의 충돌에 의하여 생기는 기판(360)에 대한 대미지를 저감시킬 수 있는 경우가 있다.
도 40의 (A)는 도 39의 (A)와 다른 퇴적 체임버의 예를 도시한 것이다.
도 40의 (A)의 퇴적 체임버(301)는 타깃 홀더(320a), 타깃 홀더(320b), 백킹 플레이트(310a), 백킹 플레이트(310b), 타깃(300a), 타깃(300b), 마그넷 유닛(330a), 마그넷 유닛(330b), 부재(342), 및 기판 홀더(370)를 포함한다. 또한 타깃(300a)은 백킹 플레이트(310a) 위에 배치된다. 백킹 플레이트(310a)는 타깃 홀더(320a) 위에 배치된다. 마그넷 유닛(330a)은 백킹 플레이트(310a)를 개재하여 타깃(300a) 아래에 배치된다. 타깃(300b)은 백킹 플레이트(310b) 위에 배치된다. 백킹 플레이트(310b)는 타깃 홀더(320b) 위에 배치된다. 마그넷 유닛(330b)은 백킹 플레이트(310b)를 개재하여 타깃(300b) 아래에 배치된다.
마그넷 유닛(330a)은 마그넷(330N1), 마그넷(330N2), 마그넷(330S), 및 마그넷 홀더(332)를 포함한다. 또한 마그넷 유닛(330a)에서, 마그넷(330N1), 마그넷(330N2), 및 마그넷(330S)은 마그넷 홀더(332) 위에 배치된다. 마그넷(330N1), 마그넷(330N2), 및 마그넷(330S)은 간격을 두고 배치된다. 또한 마그넷 유닛(330b)은 마그넷 유닛(330a)과 같은 구조를 갖는다. 기판(360)을 퇴적 체임버(301)로 옮길 때, 기판(360)은 기판 홀더(370)와 접촉하여 배치된다.
타깃(300a), 백킹 플레이트(310a), 및 타깃 홀더(320a)는 부재(342)에 의하여 타깃(300b), 백킹 플레이트(310b), 및 타깃 홀더(320b)와 분리된다. 또한 부재(342)는 절연체인 것이 바람직하다. 부재(342)가 도전체 또는 반도체이어도 좋다. 부재(342)는 표면이 절연체로 덮인 도전체 또는 반도체이어도 좋다.
타깃 홀더(320a)와 백킹 플레이트(310a)는 볼트에 의하여 서로 고정되고 같은 전위를 갖는다. 타깃 홀더(320a)는 백킹 플레이트(310a)를 개재하여 타깃(300a)을 지지하는 기능을 갖는다. 타깃 홀더(320b)와 백킹 플레이트(310b)는 볼트에 의하여 서로 고정되고 같은 전위를 갖는다. 타깃 홀더(320b)는 백킹 플레이트(310b)를 개재하여 타깃(300b)을 지지하는 기능을 갖는다.
백킹 플레이트(310a)는 타깃(300a)을 고정하는 기능을 갖는다. 백킹 플레이트(310b)는 타깃(300b)을 고정하는 기능을 갖는다.
도 40의 (A)에는 마그넷 유닛(330a)에 의하여 형성되는 자력선(380a) 및 자력선(380b)을 도시하였다.
자력선(380a)은 타깃(300a) 부근에서의 수평 자기장을 형성하는 자력선의 하나이다. 타깃(300a) 부근은 예를 들어, 타깃(300a)으로부터의 수직 거리가 0mm 이상 10mm 이하, 특히 0mm 이상 5mm 이하인 영역에 대응한다.
자력선(380b)은 마그넷 유닛(330a)의 상면으로부터 수직 거리 d만큼 떨어진 면에 수평 자기장을 형성하는 자력선의 하나이다. 수직 거리 d는 예를 들어, 0mm 이상 20mm 이하, 또는 5mm 이상 15mm 이하이다.
여기서, 강한 마그넷(330N1), 강한 마그넷(330N2), 및 강한 마그넷(330S)을 사용함으로써, 강한 자기장이 기판(360) 부근에 발생할 수 있다. 구체적으로는, 기판(360) 부근의 수평 자기장의 자속 밀도를 10G 이상 100G 이하, 바람직하게는 15G 이상 60G 이하, 더 바람직하게는 20G 이상 40G 이하로 할 수 있다.
퇴적 체임버(301)의 자기장의 자속 밀도를 상술한 범위 내로 함으로써, 밀도가 높고 결정성이 높은 산화물 반도체막을 퇴적시킬 수 있다. 퇴적된 산화물 반도체막은 복수 종류의 결정상을 포함하기 어렵고 실질적으로 단일한 결정상을 갖는다.
또한 마그넷 유닛(330b)은 마그넷 유닛(330a)에 의하여 형성된 자력선과 같은 자력선을 형성한다.
도 40의 (B)는 마그넷 유닛(330a 및 330b)의 상면도이다. 마그넷 유닛(330a)에서는, 직사각형 또는 실질적으로 직사각형인 마그넷(330N1), 직사각형 또는 실질적으로 직사각형인 마그넷(330N2), 및 직사각형 또는 실질적으로 직사각형인 마그넷(330S)이 마그넷 홀더(332)에 고정된다. 도 40의 (B)에 나타낸 바와 같이 마그넷 유닛(330a)을 수평으로 진동시킬 수 있다. 예를 들어, 마그넷 유닛(330a)을 0.1Hz 이상 1kHz 이하의 비트로 진동시켜도 좋다.
따라서, 타깃(300a) 상의 자기장이 강한 영역은 마그넷 유닛(330a)이 진동함에 따라 변화된다. 자기장이 강한 영역은 고밀도 플라스마 영역이기 때문에, 이 영역 부근에 타깃(300a)의 스퍼터링이 일어나기 쉽다. 예를 들어, 자기장이 강한 영역이 고정되면, 타깃(300a)의 특정한 영역만 사용된다. 한편, 도 40의 (B)에 도시된 바와 같이 마그넷 유닛(330a)이 진동하면, 타깃(300a)을 균일하게 사용할 수 있다. 마그넷 유닛(330a)을 진동시킴으로써, 균일한 두께를 갖는 막, 및 균일한 질을 갖는 막을 퇴적시킬 수 있다.
마그넷 유닛(330a)을 진동시킴으로써, 기판(360) 부근에서의 자력선의 상태도 변화할 수 있다. 이는 마그넷 유닛(330b)에도 마찬가지로 적용된다.
이 예에서는 마그넷 유닛(330a) 및 마그넷 유닛(330b)을 진동시키지만, 본 발명의 일 형태는 이 예에 한정되지 않는다. 예를 들어, 마그넷 유닛(330a) 및 마그넷 유닛(330b)을 회전시켜도 좋다. 예를 들어, 마그넷 유닛(330a) 및 마그넷 유닛(330b)을 0.1Hz 이상 1kHz 이하의 비트로 회전시켜도 좋다. 또는, 타깃(300)을 회전 또는 이동시켜도 좋다. 예를 들어, 타깃(300)을 0.1Hz 이상 1kHz 이하의 비트로 회전 또는 이동시켜도 좋다. 또는, 기판(360)을 회전시킴으로써, 기판(360)의 상면의 자력선의 상태를 상대적으로 변화시킬 수 있다. 이들 방법을 조합하여도 좋다.
퇴적 체임버(301)는 백킹 플레이트(310a) 및 백킹 플레이트(310b) 내부 또는 아래에 홈부를 가져도 좋다. 홈부를 통하여 유체(공기, 질소, 희가스, 물, 또는 오일 등)를 흘림으로써, 스퍼터링 시에 타깃(300a) 및 타깃(300b)의 온도의 상승으로 인한 방전 이상 또는 부품의 변형으로 인한 퇴적 체임버(301)의 대미지를 억제할 수 있다. 이 경우, 백킹 플레이트(310a)와 타깃(300a)을 접합제에 의하여 서로 접착하면 냉각 능력이 높아지므로 바람직하다. 또한, 백킹 플레이트(310b)와 타깃(300b)을 접합제에 의하여 서로 접착하면 냉각 능력이 높아지므로 바람직하다.
타깃 홀더(320a)와 백킹 플레이트(310a) 사이에 개스킷을 제공하면, 퇴적 체임버(301)에 외부 또는 홈부로부터 불순물이 들어가기 어려워지므로 바람직하다. 타깃 홀더(320b)와 백킹 플레이트(310b) 사이에 개스킷을 제공하면, 퇴적 체임버(301)에 외부 또는 홈부로부터 불순물이 들어가기 어려워지므로 바람직하다.
마그넷 유닛(330a)에서, 마그넷(330N1 및 330N2) 및 마그넷(330S)은 그 타깃(300a) 측의 표면이 반대의 극성을 갖도록 배치된다. 여기서는 타깃(300a) 측의 마그넷(330N1) 및 마그넷(330N2) 각각의 극이 N극이고 타깃(300a) 측의 마그넷(330S)의 극이 S극인 경우에 대하여 설명한다. 다만, 마그넷 유닛(330a)에서의 마그넷 및 극의 레이아웃은 여기서 제시한 것 또는 도 40의 (A)에 도시된 것에 한정되지 않는다. 이는 마그넷 유닛(330b)에도 마찬가지로 적용된다.
퇴적 시에, 타깃 홀더(320a)에 접속되는 단자 V1과 타깃 홀더(320b)에 접속되는 단자 V4에, 레벨이 High 레벨과 Low 레벨 사이에서 변화되는 전위가 인가된다. 기판 홀더(370)에 접속되는 단자 V2에 인가되는 전위 V2는, 예를 들어, 접지 전위이다. 마그넷 홀더(332)에 접속되는 단자 V3에 인가되는 전위 V3은, 예를 들어, 접지 전위이다. 또한 단자 V1, 단자 V2, 단자 V3, 및 단자 V4에 인가되는 전위는 상술한 기재에 한정되지 않는다. 전위가 반드시 타깃 홀더(320a), 타깃 홀더(320b), 기판 홀더(370), 및 마그넷 홀더(332)의 모두에 공급될 필요는 없다. 예를 들어, 기판 홀더(370)는 전기적으로 부유 상태이어도 좋다. 또한 도 40의 (A)에 도시된 예에서는 타깃 홀더(320a)에 접속되는 단자 V1과 타깃 홀더(320b)에 접속되는 단자 V4에, 레벨이 High 레벨과 Low 레벨 사이에서 변화되는 전위를 인가(즉, AC 스퍼터링법을 채용)하지만, 본 발명의 일 형태는 이에 한정되지 않는다.
도 40의 (A)는 백킹 플레이트(310a) 및 타깃 홀더(320a)가 마그넷 유닛(330a) 및 마그넷 홀더(332)에 전기적으로 접속되지 않는 예를 도시한 것이지만, 전기적인 접속은 이에 한정되지 않는다. 예를 들어, 백킹 플레이트(310a) 및 타깃 홀더(320a)가 마그넷 유닛(330a) 및 마그넷 홀더(332)에 전기적으로 접속되고, 백킹 플레이트(310a), 타깃 홀더(320a), 마그넷 유닛(330a), 및 마그넷 홀더(332)가 같은 전위를 가져도 좋다. 상기 예에서는, 백킹 플레이트(310b) 및 타깃 홀더(320b)가 마그넷 유닛(330b) 및 마그넷 홀더(332)에 전기적으로 접속되지 않지만, 전기적인 접속은 이에 한정되지 않는다. 예를 들어, 백킹 플레이트(310a) 및 타깃 홀더(320b)가 마그넷 유닛(330b) 및 마그넷 홀더(332)에 전기적으로 접속되고, 백킹 플레이트(310a), 타깃 홀더(320b), 마그넷 유닛(330b), 및 마그넷 홀더(332)가 같은 전위를 가져도 좋다.
형성되는 산화물 반도체막의 결정성을 높이기 위하여, 기판(360)의 온도를 높게 설정하여도 좋다. 기판(360)의 온도를 높게 설정함으로써, 기판(360) 부근에서의 스퍼터 입자의 마이그레이션을 촉진시킬 수 있다. 따라서, 밀도가 더 높고 결정성이 더 높은 산화물 반도체막을 퇴적시킬 수 있다. 또한 기판(360)의 온도는 예를 들어, 실온 이상 340℃ 미만, 바람직하게는 실온 이상 300℃ 이하, 더 바람직하게는 100℃ 이상 250℃ 이하, 더욱 바람직하게는 100℃ 이상 200℃ 이하이다.
타깃(300a)과 기판(360) 사이의 수직 거리는 10mm 이상 600mm 이하, 바람직하게는 20mm 이상 400mm 이하, 더 바람직하게는 30mm 이상 200mm 이하, 더욱 바람직하게는 40mm 이상 100mm 이하이다. 상술한 범위 내에서, 타깃(300a)과 기판(360) 사이의 수직 거리를, 스퍼터 입자가 기판(360)에 도달할 때까지의 스퍼터 입자의 에너지의 저하를 억제할 수 있을 정도로 짧게 하는 경우가 있다. 상술한 범위 내에서, 타깃(300a)과 기판(360) 사이의 수직 거리를, 스퍼터 입자의 입사 방향을 기판(360)에 대략 수직으로 할 수 있을 정도로 길게 하여, 스퍼터 입자의 충돌에 의하여 생기는 기판(360)에 대한 대미지를 저감시킬 수 있는 경우가 있다.
타깃(300b)과 기판(360) 사이의 수직 거리는 10mm 이상 600mm 이하, 바람직하게는 20mm 이상 400mm 이하, 더 바람직하게는 30mm 이상 200mm 이하, 더욱 바람직하게는 40mm 이상 100mm 이하이다. 상술한 범위 내에서, 타깃(300b)과 기판(360) 사이의 수직 거리를, 스퍼터 입자가 기판(360)에 도달할 때까지의 스퍼터 입자의 에너지의 저하를 억제할 수 있을 정도로 짧게 하는 경우가 있다. 상술한 범위 내에서, 타깃(300b)과 기판(360) 사이의 수직 거리를, 스퍼터 입자의 입사 방향을 기판(360)에 대략 수직으로 할 수 있을 정도로 길게 하여, 스퍼터 입자의 충돌에 의하여 생기는 기판(360)에 대한 대미지를 저감시킬 수 있는 경우가 있다.
≪대향 타깃 스퍼터링 장치(VDSP)≫
다음에, 대향 타깃 스퍼터링 장치에 대하여 설명한다. 도 41의 (A)는 대향 타깃 스퍼터링 장치의 퇴적 체임버의 단면도이다. 도 41의 (A)에 도시된 퇴적 체임버는 타깃(300a), 타깃(300b), 타깃(300a)을 유지하기 위한 백킹 플레이트(310a), 타깃(300b)을 유지하기 위한 백킹 플레이트(310b), 백킹 플레이트(310a)를 개재하여 타깃(300a) 뒤에 배치되는 마그넷 유닛(330a), 및 백킹 플레이트(310b)를 개재하여 타깃(300b) 뒤에 배치되는 마그넷 유닛(330b)을 포함한다. 기판 홀더(370)는 타깃(300a)과 타깃(300b) 사이에 배치된다. 기판(360)을 퇴적 체임버로 옮기고 나서, 기판(360)은 기판 홀더(370)에 고정된다.
도 41의 (A)에 도시된 바와 같이, 전위를 인가하기 위한 전원(390) 및 전원(391)이 백킹 플레이트(310a) 및 백킹 플레이트(310b)에 접속되어 있다. 백킹 플레이트(310a)에 접속되는 전원(390) 및 백킹 플레이트(310b)에 접속되는 전원(391)으로서, 번갈아 바뀌는 고전위와 저전위를 각각 반대로 인가하는 AC 전원을 사용하는 것이 바람직하다. 도 41의 (A)에 도시된 전원(390) 및 전원(391)으로서 AC 전원이 사용되지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 전원(390) 및 전원(391)으로서 RF 전원 또는 DC 전원 등을 사용할 수 있다. 또는, 전원(390)과 전원(391)으로서 상이한 종류의 전원을 사용하여도 좋다.
기판 홀더(370)는 GND에 접속되는 것이 바람직하다. 기판 홀더(370)는 부유 상태이어도 좋다.
도 41의 (B) 및 (C)는 각각 도 41의 (A)의 일점쇄선 A-B를 따라 취한 플라스마(340)의 전위 분포를 나타낸 것이다. 도 41의 (B)는 백킹 플레이트(310a)에 고전위를 인가하고 백킹 플레이트(310b)에 저전위를 인가한 경우의 전위 분포를 나타낸 것이다. 이 경우, 타깃(300b)을 향하여 양이온이 가속된다. 도 41의 (C)는 백킹 플레이트(310a)에 저전위를 인가하고 백킹 플레이트(310b)에 고전위를 인가한 경우의 전위 분포를 나타낸 것이다. 이 경우, 타깃(300a)을 향하여 양이온이 가속된다. 본 발명의 일 형태의 산화물 반도체막을 형성하기 위하여, 도 41의 (B)의 상태와 도 41의 (C)의 상태가 번갈아 바뀐다.
본 발명의 일 형태의 산화물 반도체막은 플라스마(340)가 기판(360)의 표면에 완전히 도달되면서 형성되는 것이 바람직하다. 예를 들어, 도 41의 (A)에 도시된 바와 같이 기판 홀더(370) 및 기판(360)이 플라스마(340) 중에 배치되는 것이 바람직하다. 기판 홀더(370) 및 기판(360)이 플라스마(340)의 양광주에 배치되는 것이 특히 바람직하다. 플라스마(340)의 양광주는 도 41의 (B) 및 (C)의 각각에서, 전위 분포의 기울기가 작은 A와 B의 중간 부근의 영역이다. 도 41의 (A)에 도시된 바와 같이, 플라스마(340)의 양광주에 기판(360)을 배치하면, 기판(360)이 플라스마(340) 중의 고전계 부분에 노출되지 않기 때문에, 플라스마(340)로 인한 기판(360)에 대한 대미지를 저감시키고 결함을 저감시킬 수 있다.
도 41의 (A)에 도시된 바와 같이 퇴적 시에 기판 홀더(370) 및 기판(360)이 플라스마(340) 중에 배치되면, 타깃(300a 및 300b)의 사용 효율도 높아지기 때문에 바람직하다.
도 41의 (A)에 도시된 바와 같이, 기판 홀더(370)와 타깃(300a) 사이의 수평 거리를 L1이라고 부르고, 기판 홀더(370)와 타깃(300b) 사이의 수평 거리를 L2라고 부른다. 거리 L1 및 거리 L2는 각각 도 41의 (A)에서의 수평 방향의 기판(360)의 길이와 같은 길이인 것이 바람직하다. 또한, 상술한 바와 같이 기판(360)이 플라스마(340)의 양광주에 배치되도록 거리 L1 및 L2를 적절히 조절하는 것이 바람직하다. 거리 L1 및 L2 각각을, 예를 들어, 10mm 이상 200mm 이하로 할 수 있다.
도 41의 (A)에서는, 타깃(300a)과 타깃(300b)이 서로 평행하다. 또한, 마그넷 유닛(330a)과 마그넷 유닛(330b)은 서로 상이한 극이 마주 보도록 배치된다. 자력선은 마그넷 유닛(330b)으로부터 마그넷 유닛(330a)으로 작용한다. 그러므로, 퇴적 시에, 마그넷 유닛(330a 및 330b)에 의하여 형성되는 자기장에 플라스마(340)가 갇힌다. 기판 홀더(370) 및 기판(360)은 타깃(300a)과 타깃(300b)이 서로 마주 보는 영역(타깃들 간의 영역이라고도 함)에 배치된다. 또한 도 41의 (A)에는 기판 홀더(370) 및 기판(360)을 타깃(300a)과 타깃(300b)이 서로 마주 보는 방향에 평행하게 배치하였지만, 기판 홀더(370) 및 기판(360)을 상기 방향 쪽으로 기울게 배치하여도 좋다. 예를 들어, 기판 홀더(370) 및 기판(360)을 30° 이상 60° 이하(대표적으로는 45°) 기울게 함으로써, 퇴적 시에 기판(360)에 수직으로 도달하는 스퍼터 입자의 비율을 높일 수 있다.
도 42에 도시된 구조는 타깃(300a)과 타깃(300b)이 서로 평행하지 않고 서로 기울게(V형으로) 마주 본다는 점에서, 도 41의 (A)에 도시된 구조와 다르다. 따라서, 타깃의 위치를 제외하고는 도 41의 (A)의 설명을 참조한다. 마그넷 유닛(330a)과 마그넷 유닛(330b)은 반대의 극성이 서로 마주 보도록 배치된다. 기판 홀더(370) 및 기판(360)은 타깃들 간의 영역에 배치된다. 타깃(300a 및 300b)을 도 42에 도시된 바와 같이 배치함으로써, 기판(360)에 도달하는 스퍼터 입자의 비율을 높일 수 있기 때문에, 퇴적 속도를 높일 수 있다.
기판 홀더(370) 및 기판(360)의 위치는 도 41의 (A)에 도시된 바와 같은 플라스마(340) 중에 한정되지 않는다. 예를 들어, 도 43에 도시된 바와 같이, 기판 홀더(370) 및 기판(360)이 플라스마(340) 외부에 배치되어도 좋다. 이 경우, 기판(360)이 플라스마(340)의 고전계 영역에 노출되지 않아, 플라스마(340)로 인한 대미지의 저감으로 이어진다. 다만, 플라스마(340)와 기판(360) 사이의 거리를 길게 함에 따라, 타깃(300a) 및 타깃(300b)의 사용 효율이 저하된다. 기판 홀더(370)의 위치는 도 43에 도시된 바와 같이 조절할 수 있는 것이 바람직하다.
기판 홀더(370)는 타깃들 간의 영역의 위 및 아래 중 어느 쪽에 배치되어도 좋다. 또는, 기판 홀더(370)는 상기 영역 위 및 아래에 배치되어도 좋다. 기판 홀더(370)를 상기 영역 위 및 아래에 제공함으로써, 2개 이상의 기판에 대한 퇴적을 한번에 수행할 수 있어, 생산성의 향상으로 이어진다.
대향 타깃 스퍼터링 장치는 고진공에서도 안정적으로 플라스마를 생성할 수 있다. 예를 들어, 0.005Pa 이상 0.09Pa 이하의 압력에서도 퇴적을 수행할 수 있다. 이 결과, 퇴적 시에 혼입되는 불순물의 농도를 저감할 수 있다.
대향 타깃 스퍼터링 장치를 이용함으로써, 고진공에서의 퇴적이 가능하거나, 또는 플라스마 대미지가 더 적은 퇴적이 가능하기 때문에, 기판(360)의 온도가 낮아도 결정성이 높은 막을 제공할 수 있다(예를 들어, 실온 이상 100℃ 미만).
도 44의 (A)는 대향 타깃 스퍼터링 장치의 또 다른 예를 도시한 것이다.
도 44의 (A)는 대향 타깃 스퍼터링 장치에서의 퇴적 체임버의 개략 단면도이다. 도 41의 (A)에 도시된 퇴적 체임버와 달리, 타깃 실드(322) 및 타깃 실드(323)가 제공된다. 백킹 플레이트(310a 및 310b)에 접속되는 전원(391)도 제공된다.
도 44의 (A)에 도시된 바와 같이 타깃 실드(322 및 323)는 GND에 접속된다. 이는 전원(391)의 전위가 인가되는 백킹 플레이트(310a 및 310b)와, GND가 인가되는 타깃 실드(322 및 323) 사이의 전위차에 의하여 플라스마(340)가 생성된다는 것을 의미한다.
본 발명의 일 형태의 산화물 반도체막은 플라스마(340)가 기판(360)의 표면에 완전히 도달되면서 형성되는 것이 바람직하다. 예를 들어, 도 44의 (A)에 도시된 바와 같이 기판 홀더(370) 및 기판(360)이 플라스마(340) 중에 배치되는 것이 바람직하다. 기판 홀더(370) 및 기판(360)이 플라스마(340)의 양광주에 배치되는 것이 특히 바람직하다. 플라스마의 양광주는 전위 분포의 기울기가 작은 영역이다. 도 44의 (A)에 도시된 바와 같이, 플라스마(340)의 양광주에 기판(360)을 배치하면, 기판(360)이 플라스마(340) 중의 고전계 부분에 노출되지 않기 때문에, 플라스마(340)로 인한 기판(360)에 대한 대미지를 저감시키고 양호한 막질의 산화물을 얻을 수 있다.
도 44의 (A)에 도시된 바와 같이 퇴적 시에 기판 홀더(370) 및 기판(360)이 플라스마(340) 중에 배치되면, 타깃(300a 및 300b)의 사용 효율도 높아지기 때문에 바람직하다.
도 44의 (A)에 도시된 바와 같이, 기판 홀더(370)와 타깃(300a) 사이의 수평 거리를 L1이라고 부르고, 기판 홀더(370)와 타깃(300b) 사이의 수평 거리를 L2라고 부른다. 거리 L1 및 거리 L2는 각각 도 44의 (A)에서의 수평 방향의 기판(360)의 길이와 같은 길이인 것이 바람직하다. 또한, 상술한 바와 같이 기판(360)이 플라스마(340)의 양광주에 배치되도록 거리 L1 및 L2를 적절히 조절하는 것이 바람직하다.
기판 홀더(370) 및 기판(360)의 위치는 도 44의 (A)에 도시된 바와 같은 플라스마(340) 중에 한정되지 않는다. 예를 들어, 도 44의 (B)에 도시된 바와 같이, 기판 홀더(370) 및 기판(360)이 플라스마(340) 외부에 배치되어도 좋다. 이 경우, 기판(360)이 플라스마(340)의 고전계 영역에 노출되지 않아, 플라스마(340)로 인한 대미지의 저감으로 이어진다. 다만, 플라스마(340)와 기판(360) 사이의 거리를 길게 함에 따라, 타깃(300a) 및 타깃(300b)의 사용 효율이 저하된다. 기판 홀더(370)의 위치는 도 44의 (B)와 같이 조절할 수 있는 것이 바람직하다.
기판 홀더(370)는 도 44의 (B)에 도시된 바와 같이 타깃들 간의 영역 위에 배치되어도 좋고, 상기 영역 아래에 배치되어도 좋다. 또는, 기판 홀더(370)는 상기 영역 위 및 아래에 배치되어도 좋다. 기판 홀더(370)를 상기 영역 위 및 아래에 제공함으로써, 2개 이상의 기판에 대한 퇴적을 한번에 수행할 수 있어, 생산성의 향상으로 이어진다.
상술한 대향 타깃 스퍼터링 장치에서는, 플라스마가 타깃들 간의 자기장에 의하여 갇혀서 기판에 대한 플라스마 대미지를 저감할 수 있다. 또한, 타깃의 기울기에 의하여, 기판에 대한 스퍼터 입자의 입사 각도를 작게 할 수 있기 때문에, 퇴적되는 막은 향상된 단차 피복성을 가질 수 있다. 또한, 고진공에서의 퇴적이 가능하기 때문에, 막에 함유되는 불순물의 농도를 저감할 수 있다.
또한 퇴적 체임버에 평행 평판형 스퍼터링 장치 또는 이온빔 스퍼터링 장치가 제공되어도 좋다.
<4-2. 퇴적 장치>
아래에서 본 발명의 일 형태의 산화물 반도체막을 형성할 수 있는 체임버를 포함하는 퇴적 장치에 대하여 설명한다.
우선, 퇴적 시 등의 막으로의 불순물의 혼입이 적은 퇴적 장치의 구조에 대하여 도 45 및 도 46의 (A) 내지 (C)를 참조하여 설명한다.
도 45는 매엽 멀티 체임버 퇴적 장치(2700)를 개략적으로 도시한 상면도이다. 퇴적 장치(2700)는 기판을 수용하기 위한 카세트 포트(2761) 및 기판의 얼라인먼트를 수행하기 위한 얼라인먼트 포트(2762)를 포함하는 대기 측 기판 공급 체임버(2701), 대기 측 기판 공급 체임버(2701)로부터 기판이 반송되는 대기 측 기판 반송 체임버(2702), 기판을 반입하고 체임버 내의 압력을 대기압으로부터 감압으로 또는 감압으로부터 대기압으로 전환하는 로드록(load lock) 체임버(2703a), 기판을 반출하고 체임버 내의 압력을 감압으로부터 대기압으로 또는 대기압으로부터 감압으로 전환하는 언로드록(unload lock) 체임버(2703b), 진공 중에서 기판을 반송하는 반송 체임버(2704), 기판을 가열하는 기판 가열 체임버(2705), 및 퇴적을 위하여 타깃이 각각 배치되는 퇴적 체임버(2706a, 2706b, 및 2706c)를 포함한다. 또한 퇴적 체임버(2706a, 2706b, 및 2706c)는 상술한 퇴적 체임버의 구조를 참조할 수 있다.
대기 측 기판 반송 체임버(2702)는 로드록 체임버(2703a) 및 언로드록 체임버(2703b)에 접속되고, 로드록 체임버(2703a) 및 언로드록 체임버(2703b)는 반송 체임버(2704)에 접속되고, 반송 체임버(2704)는 기판 가열 체임버(2705) 및 퇴적 체임버(2706a, 2706b, 및 2706c)에 접속된다.
대기 측 기판 공급 체임버(2701) 및 대기 측 기판 반송 체임버(2702)를 제외한 각 체임버를 독립적으로 진공하로 유지할 수 있도록 체임버들 간의 접속부에 게이트 밸브(2764)가 제공된다. 또한, 대기 측 기판 반송 체임버(2702) 및 반송 체임버(2704)는 각각 기판을 반송할 수 있는 반송 로봇(2763)을 포함한다.
또한, 기판 가열 체임버(2705)는 플라스마 처리 체임버로서도 작용하는 것이 바람직하다. 퇴적 장치(2700)에서는, 처리와 처리 사이에서 기판을 대기에 노출시키지 않고 반송할 수 있으므로, 기판에 대한 불순물 흡착을 억제할 수 있다. 또한, 퇴적 및 열 처리 등의 순서는 자유로이 결정할 수 있다. 또한 반송 체임버 수, 퇴적 체임버 수, 로드록 체임버 수, 언로드록 체임버 수, 및 기판 가열 체임버 수는 상술한 것에 한정되지 않으며, 이들의 개수는 설치 스페이스 및 프로세스 조건에 따라 적절하게 설정할 수 있다.
다음으로, 도 46의 (A), (B), 및 (C)는 각각 도 45에 도시된 퇴적 장치(2700)에서의, 일점쇄선 V1-V2를 따라 취한 단면도, 일점쇄선 W1-W2를 따라 취한 단면도, 및 일점쇄선 W2-W3을 따른 단면도이다.
도 46의 (A)는 기판 가열 체임버(2705) 및 반송 체임버(2704)의 단면이고, 기판 가열 체임버(2705)는 기판을 수용할 수 있는 복수의 가열 스테이지(2765)를 포함한다. 또한, 기판 가열 체임버(2705)는 밸브를 통하여 진공 펌프(2770)에 접속된다. 진공 펌프(2770)로서는, 예를 들어, 드라이 펌프 및 메커니컬 부스터 펌프를 사용할 수 있다.
기판 가열 체임버(2705)에 사용할 수 있는 가열 기구(機構)로서 예를 들어, 저항 발열체를 가열에 사용하여도 좋다. 또는, 가열된 가스 등의 매체로부터의 열전도 또는 열복사를 가열 기구로서 사용하여도 좋다. 예를 들어, GRTA(gas rapid thermal annealing) 또는 LRTA(lamp rapid thermal annealing) 등의 RTA를 사용할 수 있다. LRTA는, 할로젠 램프, 메탈 할라이드 램프, 제논 아크 램프, 카본 아크 램프, 고압 소듐 램프, 또는 고압 수은 램프 등의 램프로부터 사출되는 광(전자기파)의 복사에 의하여 물체를 가열하는 방법이다. GRTA에서는, 고온 가스를 사용하여 열 처리가 수행된다. 가스로서는 불활성 가스가 사용된다.
또한, 기판 가열 체임버(2705)는 질량 유량 컨트롤러(2780)를 통하여 정제기(2781)에 접속된다. 또한 질량 유량 컨트롤러(2780) 및 정제기(2781)는 복수 종류의 가스 각각에 제공할 수 있지만, 이해를 쉽게 하기 위하여 하나의 질량 유량 컨트롤러(2780) 및 하나의 정제기(2781)를 제공한다. 기판 가열 체임버(2705)에 주입되는 가스로서는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용할 수 있고, 예를 들어, 산소 가스, 질소 가스, 및 희가스(예를 들어 아르곤 가스)를 사용한다.
반송 체임버(2704)는 반송 로봇(2763)을 포함한다. 반송 로봇(2763)은 각 체임버에 기판을 반송할 수 있다. 또한, 반송 체임버(2704)는 밸브를 통하여 진공 펌프(2770) 및 크라이오펌프(2771)에 접속된다. 이러한 구조로 함으로써, 반송 체임버(2704) 내의 압력이 대기압 내지 저진공 또는 중진공(수백Pa 내지 0.1Pa 정도)의 범위일 때 진공 펌프(2770)를 사용하여 배기를 수행할 수 있고, 밸브를 전환함으로써, 반송 체임버(2704) 내의 압력이 중진공 내지 고진공 또는 초고진공(약 0.1Pa 내지 1×10-7Pa)의 범위일 때 크라이오펌프(2771)를 사용하여 배기를 수행할 수 있다.
또는, 2개 이상의 크라이오펌프(2771)가 반송 체임버(2704)에 병렬로 접속되어도 좋다. 이러한 구조로 함으로써, 크라이오펌프들 중 하나가 리제너레이션(regeneration) 중이라도, 다른 크라이오펌프들 중 어느 것을 사용하여 배기를 수행할 수 있다. 또한 상술한 리제너레이션이란, 크라이오펌프에 갇힌 분자(또는 원자)를 방출하는 처리를 말한다. 크라이오펌프에 분자(또는 원자)가 과도하게 갇히면 크라이오펌프의 배기 능력이 저하되기 때문에, 리제너레이션을 정기적으로 수행한다.
도 46의 (B)는 퇴적 체임버(2706b), 반송 체임버(2704), 및 로드록 체임버(2703a)의 단면을 나타낸 것이다.
여기서, 퇴적 체임버(스퍼터링 체임버)에 대하여 도 46의 (B)를 참조하여 자세히 설명한다. 도 46의 (B)에 도시된 퇴적 체임버(2706b)에는 타깃(2766a), 타깃(2766b), 타깃 실드(2767a), 타깃 실드(2767b), 마그넷 유닛(2790a), 마그넷 유닛(2790b), 기판 홀더(2768), 및 전원(2791)이 제공된다. 도시하지 않았지만, 타깃(2766a) 및 타깃(2766b)은 각각 백킹 플레이트를 개재하여 타깃 홀더에 고정된다. 타깃(2766a) 및 타깃(2766b)은 전원(2791)에 전기적으로 접속된다. 마그넷 유닛(2790a 및 2790b)은 각각 타깃(2766a 및 2766b) 뒤에 배치된다. 타깃 실드(2767a 및 2767b)는 각각 타깃(2766a 및 2766b)의 단부를 둘러싸도록 배치된다. 또한 여기서 기판(2769)은 기판 홀더(2768)에 의하여 지지된다. 기판 홀더(2768)는 가동 부재(2784)에 의하여 퇴적 체임버(2706b)에 고정된다. 가동 부재(2784)에 의하여, 기판 홀더(2768)를 타깃(2766a)과 타깃(2766b) 사이의 영역(타깃들 간 영역)으로 이동할 수 있다. 예를 들어, 기판(2769)을 지지한 기판 홀더(2768)를 타깃들 간 영역에 배치하는 것에 의하여, 플라스마로 인한 대미지를 저감시킬 수 있는 경우가 있다. 도시하지 않았지만, 기판 홀더(2768)는 기판(2769)을 수용하는 기판 수용 기구 또는 기판(2769)을 이면으로부터 가열하는 이면 히터 등을 포함하여도 좋다.
타깃 실드(2767a 및 2767b)에 의하여, 타깃(2766a 및 2766b)으로부터 스퍼터되는 입자가, 퇴적이 필요 없는 영역에 퇴적되는 것을 억제할 수 있다. 또한, 타깃 실드(2767a 및 2767b)는 축적된 스퍼터 입자가 분리되지 않도록 가공되는 것이 바람직하다. 예를 들어, 표면 거칠기를 증가시키는 블라스팅 처리를 수행하여도 좋고, 상기 타깃 실드(2767a 및 2767b)의 표면에 거칠기를 형성하여도 좋다.
퇴적 체임버(2706b)는 가스 가열 시스템(2782)을 통하여 질량 유량 컨트롤러(2780)에 접속되고, 가스 가열 시스템(2782)은 질량 유량 컨트롤러(2780)를 통하여 정제기(2781)에 접속된다. 가스 가열 시스템(2782)에 의하여, 퇴적 체임버(2706b)에 주입되는 가스를 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하의 온도로 가열할 수 있다. 또한 가스 가열 시스템(2782), 질량 유량 컨트롤러(2780), 및 정제기(2781)는 복수 종류의 가스 각각에 제공할 수 있지만, 이해를 쉽게 하기 위하여 하나의 가스 가열 시스템(2782), 하나의 질량 유량 컨트롤러(2780), 및 하나의 정제기(2781)만 제공한다. 퇴적 체임버(2706b)에 주입되는 가스로서는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용할 수 있고, 예를 들어, 산소 가스, 질소 가스, 및 희가스(예를 들어 아르곤 가스)를 사용한다.
가스의 주입구 가까이에 정제기를 제공하는 경우, 정제기와 퇴적 체임버(2706b) 사이의 배관의 길이를 10m 이하, 바람직하게는 5m 이하, 더 바람직하게는 1m 이하로 한다. 배관의 길이를 10m 이하, 5m 이하 또는 1m 이하로 하면, 그에 따라 배관으로부터의 방출 가스의 영향을 저감할 수 있다. 가스의 배관으로서는, 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴 등으로 내부가 덮인 금속 배관을 사용하는 것이 바람직하다. 상술한 배관에 의하여, 예를 들어 SUS316L-EP 배관에 비하여, 불순물을 함유한 방출 가스의 양이 적게 되어, 가스로의 불순물 혼입을 저감할 수 있다. 또한, 배관의 연결 부위로서는, 고성능 초소형 메탈 개스킷 연결 부위(UPG 연결 부위)를 사용할 수 있다. 배관의 재료 모두가 금속인 구조는 수지 등을 사용한 구조에 비하여, 생기는 방출 가스 또는 외부 누설의 영향을 저감할 수 있으므로 바람직하다.
퇴적 체임버(2706b)는 밸브를 통하여 터보 분자 펌프(2772) 및 진공 펌프(2770)에 접속된다.
또한, 퇴적 체임버(2706b)에는 크라이오 트랩(cryotrap)(2751)이 제공된다.
크라이오 트랩(2751)은 물 등 융점이 비교적 높은 분자(또는 원자)를 흡착할 수 있는 기구이다. 터보 분자 펌프(2772)는 큰 사이즈의 분자(또는 원자)를 안정적으로 제거할 수 있고, 보수 관리의 빈도가 낮기 때문에, 생산성을 높일 수 있는 한편, 수소 및 물의 제거 능력이 낮다. 따라서, 물 등의 제거에 대한 능력을 높게 하도록, 크라이오 트랩(2751)이 퇴적 체임버(2706b)에 접속된다. 크라이오 트랩(2751)의 냉동기의 온도는 100K 이하, 바람직하기로는 80K 이하가 되도록 설정된다. 크라이오 트랩(2751)이 복수의 냉동기를 포함하는 경우, 각 냉동기의 온도를 다른 온도로 설정하면, 효율적인 배출이 가능하므로 바람직하다. 예를 들어, 제 1 단의 냉동기의 온도를 100K 이하로 설정하여도 좋고, 제 2 단의 냉동기의 온도를 20K 이하로 설정하여도 좋다. 또한 크라이오 트랩 대신에 타이타늄 서블리메이션 펌프를 사용하면, 진공도를 더 높일 수 있는 경우가 있다. 크라이오펌프 또는 터보 분자 펌프 대신에 이온 펌프를 사용하는 것에 의해서도 진공도를 더 높일 수 있는 경우가 있다.
또한 퇴적 체임버(2706b)의 배기 방법은 상술한 것에 한정되지 않으며, 상술한 반송 체임버(2704)의 배기 방법(크라이오펌프 및 진공 펌프를 이용한 배기 방법)과 같은 구조를 채용하여도 좋다. 물론, 반송 체임버(2704)의 배기 방법은 퇴적 체임버(2706b)의 배기 방법(터보 분자 펌프와 진공 펌프를 사용한 배기 방법)과 같은 구조를 가져도 좋다.
또한 상술한 반송 체임버(2704), 기판 가열 체임버(2705), 및 퇴적 체임버(2706b) 각각에서, 배압(전체 압력) 및 각 기체 분자(원자)의 부분 압력은 다음과 같이 설정하는 것이 바람직하다. 특히, 형성될 막에 불순물이 들어갈 가능성이 있기 때문에, 퇴적 체임버(2706b)의 배압 및 각 기체 분자(원자)의 부분 압력에는 주의할 필요가 있다.
상술한 각 체임버에서 배압(전체 압력)은 1×10-4Pa 이하, 바람직하게는 3×10-5Pa 이하, 더 바람직하게는 1×10-5Pa 이하이다. 상술한 각 체임버에서 질량 대 전하비(m/z)가 18인 기체 분자(원자)의 부분 압력은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한, 상술한 각 체임버에서 질량 대 전하비(m/z)가 28인 기체 분자(원자)의 부분 압력은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한, 상술한 각 체임버에서 질량 대 전하비(m/z)가 44인 기체 분자(원자)의 부분 압력은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다.
또한 진공 체임버 내의 전체 압력 및 부분 압력은 질량 분석기를 이용하여 측정할 수 있다. 예를 들어, Qulee CGM-051(ULVAC, Inc. 제조의 4중극 질량 분석기(Q-mass라고도 함))을 사용하여도 좋다.
또한, 상술한 반송 체임버(2704), 기판 가열 체임버(2705), 및 퇴적 체임버(2706b)는 외부 누설 또는 내부 누설의 양이 적은 것이 바람직하다.
예를 들어, 상술한 반송 체임버(2704), 기판 가열 체임버(2705), 및 퇴적 체임버(2706b) 각각에서 누출율(leakage rate)은 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다. 질량 대 전하비(m/z)가 18인 기체 분자(원자)의 누출율은 1×10-7Pa·m3/s 이하, 바람직하게는 3×10-8Pa·m3/s 이하이다. 질량 대 전하비(m/z)가 28인 기체 분자(원자)의 누출율은 1×10-5Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다. 질량 대 전하비(m/z)가 44인 기체 분자(원자)의 누출율은 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다.
또한 누출율은 상기 질량 분석기를 사용하여 측정된 전체 압력 및 부분 압력에서 구할 수 있다.
누출율은 외부 누설 및 내부 누설에 의존한다. 외부 누설은 미소한 구멍 또는 밀봉 불량 등을 통하여 진공 시스템의 외부로부터 가스가 유입되는 것을 말한다. 내부 누설은 진공 시스템 내에서 밸브와 같은 칸막이(partition)를 통한 누설, 또는 내부 부재로부터의 방출 가스에 기인한다. 누출율을 상술한 값 이하로 설정할 수 있도록 하기 위하여, 외부 누설 및 내부 누설의 양 측면으로부터 조치를 취할 필요가 있다.
예를 들어, 퇴적 체임버(2706b)의 개폐 부분은 금속 개스킷으로 밀봉하는 것이 바람직하다. 금속 개스킷에는 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴으로 덮인 금속을 사용하는 것이 바람직하다. 금속 개스킷은 O-링보다 높은 밀착성을 달성하고, 외부 누설을 저감할 수 있다. 또한, 부동태(passive state)의, 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴 등으로 덮인 금속을 사용함으로써, 금속 개스킷으로부터 방출되는 불순물을 포함한 가스의 방출을 억제하여, 내부 누설을 저감할 수 있다.
퇴적 장치(2700)의 부재에는, 불순물을 함유한 가스의 방출량이 적은, 알루미늄, 크로뮴, 타이타늄, 지르코늄, 니켈, 또는 바나듐을 사용한다. 또는, 상술한 부재에, 상술한 재료로 덮인 철, 크로뮴, 및 니켈 등을 함유하는 합금을 사용하여도 좋다. 철, 크로뮴, 및 니켈 등을 함유하는 합금은 단단하고, 내열성이 있으며, 가공에 적합하다. 여기서, 표면적을 줄이기 위하여 부재의 표면 요철을 연마 등에 의하여 감소시키면, 가스의 방출을 저감할 수 있다.
또는, 상술한 퇴적 장치(2700)의 부재를 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴 등으로 덮어도 좋다.
퇴적 장치(2700)의 부재는 가능하면 금속만 사용하여 형성되는 것이 바람직하다. 예를 들어, 석영 등으로 형성되는 관찰 창(viewing window)이 제공되는 경우, 가스의 방출을 억제하기 위하여 관찰 창의 표면을 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴 등으로 얇게 덮는 것이 바람직하다.
퇴적 체임버에 흡착물이 존재할 때, 흡착물은 내벽 등에 흡착되기 때문에 퇴적 체임버의 압력에 영향을 미치지 않지만, 퇴적 체임버 내부를 배기하였을 때 흡착물은 가스 방출을 초래한다. 그러므로, 누출율과 배기 속도 간에 상관 관계는 없지만, 배기 능력이 높은 펌프를 사용하여, 퇴적 체임버에 존재하는 흡착물을 가능한 한 많이 제거하고 미리 배기하는 것이 중요하다. 또한, 흡착물의 탈착을 촉진하기 위하여, 퇴적 체임버에 베이킹(baking)을 실시하여도 좋다. 베이킹에 의하여, 흡착물의 탈착 속도를 약 10배 증가시킬 수 있다. 베이킹은 100℃ 내지 450℃에서 범위의 온도에서 수행할 수 있다. 이때, 불활성 가스를 퇴적 체임버에 주입하면서 흡착물을 제거하는 경우에는, 배기만으로는 탈착하기 어려운 물 등의 탈착 속도를 더 높일 수 있다. 또한 주입되는 불활성 가스를 퇴적 체임버의 베이킹 온도와 실질적으로 같은 온도에서 가열하면, 흡착물의 탈착 속도를 더 높일 수 있다. 여기서, 불활성 가스로서 희가스를 사용하는 것이 바람직하다. 퇴적되는 막의 종류에 따라, 불활성 가스 대신에 산소 등을 사용하여도 좋다. 예를 들어, 산화물의 퇴적 시에 산화물의 주성분인 산소를 사용하는 것이 바람직한 경우도 있다. 베이킹은 램프를 사용하여 수행하는 것이 바람직하다.
또는, 가열된 산소 또는 가열된 희가스 등 가열된 불활성 가스 등을 주입하여 퇴적 체임버 내의 압력을 높이고 나서 일정 기간 후에 퇴적 체임버 내부를 배기하기 위한 처리를 수행하는 것이 바람직하다. 가열된 가스를 주입함으로써 퇴적 체임버 내의 흡착물을 탈착시킬 수 있고, 퇴적 체임버 내에 존재하는 불순물을 저감할 수 있다. 또한 이 처리를 2번 이상 30번 이하, 바람직하게는 5번 이상 15번 이하 반복하면 유익한 효과를 실현할 수 있다. 구체적으로는, 온도가 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하인 불활성 가스 또는 산소 등을 퇴적 체임버에 주입하여, 1분 내지 300분, 바람직하게는 5분 내지 120분의 시간 범위에서, 퇴적 체임버 내의 압력을 0.1Pa 이상 10kPa 이하, 바람직하게는 1Pa 이상 1kPa 이하, 더 바람직하게는 5Pa 이상 100Pa 이하로 유지할 수 있다. 그 후, 퇴적 체임버 내부를 5분 내지 300분, 바람직하게는 10분 내지 120분의 시간 범위에서 배기한다.
더미 퇴적에 의해서도 흡착물의 탈착 속도를 더 높일 수 있다. 여기서, 더미 퇴적이란, 더미 기판 및 퇴적 체임버의 내벽에 막을 퇴적하고, 퇴적 체임버 내의 불순물 및 퇴적 체임버의 내벽의 흡착물을 막 내에 가두는, 스퍼터링법 등에 의한 더미 기판으로의 퇴적을 말한다. 더미 기판에는, 가스의 방출량이 적은 기판을 사용하는 것이 바람직하다. 더미 퇴적을 수행함으로써, 나중에 퇴적될 막 내의 불순물 농도를 저감할 수 있다. 또한 더미 퇴적은 퇴적 체임버의 베이킹과 동시에 수행하여도 좋다.
다음에, 도 46의 (B)에 도시된 반송 체임버(2704) 및 로드록 체임버(2703a)와, 도 46의 (C)에 도시된 대기 측 기판 반송 체임버(2702) 및 대기 측 기판 공급 체임버(2701)에 대하여 자세히 설명한다. 또한 도 46의 (C)는 대기 측 기판 반송 체임버(2702) 및 대기 측 기판 공급 체임버(2701)의 단면을 나타낸 것이다.
도 46의 (B)에 도시된 반송 체임버(2704)에 관해서는, 도 46의 (A)에 도시된 반송 체임버(2704)의 기재를 참조할 수 있다.
로드록 체임버(2703a)는 기판 반송 스테이지(2752)를 포함한다. 로드록 체임버(2703a) 내의 압력을 감압으로부터 상승시켜 대기압이 되었을 때, 기판 반송 스테이지(2752)는 대기 측 기판 반송 체임버(2702)에 제공된 반송 로봇(2763)으로부터 기판을 받는다. 그 후, 로드록 체임버(2703a)를 진공으로 배기하여 그 내부의 압력을 감압으로 하고 나서, 반송 체임버(2704)에 제공된 반송 로봇(2763)이 기판 반송 스테이지(2752)로부터 기판을 받는다.
또한, 로드록 체임버(2703a)는 밸브를 통하여 진공 펌프(2770) 및 크라이오펌프(2771)에 접속된다. 진공 펌프(2770) 및 크라이오펌프(2771) 등 배기 시스템의 접속 방법은 반송 체임버(2704)의 접속 방법의 기재를 참조할 수 있고, 그 설명은 여기서는 생략한다. 또한 도 45에 도시된 언로드록 체임버(2703b)는 로드록 체임버(2703a)와 같은 구조를 가질 수 있다.
대기 측 기판 반송 체임버(2702)는 반송 로봇(2763)을 포함한다. 반송 로봇(2763)은 카세트 포트(2761)로부터 로드록 체임버(2703a)로 또는 로드록 체임버(2703a)로부터 카세트 포트(2761)로 기판을 반송할 수 있다. 또한, 상술한 대기 측 기판 반송 체임버(2702) 및 대기 측 기판 공급 체임버(2701)에는, HEPA(high efficiency particulate air) 필터 등 먼지 또는 파티클을 세정하기 위한 기구가 제공되어도 좋다.
대기 측 기판 공급 체임버(2701)는 복수의 카세트 포트(2761)를 포함한다. 카세트 포트(2761)는 복수의 기판을 수용할 수 있다.
타깃의 표면 온도는 100℃ 이하, 바람직하게는 50℃ 이하, 더 바람직하게는 실온(대표적으로는 25℃) 정도가 되도록 설정한다. 대형 기판용 스퍼터링 장치에서는, 대형 타깃이 사용되는 경우가 많다. 그러나, 대형 기판용 타깃을 접합부(juncture) 없이 형성하는 것은 어렵다. 실제로는, 복수의 타깃을 틈이 가능한 한 작아지도록 배열하여 큰 형상을 얻지만, 매우 작은 틈이 불가피하게 발생한다. 타깃의 표면 온도가 상승되면, 이러한 매우 작은 틈으로부터 아연 등이 휘발하고, 이 틈이 서서히 넓어질 가능성이 있다. 상기 틈이 넓어지면, 백킹 플레이트 또는 백킹 플레이트와 타깃 사이의 접착에 사용하는 접합제에 함유되는 금속이 스퍼터되어 불순물 농도가 증가될 수 있다. 따라서, 타깃은 충분히 냉각되는 것이 바람직하다.
구체적으로, 백킹 플레이트에는, 도전성이 높고 방열성이 높은 금속(구체적으로는 구리)을 사용한다. 백킹 플레이트에 형성한 홈부를 통하여 충분한 양의 냉각수를 흘림으로써, 타깃을 효율적으로 냉각할 수 있다.
상술한 퇴적 장치를 이용함으로써, SIMS에 의하여 측정되는 수소 농도가 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만인 산화물 반도체막을 형성할 수 있다.
또한, SIMS에 의하여 측정되는 질소 농도가 5×1018atoms/cm3 이하, 바람직하게는 1×1018atoms/cm3 이하인 산화물 반도체막을 형성할 수 있다.
또한, SIMS에 의하여 측정되는 탄소 농도가 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하인 산화물 반도체막을 형성할 수 있다.
불순물 및 산소 빈자리의 양이 적은 산화물 반도체막은 캐리어 밀도가 낮은 산화물 반도체막이다(구체적으로는, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이며 1×10-9/cm3 이상). 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. 상기 산화물 반도체막은 불순물 농도가 낮고 결함 상태의 밀도가 낮다. 즉, 상기 산화물 반도체막은 안정적인 특성을 갖는 산화물 반도체막이라고 할 수 있다.
또한, TDS에 의하여 측정되는, 질량 대 전하비(m/z)가 2인 기체 분자(원자)(예를 들어, 수소 분자), 질량 대 전하비(m/z)가 18인 기체 분자(원자), 질량 대 전하비(m/z)가 28인 기체 분자(원자), 및 질량 대 전하비(m/z)가 44인 기체 분자(원자)의 각각의 방출량이 1×1019/cm3 이하, 바람직하게는 1×1018/cm3 이하인 산화물 반도체를 퇴적할 수 있다.
상술한 퇴적 장치를 이용함으로써, 산화물 반도체막으로의 불순물의 혼입을 억제할 수 있다. 또한, 상술한 퇴적 장치를 이용하여 산화물 반도체막과 접촉하는 막을 형성하면, 산화물 반도체막과 접촉하는 막으로부터 산화물 반도체막으로의 불순물의 혼입을 억제할 수 있다.
또한 본 실시형태에서 설명한 구조는 다른 실시형태들 및 실시예들에서 설명하는 어느 구조와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치에 대하여 도 47의 (A) 내지 (C)를 참조하여 설명한다.
<5. 표시 장치>
도 47의 (A)에 도시된 표시 장치는 표시 소자의 화소들을 포함하는 영역(이후, 이 영역을 화소부(502)라고 함), 화소부(502) 외측에 제공되며 화소들을 구동시키기 위한 회로를 포함하는 회로부(이후, 이 부분을 구동 회로부(504)라고 함), 각각 소자를 보호하는 기능을 갖는 회로들(이후, 이 회로들을 보호 회로들(506)이라고 함), 및 단자부(507)를 포함한다. 또한 보호 회로(506)는 반드시 제공할 필요는 없다.
구동 회로부(504)의 일부 또는 전체를, 화소부(502)가 형성되는 기판 위에 형성하면, 부품 수와 단자 수를 줄일 수 있으므로 바람직하다. 구동 회로부(504)의 일부 또는 전체를, 화소부(502)가 형성되는 기판 위에 형성하지 않는 경우, 구동 회로부(504)의 일부 또는 전체를 COG 또는 TAB(tape automated bonding)에 의하여 실장할 수 있다.
화소부(502)는, X행(X는 2 이상의 자연수임) Y열(Y는 2 이상의 자연수임)로 배치된 표시 소자들을 구동시키기 위한 복수의 회로(이하, 이러한 회로들을 화소 회로들(501)이라고 함)를 포함한다. 구동 회로부(504)는, 화소를 선택하기 위하여 신호(주사 신호)를 공급하기 위한 회로(이하, 이 회로를 게이트 드라이버(504a)라고 함) 및 화소의 표시 소자를 구동시키기 위하여 신호(데이터 신호)를 공급하기 위한 회로(이하, 이 회로를 소스 드라이버(504b)라고 함) 등의 구동 회로를 포함한다.
게이트 드라이버(504a)는 시프트 레지스터 등을 포함한다. 게이트 드라이버(504a)는 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호를 받고, 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는, 스타트 펄스 신호 또는 클록 신호 등을 받고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는, 주사 신호를 공급받는 배선들(이후, 이러한 배선들을 주사선들(GL_1 내지 GL_X)이라고 함)의 전위를 제어하는 기능을 갖는다. 또한, 주사선들(GL_1 내지 GL_X)을 개별적으로 제어하기 위하여, 복수의 게이트 드라이버(504a)를 제공하여도 좋다. 또는, 게이트 드라이버(504a)는 초기화 신호를 공급하는 기능을 갖는다. 이에 한정되지 않으며, 게이트 드라이버(504a)는 다른 신호를 공급할 수도 있다.
소스 드라이버(504b)는 시프트 레지스터 등을 포함한다. 소스 드라이버(504b)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호뿐만 아니라, 데이터 신호의 바탕이 되는 신호(화상 신호)를 받는다. 소스 드라이버(504b)는, 화소 회로(501)에 기록될, 화상 신호에 기초한 데이터 신호를 생성하는 기능을 갖는다. 또한, 소스 드라이버(504b)는 스타트 펄스 신호 또는 클록 신호 등의 입력에 의하여 생성되는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 갖는다. 또한, 소스 드라이버(504b)는 데이터 신호를 공급받는 배선들(이하, 이러한 배선들을 데이터선들(DL_1 내지 DL_Y)이라고 함)의 전위를 제어하는 기능을 갖는다. 또는, 소스 드라이버(504b)는 초기화 신호를 공급하는 기능을 갖는다. 이에 한정되지 않으며, 소스 드라이버(504b)는 다른 신호를 공급할 수도 있다.
소스 드라이버(504b)는, 예를 들어 복수의 아날로그 스위치 등을 포함한다. 소스 드라이버(504b)는 데이터 신호로서, 복수의 아날로그 스위치를 순차적으로 온 상태로 함으로써, 화상 신호를 시분할하여 얻어진 신호를 출력할 수 있다. 소스 드라이버(504b)는 시프트 레지스터 등을 포함하여도 좋다.
주사 신호를 공급받는 복수의 주사선(GL) 중 하나 및 데이터 신호를 공급받는 복수의 데이터선(DL) 중 하나를 통하여, 복수의 화소 회로(501) 각각에, 펄스 신호 및 데이터 신호가 각각 입력된다. 복수의 화소 회로(501) 각각에 있어서의 데이터 신호의 기록 및 유지는 게이트 드라이버(504a)에 의하여 제어된다. 예를 들어, m행 n열째(m은 X 이하의 자연수이고, n은 Y 이하의 자연수임)의 화소 회로(501)에는, 주사선(GL_m)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 47의 (A)에 나타낸 보호 회로(506)는 예를 들어, 게이트 드라이버(504a)와 화소 회로(501) 사이의 주사 라인(GL)에 접속된다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 화소 회로(501) 사이의 데이터선(DL)에 접속된다. 또는, 보호 회로(506)는 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속될 수 있다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속될 수 있다. 또한, 단자부(507)는 외부 회로로부터 표시 장치에 전력, 제어 신호, 및 화상 신호를 입력하기 위한 단자를 갖는 부분을 의미한다.
보호 회로(506)는, 이 보호 회로에 접속된 배선에 특정한 범위 외의 전위가 인가되었을 때에, 이 보호 회로에 접속된 해당 배선을 다른 배선에 전기적으로 접속시키는 회로이다.
도 47의 (A)에 도시된 바와 같이, 화소부(502) 및 구동 회로부(504)에 보호 회로(506)를 제공함으로써, ESD(electrostatic discharge) 등에 의하여 발생되는 과전류에 대한 표시 장치의 내성을 향상시킬 수 있다. 다만, 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어 보호 회로(506)는 게이트 드라이버(504a)에 접속되어도 좋고, 또는 보호 회로(506)는 소스 드라이버(504b)에 접속되어도 좋다. 또는, 보호 회로(506)는 단자부(507)에 접속되어도 좋다.
도 47의 (A)에서는 구동 회로부(504)가 게이트 드라이버(504a) 및 소스 드라이버(504b)를 포함하는 예를 제시하였지만, 구조는 이에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하여도 좋고, 소스 드라이버 회로가 형성된 별도로 마련된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하여도 좋다.
도 47의 (A)에서의 복수의 화소 회로(501) 각각은, 예를 들어 도 47의 (B)에 도시된 구조를 가질 수 있다.
도 47의 (B)에 도시된 화소 회로(501)는 액정 소자(570), 트랜지스터(550), 및 용량 소자(560)를 포함한다. 트랜지스터(550)로서, 상술한 실시형태에서 설명하는 어느 트랜지스터를 사용할 수 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)의 배향 상태는, 기록되는 데이터에 의존한다. 복수의 화소 회로(501) 각각에 포함되는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위를 공급하여도 좋다. 또한, 하나의 행의 화소 회로(501)에서의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위는, 다른 행의 화소 회로(501)에서의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위와 상이하여도 좋다.
액정 소자(570)를 포함하는 표시 장치의 구동 방법으로서는, 예를 들어 TN(twisted nematic) 모드, STN(super-twisted nematic) 모드, VA(vertical alignment) 모드, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드, 및 TBA(transverse bend alignment) 모드 등을 사용할 수 있다.
표시 장치의 구동 방법의 다른 예에는 ECB(electrically controlled birefringence) 모드, PDLC(polymer dispersed liquid crystal) 모드, PNLC(polymer network liquid crystal) 모드, 및 게스트-호스트 모드가 포함된다. 다만, 본 발명은 이들 예에 한정되지 않으며, 액정 소자와 그 구동 방법에는 다양한 액정 소자 및 구동 방법을 적용할 수 있다.
m행 n열째 화소 회로(501)에서, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은 데이터선(DL_n)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(550)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는 데이터 신호를 기록할지 여부를 제어하는 기능을 갖는다.
용량 소자(560)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이후, 전위 공급선(VL)이라고 함)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 전위 공급선(VL)의 전위는 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는, 기록된 데이터를 저장하기 위한 저장 용량 소자(storage capacitor)로서 기능한다.
예를 들어, 도 47의 (B)의 화소 회로(501)를 포함하는 표시 장치에서는, 도 47의 (A)에 도시된 게이트 드라이버(504a)에 의하여 화소 회로(501)가 행마다 순차적으로 선택됨으로써 트랜지스터(550)가 온 상태가 되어 데이터 신호가 기록된다.
트랜지스터(550)가 오프 상태가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 이 동작을 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
또는, 도 47의 (A)의 복수의 화소 회로(501) 각각은, 예를 들어 도 47의 (C)에 도시된 구조를 가질 수 있다.
도 47의 (C)에 도시된 화소 회로(501)는 트랜지스터(552 및 554), 용량 소자(562), 및 발광 소자(572)를 포함한다. 트랜지스터(552) 및 트랜지스터(554) 중 한쪽 또는 양쪽에, 상기 실시예들에서 설명한 트랜지스터들 중 어느 것을 사용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은 데이터 신호가 공급되는 배선(이후, 데이터선(DL_n)이라고 함)에 전기적으로 접속된다. 트랜지스터(552)의 게이트 전극은 게이트 신호가 공급되는 배선(이후, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는 데이터 신호를 기록할지 여부를 제어하는 기능을 갖는다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이후, 전위 공급선(VL_a)이라고 함)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
용량 소자(562)는 기록된 데이터를 저장하기 위한 저장 용량 소자로서 기능한다
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은 전위 공급선(VL_a)에 전기적으로 접속된다. 또한, 트랜지스터(554)의 게이트 전극은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드 중 한쪽은 전위 공급선(VL_b)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들어 유기 전계 발광 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 다만, 발광 소자(572)는 유기 EL 소자에 한정되지 않고, 무기 재료를 포함하는 무기 EL 소자를 사용하여도 좋다.
전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에 고전원 전위(VDD)가 공급되고, 다른 쪽에 저전원 전위(VSS)가 공급된다.
예를 들어, 도 47의 (C)의 화소 회로(501)를 포함하는 표시 장치에서는, 도 47의 (A)에 도시된 게이트 드라이버(504a)에 의하여 화소 회로(501)가 행마다 순차적으로 선택됨으로써 트랜지스터(552)가 온 상태가 되어 데이터 신호가 기록된다.
트랜지스터(552)가 오프 상태가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 또한, 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량은, 기록된 데이터 신호의 전위에 따라 제어된다. 발광 소자(572)는 흐르는 전류의 양에 대응하는 휘도로 발광한다. 이 동작을 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
본 실시형태에서는 표시 장치의 표시 소자로서, 액정 소자(570) 또는 발광 소자(572)를 포함하는 구조를 제시하였지만, 본 발명의 일 형태는 이에 한정되지 않으며, 표시 장치에 다양한 소자가 포함되어도 좋다.
예를 들어, 상기 표시 장치는 액정 소자, EL 소자(예를 들어, 유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예를 들어, 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 광을 방출하는 트랜지스터), 전자 방출체, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical systems)를 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록 상표), IMOD(간섭 변조) 소자, MEMS 셔터 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 및 카본 나노튜브를 사용하는 표시 소자 중 적어도 하나를 포함한다. 또는, 상기 표시 장치는 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 또는 투과율 등이 변화되는 표시 매체를 포함하여도 좋다. 전자 방출체를 포함하는 표시 장치의 예는 FED(field emission display) 및 SED 방식 평판 디스플레이(SED: surface-conduction electron-emitter display)가 있다. 액정 소자를 포함하는 표시 장치의 예에는 액정 디스플레이(예를 들어, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크 또는 전기 영동 소자를 포함하는 표시 장치의 예는, 전자 종이이다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이에서, 화소 전극의 일부 또는 모두가 반사 전극으로서 기능한다. 예를 들어, 화소 전극의 일부 또는 모두는 알루미늄 또는 은 등을 포함하도록 형성한다. 이러한 경우, 반사 전극 아래에 SRAM 등의 메모리 회로를 제공할 수 있다. 이로써, 소비전력을 더 저감할 수 있다.
본 실시형태의 표시 장치의 표시 방식으로서는, 프로그레시브 방식 표시 또는 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시 시에 화소에서 제어되는 색 요소는 3색: R, G, 및 B(R, G, 및 B는 각각 적색, 녹색, 및 청색에 대응함)에 한정되지 않는다. 예를 들어, R 화소, G 화소, B 화소, 및 W(백색) 화소의 4개의 화소를 포함하여도 좋다. 또는, 색 요소는 펜타일(PenTile) 레이아웃에서와 같이, R, G, 및 B 중 2색으로 구성되어도 좋다. 색 요소들 중 2색이 상이하여도 좋다. 또는, RGB에 옐로우, 시안, 및 마젠타 등 중 하나 이상의 색을 추가하여도 좋다. 또한, 색 요소의 각 도트에 따라, 표시 영역의 크기가 달라도 좋다. 개시된 발명의 실시형태는 컬러 표시용 표시 장치에 한정되지 않으며, 개시된 발명은 흑백 표시용 표시 장치에 적용할 수도 있다.
표시 장치에서는 백라이트(예를 들어 유기 EL 소자, 무기 EL 소자, LED, 또는 형광등)로부터 백색광(W)이 방출되어도 좋다. 또한, 표시 장치에 착색층(컬러 필터라고도 함)을 제공하여도 좋다. 착색층으로서 예를 들어, 적색(R), 녹색(G), 청색(B), 또는 황색(Y) 등을 적절히 조합하여도 좋다. 착색층을 사용하면, 착색층이 없는 경우보다 높은 색 재현성을 얻을 수 있다. 이 경우, 착색층이 있는 영역과 착색층이 없는 영역을 제공함으로써, 착색층이 없는 영역에서의 백색의 광을 직접 표시에 이용하여도 좋다. 착색층이 없는 영역을 부분적으로 제공함으로써, 착색층으로 인한 휘도의 저하를 억제할 수 있고, 화상을 밝게 표시할 때에 소비전력을 20% 내지 30% 저감할 수 있는 경우가 있다. 또한 유기 EL 소자 또는 무기 EL 소자 등의 자기 발광 소자를 사용하여 풀 컬러 표시를 수행하는 경우, 소자들이 각각 R, G, B, Y, 및 W 색의 광을 방출하여도 좋다. 자기 발광 소자를 사용함으로써, 착색층을 사용하는 경우에 비하여 소비전력을 더 저감할 수 있는 경우가 있다.
본 실시형태에서 설명한 구조는 다른 실시형태들 및 실시예들에서 설명하는 어느 구조와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치, 및 상기 표시 장치에 입력 장치가 제공된 전자 기기에 대하여 도 48의 (A) 및 (B), 도 49의 (A) 및 (B), 도 50, 도 51의 (A) 및 (B), 도 52의 (A) 및 (B), 그리고 도 53을 참조하여 설명한다.
<6-1. 터치 패널>
본 실시형태에 있어서, 전자 기기의 일례로서 표시 장치와 입력 장치를 포함하는 터치 패널(2000)에 대하여 설명한다. 또한, 입력 장치로서 터치 센서를 사용하는 예에 대하여 설명한다.
도 48의 (A) 및 (B)는 터치 패널(2000)의 사시도이다. 또한 도 48의 (A) 및 (B)에서는 명료화를 위하여 터치 패널(2000)의 주된 구성요소만 도시하였다.
터치 패널(2000)은 표시 장치(2501) 및 터치 센서(2595)를 포함한다(도 48의 (B) 참조). 터치 패널(2000)은 기판(2510), 기판(2570), 및 기판(2590)도 포함한다. 기판(2510), 기판(2570), 및 기판(2590)은 각각 유연성을 갖는다. 다만, 기판(2510), 기판(2570), 및 기판(2590) 중 어느 하나 또는 모두가 유연성을 갖지 않아도 된다.
표시 장치(2501)는 기판(2510) 위에 복수의 화소, 및 상기 화소에 신호가 공급되는 복수의 배선(2511)을 포함한다. 복수의 배선(2511)은 기판(2510)의 외주부까지 리드되고, 복수의 배선(2511)의 일부가 단자(2519)를 형성한다. 단자(2519)는 FPC(2509(1))에 전기적으로 접속된다.
기판(2590)은 터치 센서(2595) 및 터치 센서(2595)에 전기적으로 접속된 복수의 배선(2598)을 포함한다. 복수의 배선(2598)은 기판(2590)의 외주부까지 리드되고, 복수의 배선(2598)의 일부는 단자를 형성한다. 상기 단자는 FPC(2509(2))에 전기적으로 접속된다. 또한 도 48의 (B)에서는 명료화를 위하여, 기판(2590)의 이면 측(기판(2510)과 대향하는 면)에 제공되는 터치 센서(2595)의 전극 및 배선 등을 실선으로 나타내었다.
터치 센서(2595)로서 예를 들어 정전식 터치 센서를 사용할 수 있다. 정전 용량 터치 센서의 예로서는 표면 정전 용량 터치 센서 및 투영 정전 용량 터치 센서가 있다.
투영형 정전식 터치 센서의 예에는 주로 구동 방식이 상이한 자기 정전 용량 터치 센서 및 상호 정전 용량(mutual capacitive) 터치 센서가 포함된다. 다수의 점을 동시에 검지할 수 있기 때문에, 상호 정전 용량형을 사용하는 것이 바람직하다.
또한 도 48의 (B)에 도시된 터치 센서(2595)는 투영형 정전 용량 터치 센서의 일례이다.
또한 터치 센서(2595)로서는, 손가락 등 검출 대상의 근접 또는 터치를 검출할 수 있는 다양한 센서를 사용할 수 있다.
투영형 정전 용량 터치 센서(2595)는 전극(2591) 및 전극(2592)을 포함한다. 전극(2591)은 복수의 배선(2598) 중 어느 배선에 전기적으로 접속되고, 전극(2592)은 나머지 배선들(2598) 중 어느 배선에 전기적으로 접속된다.
전극들(2592)은 각각 도 48의 (A) 및 (B)에 도시된 바와 같이 복수의 사각형이 한 방향으로 배치된 형상을 갖고, 사각형의 한 모서리는 다른 사각형의 한 모서리에 접속된다.
전극(2591)은 각각 사각형을 가지며, 전극(2592)이 연장되는 방향과 교차되는 방향으로 배열된다.
배선(2594)은, 그 사이에 전극(2592)이 배치된 2개의 전극(2591)을 전기적으로 접속시킨다. 전극(2592)과 배선(2594)이 교차되는 면적은 가능한 한 작은 것이 바람직하다. 이러한 구조에 의하여, 전극이 제공되지 않은 영역의 면적을 저감시킬 수 있어, 투과율의 편차를 저감시킬 수 있다. 결과적으로 터치 센서(2595)를 통과하는 광의 휘도 편차를 저감시킬 수 있다.
또한 전극(2591) 및 전극(2592)의 형상은 이에 한정되지 않고 다양한 형상 중 어느 것으로 할 수 있다. 예를 들어 복수의 전극(2591) 사이의 틈이 가능한 한 작아지도록 전극(2591)을 배열하고, 전극(2592)이 절연층을 개재하여 전극(2591)과 중첩되지 않는 영역을 갖도록 전극(2591)과 이격되는 구조를 채용하여도 좋다. 이 경우, 인접된 2개의 전극(2592) 사이에, 이들 전극과 전기적으로 절연된 더미 전극을 제공하면 투과율이 다른 영역의 면적을 저감시킬 수 있어 바람직하다.
또한 전극(2591), 전극(2592), 및 배선(2598)에 사용되는 도전막, 즉 터치 패널을 형성하는 배선 및 전극의 재료로서, 산화 인듐, 산화 주석, 또는 산화 아연 등을 함유하는 투명 도전막(예를 들어, ITO)을 들 수 있다. 예를 들어, 저저항 재료를, 터치 패널을 형성하는 배선 및 전극으로서 사용할 수 있는 재료로서 사용하는 것이 바람직하다. 예를 들어, 은, 구리, 알루미늄, 카본 나노튜브, 그래핀, 또는 할로젠화 금속(할로젠화 은 등)을 사용하여도 좋다. 또는, 폭이 매우 좁은(예를 들어, 직경이 수 나노미터) 복수의 도전체를 포함하는 금속 나노와이어를 사용하여도 좋다. 또는, 도전체의 그물 형태 금속 메시를 사용하여도 좋다. 예를 들어, Ag 나노 와이어, Cu 나노 와이어, Al 나노 와이어, Ag 메시, Cu 메시, 또는 Al 메시를 사용하여도 좋다. 예를 들어, 터치 패널을 형성하는 배선 및 전극으로서 Ag 나노 와이어를 사용하는 경우, 89% 이상의 가시광의 투과율, 및 40Ω/cm2 이상 100Ω/cm2 이하의 시트 저항값을 달성할 수 있다. 터치 패널을 형성하는 배선 및 전극으로서 사용할 수 있는 재료의 예인, 상술한 금속 나노 와이어, 금속 메시, 카본 나노 튜브, 및 그래핀 등은 가시광의 투과율이 높기 때문에, 이들을 표시 소자의 전극(예를 들어, 화소 전극 또는 공통 전극)으로서 사용하여도 좋다.
<6-2. 표시 장치>
다음에, 표시 장치(2501)에 대하여 도 49의 (A) 및 (B)를 참조하여 자세히 설명한다. 도 49의 (A) 및 (B)는 도 48의 (B)의 일점쇄선 X1-X2를 따라 취한 단면도에 상당한다.
표시 장치(2501)는 매트릭스로 배열된 복수의 화소를 포함한다. 상기 화소는 각각 표시 소자와, 표시 소자를 구동하는 화소 회로를 포함한다.
≪표시 소자로서 EL 소자를 사용한 구조≫
우선, 표시 소자로서 EL 소자를 사용하는 구조에 대하여 도 49의 (A)를 참조하여 아래에서 설명한다. 다음 설명에서는, 백색 광을 방출하는 EL 소자를 사용하는 예에 대하여 설명하지만, EL 소자는 이 소자에 한정되지 않는다. 예를 들어, 인접하는 화소들로부터 다른 색의 광이 방출될 수 있도록 상이한 색의 광을 방출하는 EL 소자를 포함하여도 좋다.
기판(2510) 및 기판(2570)에는, 예를 들어, 수증기의 투과율이 10-5g/(m2·day) 이하, 바람직하게는 10-6g/(m2·day) 이하인 플렉시블 재료를 바람직하게 사용할 수 있다. 또는, 기판(2510) 및 기판(2570)에는 서로 열 팽창 계수가 실질적으로 같은 재료를 사용하는 것이 바람직하다. 예를 들어, 상기 재료의 선팽창률은 바람직하게는 1×10-3/K 이하이고, 더 바람직하게는 5×10-5/K 이하이고, 더욱 바람직하게는 1×10-5/K 이하이다.
또한 기판(2510)은 EL 소자로의 불순물 확산을 방지하는 절연층(2510a), 플렉시블 기판(2510b), 및 절연층(2510a)과 플렉시블 기판(2510b)을 서로 접착시키는 접착층(2510c)을 포함하는 적층체이다. 기판(2570)은 EL 소자로의 불순물 확산을 방지하는 절연층(2570a), 플렉시블 기판(2570b), 및 절연층(2570a)과 플렉시블 기판(2570b)을 서로 접착시키는 접착층(2570c)을 포함하는 적층체이다.
접착층(2510c) 및 접착층(2570c)에는, 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어 나일론, 아라미드), 폴리이미드, 폴리카보네이트, 아크릴, 우레탄, 또는 에폭시를 사용할 수 있다. 또는 실록산 결합을 갖는 수지를 포함하는 재료를 사용할 수 있다.
기판(2510)과 기판(2570) 사이에 밀봉층(2560)을 제공한다. 밀봉층(2560)은 대기보다 높은 굴절률을 갖는 것이 바람직하다. 도 49의 (A)에 도시된 바와 같이 밀봉층(2560) 측에 광이 추출되는 경우에는 밀봉층(2560)은 광학 소자로서도 작용할 수 있다.
밀봉층(2560)의 외주부에 실란트(sealant)를 형성하여도 좋다. 실란트를 사용함으로써, 기판(2510), 기판(2570), 밀봉층(2560), 및 실란트로 둘러싸인 영역에 EL 소자(2550)를 제공할 수 있다. 또한 밀봉층(2560) 대신에 불활성 가스(질소 또는 아르곤 등)를 사용하여도 좋다. 불활성 가스 내에 건조제를 제공하여, 수분 등을 흡착시키도록 하여도 좋다. 예를 들어, 실란트로서 에폭시계 수지 또는 유리 프릿(glass frit)을 사용하는 것이 바람직하다. 실란트에 사용하는 재료로서는 가능한 한 수분 및 산소를 투과시키지 않는 재료를 사용하는 것이 바람직하다.
도 49의 (A)에 도시된 표시 장치(2501)는 화소(2505)를 포함한다. 화소(2505)는 발광 모듈(2580), EL 소자(2550), EL 소자(2550)에 전력을 공급할 수 있는 트랜지스터(2502t)를 포함한다. 또한 트랜지스터(2502t)는 화소 회로의 일부로서 기능한다.
발광 모듈(2580)은 EL 소자(2550) 및 착색층(2567)을 포함한다. EL 소자(2550)는 하부 전극, 상부 전극, 및 하부 전극과 상부 전극 사이에 EL층을 포함한다.
밀봉층(2560)이 광이 방출되는 측에 제공되는 경우, 밀봉층(2560)은 EL 소자(2550) 및 착색층(2567)에 접촉한다.
착색층(2567)은 EL 소자(2550)와 중첩되는 영역에 위치한다. 따라서, EL 소자(2550)가 방출하는 광의 일부는 착색층(2567)을 통과하고, 도 49의 (A)의 화살표로 표시된 바와 같이 발광 모듈(2580)의 외부로 방출된다.
표시 장치(2501)는 광이 방출되는 측에 차광층(2568)을 포함한다. 차광층(2568)은 착색층(2567)을 둘러싸도록 제공된다.
착색층(2567)은 특정 파장 영역의 광을 투과시키는 기능을 갖는 착색층이다. 예를 들어, 적색 파장 영역에서의 광을 투과시키는 컬러 필터, 녹색 파장 영역에서의 광을 투과시키는 컬러 필터, 청색 파장 영역에서의 광을 투과시키는 컬러 필터, 또는 황색 파장 영역에서의 광을 투과시키는 컬러 필터 등을 사용할 수 있다. 각 컬러 필터는 인쇄법, 잉크젯법, 또는 포토리소그래피 기술을 사용한 에칭 방법 등에 의하여 다양한 재료 중 어느 것을 사용하여 형성할 수 있다.
표시 장치(2501)에는 절연층(2521)이 제공된다. 절연층(2521)은 트랜지스터(2502t) 등을 덮는다. 또한 절연층(2521)은 화소 회로로 인한 거칠기를 덮어 평탄한 면을 제공하기 위한 기능을 갖는다. 절연층(2521)은 불순물 확산을 억제하는 기능을 가져도 좋다. 이로써 불순물 확산에 의하여 트랜지스터(2502t) 등의 신뢰성 저하를 억제할 수 있다.
또한, EL 소자(2550)는 절연층(2521) 위에 형성된다. EL 소자(2550)의 하부 전극의 단부와 중첩되도록 격벽(2528)이 제공된다. 또한 기판(2510)과 기판(2570) 사이의 간격을 제어하기 위한 스페이서를 격벽(2528) 위에 형성하여도 좋다.
주사선 구동 회로(2504)는 트랜지스터(2503t)와 용량 소자(2503c)를 포함한다. 또한, 구동 회로를 화소 회로와 동일한 공정으로 동일한 기판 위에 형성할 수 있다.
기판(2510) 위에는 신호를 공급할 수 있는 배선(2511)이 제공된다. 배선(2511) 위에는 단자(2519)가 제공된다. 단자(2519)에는 FPC(2509(1))가 전기적으로 접속된다. FPC(2509(1))는 화상 신호, 클록 신호, 스타트 신호, 또는 리셋 신호 등을 공급하는 기능을 갖는다. 또한, FPC(2509(1))에는 인쇄 배선 기판(PWB: Printed Wiring Board)이 제공되어도 좋다.
트랜지스터(2502t 및 2503t) 중 한쪽 또는 양쪽에, 상술한 실시형태에서 설명한 어느 트랜지스터를 사용하여도 좋다. 본 실시형태에서 사용되는 트랜지스터의 각각은, 각각 고순도이며 결정성이 높은 산화물 반도체막을 포함한다. 상기 트랜지스터에서, 오프 상태 시의 전류(오프 상태 전류)를 작게 할 수 있다. 따라서, 화상 신호 등의 전기 신호를 더 오랫동안 유지할 수 있고, 온 상태 시의 기록 간격을 더 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 저감할 수 있고, 이는 소비전력을 억제하는 효과로 이어진다. 또한 리프레시 동작에 대해서는 나중에 자세히 설명한다.
또한, 본 실시형태에서 사용하는 트랜지스터는 비교적 높은 전계 효과 이동도를 가질 수 있기 때문에, 고속 구동이 가능하다. 예를 들어, 고속으로 구동할 수 있는 이러한 트랜지스터를 표시 장치(2501)에 사용함으로써, 화소 회로의 스위칭 트랜지스터 및 구동 회로부의 구동 트랜지스터를 하나의 기판 위에 형성할 수 있다. 즉, 실리콘웨이퍼 등을 사용하여 형성되는 반도체 장치를 구동 회로로서 추가할 필요는 없어, 반도체 장치의 부품수를 저감할 수 있다. 또한, 화소 회로에서는 고속 구동이 가능한 트랜지스터를 사용함으로써, 고품질 화상을 제공할 수 있다.
≪표시 소자로서 액정 소자를 사용한 구조≫
다음에, 표시 소자로서 액정 소자를 포함하는 구조에 대하여 도 49의 (B)를 참조하여 아래에서 설명한다. 아래의 설명에서는, 외광을 반사하여 표시를 수행하는 반사형 액정 표시 장치에 대하여 설명하지만, 본 발명의 일 형태는 반사형 액정 표시 장치에 한정되지 않는다. 예를 들어, 광원(예를 들어, 백라이트 또는 사이드 라이트)을 제공하여, 투과형 액정 표시 장치 또는 반투과형 액정 표시 장치를 형성하여도 좋다.
도 49의 (B)에 도시된 표시 장치(2501)는 다음 점을 제외하고 도 49의 (A)에 도시된 표시 장치(2501)와 같은 구조를 갖는다.
도 49의 (B)에 도시된 표시 장치(2501)의 화소(2505)는 액정 소자(2551), 및 액정 소자(2551)에 전력을 공급할 수 있는 트랜지스터(2502t)를 포함한다.
액정 소자(2551)는 하부 전극(화소 전극이라고도 함), 상부 전극, 및 하부 전극과 상부 전극 사이에 액정층(2529)을 포함한다. 하부 전극과 상부 전극 사이에 전압을 인가함으로써, 액정 소자(2551)에서의 액정층(2529)의 배향 상태를 변화시킬 수 있다. 또한, 액정층(2529)에, 스페이서(2530a) 및 스페이서(2530b)가 제공된다. 도 49의 (B)에는 도시하지 않았지만, 상부 전극 및 하부 전극 각각의 액정층(2529)과 접촉하는 측에 배향막을 제공하여도 좋다.
액정층(2529)으로서는, 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 또는 반(anti)강유전성 액정 등을 사용할 수 있다. 이러한 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 또는 등방상 등을 나타낸다. 횡전계 방식 액정 표시 장치를 채용하는 경우, 배향막이 필요 없는 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루상을 나타내는 액정을 사용하는 경우, 배향막을 반드시 제공할 필요는 없어, 러빙 처리도 필요 없어진다. 이로써, 러빙 처리로 인하여 생기는 정전 방전 대미지를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량 및 대미지를 저감시킬 수 있다.
스페이서(2530a 및 2530b)는 절연막을 선택적으로 에칭함으로써 형성된다. 스페이서(2530a 및 2530b)는 기판(2510)과 기판(2570) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한 스페이서(2530a 및 2530b)는 서로 다른 크기를 가져도 좋고 기둥 형상 또는 구형을 갖는 것이 바람직하다. 도 49의 (B)에서는 스페이서(2530a 및 2530b)가 기판(2570) 측에 제공되어 있지만, 이들이 기판(2510) 측에 제공되어도 좋다.
액정 소자(2551)의 상부 전극은 기판(2570) 측에 제공된다. 상부 전극과 착색층(2567) 및 차광층(2568) 사이에는 절연층(2531)이 제공된다. 절연층(2531)은 착색층(2567) 및 차광층(2568)으로 인한 거칠기를 덮어 평면을 제공하는 기능을 갖는다. 절연층(2531)으로서는, 예를 들어, 수지막을 사용하여도 좋다. 액정 소자(2551)의 하부 전극은 반사 전극으로서 기능한다. 도 49의 (B)에 도시된 표시 장치(2501)는 하부 전극에서 외광을 반사하고 이 광이 착색층(2567)을 통과하게 함으로써 표시를 수행하는 반사형이다. 또한 투과형 액정 표시 장치를 형성하는 경우에는, 하부 전극으로서 투명 전극을 제공한다.
도 49의 (B)에 도시된 표시 장치(2501)는 절연층(2522)을 포함한다. 절연층(2522)은 트랜지스터(2502t) 등을 덮는다. 절연층(2522)은 화소 회로에 기인하는 거칠기를 덮어 평면을 제공하는 기능 및 액정 소자의 하부 전극에 거칠기를 형성하는 기능을 갖는다. 이와 같이, 하부 전극의 표면에 거칠기를 형성할 수 있다. 따라서, 외광이 하부 전극에 입사하였을 때, 하부 전극의 표면에서 광이 난반사되어, 시인성을 향상시킬 수 있다. 또한 투과형 액정 표시 장치를 형성하는 경우, 이러한 거칠기가 없는 구조를 채용하여도 좋다.
<6-3. 터치 센서>
다음에, 도 50을 참조하여 터치 센서(2595)에 대하여 자세히 설명한다. 도 50은 도 48의 (B)의 일점쇄선 X3-X4를 따라 취한 단면도에 상당한다.
터치 센서(2595)는 기판(2590) 위에 지그재그 배열로 제공된 전극(2591) 및 전극(2592), 전극(2591) 및 전극(2592)을 덮는 절연층(2593), 및 인접된 전극(2591)을 전기적으로 접속시키는 배선(2594)을 포함한다.
전극(2591) 및 전극(2592)은 투광성 도전 재료를 사용하여 형성한다. 투광성 도전 재료로서는, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 또는 갈륨이 첨가된 산화 아연 등 도전성 산화물을 사용할 수 있다. 또한, 마찬가지로 그래핀을 함유하는 막을 사용하여도 좋다. 그래핀을 함유하는 막은, 예를 들어 산화 그래핀을 함유하는 막을 환원하여 형성할 수 있다. 환원 방법으로서는, 열을 가하는 방법 등을 채용할 수 있다.
예를 들어, 스퍼터링법에 의하여 기판(2590)에 투광성 도전 재료를 퇴적시키고 나서, 포토리소그래피 등 다양한 패턴 형성 기술 중 어느 것에 의하여 필요 없는 부분을 제거하여 전극(2591) 및 전극(2592)을 형성할 수 있다.
절연층(2593)의 재료의 예로서는, 아크릴 수지 또는 에폭시 수지 등의 수지, 실록산 결합을 갖는 수지, 및 산화 실리콘, 산화질화 실리콘, 또는 산화 알루미늄 등의 무기 절연 재료가 있다.
전극(2591)에 도달하는 개구가 절연층(2593)에 형성되고, 배선(2594)은 인접되는 전극들(2591)을 전기적으로 접속시킨다. 투광성 도전 재료는 터치 패널의 개구율을 높일 수 있으므로 배선(2594)으로서 적합하게 사용할 수 있다. 또한, 전극(2591 및 2592)보다 도전성이 높은 재료는 전기 저항을 저감시킬 수 있기 때문에 배선(2594)에 적합하게 사용할 수 있다.
하나의 전극(2592)이 한 방향으로 연장되고, 복수의 전극(2592)이 스트라이프상으로 제공된다. 배선(2594)은 전극(2592)과 교차된다.
인접되는 전극들(2591)이 하나의 전극(2592)을 개재하여 제공된다. 배선(2594)은 인접된 전극들(2591)을 전기적으로 접속시킨다.
또한 복수의 전극(2591)은 하나의 전극(2592)과 직교하는 방향으로 반드시 제공될 필요는 없고, 하나의 전극(2592)과 교차하도록 0도보다 크고 90도 미만의 각도로 배치되어도 좋다.
배선(2598)은 전극(2591) 및 전극(2592) 중 어느 것과 전기적으로 접속된다. 배선(2598)의 일부는 단자로서 기능한다. 배선(2598)에는 알루미늄, 금, 백금, 은, 니켈, 타이타늄, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 또는 팔라듐 등의 금속 재료 또는 이들 금속 재료 중 어느 것을 함유하는 합금 재료를 사용할 수 있다.
또한 절연층(2593) 및 배선(2594)을 덮는 절연층을 제공하여 터치 센서(2595)를 보호하여도 좋다.
접속층(2599)은 배선(2598)과 FPC(2509(2))를 전기적으로 접속시킨다.
접속층(2599)으로서는, 이방성 도전 필름(ACF: Anisotropic Conductive Film) 또는 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste) 등 중 어느 것을 사용할 수 있다.
<6-4. 터치 패널>
다음으로, 도 51의 (A)를 참조하여 터치 패널(2000)에 대하여 자세히 설명한다. 도 51의 (A)는 도 48의 (A)의 일점쇄선 X5-X6을 따른 단면도에 상당한다.
도 51의 (A)에 도시된 터치 패널(2000)에서는, 도 48의 (A)를 참조하여 설명한 표시 장치(2501)와 도 50을 참조하여 설명한 터치 센서(2595)가 서로 접합된다.
도 51의 (A)에 도시된 터치 패널(2000)은 도 49의 (A)를 참조하여 설명한 구성요소에 더하여 접착층(2597) 및 반사 방지층(2569)을 포함한다.
접착층(2597)은 배선(2594)과 접촉하도록 제공된다. 또한 접착층(2597)은 터치 센서(2595)가 표시 장치(2501)와 중첩되도록 기판(2590)과 기판(2570)을 접합시킨다. 접착층(2597)은 투광성을 갖는 것이 바람직하다. 접착층(2597)에는 열 경화 수지 또는 자외선 경화 수지를 사용할 수 있다. 예를 들어, 아크릴 수지, 우레탄계 수지, 에폭시계 수지, 또는 실록산계 수지를 사용할 수 있다.
반사 방지층(2569)은 화소와 중첩되는 영역에 위치한다. 반사 방지층(2569)으로서, 예를 들어 원편광판을 사용할 수 있다.
다음에, 도 51의 (A)에 도시된 구조와 다른 구조를 갖는 터치 패널에 대하여 도 51의 (B)를 참조하여 설명한다.
도 51의 (B)는 터치 패널(2001)의 단면도이다. 도 51의 (B)에 도시된 터치 패널(2001)은 표시 장치(2501)에 대한 터치 센서(2595)의 위치가, 도 51의 (A)에 도시된 터치 패널(2000)과 다르다. 이후에는 상이한 부분에 대하여 자세히 설명하고, 이 외의 같은 부분은 상술한 터치 패널(2000)의 설명을 참조한다.
착색층(2567)은 EL 소자(2550) 아래에 위치한다. 도 51의 (B)에 도시된 EL 소자(2550)는 트랜지스터(2502t)가 제공되는 측에 발광한다. 따라서, EL 소자(2550)로부터의 발광의 일부는 착색층(2567)을 통하여 도 51의 (B)의 화살표로 나타낸 바와 같이 발광 모듈(2580)의 외부로 방출된다.
터치 센서(2595)는 표시 장치(2501)의 기판(2510) 측에 제공된다.
접착층(2597)은 기판(2510)과 기판(2590) 사이에 제공되고 표시 장치(2501)와 터치 센서(2595)를 접합시킨다.
도 51의 (A) 또는 (B)에 도시된 바와 같이, 광은 발광 소자로부터 기판(2510 및 2570) 중 한쪽 또는 양쪽을 통하여 방출되어도 좋다.
<6-5. 터치 패널의 구동 방법>
다음에, 터치 패널의 구동 방법의 일례에 대하여 도 52의 (A) 및 (B)를 참조하여 설명한다.
도 52의 (A)는 상호 정전 용량 터치 센서의 구조를 도시한 블록 다이어그램이다. 도 52의 (A)는 펄스 전압 출력 회로(2601) 및 전류 검출 회로(2602)를 도시한 것이다. 또한 도 52의 (A)에서는, 6개의 배선 X1 내지 X6은 펄스 전압이 인가되는 전극(2621)을 나타내고, 6개의 배선 Y1 내지 Y6은 전류의 변화를 검지하는 전극(2622)을 나타낸다. 도 52의 (A)에는 전극들(2621 및 2622)이 서로 중첩되는 영역에 용량 소자(2603)도 도시하였다. 또한 전극들(2621 및 2622) 사이에서 기능적인 치환은 가능하다.
펄스 전압 출력 회로(2601)는 배선 X1 내지 X6에 순차적으로 펄스 전압을 인가하기 위한 회로이다. 배선 X1 내지 X6에 펄스 전압이 인가됨으로써, 용량 소자(2603)의 전극들(2621 및 2622) 사이에 전계가 발생한다. 예를 들어, 이 전극들 사이의 전계가 차폐되면, 용량 소자(2603)(상호 정전 용량)에서 변화가 일어난다. 이 변화를 이용하여, 검출 대상의 근접 또는 접촉을 검출할 수 있다.
전류 검출 회로(2602)는 용량 소자(2603)에서의 상호 정전 용량의 변화에 의하여 일어나는 배선 Y1 내지 Y6을 통하여 흐르는 전류의 변화를 검지하기 위한 회로이다. 검출 대상의 근접 또는 접촉이 없으면 배선 Y1 내지 Y6에서 전류 값의 변화가 검지되지 않지만, 검출 대상의 근접 또는 접촉에 의하여 상호 정전 용량이 저감되면 전류 값의 저감이 검지된다. 또한 전류 값의 검출에는 적분 회로 등을 사용한다.
도 52의 (B)는 도 52의 (A)에 도시된 상호 정전 용량 터치 센서에서의 입출력 파형을 나타낸 타이밍 차트이다. 도 52의 (B)에서는, 1프레임 기간에 각 행렬에서 검출 대상의 검출이 수행된다. 도 52의 (B)는 검출 대상이 검출되지 않는 기간(비(非)터치) 및 검출 대상이 검출되는 기간(터치)을 나타낸 것이다. 검출된 배선 Y1 내지 Y6의 전류 값은 전압 값의 파형으로 나타내어진다.
배선 X1 내지 X6에는 순차적으로 펄스 전압이 인가되고, 이 펄스 전압에 따라 배선 Y1 내지 Y6의 파형이 변화된다. 검출 대상의 근접 또는 접촉이 없는 경우에는 배선 X1 내지 X6의 전압의 변화에 따라 배선 Y1 내지 Y6의 파형이 변화된다. 검출 대상이 근접 또는 접촉되는 부분에서는 전류 값이 감소되기 때문에 전압 값의 파형이 변화된다.
이와 같이 상호 정전 용량의 변화를 검지함으로써, 검출 대상의 근접 또는 접촉을 검출할 수 있다.
<6-6. 센서 회로>
도 52의 (A)에는 터치 센서로서 배선의 교차부에 용량 소자(2603)만 제공하는 패시브 매트릭스형 터치 센서를 도시하였지만, 트랜지스터 및 용량 소자를 포함하는 액티브 매트릭스형 터치 센서를 사용하여도 좋다. 도 53은 액티브 매트릭스형 터치 센서에 포함되는 센서 회로의 일례를 도시한 것이다.
도 53의 센서 회로는 용량 소자(2603) 및 트랜지스터(2611, 2612, 및 2613)를 포함한다.
트랜지스터(2613)의 게이트에 신호 G2가 인가된다. 트랜지스터(2613)의 소스 및 드레인 중 한쪽에는 전압 VRES가 인가되고, 트랜지스터(2613)의 소스 및 드레인 중 다른 쪽에는 용량 소자(2603)의 한쪽 전극 및 트랜지스터(2611)의 게이트가 전기적으로 접속된다. 트랜지스터(2612)의 소스 및 드레인 중 한쪽에는 트랜지스터(2611)의 소스 및 드레인 중 한쪽이 전기적으로 접속되고, 트랜지스터(2611)의 소스 및 드레인 중 다른 쪽에는 전압 VSS가 인가된다. 트랜지스터(2612)의 게이트에는 신호 G1이 인가되고, 트랜지스터(2612)의 소스 및 드레인 중 다른 쪽에는 배선 ML이 전기적으로 접속된다. 용량 소자(2603)의 다른 쪽 전극에는 전압 VSS가 인가된다.
다음에, 도 53의 센서 회로의 동작에 대하여 설명한다. 우선, 신호 G2에 트랜지스터(2613)를 온 상태로 하는 전위가 공급되어, 전압 VRES에 대응하는 전위가 트랜지스터(2611)의 게이트에 접속되는 노드 n에 인가된다. 그리고, 신호 G2로서 트랜지스터(2613)를 오프 상태로 하는 전위가 인가됨으로써, 노드 n의 전위가 유지된다.
그리고, 손가락 등 검출 대상의 근접 또는 접촉에 의하여 용량 소자(2603)의 상호 정전 용량이 변화됨에 따라 노드 n의 전위가 VRES로부터 변화된다.
판독 동작에서, 트랜지스터(2612)를 온 상태로 하는 전위를 신호 G1에 공급한다. 노드 n의 전위에 따라 트랜지스터(2611)를 흐르는 전류, 즉 배선 ML을 흐르는 전류가 변화된다. 이 전류를 검출함으로써 검출 대상의 근접 또는 접촉을 검출할 수 있다.
트랜지스터(2611, 2612, 및 2613)의 각각에, 상술한 실시형태에서 설명한 어느 트랜지스터를 사용할 수 있다. 특히, 상술한 실시형태에서 설명한 어느 트랜지스터를 트랜지스터(2613)로서 사용함으로써, 노드 n의 전위를 오랫동안 유지할 수 있어, 노드 n에 대한 VRES를 재공급하는 동작(리프레시 동작)의 빈도를 저감할 수 있다.
본 실시형태에서 설명한 구조는 다른 실시형태들 및 실시예들에서 설명하는 어느 구조와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치 및 이 표시 장치의 구동 방법에 대하여 도 54의 (A) 및 (B), 도 55의 (A) 및 (B), 도 56의 (A) 내지 (E), 그리고 도 57의 (A) 내지 (E)를 참조하여 설명한다.
또한 본 발명의 일 형태의 표시 장치는 정보 처리부, 연산부, 기억부, 표시부, 및 입력부 등을 포함하여도 좋다.
본 발명의 일 형태의 표시 장치에서는, 동일한 화상(정지 화상)이 연속적으로 표시되는 경우에, 이 동일한 화상의 신호를 기록("리프레시 동작"이라고도 함)하는 횟수를 저감시킴으로써 소비전력을 저감시킬 수 있다. 또한 리프레시 동작의 빈도를 리프레시 레이트(주사 주파수 또는 수직 동기 주파수라고도 함)라고 한다. 이하에서는 리프레시 레이트가 저감되고 눈 피로가 거의 없는 표시 장치에 대하여 설명한다.
눈 피로는 신경 피로 및 근육 피로의 2종류로 나누어진다. 신경 피로는 표시 장치로부터의 발광 또는 깜박거리는 화상을 오랫동안 봄으로 인하여 일어난다. 이것은 밝기가 눈의 망막과 신경, 및 뇌를 자극하여 피로케 하기 때문이다. 근육 피로는 초점을 조정하기 위하여 동작하는 모양체 근육의 혹사에 의하여 일어난다.
도 54의 (A)는 종래의 표시 장치의 표시를 나타내는 개략도이다. 도 54의 (A)에 도시된 바와 같이, 종래의 표시 장치의 표시에 관해서는, 화상 재기록이 1초마다 60번 수행된다. 이러한 스크린을 오랫동안 보면 사용자의 눈의 망막과 신경, 및 뇌를 자극하여 눈 피로로 이어질 수 있다.
본 발명의 일 형태의 표시 장치에서는, 산화물 반도체를 포함하는 트랜지스터, 예를 들어 CAAC-OS를 포함하는 트랜지스터를 화소부에 사용한다. 이 트랜지스터의 오프 상태 전류는 매우 낮다. 따라서, 표시 장치의 리프레시 레이트를 낮추어도 표시 장치의 휘도를 유지할 수 있다.
즉, 도 54의 (B)에 도시된 바와 같이, 예를 들어 5초마다 한 번의 적은 빈도로 화상을 재기록할 수 있다. 이로써, 사용자는 동일한 화상을 가능한 한 길게 볼 수 있어, 사용자에게 인지되는 스크린의 깜박거림이 저하된다. 결과적으로, 사용자의 눈의 망막 또는 신경, 또는 뇌에 대한 자극이 완화되어, 신경 피로를 낮출 수 있다.
또한 도 55의 (A)에 나타낸 바와 같이, 각 화소의 크기가 클 때(예를 들어 해상도가 150ppi 미만), 표시 장치에 표시되는 문자는 흐릿해진다. 표시 장치에 표시된 흐릿해진 문자를 사용자가 오랫동안 계속해서 보고 있으면, 모양체 근육이 초점을 맞추기 위하여 끊임없이 움직임에도 불구하고, 문자에 초점을 맞추기가 어려운 상태가 계속되어, 눈에 부담을 줄 수 있다.
한편, 도 55의 (B)에 나타낸 바와 같이, 본 발명의 일 형태의 표시 장치는 각 화소의 크기가 작아 고해상도의 표시가 가능하므로, 정밀하고 매끄러운 표시를 실현할 수 있다. 정밀하고 매끄러운 표시는 모양체 근육이 초점을 더 맞추기 쉽게 할 수 있어, 사용자의 근육 피로가 저감된다. 표시 장치의 해상도가 150ppi 이상, 바람직하게는 200ppi 이상, 더 바람직하게는 300ppi 이상이면, 사용자의 근육 피로를 효과적으로 저감시킬 수 있다.
눈 피로를 정량화하는 방법이 연구되고 있다. 예를 들어, 신경 피로의 평가 지표로서는 CFF(critical flicker(fusion) frequency)가 알려져 있다. 또한, 근육 피로의 평가 지표로서는 초점 조절 시간 및 근점 거리 등이 알려져 있다.
눈 피로를 평가하는 다른 방법에는 뇌파 검사, 서모그래피, 눈이 깜박거리는 횟수를 세는 것, 눈물량 측정, 동공의 수축 반응 속도의 측정, 자각 증상을 조사하기 위한 질문지가 포함된다.
상술한 다양한 방법들 중 어느 것을 사용하여, 본 발명의 일 형태의 표시 장치의 구동 방법을 채용하는 것에 의한 눈 피로의 저감 효과를 평가할 수 있다.
<7. 표시 장치의 구동 방법>
여기서, 본 발명의 일 형태의 표시 장치의 구동 방법에 대하여 도 56의 (A) 내지 (E)를 참조하여 설명한다.
≪화상 데이터의 표시예≫
상이한 화상 데이터를 포함하는 2개의 화상을 이동시킴으로써 표시하는 예에 대하여 아래에서 설명한다.
도 56의 (A)는, 표시부(450)에 창(451) 및 창(451)에 표시된 정지 화상인 제 1 화상(452a)이 표시된 예를 도시한 것이다.
이때, 제 1 리프레시 레이트에서 표시가 수행되는 것이 바람직하다. 또한 제 1 리프레시 레이트는 1.16×10-5Hz(하루에 약 한 번) 이상 1Hz 이하, 2.78×10-4Hz(1시간에 약 한 번) 이상 0.5Hz 이하, 또는 1.67×10-2Hz(1분에 약 한 번) 이상 0.1Hz 이하로 할 수 있다.
제 1 리프레시 레이트를 매우 작은 값으로 설정하여 화상의 재기록 빈도를 저감시키면, 실질적으로 깜박거림이 없는 표시를 실현할 수 있고, 사용자의 눈 피로를 더 효과적으로 저감시킬 수 있다.
창(451)은 예를 들어 화상 표시를 위한 애플리케이션 소프트웨어를 실행함으로써 표시되고 화상이 표시되는 표시 영역을 포함한다.
또한 창(451)의 하부에는, 표시되는 화상 데이터를 다른 화상 데이터로 전환시키는 버튼(453)이 표시된다. 사용자가 버튼(453)을 선택하는 조작을 수행하면, 화상을 이동시키는 명령을 표시 장치의 정보 처리부에 공급할 수 있다.
또한 사용자가 수행하는 조작 방법은 입력 유닛에 따라 설정할 수 있다. 예를 들어, 표시부(450)와 중첩되도록 제공된 터치 패널을 입력 유닛으로서 사용하는 경우, 손가락 또는 스타일러스 등으로 버튼(453)을 터치하는 조작, 또는 화상을 슬라이드시키는 제스처로 입력 조작을 수행할 수 있다. 제스처 또는 음성으로 입력 조작이 수행되는 경우, 버튼(453)은 반드시 표시되지 않아도 된다.
화상을 이동하는 명령을 표시 장치의 정보 처리부가 수신하면, 창(451)에 표시된 화상의 이동이 시작한다(도 56의 (B) 참조).
도 56의 (A)의 상태 시에 제 1 리프레시 레이트에서 표시가 수행되는 경우, 화상 이동이 시작하기 전에 리프레시 레이트를 제 2 리프레시 레이트로 변경하는 것이 바람직하다. 제 2 리프레시 레이트는 동영상을 표시하는 데 필요한 값이다. 예를 들어 제 2 리프레시 레이트는 30Hz 이상 960Hz 이하, 바람직하게는 60Hz 이상 960Hz 이하, 더 바람직하게는 75Hz 이상 960Hz 이하, 더욱 바람직하게는 120Hz 이상 960Hz 이하, 더더욱 바람직하게는 240Hz 이상 960Hz 이하로 할 수 있다.
제 2 리프레시 레이트를 제 1 리프레시 레이트보다 높은 값으로 설정하면, 동영상을 더 매끄럽게 또한 더 자연스럽게 표시할 수 있다. 또한 데이터 재기록에 수반하는 깜박거림이 사용자에게 인지되기 어렵기 때문에, 사용자의 눈 피로를 저감시킬 수 있다.
이때, 제 1 화상(452a)과 다음에 표시될 제 2 화상(452b)이 결합된 화상이 창(451)에 표시된다. 결합된 화상은 일방향(이 경우에는 왼쪽)으로 이동하고, 제 1 화상(452a)의 일부 및 제 2 화상(452b)의 일부가 창(451)에 표시된다.
또한 결합된 화상이 이동할 때, 창(451)에 표시된 화상의 휘도는 도 56의 (A)의 상태 시의 초기 휘도에서 서서히 저하된다.
도 56의 (C)는 창(451)에 표시된 화상이 소정 좌표의 위치에 도달한 상태를 도시한 것이다. 따라서, 이때 창(451)에 표시된 화상의 휘도가 가장 낮다.
또한 도 56의 (C)의 소정 좌표는 제 1 화상(452a)의 절반 및 제 2 화상(452b)의 절반이 표시되도록 설정하였지만, 좌표는 상기에 한정되지 않고, 사용자가 자유로이 좌표를 설정하는 것이 바람직하다.
예를 들어, 화상의 초기 좌표로부터의 거리에서 초기 좌표와 최종 좌표 사이의 거리까지의 비율이 0보다 크고 1 미만이 되도록 설정할 수 있다.
또한, 화상이 소정 좌표의 위치에 도달할 때의 휘도도 사용자가 자유로이 설정하는 것이 바람직하다. 예를 들어, 화상이 소정 좌표의 위치에 도달할 때의 휘도 대 초기 휘도의 비율은 0 이상 1 미만, 바람직하게는 0 이상 0.8 이하, 더 바람직하게는 0 이상 0.5 이하로 할 수 있다.
다음에, 창(451)에서 휘도가 서서히 증가함에 따라 결합된 화상이 이동한다(도 56의 (D))
도 56의 (E)는 결합된 화상이 최종 좌표의 위치에 도달한 상태를 도시한 것이다. 창(451)에서, 제 2 화상(452b)만이 초기 휘도와 같은 휘도로 표시된다.
또한, 화상의 이동이 완료된 후에, 리프레시 레이트를 제 2 리프레시 레이트에서 제 1 리프레시 레이트로 변경하는 것이 바람직하다.
이러한 표시 모드에서 화상의 휘도가 저하되기 때문에, 사용자가 눈으로 화상의 움직임을 따라보아도, 사용자는 눈 피로로 고통을 받기 어렵다. 따라서, 이러한 구동 방법에 의하여 눈에 편한 표시를 실현할 수 있다.
≪문서 정보의 표시예≫
다음에, 크기가 표시 창보다 큰 문서 정보를 스크롤에 의하여 표시시키는 예에 대하여 아래에서 설명한다.
도 57의 (A)는 표시부(450)에, 창(455) 및 창(455)에 표시된 정지 화상인 문서 정보(456)의 일부가 표시되는 예를 도시한 것이다.
이때, 표시는 제 1 리프레시 레이트에서 수행되는 것이 바람직하다.
창(455)은, 예를 들어 문서 표시를 위한 애플리케이션 소프트웨어 또는 문서 작성을 위한 애플리케이션 소프트웨어 등을 실행함으로써 표시되고, 문서 정보가 표시되는 표시 영역을 포함한다.
세로 방향에 있어서, 문서 정보(456)의 화상의 크기는 창(455)의 표시 영역보다 크다. 즉, 창(455)에는 문서 정보(456)의 일부가 표시된다. 또한 도 57의 (A)에 도시된 바와 같이, 창(455)에는, 문서 정보(456)의 어느 부분이 표시되는지를 가리키는 스크롤 바(457)가 제공되어도 좋다.
화상 이동의 명령(여기서는 스크롤 명령이라고도 함)이 입력부에 의하여 표시 장치에 공급되면, 문서 정보(456)의 이동이 시작한다(도 57의 (B)). 또한 표시되는 화상의 휘도가 서서히 저하된다.
또한 도 57의 (A)의 상태 시에 제 1 리프레시 레이트에서 표시가 수행되는 경우, 문서 정보(456)의 이동 전에 리프레시 레이트를 제 2 리프레시 레이트로 변경하는 것이 바람직하다.
이 상태에서, 창(455)에 표시되는 화상의 휘도뿐만 아니라, 표시부(450)에 표시되는 화상 전체의 휘도도 저하된다.
도 57의 (C)는 문서 정보(456)가 소정 좌표의 위치에 도달한 상태를 도시한 것이다. 이때, 표시부(450)에 표시되는 화상 전체의 휘도가 가장 낮다.
그 후, 문서 정보(456)는 이동하면서 창(455)에 표시된다(도 57의 (D)). 이 조건에서, 표시부(450)에 표시되는 화상 전체의 휘도가 서서히 증가된다.
도 57의 (E)는 문서 정보(456)가 최종 좌표의 위치에 도달한 상태를 도시한 것이다. 창(455)에는, 문서 정보(456)의 초기 상태에 표시된 영역과는 다른 영역이, 초기 휘도와 같은 휘도로 표시된다.
또한 문서 정보(456)의 이동이 완료된 후에, 리프레시 레이트를 제 1 리프레시 레이트로 변경하는 것이 바람직하다.
이러한 표시 모드에서 화상의 휘도가 저하되기 때문에, 사용자가 눈으로 화상의 움직임을 따라보아도, 사용자가 눈 피로로 고통을 받기 어렵게 할 수 있다. 따라서, 이러한 구동 방법에 의하여 눈에 편한 표시를 실현할 수 있다.
특히, 콘트라스트가 높은 문서 정보 등의 표시는 사용자에게 현저한 눈 피로를 주기 때문에, 문서 정보의 표시에 이러한 구동 방법을 적용하는 것이 바람직하다.
본 실시형태는 본 명세서에 개시되는 다른 실시형태들 및 실시예들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 포함하는 표시 모듈, 전자 기기, 및 표시 장치에 대하여 도 58, 도 59의 (A) 내지 (G), 및 도 60의 (A) 및 (B)를 참조하여 설명한다.
<8-1. 표시 모드>
도 58에 도시된 표시 모듈(8000)에서, 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 센서(8004), FPC(8005)에 접속된 표시 패널(8006), 백라이트(8007), 프레임(8009), 인쇄 회로 기판(8010), 및 배터리(8011)가 제공되어 있다.
본 발명의 일 형태의 산화물 반도체막 또는 반도체 장치는 예를 들어, 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 또는 크기는, 터치 센서(8004) 및 표시 패널(8006)의 크기에 따라 적절히 변경될 수 있다.
터치 센서(8004)는, 저항식 터치 센서 또는 정전 용량 터치 센서일 수 있고, 표시 패널(8006)과 중첩하도록 형성될 수 있다. 표시 패널(8006)의 대향 기판(밀봉 기판)은 터치 센서 기능을 가질 수 있다. 표시 패널(8006)의 각 화소에 포토센서를 제공하여, 광학식 터치 센서를 형성하여도 좋다.
백라이트(8007)는 광원(8008)을 포함한다. 또한, 백라이트(8007) 위에 광원(8008)이 제공되는 구조를 도 58에 도시하였지만, 본 발명의 일 형태는 이 구조에 한정되지 않는다. 예를 들어, 백라이트(8007)의 단부에 광원(8008)이 제공되고, 광 확산판이 더 제공되는 구조를 채용하여도 좋다. 또한, 유기 EL 소자 등의 자기 발광의 발광 소자를 사용하는 경우 또는 반사형 패널 등을 채용하는 경우, 백라이트(8007)를 제공할 필요는 없다.
프레임(8009)은 표시 패널(8006)을 보호하고, 또한 인쇄 회로 기판(8010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로도 기능한다. 프레임(8009)은 방열판(radiator plate)으로서 기능하여도 좋다.
인쇄 회로 기판(8010)에는, 전원 회로와, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로가 제공된다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원, 또는 별도로 제공된 배터리(8011)를 사용하는 전원을 사용하여도 좋다. 배터리(8011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
표시 모듈(8000)에, 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
<8-2. 전자 기기>
도 59의 (A) 내지 (G)는 전자 기기를 도시한 것이다. 전자 기기들의 각각은, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 소리, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 기울기, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 센서), 및 마이크로폰(9008) 등을 포함할 수 있다.
도 59의 (A) 내지 (G)에 도시된 전자 기기는, 예를 들어 다양한 정보(정지 화상, 동영상, 및 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)로 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능으로 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능으로 다양한 데이터를 송수신하는 기능, 및 기억 매체에 저장된 프로그램 또는 데이터를 판독하고 표시부에 프로그램 또는 데이터를 표시하는 기능 등의 다양한 기능을 가질 수 있다. 또한, 도 59의 (A) 내지 (G)에 도시된 전자 기기의 기능은 이에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다. 도 59의 (A) 내지 (G)에 도시되어 있지 않지만, 전자 기기들의 각각은 복수의 표시부를 가져도 좋다. 전자 기기들의 각각은 카메라 등을 가져도 좋고, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기억 매체(외부 기억 매체 또는 카메라에 포함되는 기억 매체)에 저장하는 기능, 및 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 59의 (A) 내지 (G)에 도시된 전자 기기에 대하여 이하에서 자세히 설명한다.
도 59의 (A)는 휴대 정보 단말기(9100)의 사시도이다. 휴대 정보 단말기(9100)의 표시부(9001)는 플렉시블하기 때문에 하우징(9000)의 곡면을 따라 표시부(9001)를 제공할 수 있다. 또한, 표시부(9001)는 터치 센서를 포함하고, 손가락 또는 스타일러스 등으로 화면을 터치함으로써 조작을 수행할 수 있다. 예를 들어, 표시부(9001)에 표시된 아이콘을 터치함으로써, 애플리케이션을 기동할 수 있다.
도 59의 (B)는 휴대 정보 단말기(9101)의 사시도이다. 휴대 정보 단말기(9101)는 예를 들어, 전화기, 노트, 및 정보 열람 시스템 등 중 하나 이상으로서 기능한다. 구체적으로는, 휴대 정보 단말기(9101)는 스마트폰으로서 사용할 수 있다. 또한, 도 59의 (B)에 도시되지 않은 스피커(9003), 접속 단자(9006), 및 센서(9007) 등을, 도 59의 (A)에 도시된 휴대 정보 단말기(9100)와 같이 휴대 정보 단말기(9101)에 배치할 수 있다. 휴대 정보 단말기(9101)는 문자 및 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 간단하게 아이콘이라고도 함)을 표시부(9001)의 하나의 면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 정보(9051)의 예에는, 이메일, SNS(social networking service) 메시지, 및 전화 등의 수신을 알리는 표시; 이메일 및 SNS 메시지 등의 제목 및 송신자; 날짜; 시각; 배터리의 잔량; 및 안테나의 수신 강도 등이 포함된다. 정보(9051)가 표시되는 위치에, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 59의 (C)는 휴대 정보 단말기(9102)의 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3개 이상의 면에 정보를 표시하는 기능을 갖는다. 여기서는, 정보(9052), 정보(9053), 및 정보(9054)가 상이한 면에 표시되어 있다. 예를 들어, 휴대 정보 단말기(9102)의 사용자는, 자신 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 넣은 상태로 표시(여기서는 정보(9053))를 볼 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화 번호 또는 이름 등을, 휴대 정보 단말기(9102)의 상방에서 볼 수 있는 위치에 표시한다. 따라서 사용자는, 휴대 정보 단말기(9102)를 포켓에서 꺼내지 않고 표시를 보고, 전화를 받을지 여부를 결정할 수 있다.
도 59의 (D)는 손목시계형 휴대 정보 단말기(9200)의 사시도이다. 휴대 정보 단말기(9200)는 이동 전화, 이메일, 문장의 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 표시부(9001)의 표시면이 휘어져 있고, 곡면을 갖는 표시면에 표시를 할 수 있다. 휴대 정보 단말기(9200)는, 통신 표준에 맞는 근거리 무선 통신을 채용할 수 있다. 예를 들어 휴대 정보 단말기(9200)와 무선 통신이 가능한 헤드셋 간의 상호 통신에 의하여 핸즈프리 통화가 가능하다. 또한, 휴대 정보 단말기(9200)는 접속 단자(9006)를 포함하고, 커넥터를 통하여 다른 정보 단말기에 데이터를 직접 송신하거나, 다른 정보 단말기로부터 데이터를 직접 수신할 수 있다. 접속 단자(9006)를 통한 충전도 가능하다. 또한, 접속 단자(9006)를 사용하지 않고 무선 급전에 의하여 충전 동작을 수행하여도 좋다.
도 59의 (E), (F), 및 (G)는 접을 수 있는 휴대 정보 단말기(9201)의 사시도이다. 도 59의 (E)는 펼친 폴더블 휴대 정보 단말기(9201)의 사시도이다. 도 59의 (F)는 펼치고 있는 중 또는 접고 있는 중의 폴더블 휴대 정보 단말기(9201)의 사시도이다. 도 59의 (G)는, 접은 폴더블 휴대 정보 단말기(9201)의 사시도이다. 휴대 정보 단말기(9201)는, 접었을 때 휴대가 매우 쉽다. 휴대 정보 단말기(9201)를 펼치면, 이음매 없는 큰 표시 영역이 높은 일람성(browsability)을 준다. 휴대 정보 단말기(9201)의 표시부(9001)는, 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 의하여 지지된다. 힌지(9055)를 이용하여 2개의 하우징(9000) 사이의 연결부에서 휴대 정보 단말기(9201)를 접음으로써, 휴대 정보 단말기(9201)를, 펼친 상태에서 접은 상태로 가역적으로 변형할 수 있다. 예를 들어, 휴대 정보 단말기(9201)는 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
도 60의 (A) 및 (B)는 복수의 표시 패널을 포함하는 표시 장치의 사시도이다. 또한, 도 60의 (A)의 사시도는 복수의 표시 패널을 만 상태이고, 도 60의 (B)의 사시도는 편 상태이다.
도 60의 (A) 및 (B)에 도시된 표시 장치(9500)는 복수의 표시 패널(9501), 힌지(9511), 및 베어링(9512)을 포함한다. 복수의 표시 패널(9501)의 각각은 표시 영역(9502) 및 광 투과 영역(9503)을 포함한다.
복수의 표시 패널(9501)의 각각은 플렉시블하다. 인접한 2개의 표시 패널(9501)은 서로 부분적으로 중첩되도록 제공된다. 예를 들어, 인접한 2개의 표시 패널(9501)의 광 투과 영역들(9503)을 서로 중첩시킬 수 있다. 복수의 표시 패널(9501)을 이용하여 큰 화면을 갖는 표시 장치를 얻을 수 있다. 이 표시 장치는 용도에 따라 표시 패널(9501)을 말 수 있기 때문에 범용성이 높다.
또한, 도 60의 (A) 및 (B)에서는 인접한 표시 패널들(9501)의 표시 영역들(9502)이 서로 분리되어 있지만 이 구조에 한정되지 않고, 예를 들어 인접한 표시 패널들(9501)의 표시 영역들(9502)을 틈 없이 서로 중첩시켜 연속적인 표시 영역(9502)을 얻어도 좋다.
본 실시형태에 기재된 전자 기기들의 각각은 어떤 종류의 데이터를 표시하기 위한 표시부를 포함한다. 또한, 본 발명의 일 형태에 따른 반도체 장치는, 표시부를 가지지 않는 전자 기기에도 사용될 수 있다. 본 실시형태에 기재된 전자 기기의 표시부가 플렉시블하고, 곡면을 갖는 표시면에 표시를 수행할 수 있는 구조, 또는 전자 기기의 표시부가 폴더블인 구조를 예시하였지만, 구조는 이에 한정되지 않고, 전자 기기의 표시부가 플렉시블하지 않고 평면부에 표시를 수행하는 구조를 채용하여도 좋다.
본 실시형태에서 설명한 구조는 다른 실시형태들 및 실시예들에서 설명하는 구조들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 9)
본 실시형태에서는, 본 발명의 일 형태에 따른 표시 모듈을 제작하는 데 사용할 수 있는 퇴적 장치에 대하여 도 61을 참조하여 설명한다.
도 61은 본 발명의 일 형태에 따른 표시 모듈을 제작하는 데 사용할 수 있는 퇴적 장치(3000)를 도시한 것이다. 또한, 퇴적 장치(3000)는 배치식(batch-type) ALD 장치의 일례이다.
<9-1. 퇴적 장치의 구조예>
본 실시형태에서 설명하는 퇴적 장치(3000)는 퇴적 체임버(3180), 및 퇴적 체임버(3180)에 접속되는 제어부(3182)를 포함한다(도 61 참조).
제어부(3182)는 제어 신호를 공급하는 제어 유닛(미도시), 및 제어 신호를 공급받는 유량 제어기(3182a, 3182b, 및 3182c)를 포함한다. 예를 들어, 고속 밸브를 유량 제어기로서 사용할 수 있다. 구체적으로는 ALD 밸브 등을 사용하여, 유량을 정밀하게 제어할 수 있다. 또한, 제어부(3182)는 유량 제어기 및 배관의 온도를 제어하는 가열 기구(3182h)를 포함한다.
유량 제어기(3182a)는 제어 신호, 제 1 원료, 및 불활성 가스를 공급받고, 제어 신호에 따라 제 1 원료 또는 불활성 가스를 공급하는 기능을 갖는다.
유량 제어기(3182b)는 제어 신호, 제 2 원료, 및 불활성 가스를 공급받고, 제어 신호에 따라 제 2 원료 또는 불활성 가스를 공급하는 기능을 갖는다.
유량 제어기(3182c)는 제어 신호를 공급받고, 제어 신호에 따라 배기 유닛(3185)에 접속하는 기능을 갖는다.
≪원료 공급부≫
원료 공급부(3181a)는 제 1 원료를 공급하는 기능을 갖고, 유량 제어기(3182a)에 접속되어 있다.
원료 공급부(3181b)는 제 2 원료를 공급하는 기능을 갖고, 유량 제어기(3182b)에 접속되어 있다.
각 원료 공급부로서는 기화기 또는 가열 수단 등을 사용할 수 있다. 이로써, 고체 또는 액체의 원료로부터 기체의 원료를 생성할 수 있다.
또한, 원료 공급부의 수는 2개에 한정되지 않고, 3개 이상이어도 좋다.
≪원료≫
제 1 원료로서는 다양한 물질 중 임의의 것을 사용할 수 있다. 예를 들어, 휘발성 유기 금속 화합물 또는 금속 알콕사이드 등을 제 1 원료로서 사용할 수 있다. 제 2 원료로서는 제 1 원료와 반응하는 다양한 물질 중 임의의 것을 사용할 수 있다. 예를 들어, 산화 반응에 기여하는 물질, 환원 반응에 기여하는 물질, 부가 반응에 기여하는 물질, 분해 반응에 기여하는 물질, 또는 가수 분해 반응에 기여하는 물질 등을 제 2 원료로서 사용할 수 있다.
또한, 라디칼 등을 사용할 수 있다. 예를 들어, 원료를 플라스마원으로 공급하여 얻어지는 플라스마 등을 사용할 수 있다. 구체적으로는 산소 라디칼 또는 질소 라디칼 등을 사용할 수 있다.
제 1 원료와 조합하는 제 2 원료는, 실온에 가까운 온도에서 반응하는 원료인 것이 바람직하다. 예를 들어, 실온 이상 200℃ 이하, 바람직하게는 50℃ 이상 150℃ 이하의 온도에서 반응하는 원료가 바람직하다.
≪배기 유닛≫
배기 유닛(3185)은 배기 기능을 갖고, 유량 제어기(3182c)에 접속되어 있다. 또한, 배출되는 원료를 포착하는 트랩을 배출구(3184)와 유량 제어기(3182c) 사이에 제공하여도 좋다. 배기된 가스 등은 제해 유닛을 사용하여 제해한다.
≪제어부≫
제어부(3182)는 유량 제어기를 제어하는 제어 신호, 또는 가열 기구를 제어하는 제어 신호 등을 공급한다. 예를 들어 제 1 단계에서, 제 1 원료를 가공 부재의 표면에 공급한다. 그리고, 제 2 단계에서 제 1 원료와 반응하는 제 2 원료를 공급한다. 이에 따라 제 1 원료와 제 2 원료의 반응 생성물이 가공 부재(3010)의 표면에 퇴적될 수 있다.
또한, 가공 부재(3010)의 표면에 퇴적되는 반응 생성물의 양은, 제 1 단계와 제 2 단계를 반복하여 제어할 수 있다.
또한, 가공 부재(3010)에 공급되는 제 1 원료의 양은, 가공 부재(3010)의 표면에 대한 최대 흡착 가능량에 의하여 제한된다. 예를 들어, 제 1 원료의 단분자층이 가공 부재(3010)의 표면에 형성되는 조건을 선택하고, 형성된 제 1 원료의 단분자층을 제 2 원료와 반응시킴으로써, 제 1 원료와 제 2 원료의 반응 생성물을 함유하는 매우 균일한 층을 형성할 수 있다.
따라서, 표면이 복잡한 구조를 가지더라도 가공 부재(3010)의 표면에 다양한 재료를 퇴적할 수 있다. 예를 들어 두께가 3nm 이상 200nm 이하인 막을 가공 부재(3010)에 형성할 수 있다.
예를 들어, 가공 부재(3010)의 표면에 핀홀이라고 불리는 작은 구멍 등이 형성되어 있는 경우, 핀홀에 재료를 퇴적함으로써 핀홀을 채울 수 있다.
남은 제 1 원료 또는 제 2 원료는 배기 유닛(3185)을 이용하여 퇴적 체임버(3180)에서 배출한다. 예를 들어, 아르곤 또는 질소 등의 불활성 가스를 도입하면서 배기를 수행하여도 좋다.
≪퇴적 체임버≫
퇴적 체임버(3180)는 제 1 원료, 제 2 원료, 및 불활성 가스를 공급하는 도입구(3183)와, 제 1 원료, 제 2 원료, 및 불활성 가스를 배출하는 배출구(3184)를 포함한다.
퇴적 체임버(3180)는 하나 또는 복수의 가공 부재(3010)를 지지하는 기능을 갖는 지지부(3186), 하나 또는 복수의 가공 부재(3010)를 가열하는 기능을 갖는 가열 기구(3187), 및 하나 또는 복수의 가공 부재(3010)의 반입 및 반출을 위하여 개폐하는 기능을 갖는 도어(3188)를 포함한다.
예를 들어, 저항 가열기 또는 적외선 램프 등을 가열 기구(3187)로서 사용할 수 있다. 가열 기구(3187)는 예를 들어 80℃ 이상, 100℃ 이상, 또는 150℃ 이상으로 가열하는 기능을 갖는다. 가열 기구(3187)는 실온 이상 200℃ 이하, 바람직하게는 50℃ 이상 150℃ 이하의 온도가 되도록 하나 또는 복수의 가공 부재(3010)를 가열한다.
또한, 퇴적 체임버(3180)는 압력 조정기 및 압력 검출기를 포함하여도 좋다.
≪지지부≫
지지부(3186)는 하나 또는 복수의 가공 부재(3010)를 지지한다. 따라서, 각 처리에서 하나 또는 복수의 가공 부재(3010) 위에 예를 들어 절연막을 형성할 수 있다.
<9-2. 막의 예>
본 실시형태에서 설명하는 퇴적 장치(3000)를 사용하여 형성할 수 있는 막의 예에 대하여 설명한다.
예를 들어, 산화물, 질화물, 플루오린화물, 황화물, 삼원 화합물, 금속, 또는 폴리머를 포함하는 막을 형성할 수 있다.
예를 들어, 막은 산화 알루미늄, 산화 하프늄, 알루미늄 실리케이트, 하프늄 실리케이트, 산화 란타넘, 산화 실리콘, 타이타늄산 스트론튬, 산화 탄탈럼, 산화 타이타늄, 산화 아연, 산화 나이오븀, 산화 지르코늄, 산화 주석, 산화 이트륨, 산화 세륨, 산화 스칸듐, 산화 어븀, 산화 바나듐, 또는 산화 인듐 등을 포함하는 재료로 형성할 수 있다.
예를 들어, 막은 질화 알루미늄, 질화 하프늄, 질화 실리콘, 질화 탄탈럼, 질화 타이타늄, 질화 나이오븀, 질화 몰리브데넘, 질화 지르코늄, 또는 질화 갈륨 등을 포함하는 재료로 형성할 수 있다.
예를 들어, 막은 구리, 백금, 루테늄, 텅스텐, 이리듐, 팔라듐, 철, 코발트, 또는 니켈 등을 포함하는 재료로 형성할 수 있다.
예를 들어, 막은 황화 아연, 황화 스트론튬, 황화 칼슘, 황화 납, 플루오린화 칼슘, 플루오린화 스트론튬, 또는 플루오린화 아연 등을 포함하는 재료로 형성할 수 있다.
예를 들어, 막은 타이타늄 및 알루미늄을 함유하는 질화물, 타이타늄 및 알루미늄을 함유하는 산화물, 알루미늄 및 아연을 함유하는 산화물, 망가니즈 및 아연을 함유하는 황화물, 세륨 및 스트론튬을 함유하는 황화물, 어븀 및 알루미늄을 함유하는 산화물, 또는 이트륨 및 지르코늄을 함유하는 산화물 등을 포함하는 재료로 형성할 수 있다.
본 실시형태는 본 명세서의 다른 실시형태들 및 실시예들 중 어느 것과 적절히 조합할 수 있다.
[실시예 1]
본 실시예에서는, XRD 분석을 사용하여 산화물 반도체막의 결정성을 평가하였다.
<1-1. XRD에 의한 평가>
샘플 A1, 샘플 A2, 및 샘플 A3을 형성하고 XRD에 의하여 평가하였다. 또한 샘플 A1 및 A2는 비교 산화물 반도체막이고 샘플 A3은 본 발명의 일 형태의 산화물 반도체막이다.
샘플 A1에서는, 크기 720mm×600mm의 유리 기판 위에 두께 100nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 상기 IGZO막은 기판 온도를 170℃로 하고, 아르곤 가스 및 산소 가스를 1:1의 유량비로 체임버에 도입하고, 압력을 0.6Pa로 하고, 2500W의 AC 전력을 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2의 원자비를 가짐)에 인가한 조건에서 퇴적시켰다.
샘플 A2에서는, 크기 720mm×600mm의 유리 기판 위에 두께 100nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 상기 IGZO막은 기판 온도를 170℃로 하고, 아르곤 가스 및 산소 가스를 1:1의 유량비로 체임버에 도입하고, 압력을 0.2Pa로 하고, 500W의 AC 전력을 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2의 원자비를 가짐)에 인가한 조건에서 퇴적시켰다.
샘플 A3에서는, 크기 720mm×600mm의 유리 기판 위에 두께 100nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 상기 IGZO막은 기판 온도를 170℃로 하고, 아르곤 가스 및 산소 가스를 7:3의 유량비로 체임버에 도입하고, 압력을 0.6Pa로 하고, 2500W의 AC 전력을 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1의 원자비를 가짐)에 인가한 조건에서 퇴적시켰다.
상술한 공정을 거쳐 샘플 A1, A2, 및 A3을 형성하였다.
Bruker AXS에 의하여 제조된 다기능 박막 재료 평가 X선 회절 장치, D8 DISCOVER Hybrid를 사용하여 샘플 A1, A2, 및 A3에 대하여 XRD 분석을 수행하였다. XRD 분석에서는 out-of-plane법을 채용하였다.
도 62의 (A) 및 (B)는 샘플 A1 및 A3의 XRD 프로파일을 나타낸 것이다. 샘플 A1의 결과는 도 62의 (A)에 나타내고 샘플 A3의 결과는 도 62의 (B)에 나타내었다. 또한 크기 720mm×600mm의 유리 기판의, 도 4를 참조하여 실시형태 1에서 설명한 영역 H3에 상당하는 중앙에 대하여 XRD 분석을 수행하였다.
도 62의 (A) 및 (B)에 나타낸 바와 같이, 샘플 A1 및 A3 각각에서 2θ=31° 부근에 피크가 관찰되었다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래하고, 이것은 샘플 A1 및 샘플 A3 각각에서의 산화물 반도체막의 결정이 c축 배향을 갖고, c축이 산화물 반도체막의 형성면 또는 상면에 실질적으로 수직인 방향으로 배열되어 있다는 것을 가리킨다. 2θ=31° 부근의 피크를 서로 비교하면 샘플 A3의 피크는 샘플 A1의 피크보다 좁고 예리하다. 따라서, 샘플 A3의 결정성은 샘플 A1보다 높다.
다음에, 크기 720mm×600mm의 유리 기판의 결정의 면내 분포를 조사하기 위하여, XRD 프로파일에서 얻어진 피크 각도를 기판 중앙으로부터의 거리에 대하여 플롯하고, 그 결과를 도 63 및 도 64에 나타내었다. 도 63 및 도 64 각각에서, 가로축은 기판 중앙으로부터의 거리를 나타내고, 세로축은 InGaZnO4 결정의 (009)면에서 유래한 피크 2θ의 각도를 나타낸다.
또한 2θ=31° 부근의 피크는 InGaZnO4 결정의 (009)면의 원자간 거리를 나타내고, 2θ의 각도가 커질수록 (009)면의 원자간 거리가 작아지는 것을 뜻하고, 2θ의 각도가 작아질수록 (009)면의 원자간 거리가 커지는 것을 뜻한다.
샘플 A1에 관해서는, 기판의 영역 A3, B3, C3, D3, E3, F3, G3, H3, I3, J3, K3, M3, N3, 및 O3에 대하여 측정을 수행하였다. 샘플 A2 및 A3에 관해서는, 영역 A3, B3, C3, D3, E3, F3, G3, 및 H3에 대하여 측정을 수행하였다.
도 63 및 도 64에 나타낸 바와 같이, 샘플 A1, A2, 및 A3 각각에서, 피크 각도는 기판 중앙 근방에서 커지고 기판 중앙에서 떨어질수록 작아진다. 이 결과는, 기판 중앙에서는 (009)면의 원자간 거리가 작기 때문에, 즉 고밀도이기 때문에, 결정성이 높다.
샘플 A3의 피크 각도는 샘플 A1 또는 샘플 A2보다 크다. 바꿔 말하면, 샘플 A3에서는, (009)면의 원자간 거리가 더 작기 때문에, 즉 더 고밀도이기 때문에, 샘플 A3의 결정성은 샘플 A1 및 A2보다 높다.
본 실시예에서 설명한 구조는 실시형태들 및 다른 실시예들 중 어느 것과 적절히 조합할 수 있다.
[실시예 2]
본 실시예에서는, 본 발명의 일 형태의 트랜지스터를 형성하고 C-V 특성의 측정을 수행하였다. 형성한 트랜지스터는 도 10의 (A) 내지 (C)를 참조하여 실시형태 1에서 설명한 트랜지스터(600)에 상당한다.
<2-1. 트랜지스터 구조>
본 실시예의 평가에서, 샘플 C1, 샘플 C2, 및 샘플 C3은 각각 트랜지스터(600)에 상당하는 트랜지스터로서 형성하였다. 샘플 C1 내지 C3 각각에서, 채널 길이는 200μm로, 채널 폭은 50μm로 하였다. 산화물 반도체막(608)의 구조는 샘플 C1 내지 C3에서 서로 상이하고, 다른 구성요소는 샘플 C1 내지 C3에서 같다. 산화물 반도체막(608)의 형성 조건에 대해서는 트랜지스터의 제작 방법에서 자세히 설명한다. 또한 샘플 C1 및 C2가 비교용 트랜지스터이고, 샘플 C3이 본 발명의 일 형태의 트랜지스터이다.
<2-2 트랜지스터의 제작 방법>
우선, 기판(602) 위에 도전막(604)을 형성하였다. 기판(602)으로서는 크기 720mm×600mm의 유리 기판을 사용하였다. 도전막(604)으로서 두께 100nm의 텅스텐막을 스퍼터링 장치에 의하여 형성하였다.
다음에, 기판(602) 및 도전막(604) 위에 절연막(606) 및 절연막(607)을 형성하였다. 절연막(606)으로서는, 두께 400nm의 질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 절연막(607)으로서는, 두께 50nm의 산화질화 실리콘막을 PECVD 장치에 의하여 형성하였다.
다음에, 절연막(607) 위에 산화물 반도체막(608)을 형성하였다.
샘플 C1의 산화물 반도체막(608)으로서는 두께 35nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 상기 IGZO막은 기판 온도를 170℃로 하고, 아르곤 가스 및 산소 가스를 1:1의 유량비로 체임버에 도입하고, 압력을 0.6Pa로 하고, 2500W의 AC 전력을 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2의 원자비를 가짐)에 인가한 조건에서 퇴적시켰다.
샘플 C2의 산화물 반도체막(608)으로서는 두께 35nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 상기 IGZO막은 기판 온도를 170℃로 하고, 아르곤 가스 및 산소 가스를 1:1의 유량비로 체임버에 도입하고, 압력을 0.2Pa로 하고, 500W의 AC 전력을 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2의 원자비를 가짐)에 인가한 조건에서 퇴적시켰다.
샘플 C3의 산화물 반도체막(608)으로서는 두께 25nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 상기 IGZO막은 기판 온도를 170℃로 하고, 아르곤 가스 및 산소 가스를 7:3의 유량비로 체임버에 도입하고, 압력을 0.6Pa로 하고, 2500W의 AC 전력을 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1의 원자비를 가짐)에 인가한 조건에서 퇴적시켰다.
그리고, 제 1 가열 처리를 수행하였다. 제 1 가열 처리로서는, 질소 분위기에서 450℃에서 1시간 가열 처리를 수행한 다음, 질소와 산소의 혼합 분위기에서 450℃에서 1시간 가열 처리를 수행하였다.
다음에, 절연막(607) 및 산화물 반도체막(608) 위에 도전막을 형성하고, 이 도전막 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭하여 도전막(612a 및 612b)을 형성하였다. 도전막(612a 및 612b)으로서는, 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막을 스퍼터링 장치를 사용하여 진공에서 연속적으로 형성하였다. 도전막(612a 및 612b)의 형성 후에 레지스트 마스크를 제거하였다.
다음에, 절연막(607), 산화물 반도체막(608), 및 도전막(612a 및 612b) 위에서부터, 인산 수용액(85%의 인산 수용액을 순수로 100배로 희석하여 얻은 수용액)을 도포하였다. 이로써, 산화물 반도체막(608)의 표면에서 도전막(612a 및 612b)으로 덮이지 않은 부분을 제거하였다.
다음에, 절연막(607), 산화물 반도체막(608), 및 도전막(612a 및 612b) 위에 절연막(614 및 616)을 형성하였다. 절연막(614)으로서는, 두께 50nm의 산화질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 절연막(616)으로서는, 두께 400nm의 산화질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 또한, 절연막(614) 및 절연막(616)은, PECVD 장치를 사용하여 진공에서 연속적으로 형성하였다.
절연막(614)은, 기판 온도를 220℃로 하고, 유량 50sccm의 실레인 가스 및 유량 2000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력을 20Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급한 조건에서 퇴적시켰다. 절연막(616)은, 기판 온도를 220℃로 하고, 유량 160sccm의 실레인 가스 및 유량 4000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력을 200Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 1500W의 RF 전력을 공급한 조건에서 퇴적시켰다.
그 후, 제 2 가열 처리를 수행하였다. 제 2 가열 처리는 350℃에서 질소를 포함하는 분위기에서 1시간 수행하였다.
다음에, 기판 온도를 40℃로 하고, 유량 250sccm의 산소 가스를 체임버에 도입하고, 압력을 15Pa로 하고, 바이어스가 기판 측에 인가되도록, 애싱 장치에 제공된 평행 평판 전극들 사이에 4500W의 RF 전력을 공급한 조건에서, 애싱 장치를 사용하여 절연막(614 및 616)에 산소 첨가 처리를 수행하였다.
다음에, 절연막(616) 위에 절연막(618)을 형성하였다. 절연막(618)으로서는, 두께 100nm의 질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 절연막(618)은, 기판 온도를 350℃로 하고, 유량 50sccm의 실레인 가스, 유량 5000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 체임버에 도입하고, 압력을 100Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 1000W의 RF 전력을 공급한 조건에서 퇴적시켰다.
다음에, 절연막(618) 위에 도전막을 형성하고, 이 도전막을 가공하여 도전막(620)을 형성하였다. 도전막(620)으로서는, 두께 100nm의 ITSO막을 스퍼터링 장치에 의하여 형성하였다. ITSO막은, 기판 온도를 실온으로 하고, 유량 72sccm의 아르곤 가스 및 유량 5sccm의 산소 가스를 체임버에 도입하고, 압력을 0.15Pa로 하고, 스퍼터링 장치에 제공된 금속 산화물 타깃에 3200W의 DC 전력을 공급한 조건에서 퇴적시켰다. 또한, ITSO막의 형성에 사용한 금속 산화물 타깃의 조성은, In2O3:SnO2:SiO2=85:10:5[wt％]로 하였다.
그리고, 제 3 가열 처리를 수행하였다. 제 3 가열 처리는, 250℃에서 질소 분위기에서 1시간 수행하였다.
상술한 공정을 거쳐 샘플 C1, C2, 및 C3을 형성하였다.
<2-3. 트랜지스터의 C-V 특성의 측정>
다음에, 상술한 바와 같이 제작한 샘플 C1, C2, 및 C3의 C-V 특성을 측정하였다. Top Gate Sweep에서는, 제 1 게이트 전극으로서 기능하는 도전막(604)을 전기적으로 접지시키고, 제 2 게이트 전극으로서 기능하는 도전막(620)과, 소스 전극 및 드레인 전극으로서 기능하는 도전막(612a 및 612b) 사이에서 C-V 특성을 측정하였다. Bottom Gate Sweep에서는, 제 2 게이트 전극으로서 기능하는 도전막(620)을 전기적으로 접지시키고, 제 1 게이트 전극으로서 기능하는 도전막(604)과, 소스 전극 및 드레인 전극으로서 기능하는 도전막(612a 및 612b) 사이에서 C-V 특성을 측정하였다.
또한 C-V 특성의 측정에서는, 도전막(604) 또는 도전막(620)과 도전막(612a 및 612b)간의 전압(게이트 전압 Vg라고도 함)을 -10V에서 10V까지 0.01V 간격으로 인가하였다. 게이트 전압 Vg로서는 10kHz의 교류 전압을 인가하였다. 측정한 C-V 특성을, 실시형태 1의 식(5)으로 표시되는 가우시안 곡선으로 피팅함으로써, 얕은 결함 준위 밀도(N ss )의 피크값(N)을 얻었다.
크기 720mm×600mm의 유리 기판의 결함 준위 밀도의 면내 분포를 조사하기 위하여, 기판의 얕은 결함 준위 밀도(sDOS)의 피크값을 계산하였다. 또한 C-V 특성의 측정이 수행된 트랜지스터의 720mm×600mm의 유리 기판의 좌표에 대해서는 도 4를 참조할 수 있다. 샘플 C1에서는, 영역 C6, D6, F6, G6, I6, J6, L6, 및 M6에 대하여 측정을 수행하였다. 샘플 C2 및 C3에서는, 영역 C3, D3, F3, G3, I3, J3, L3, 및 M3에 대하여 측정을 수행하였다.
도 65, 도 66, 및 도 67은 상술한 방법으로 얻어진 sDOS의 피크값을 나타낸 것이다. 또한 도 65, 도 66, 및 도 67은 각각, 샘플 C1, C2, 및 C3의 결과를 나타낸 것이다.
도 65 및 도 66에서 볼 수 있듯이, 샘플 C1 및 C2에서는, 기판 중앙 근방에서 기판 바깥쪽 가장자리를 향하여 sDOS가 증가되는 경향이 있다. 이 결과는 실시예 1에서의 XRD로 얻은 결정성과는 역상관이다. 즉, 결정성이 높은 기판 중앙 근방에서는 sDOS가 낮다.
도 67에 나타낸 바와 같이, 샘플 C3에서는 sDOS의 피크값이 기판 전체에서 작았다. Top Gate Sweep와 Bottom Gate Sweep의 결과 사이에 차이는 거의 없었다. 실시예 1에서 설명한 바와 같이, 샘플 C3에 사용된 산화물 반도체막과 마찬가지로 형성한 샘플 A3의 산화물 반도체막은 높은 결정성을 가졌기 때문에, 결정성이 높은 산화물 반도체막의 sDOS의 피크값은 작다는 것을 알 수 있었다. 산화물 반도체막의 sDOS의 피크값은 바람직하게는 1×1013cm- 2eV-1 미만, 더 바람직하게는 2×1012cm- 2eV-1 미만, 더욱 바람직하게는 1×1010cm- 2eV-1 미만이다.
본 실시예에서 설명한 구조는 실시형태들 및 다른 실시예들 중 어느 것과 적절히 조합할 수 있다.
[실시예 3]
본 실시예에서, 산화물 반도체막의 퇴적 시에 절연막에 생기는 대미지를 조사하였다.
<3-1. TDS 분석>
산화물 반도체막의 퇴적 시에 절연막에 생기는 대미지를 조사하기 위하여, 절연막에 대하여 TDS에 의한 측정을 수행하였다. 절연막에 수행되는 TDS 분석에서, 산화물 반도체막의 퇴적 시에 사용된 아르곤과 산소 분자의 방출량을 측정하고 평가하였다. 샘플 D1, 샘플 D2, 및 샘플 D3을 형성하고 TDS에 의하여 분석하였다. 샘플 D1 및 D2는 비교 산화물 반도체막이 형성된 샘플이고, 샘플 D3은 본 발명의 일 형태의 산화물 반도체막이 형성된 샘플이다.
샘플 D1, D2, 및 D3 각각에서, 절연막 위에 산화물 반도체막을 형성한 후에 산화물 반도체막을 제거하였다. 샘플 D1, D2, 및 D3은 산화물 반도체막의 형성 조건을 제외하고는 같은 조건에서 형성하였다. 산화물 반도체막의 형성 방법에 대해서는 아래에서 자세히 설명한다.
우선, 크기 720mm×600mm의 유리 기판 위에 두께 400nm의 질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 질화 실리콘막의 형성 후에, 450℃에서 질소 분위기에서 1시간 가열 처리를 수행하여 절연막을 형성하였다. 절연막 위에, 산화물 반도체막으로서 스퍼터링 장치를 사용하여 IGZO막을 두께 35nm로 형성하였다.
샘플 D1의 산화물 반도체막은 기판 온도를 170℃로 하고, 아르곤 가스 및 산소 가스를 1:1의 유량비로 체임버에 도입하고, 압력을 0.6Pa로 하고, 2500W의 AC 전력을 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2의 원자비를 가짐)에 인가한 조건에서 퇴적시켰다.
샘플 D2의 산화물 반도체막은 기판 온도를 170℃로 하고, 아르곤 가스 및 산소 가스를 1:1의 유량비로 체임버에 도입하고, 압력을 0.2Pa로 하고, 500W의 AC 전력을 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2의 원자비를 가짐)에 인가한 조건에서 퇴적시켰다.
샘플 D3의 산화물 반도체막은 기판 온도를 170℃로 하고, 아르곤 가스 및 산소 가스를 7:3의 유량비로 체임버에 도입하고, 압력을 0.6Pa로 하고, 2500W의 AC 전력을 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1의 원자비를 가짐)에 인가한 조건에서 퇴적시켰다.
산화물 반도체막의 퇴적 후에, 웨트 에칭 공정에 의하여 산화물 반도체막을 제거하여 절연막을 노출시켰다. 상술한 공정을 거쳐, 샘플 D1, D2, 및 D3을 형성하였다.
크기 720mm×600mm의 유리 기판에 대한 절연막에 생기는 대미지의 면내 분포를 조사하기 위하여, 영역 A3 내지 O3에 대하여 TDS 분석을 수행하였다. TDS 분석이 수행되는 기판의 좌표에 대해서는 도 4를 참조할 수 있다.
도 68의 (A) 및 도 69의 (A)는 TDS 분석에 의하여 측정된, 샘플 D1, D2, 및 D3으로부터의 아르곤 방출량을 나타낸 것이다. 도 68의 (B) 및 도 69의 (B)는 산소 분자의 방출량을 나타낸 것이다. 또한 도 68의 (A) 및 (B)에는 샘플 D1 및 D2의 결과를 나타내고, 도 69의 (A) 및 (B)에는 샘플 D1 및 D3의 결과를 나타내었다.
도 68의 (A) 및 (B) 그리고 도 69의 (A) 및 (B)에 나타낸 TDS 분석 결과로부터, 산화물 반도체막의 퇴적 시에 절연막에 도입된 아르곤 및 산소의 양을 추산할 수 있다. 바꿔 말하면, 절연막으로부터 방출되는 아르곤 및 산소의 양이 적을수록, 산화물 반도체막의 퇴적 시에 절연막에 도입되는 아르곤 및 산소의 양이 적어지고, 산화물 반도체막의 퇴적 시에 절연막에 생기는 대미지가 적다는 뜻이다.
산소 분자의 방출량은 샘플 D1보다 샘플 D2에서 적었지만, 아르곤의 방출량은 샘플 D2에서 더 많았다. 따라서, 샘플 D2에서의 절연막에 대한 대미지는 작지 않다.
아르곤의 방출량은 샘플 D1과 D3에서 차이가 없었지만, 산소의 방출량은 샘플 D3에서 더 적었다. 이 결과는 샘플 D3에서 절연막에 생기는 대미지가 적었다는 것을 나타낸다. 이것은 샘플 D3의 산화물 반도체막이, 결정성이 높고 치밀하기 때문이라고 생각된다.
본 실시예에서 설명한 구조는 실시형태들 및 다른 실시예들 중 어느 것과 적절히 조합할 수 있다.
[실시예 4]
본 실시예에서는, 산화물 반도체막의 퇴적 시의 아르곤 가스와 산소 가스의 유량비에 따른 산화물 반도체막의 결정성의 변화를 XRD 분석에 의하여 조사하였다.
XRD 분석을 위하여 샘플 E1 내지 E9를 형성하였다. 샘플 E1 내지 E9는, 퇴적 시의 아르곤 가스와 산소 가스의 유량비를 제외하고는 같은 조건에서 형성하였다.
샘플 E1에서, 유리 기판 위에 두께 100nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은, 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 0%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1의 원자비를 가짐)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다.
샘플 E2 내지 E9에서의 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비는 각각, 5%, 10%, 20%, 30%, 40%, 50%, 70%, 및 100%로 하였다.
Bruker AXS에 의하여 제조된 다기능 박막 재료 평가 X선 회절 장치, D8 DISCOVER Hybrid를 사용하여 샘플 E1 내지 E9에 대하여 XRD 분석을 수행하였다. XRD 분석에서는 out-of-plane법을 채용하였다.
도 70의 (A) 내지 (C), 도 71의 (A) 내지 (C), 및 도 72의 (A) 내지 (C)는 샘플 E1 내지 E9의 XRD 프로파일을 나타낸 것이다. 도 70의 (A), 도 70의 (B), 도 70의 (C), 도 71의 (A), 도 71의 (B), 도 71의 (C), 도 72의 (A), 도 72의 (B), 및 도 72의 (C)는 각각, 샘플 E1, 샘플 E2, 샘플 E3, 샘플 E4, 샘플 E5, 샘플 E6, 샘플 E7, 샘플 E8, 및 샘플 E9의 결과를 나타낸 것이다.
도 70의 (A) 내지 (C), 도 71의 (A) 내지 (C), 및 도 72의 (A) 내지 (C)에 나타낸 바와 같이, 샘플 E2 내지 E9 각각에서 2θ=31° 부근에 피크가 관찰되었다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래하고, 이것은 샘플 E2 내지 E9 각각에서의 산화물 반도체막의 결정이 c축 배향을 갖고, c축이 산화물 반도체막의 형성면 또는 상면에 실질적으로 수직인 방향으로 배열되어 있다는 것을 가리킨다.
또한, IGZO막 형성 시의 산소 가스의 비율이 높을수록, 2θ=31° 부근의 피크의 강도는 높아진다. 즉, 형성 시의 산소의 비율이 높을수록 결정성이 높아진다. 따라서, 산화물 반도체막 형성 시의 산소 가스의 비율은 10% 이상인 것이 바람직하다
본 실시예에서 설명한 구조는 실시형태들 및 다른 실시예들 중 어느 것과 적절히 조합할 수 있다.
[실시예 5]
본 실시예에서는, 산화물 반도체막의 산소 투과성을 조사하였다.
산화물 반도체막의 산소 투과성을 TDS에 의하여 측정하였다. TDS 분석에서, 산화물 반도체막 아래의 절연막에 첨가된 산소의 방출량을 측정하였다. TDS 분석을 위하여 샘플 F1 내지 F6을 제작하였다.
절연막에 산소를 첨가하고 이 절연막 위에 산화물 반도체막을 형성함으로써 샘플 F1 내지 F5를 형성하였다. 샘플 F1 내지 F5는, 산화물 반도체막 형성 시의 아르곤 가스와 산소 가스의 유량비를 제외하고는 같은 조건에서 형성하였다.
샘플 F1에서, 유리 기판 위에 두께 400nm의 산화질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 산화질화 실리콘막의 형성 후에, 350℃에서 질소 분위기에서 1시간 가열 처리를 수행하여 절연막을 형성하였다.
다음에, 절연막 위에 도전막을 형성하였다. 도전막으로서는, 스퍼터링 장치를 사용하여 두께 5nm의 ITSO막을 형성하였다. ITSO막은, 기판 온도를 실온으로 하고, 유량 72sccm의 아르곤 가스 및 유량 5sccm의 산소 가스를 체임버에 도입하고, 압력을 0.15Pa로 하고, 스퍼터링 장치에 제공된 금속 산화물 타깃에 1000W의 DC 전력을 공급한 조건에서 퇴적시켰다. 또한, ITSO막의 형성에 사용한 금속 산화물 타깃의 조성은, In2O3:SnO2:SiO2=85:10:5[wt％]로 하였다.
다음에, 기판 온도를 40℃로 하고, 유량 250sccm의 산소 가스를 체임버에 도입하고, 압력을 15Pa로 하고, 바이어스가 기판 측에 인가되도록, 애싱 장치에 제공된 평행 평판 전극들 사이에 4500W의 RF 전력을 공급한 조건에서 애싱 장치를 사용하여, 도전막을 통하여 절연막에 산소를 첨가하였다. 절연막에 산소를 첨가한 후, 웨트 에칭 공정에 의하여 ITSO막을 제거하였다.
절연막 위에, 산화물 반도체막으로서 스퍼터링 장치를 사용하여 IGZO막을 두께 10nm로 형성하였다.
또한 샘플 F1의 산화물 반도체막은 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 10%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 2500W의 AC 전력을 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1의 원자비를 가짐)에 인가한 조건에서 퇴적시켰다.
상술한 공정을 거쳐 샘플 F1을 제작하였다.
샘플 F2 내지 F5에서의 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비는 각각, 20%, 30%, 40%, 및 50%로 하였다.
상술한 바와 같이 제작한 샘플 F1 내지 F5에 TDS 분석을 수행하였다. TDS 분석에 의하여 측정된 산소의 방출량을 도 73의 (A) 내지 (E)에 나타내었다. 또한 도 73의 (A), 도 73의 (B), 도 73의 (C), 도 73의 (D), 도 73의 (E)는 각각, 샘플 F1, 샘플 F2, 샘플 F3, 샘플 F4, 및 샘플 F5의 결과를 나타낸 것이다.
TDS 분석 결과로부터, 절연막에 도입되고 산화물 반도체막을 통하여 방출되는 산소의 양을 추산할 수 있다. 바꿔 말하면, 산소의 방출량이 적을수록 산화물 반도체막의 산소 투과성이 낮아진다는 뜻이다. 도 73의 (A) 내지 (E)의 TDS 분석 결과는 산화물 반도체막 형성 시의 산소 가스의 유량비가 낮을수록 산화물 반도체막의 산소 투과성이 높아지는 것을 나타낸다. 따라서, 산화물 반도체막에 산소를 도입하기 위하여, 산화물 반도체막 형성 시의 산소의 유량비는 낮은 것이 바람직하고, 특히 40% 이하인 것이 바람직하다.
본 실시예에서 설명한 구조는 실시형태들 및 다른 실시예들 중 어느 것과 적절히 조합할 수 있다.
[실시예 6]
본 실시예에서는, 산화물 반도체막의 에너지 갭 내의 깊은 준위에서의 결함 준위 밀도를 측정하였다.
<샘플의 제작 방법>
본 실시예에서, 도 74에 도시된 구조를 각각 갖는 샘플 G1 내지 G8을 평가를 위하여 제작하였다. 또한 샘플 G1 내지 G8 각각의 산화물 반도체막(208)은 산화물 반도체막(208b) 및 산화물 반도체막(208c)을 포함한다. 샘플 G1 내지 G8은, 산화물 반도체막(208b) 형성 시의 아르곤 가스와 산소 가스의 유량비를 제외하고는 같은 조건에서 형성하였다.
우선, 기판(202) 위에 산화물 반도체막(208)을 형성하였다.
샘플 G1에서, 산화물 반도체막(208)의 산화물 반도체막(208b)으로서 두께 10nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은, 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 0%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1의 원자비를 가짐)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다. 그 후, 산화물 반도체막(208c)으로서 두께 15nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 50%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2의 원자비를 가짐)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다.
샘플 G2 내지 G8에서의 산화물 반도체막(208b) 형성을 위한 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비는 각각, 5%, 10%, 20%, 30%, 40%, 50%, 및 70%로 하였다.
다음에, 산화물 반도체막(208) 위에 도전막을 형성하고, 이 도전막 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭하여 도전막(212a 및 212b)을 형성하였다. 도전막(212a 및 212b)으로서는, 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막을 스퍼터링 장치를 사용하여 진공에서 연속적으로 형성하였다. 도전막(212a 및 212b)의 형성 후에 레지스트 마스크를 제거하였다.
다음에, 산화물 반도체막(208) 및 도전막(212a 및 212b) 위에 절연막(214 및 216)을 형성하였다. 절연막(214)으로서는, 두께 50nm의 산화질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 절연막(216)으로서는, 두께 400nm의 산화질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 또한, 절연막(214) 및 절연막(216)은, PECVD 장치를 사용하여 진공에서 연속적으로 형성하였다.
절연막(214)은, 기판 온도를 220℃로 하고, 유량 50sccm의 실레인 가스 및 유량 2000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력을 20Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급한 조건에서 퇴적시켰다. 절연막(216)은, 기판 온도를 220℃로 하고, 유량 160sccm의 실레인 가스 및 유량 4000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력을 200Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 1500W의 RF 전력을 공급한 조건에서 퇴적시켰다.
다음에, 350℃에서 질소를 포함하는 분위기에서 1시간 가열 처리를 수행하였다.
그 후, 도전막으로서 절연막(214 및 216) 위에 두께 5nm의 ITSO막을 스퍼터링 장치에 의하여 형성하였다. ITSO막은, 기판 온도를 실온으로 하고, 유량 72sccm의 아르곤 가스 및 유량 5sccm의 산소 가스를 체임버에 도입하고, 압력을 0.15Pa로 하고, 스퍼터링 장치에 제공된 금속 산화물 타깃에 1000W의 DC 전력을 공급한 조건에서 퇴적시켰다. 또한, ITSO막의 형성에 사용한 금속 산화물 타깃의 조성은, In2O3:SnO2:SiO2=85:10:5[wt％]로 하였다.
다음에, 기판 온도를 40℃로 하고, 유량 250sccm의 산소 가스를 체임버에 도입하고, 압력을 15Pa로 하고, 바이어스가 기판 측에 인가되도록, 애싱 장치에 제공된 평행 평판 전극들 사이에 4500W의 RF 전력을 공급한 조건에서 애싱 장치를 사용하여, 도전막을 통하여 절연막(214 및 216)에 산소를 첨가하였다. 절연막에 산소를 첨가한 후, 웨트 에칭 공정에 의하여 ITSO막을 제거하였다.
그 후, 절연막(216) 위에 절연막(218)을 형성하였다. 절연막(218)으로서는, 두께 100nm의 질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 절연막(218)은, 기판 온도를 350℃로 하고, 유량 50sccm의 실레인 가스, 유량 5000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 체임버에 도입하고, 압력을 100Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 1000W의 RF 전력을 공급한 조건에서 퇴적시켰다.
상술한 공정을 거쳐 샘플 G1 내지 G8을 형성하였다.
<깊은 결함 준위 밀도의 측정>
상술한 바와 같이 제작한 샘플 G1 내지 G8에서의 산화물 반도체막의 깊은 결함 준위를 평가하였다. 본 실시예에서는, CPM(constant photocurrent method)에 의하여 산화물 반도체의 결함 준위를 평가하였다.
CPM 측정에서, 광전류값이 일정하게 유지되도록 샘플에 포함된 2개의 전극간에 전압을 인가한 상태에서, 단자간의 샘플 표면에 조사되는 광의 양을 조절한 다음, 각 파장에서 조사 광의 양으로부터 흡수 계수를 도출한다. CPM 측정에서, 샘플이 결함을 가지면, 결함이 존재하는 준위에 상당하는 에너지(파장으로부터 계산함)에 기인하는 흡수 계수가 증가된다. 이 흡수 계수의 증가에 상수를 곱함으로써, 샘플의 깊은 결함 준위 밀도(dDOS라고도 함)를 얻을 수 있다.
CPM 측정에 의하여 얻어진 흡수 계수의 커브로부터 밴드 테일(band tail)에 기인하는 우바흐 테일(urbach tail)이라고 불리는 흡수 계수의 일부를 제거함으로써, 결함 준위에 기인하는 흡수 계수를 다음 수학식으로부터 계산할 수 있다. 여기서, α(E)는 각 에너지 준위에서의 흡수 계수를 나타내고, α u 는 우바흐 테일에 기인하는 흡수 계수를 나타낸다.
[식(6)]
Figure 112017094896446-pct00009
도 75의 (A) 및 (B)는 샘플 G5의 CPM 측정의 결과를 나타낸 것이다. 도 75의 (A)는 샘플 G5의 흡수 계수의 커브를 나타낸 것이다. 도 75의 (A)에서, 가로축은 광자 에너지를 나타내고, 세로축은 흡수 계수를 나타낸다. 도 75의 (A)의 굵은 선은 샘플 G5의 흡수 계수의 커브이고, 점선은 접선을 나타내고, 가는 선은 광학적으로 측정된 흡수 계수를 나타낸다.
도 75의 (B)는, 흡수 계수의 커브로부터 밴드 테일에 기인하는 흡수 계수를 제거하여 얻어진 흡수 계수, 즉 결함 준위에 기인하는 흡수 계수를 나타낸 것이다. 도 75의 (B)에서, 가로축은 흡수 계수를 나타내고, 세로축은 광자 에너지를 나타낸다. 도 75의 (B)의 세로축에서 산화물 반도체막의 전도대 하단의 에너지 및 가전자대 상단의 에너지는 각각, 0eV 및 3.15eV로 설정한다. 또한 도 75의 (B)에서, 실선으로 나타낸 곡선은 샘플 G5의 결함 준위에 기인하는 흡수에 상당하고, 결함 준위에 기인하는 흡수는 1.5eV 내지 2.3eV의 에너지 범위에서 보인다. 각 에너지 준위의 값을 적분하면, 샘플 G5의 결함 준위에 기인하는 흡수 계수는 1.39×10-2cm-1인 것을 알 수 있다.
상술한 방법으로 계산한 샘플 G1 내지 G8의 결함 준위에 기인하는 흡수 계수를 도 76에 나타내었다. 도 76에 나타낸 바와 같이, 결함 준위에 기인하는 흡수 계수는, 산화물 반도체막(208b) 형성 시의 산소 가스의 비율에 의존한다. 산소 비율 10% 내지 70%의 범위에서는, 산소의 비율이 저하될수록 결함 준위에 기인하는 흡수 계수는 작아진다. 이것은, 산화물 반도체막(208) 위의 절연막에 첨가된 산소가 산화물 반도체막(208)으로 충분히 확산되면, 산화물 반도체막의 결함 준위가 저감될 수 있다는 것을 시사한다. 한편, 산소 가스의 비율이 5% 이하이면, 결함 준위에 기인하는 흡수 계수가 증가되는 경향이 있으므로, 산화물 반도체막(208b) 형성 시의 산소 가스의 비율은 10% 이상 50% 이하인 것이 바람직하다.
본 실시예에서 설명한 구조는 실시형태들 및 다른 실시예들 중 어느 것과 적절히 조합할 수 있다.
[실시예 7]
본 실시예에서는, 본 발명의 일 형태의 트랜지스터를 형성하고 전기 특성을 측정하였다.
전기 특성을 측정하는 트랜지스터로서, 도 77의 (A) 내지 (C)에 도시된 트랜지스터(280)에 각각 상당하는 샘플 H1 내지 H7을 제작하였다. 도 77의 (A)는 트랜지스터(280)의 상면도이다. 도 77의 (B)는 도 77의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 77의 (C)는 도 77의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(280)는 기판(202) 위의 게이트 전극으로서 기능하는 도전막(204), 기판(202) 및 도전막(204) 위의 절연막(206), 절연막(206) 위의 절연막(207), 절연막(207) 위의 산화물 반도체막(208), 산화물 반도체막(208)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(212a), 및 산화물 반도체막(208)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(212b)을 포함한다. 또한 산화물 반도체막(208)은 산화물 반도체막(208b 및 208c)을 포함한다.
트랜지스터(280) 위, 구체적으로는 도전막(212a 및 212b) 및 산화물 반도체막(208) 위에 절연막(214, 216, 및 218)이 제공된다. 절연막(206 및 207)은 게이트 절연막으로서 기능한다.
산화물 반도체막(208)의 구조가 샘플 H1 내지 H7에서 상이하고, 샘플 H1 내지 H7의 다른 구성요소는 같다. 산화물 반도체막(208)의 형성 조건에 대해서는 아래의 트랜지스터의 제작 방법에서 자세히 설명한다.
<트랜지스터의 제작 방법>
다음에, 도 77의 (A) 내지 (C)에 도시된 트랜지스터(280)의 제작 방법에 대하여 설명한다. 우선, 기판(202) 위에 도전막(204)을 형성하였다. 기판(202)으로서 유리 기판을 사용하였다. 스퍼터링 장치를 사용하여 두께 100nm의 텅스텐막을 형성함으로써 도전막(204)을 형성하였다.
다음에, 기판(202) 및 도전막(204) 위에 절연막(206 및 207)을 형성하였다. 절연막(206)으로서, 두께 400nm의 질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 절연막(207)으로서, 두께 50nm의 산화질화 실리콘막을 PECVD 장치에 의하여 형성하였다.
다음에, 절연막(207) 위에 산화물 반도체막(208)을 형성하였다.
샘플 H1에서, 산화물 반도체막(208)의 산화물 반도체막(208b)으로서 두께 10nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은, 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 10%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1의 원자비를 가짐)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다. 그 후, 산화물 반도체막(208c)으로서 두께 15nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 50%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다.
샘플 H2에서, 산화물 반도체막(208)의 산화물 반도체막(208b)으로서 두께 10nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은, 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 30%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1의 원자비를 가짐)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다. 그 후, 산화물 반도체막(208c)으로서 두께 15nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 50%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다.
샘플 H3에서, 산화물 반도체막(208)의 산화물 반도체막(208b)으로서 두께 10nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은, 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 50%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1의 원자비를 가짐)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다. 그 후, 산화물 반도체막(208c)으로서 두께 15nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 50%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다.
샘플 H4에서, 산화물 반도체막(208)의 산화물 반도체막(208b)으로서 두께 10nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은, 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 100%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1의 원자비를 가짐)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다. 그 후, 산화물 반도체막(208c)으로서 두께 15nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 50%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다.
샘플 H5에서, 산화물 반도체막(208)의 산화물 반도체막(208b)으로서 두께 15nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은, 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 30%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1의 원자비를 가짐)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다. 그 후, 산화물 반도체막(208c)으로서 두께 15nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 50%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다.
샘플 H6에서, 산화물 반도체막(208)의 산화물 반도체막(208b)으로서 두께 20nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은, 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 30%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1의 원자비를 가짐)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다. 그 후, 산화물 반도체막(208c)으로서 두께 15nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 50%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다.
샘플 H7에서, 산화물 반도체막(208)의 산화물 반도체막(208b)으로서 두께 10nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은, 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 30%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1의 원자비를 가짐)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다. 그 후, 산화물 반도체막(208c)으로서 두께 30nm의 IGZO막을 스퍼터링 장치에 의하여 형성하였다. 또한 IGZO막은 기판 온도를 170℃로 하고, 아르곤 가스와 산소 가스의 유량비에 대한 산소 가스의 유량비가 50%가 되도록 체임버에 아르곤 가스와 산소 가스를 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가한 조건에서 퇴적시켰다.
다음에, 절연막(207) 및 산화물 반도체막(208) 위에 도전막을 형성하고, 이 도전막 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭하여 도전막(212a 및 212b)을 형성하였다. 도전막(212a 및 212b)으로서는, 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막을 스퍼터링 장치를 사용하여 진공에서 연속적으로 형성하였다. 도전막(212a 및 212b)의 형성 후에 레지스트 마스크를 제거하였다.
다음에, 절연막(207), 산화물 반도체막(208), 및 도전막(212a 및 212b) 위에서부터, 인산 수용액(85%의 인산 수용액을 순수로 100배로 희석하여 얻은 수용액)을 도포하였다. 이와 같이 산화물 반도체막(208)의 표면에서 도전막(212a 및 212b)으로 덮이지 않은 부분을 제거하였다.
다음에, 절연막(207), 산화물 반도체막(208), 및 도전막(212a 및 212b) 위에 절연막(214 및 216)을 형성하였다. 절연막(214)으로서는, 두께 40nm의 산화질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 절연막(216)으로서는, 두께 400nm의 산화질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 또한, 절연막(214) 및 절연막(216)은, PECVD 장치를 사용하여 진공에서 연속적으로 형성하였다.
절연막(214)은, 기판 온도를 220℃로 하고, 유량 50sccm의 실레인 가스 및 유량 2000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력을 20Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급한 조건에서 퇴적시켰다. 절연막(216)은, 기판 온도를 220℃로 하고, 유량 160sccm의 실레인 가스 및 유량 4000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력을 200Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 1500W의 RF 전력을 공급한 조건에서 퇴적시켰다.
다음에, 350℃에서 질소를 포함하는 분위기에서 1시간 가열 처리를 수행하였다.
그 후, 도전막으로서 절연막(214 및 216) 위에 두께 5nm의 ITSO막을 스퍼터링 장치에 의하여 형성하였다. ITSO막은, 기판 온도를 실온으로 하고, 유량 72sccm의 아르곤 가스 및 유량 5sccm의 산소 가스를 체임버에 도입하고, 압력을 0.15Pa로 하고, 스퍼터링 장치에 제공된 금속 산화물 타깃에 1000W의 DC 전력을 공급한 조건에서 퇴적시켰다. 또한, ITSO막의 형성에 사용한 금속 산화물 타깃의 조성은, In2O3:SnO2:SiO2=85:10:5[wt％]로 하였다.
다음에, 기판 온도를 40℃로 하고, 유량 250sccm의 산소 가스를 체임버에 도입하고, 압력을 15Pa로 하고, 바이어스가 기판 측에 인가되도록, 애싱 장치에 제공된 평행 평판 전극들 사이에 4500W의 RF 전력을 공급한 조건에서 애싱 장치를 사용하여, 도전막을 통하여 절연막(214 및 216)에 산소를 첨가하였다. 절연막에 산소를 첨가한 후, 웨트 에칭 공정에 의하여 ITSO막을 제거하였다.
그 후, 절연막(216) 위에 절연막(218)을 형성하였다. 절연막(218)으로서는, 두께 100nm의 질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 절연막(218)은, 기판 온도를 350℃로 하고, 유량 50sccm의 실레인 가스, 유량 5000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 체임버에 도입하고, 압력을 100Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 1000W의 RF 전력을 공급한 조건에서 퇴적시켰다.
상술한 공정에서 샘플 H1 내지 H7에 상당하는 트랜지스터를 제작하였다. 또한 상기 트랜지스터의 크기는, 채널 길이=2μm 및 채널 폭=50μm, 채널 길이=3μm 및 채널 폭=50μm, 및 채널 길이=6μm 및 채널 폭=50μm의 세 가지이다. 다음의 설명에서는, 채널 길이 2μm의 샘플 H1을 샘플 H1-1, 채널 길이 3μm의 샘플 H1을 샘플 H1-2, 채널 길이 6μm의 샘플 H1을 샘플 H1-3이라고 하는 경우가 있다. 샘플 H2 내지 H7에 대해서도 마찬가지이다.
<트랜지스터의 전기 특성의 평가>
샘플 H1 내지 H7에 상당하는 트랜지스터의 전기 특성을 평가하였다. 트랜지스터의 전기 특성으로서는, 드레인 전류-게이트 전압(Id-Vg) 특성 및 Id-Vg 특성으로부터 얻어지는 전계 효과 이동도(μFE)를 측정하였다. 샘플 H1 내지 H7에 상당하는 트랜지스터의 전기 특성을 도 78의 (A) 내지 (C), 도 79의 (A) 내지 (C), 도 80의 (A) 내지 (C), 도 81의 (A) 내지 (C), 도 82의 (A) 내지 (C), 도 83의 (A) 내지 (C), 및 도 84의 (A) 내지 (C)에 나타내었다. 도 78의 (A), 도 79의 (A), 도 80의 (A), 도 81의 (A), 도 82의 (A), 도 83의 (A), 및 도 84의 (A) 각각은 채널 길이 2μm 및 채널 폭 50μm의 트랜지스터의 특성을 나타낸 것이고, 도 78의 (B), 도 79의 (B), 도 80의 (B), 도 81의 (B), 도 82의 (B), 도 83의 (B), 및 도 84의 (B) 각각은 채널 길이 3μm 및 채널 폭 50μm의 트랜지스터의 특성을 나타낸 것이고, 도 78의 (C), 도 79의 (C), 도 80의 (C), 도 81의 (C), 도 82의 (C), 도 83의 (C), 및 도 84의 (C) 각각은 채널 길이 6μm 및 채널 폭 50μm의 트랜지스터의 특성을 나타낸 것이다.
도 78의 (A) 내지 (C), 도 79의 (A) 내지 (C), 도 80의 (A) 내지 (C), 도 81의 (A) 내지 (C), 도 82의 (A) 내지 (C), 도 83의 (A) 내지 (C), 및 도 84의 (A) 내지 (C)에서, 소스 전극과 드레인 전극간의 전압(Vd)은 0.1V 및 20V로 하고, -15V로부터 20V까지 0.25V 간격으로 Vg를 인가하였다. 또한, 도 78의 (A) 내지 (C), 도 79의 (A) 내지 (C), 도 80의 (A) 내지 (C), 도 81의 (A) 내지 (C), 도 82의 (A) 내지 (C), 도 83의 (A) 내지 (C), 및 도 84의 (A) 내지 (C)에서, 제 1 세로축은 드레인 전류(Id)를 나타내고, 제 2 세로축은 Vd가 20V일 때의 전계 효과 이동도(μFE)를 나타내고, 가로축은 게이트 전압(Vg)을 나타낸다. 10개의 트랜지스터의 데이터를 겹쳐 놓았다. 모든 트랜지스터는 변동이 적고 노멀리 오프 특성을 나타낸다.
도 78의 (A) 내지 (C), 도 79의 (A) 내지 (C), 도 80의 (A) 내지 (C), 및 도 81의 (A) 내지 (C)에는 샘플 H1, 샘플 H2, 샘플 H3, 및 샘플 H4의 트랜지스터, 즉 산소 가스 유량비 각각 10%, 30%, 50%, 및 100%에서 형성된 산화물 반도체막(208b)을 포함하는 트랜지스터의 전기 특성을 나타내었다. 도 78의 (A) 내지 (C), 도 79의 (A) 내지 (C), 도 80의 (A) 내지 (C), 및 도 81의 (A) 내지 (C)에 나타낸 측정된 전기 특성으로부터, 산화물 반도체막(208b) 형성 시의 산소 가스의 유량비가 적을수록 트랜지스터의 전계 효과 이동도(μFE)가 높아지는 것을 알았다.
채널 길이 2μm의 트랜지스터들의 특성 비교로부터, 산화물 반도체막(208b) 형성 시의 산소 가스의 유량비가 각각 10%인 샘플 H1은 특성 변화가 약간 큰 것이 나타내어진다. 따라서, 산화물 반도체막(208b) 형성 시의 산소 가스의 유량비는 10% 이상 50% 이하인 것이 바람직하고, 30% 이상 50% 이하인 것이 더 바람직하다.
도 79의 (A) 내지 (C), 도 82의 (A) 내지 (C), 도 83의 (A) 내지 (C), 및 도 84의 (A) 내지 (C)는 각각, 샘플 H2, 샘플 H5, 샘플 H6, 및 샘플 H7의 트랜지스터의 전기 특성을 나타낸 것이다. 바꿔 말하면, 이 그래프는 산화물 반도체막(208b 및 208c)의 두께가 각각 상이한 트랜지스터의 전기 특성을 나타낸다. 도 79의 (A) 내지 (C), 도 82의 (A) 내지 (C), 도 83의 (A) 내지 (C), 및 도 84의 (A) 내지 (C)의 결과는, 채널 길이 2μm의 트랜지스터는 산화물 반도체막(208b)의 두께가 얇을수록 특성 변화가 작다는 것을 밝힌다.
전계 효과 이동도는 산화물 반도체막(208b)의 두께에 크게 의존하지 않는다는 것을 알았다. 그러나, 산화물 반도체막(208c)의 두께가 얇을수록 전계 효과 이동도는 높아지는 것을 알았다. 따라서, 산화물 반도체막(208c)의 두께는 30nm 이하인 것이 바람직하고, 15nm 이하인 것이 더 바람직하다.
<게이트 BT 시험에 의한 신뢰성 평가>
다음에, 상기에서 제작한 채널 길이 6μm 및 채널 폭 50μm의 샘플 H1 내지 H7의 신뢰성을, 게이트 전극에 스트레스 전압을 인가하는 게이트 바이어스 온도(BT) 시험에 의하여 평가하였다. 또한 게이트 BT 시험으로서 다음의 4개의 시험 방법을 채용하였다.
<<I. PBTS: positive bias temperature stress>>
게이트 전압(Vg)을 +30V, 드레인 전압(Vd) 및 소스 전압(Vs)을 0V(COMMON)로 하고, 스트레스 온도를 60℃로 하고, 스트레스 시간을 1시간으로 하고, 측정 환경을 어두운 환경으로 하였다. 바꿔 말하면, 트랜지스터의 소스 전극과 드레인 전극을 같은 전위로 하고, 소스 전극과 드레인 전극과는 상이한 전위를 트랜지스터의 게이트 전극에 일정 시간 인가하였다. 게이트 전극에 인가되는 전위는 소스 전극 및 드레인 전극에 인가되는 전위보다 높게 하였다(게이트 전극에 인가되는 전위를 소스 전극 및 드레인 전극에 인가되는 전위보다 양의 측으로 하였음).
<<II. NBTS: negative bias temperature stress>>
게이트 전압(Vg)을 -30V, 드레인 전압(Vd) 및 소스 전압(Vs)을 0V(COMMON)로 하고, 스트레스 온도를 60℃로 하고, 스트레스 시간을 1시간으로 하고, 측정 환경을 어두운 환경으로 하였다. 바꿔 말하면, 트랜지스터의 소스 전극과 드레인 전극을 같은 전위로 하고, 소스 전극과 드레인 전극과는 상이한 전위를 트랜지스터의 게이트 전극에 일정 시간 인가하였다. 게이트 전극에 인가되는 전위는 소스 전극 및 드레인 전극에 인가되는 전위보다 낮게 하였다(게이트 전극에 인가되는 전위를 소스 전극 및 드레인 전극에 인가되는 전위보다 음의 측으로 하였음).
<<III. PBITS: positive bias illuminations temperature stress>>
게이트 전압(Vg)을 +30V, 드레인 전압(Vd) 및 소스 전압(Vs)을 0V(COMMON)로 하고, 스트레스 온도를 60℃로 하고, 스트레스 시간을 1시간으로 하고, 측정 환경을 광 환경(백색 LED로 약 10000lx)으로 하였다. 바꿔 말하면, 트랜지스터의 소스 전극과 드레인 전극을 같은 전위로 하고, 소스 전극과 드레인 전극과는 상이한 전위를 트랜지스터의 게이트 전극에 일정 시간 인가하였다. 게이트 전극에 인가되는 전위는 소스 전극 및 드레인 전극에 인가되는 전위보다 높게 하였다(게이트 전극에 인가되는 전위를 소스 전극 및 드레인 전극에 인가되는 전위보다 양의 측으로 하였음).
<<IV. NBITS: negative bias illuminations temperature stress>>
게이트 전압(Vg)을 -30V, 드레인 전압(Vd) 및 소스 전압(Vs)을 0V(COMMON)로 하고, 스트레스 온도를 60℃로 하고, 스트레스 시간을 1시간으로 하고, 측정 환경을 광 환경(백색 LED로 약 10000lx)으로 하였다. 바꿔 말하면, 트랜지스터의 소스 전극과 드레인 전극을 같은 전위로 하고, 소스 전극과 드레인 전극과는 상이한 전위를 트랜지스터의 게이트 전극에 일정 시간 인가하였다. 게이트 전극에 인가되는 전위는 소스 전극 및 드레인 전극에 인가되는 전위보다 낮게 하였다(게이트 전극에 인가되는 전위를 소스 전극 및 드레인 전극에 인가되는 전위보다 음의 측으로 하였음).
또한 게이트 BT 시험은 가속 시험의 일종이고, 장기 사용으로 인한 트랜지스터의 특성 변화를 짧은 시간에 평가할 수 있다. 특히, 게이트 BT 시험 전후의 트랜지스터의 문턱 전압의 변화량(ΔVth) 및 시프트값의 변화량(ΔShift)은 신뢰성 조사를 위한 중요한 지표이다. 게이트 BT 시험 전후에서, 트랜지스터의 문턱 전압의 변화량(ΔVth) 및 시프트값의 변화량(ΔShift)이 작을수록 트랜지스터의 신뢰성이 높다는 뜻이다.
또한 트랜지스터의 시프트값은, 트랜지스터의 드레인 전류-게이트 전압(Id-Vg) 특성에 있어서, 기울기가 가장 높은 드레인 전류(Id)의 대수의 접선과 1×10-12A의 축의 교점의 게이트 전압(Vg)을 뜻한다. ΔVth는 Vth의 변화를 나타내고, 스트레스 인가 후의 Vth로부터 스트레스 인가 전의 Vth를 뺌으로써 얻어진다. ΔShift는 시프트값의 변화를 나타내고, 스트레스 인가 후의 시프트값으로부터 스트레스 인가 전의 시프트값을 뺌으로써 얻어진다.
샘플 H1 내지 H7의 게이트 BT 시험 결과를 도 85 및 도 86에 나타내었다. 도 85 및 도 86 각각에서, 세로축은 트랜지스터의 문턱 전압의 변화량(ΔVth, ΔShift)을 나타낸다.
도 85는 샘플 H1 내지 H4의 게이트 BT 시험 결과를 나타낸 것이다. 바꿔 말하면, 이 그래프는 산소 가스의 유량비 10%, 30%, 50%, 및 100%에서 형성된 산화물 반도체막(208b)을 포함하는 트랜지스터의 신뢰성 시험 결과를 나타낸다. 도 85의 결과는, 산화물 반도체막(208b) 형성 시의 산소 가스 유량비가 10% 이상 50% 이하일 때, 게이트 BT 시험에서의 변동이 2V 이하로 작은 것을 나타낸다.
도 86은 샘플 H2 및 샘플 H5 내지 H7의 게이트 BT 시험 결과를 나타낸 것이다. 바꿔 말하면, 이 그래프는 산화물 반도체막(208b 및 208c)의 두께가 각각 상이한 트랜지스터의 신뢰성 시험 결과를 나타낸다. 도 86의 결과는, 산화물 반도체막(208b)의 두께가 두꺼울수록 포지티브 스트레스로 인한 포지티브 방향의 변동이 작아지고, 산화물 반도체막(208c)의 두께가 얇을수록 포지티브 스트레스로 인한 포지티브 방향의 변동이 작아지는 것을 나타낸다. 산화물 반도체막(208b)이 얇고 산화물 반도체막(208c)이 두꺼울 때, 산화물 반도체막(208b)뿐만 아니라 산화물 반도체막(208c)도 트랜지스터의 채널로서 기능하는 영역이 되고, 결함 준위의 영향을 받기 더 쉬워진다. 따라서, 산화물 반도체막(208c)의 두께는 15nm 이하인 것이 바람직하다.
<광 조사 시의 트랜지스터의 전기 특성의 조사>
다음에, 상기에서 제작한 채널 길이 6μm 및 채널 폭 50μm의 샘플 H2 및 샘플 H5 내지 H7의 트랜지스터의 전기 특성을 광 조사 시에 측정하였다. 트랜지스터의 전기 특성으로서, 드레인 전류-게이트 전압(Id-Vg) 특성을 측정하였다. 광 조사 시의 전기 특성은 스트레스 온도 60℃에서 측정하고, 광 조사는 백색 LED를 사용하여 약 10000lx로 수행하였다. 도 87의 (A) 및 (B), 도 88의 (A) 및 (B), 도 89의 (A) 및 (B), 그리고 도 90의 (A) 및 (B)는 각각, 샘플 H2, 샘플 H5, 샘플 H6, 및 샘플 H7의 트랜지스터의 전기 특성을 나타낸 것이다. 도 87의 (A) 및 (B), 도 88의 (A) 및 (B), 도 89의 (A) 및 (B), 그리고 도 90의 (A) 및 (B)에서, 소스 전극과 드레인 전극간의 전압(Vd)은 1V 및 10V로 하고, -15V로부터 20V까지 0.25V 간격으로 Vg를 인가하였다. 또한 도 87의 (A) 및 (B), 도 88의 (A) 및 (B), 도 89의 (A) 및 (B), 그리고 도 90의 (A) 및 (B)에서, 세로축은 드레인 전류(Id)를 나타내고 가로축은 게이트 전압(Vg)을 나타낸다. 도 87의 (A), 도 88의 (A), 도 89의 (A), 및 도 90의 (A)는 광 조사가 없는 트랜지스터의 전기 특성을 나타낸 것이고, 도 87의 (B), 도 88의 (B), 도 89의 (B), 및 도 90의 (B)는 광 조사가 있는 트랜지스터의 전기 특성을 나타낸 것이다.
도 87의 (A) 및 (B), 도 88의 (A) 및 (B), 도 89의 (A) 및 (B), 그리고 도 90의 (A) 및 (B)의 결과는, 트랜지스터가 광 조사 시에 노멀리 온 특성을 나타내는 것을 보여준다. 또한 산화물 반도체막(208b)의 두께가 얇은 경우, Vg가 0V 이하일 때의 Id는 낮아지는 것도 알았다. 바꿔 말하면, 산화물 반도체막(208b)의 두께는 얇은 것이 바람직하고, 특히 10nm 이하인 것이 바람직하다.
본 실시예에서 설명한 구조는 실시형태들 및 다른 실시예들 중 어느 것과 적절히 조합할 수 있다.
10: 영역, 11: 영역, 12: 영역, 103: 절연막, 108: 산화물 반도체막, 112a: 도전막, 112b: 도전막, 116: 절연막, 120: 도전막, 200: 트랜지스터, 202: 기판, 204: 도전막, 206: 절연막, 207: 절연막, 208: 산화물 반도체막, 208a: 산화물 반도체막, 208b: 산화물 반도체막, 208c: 산화물 반도체막, 212: 도전막, 212a: 도전막, 212b: 도전막, 214: 절연막, 216: 절연막, 218: 절연막, 220a: 도전막, 220b: 도전막, 230: 배리어막, 240: 산소, 250: 트랜지스터, 251a: 개구, 251b: 개구, 252a: 개구, 252b: 개구, 252c: 개구, 260: 트랜지스터, 270: 트랜지스터, 270A: 트랜지스터, 270B: 트랜지스터, 280: 트랜지스터, 300: 타깃, 300a: 타깃, 300b: 타깃, 301: 퇴적 체임버, 303b: 마그넷 유닛, 310: 백킹 플레이트, 310a: 백킹 플레이트, 310b: 백킹 플레이트, 320: 타깃 홀더, 320a: 타깃 홀더, 320b: 타깃 홀더, 322: 타깃 실드, 322a: 타깃 실드, 322b: 타깃 실드, 323: 타깃 실드, 330: 마그넷 유닛, 330a: 마그넷 유닛, 330b: 마그넷 유닛, 330N: 마그넷, 330N1: 마그넷, 330N2: 마그넷, 330S: 마그넷, 332: 마그넷 홀더, 340: 플라스마, 342: 부재, 360: 기판, 370: 기판 홀더, 380a: 자력선, 380b: 자력선, 390: 전원, 391: 전원, 450: 표시부, 451: 창, 452a: 화상, 452b: 화상, 453: 버튼, 455: 창, 456: 문서 정보, 457: 스크롤 바, 501: 화소 회로, 502: 화소부, 504: 구동 회로부, 504a: 게이트 드라이버, 504b: 소스 드라이버, 506: 보호 회로, 507: 단자부, 550: 트랜지스터, 552: 트랜지스터, 554: 트랜지스터, 560: 용량 소자, 562: 용량 소자, 570: 액정 소자, 572: 발광 소자, 600: 트랜지스터, 602: 기판, 604: 도전막, 606: 절연막, 607: 절연막, 608: 산화물 반도체막, 612a: 도전막, 612b: 도전막, 614: 절연막, 616: 절연막, 618: 절연막, 620: 도전막, 2000: 터치 패널, 2001: 터치 패널, 2501: 표시 장치, 2502t: 트랜지스터, 2503c: 용량 소자, 2503t: 트랜지스터, 2504: 주사선 구동 회로, 2505: 화소, 2509: FPC, 2510: 기판, 2510a: 절연층, 2510b: 플렉시블 기판, 2510c: 접착층, 2511: 배선, 2519: 단자, 2521: 절연층, 2522: 절연층, 2528: 격벽, 2529: 액정층, 2530a: 스페이서, 2530b: 스페이서, 2531: 절연층, 2550: EL 소자, 2551: 액정 소자, 2560: 밀봉층, 2567: 착색층, 2568: 차광층, 2569: 반사 방지층, 2570: 기판, 2570a: 절연층, 2570b: 플렉시블 기판, 2570c: 접착층, 2580: 발광 모듈, 2590: 기판, 2591: 전극, 2592: 전극, 2593: 절연층, 2594: 배선, 2595: 터치 센서, 2597: 접착층, 2598: 배선, 2599: 접속층, 2601: 펄스 전압 출력 회로, 2602: 전류 검출 회로, 2603: 용량 소자, 2611: 트랜지스터, 2612: 트랜지스터, 2613: 트랜지스터, 2621: 전극, 2622: 전극, 2700: 퇴적 장치, 2701: 대기 측 기판 공급 체임버, 2702: 대기 측 기판 반송 체임버, 2703a: 로드록 체임버, 2703b: 언로드록 체임버, 2704: 반송 체임버, 2705: 기판 가열 체임버, 2706a: 퇴적 체임버, 2706b: 퇴적 체임버, 2706c: 퇴적 체임버, 2751: 크라이오 트랩, 2752: 스테이지, 2761: 카세트 포트, 2762: 얼라인먼트 포트, 2763: 반송 로봇, 2764: 게이트 밸브, 2765: 가열 스테이지, 2766a: 타깃, 2766b: 타깃, 2767a: 타깃 실드, 2767b: 타깃 실드, 2768: 기판 홀더, 2769: 기판, 2770: 진공 펌프, 2771: 크라이오펌프, 2772: 터보 분자 펌프, 2780: 질량 유량 컨트롤러, 2781: 정제기, 2782: 가스 가열 시스템, 2784: 가동 부재, 2790a: 마그넷 유닛, 2790b: 마그넷 유닛, 2791: 전원, 3000: 퇴적 장치, 3010: 가공 부재, 3180: 퇴적 체임버, 3181a: 원료 공급부, 3181b: 원료 공급부, 3182: 제어부, 3182a: 유량 제어기, 3182b: 유량 제어기, 3182c: 유량 제어기, 3182h: 가열 기구, 3183: 도입구, 3184: 배출구, 3185: 배기 유닛, 3186: 지지부, 3187: 가열 기구, 3188: 도어, 5100: 펠릿, 5120: 기판, 5161: 영역, 5200: 펠릿, 5201: 이온, 5202: 수평 성장부, 5203: 입자, 5220: 기판, 5230: 타깃, 5240: 플라스마, 5260: 가열 기구, 8000: 표시 모듈, 8001: 상부 커버, 8002: 하부 커버, 8003: FPC, 8004: 터치 센서, 8005: FPC, 8006: 표시 패널, 8007: 백라이트, 8008: 광원, 8009: 프레임, 8010: 인쇄 회로 기판, 8011: 배터리, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 조작 버튼, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 휴대 정보 단말, 9101: 휴대 정보 단말, 9102: 휴대 정보 단말, 9200: 휴대 정보 단말, 9201: 휴대 정보 단말, 9500: 표시 장치, 9501: 표시 패널, 9502: 표시 영역, 9503: 영역, 9511: 힌지, 9512: 베어링.
본 출원은 2015년 3월 3일에 일본 특허청에 출원된 일련 번호 2015-040974의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (25)

  1. 산화물 반도체막으로서,
    In;
    M;
    Zn; 및
    얕은 결함 준위 밀도의 피크값이 2×1012cm-2eV-1 미만인 영역을 포함하고,
    M은 Al, Ga, Y, 또는 Sn이고,
    In:M:Zn의 원자비는 4:2:3인, 산화물 반도체막.
  2. 산화물 반도체막으로서,
    In;
    M;
    Zn; 및
    제 1 절연막을 개재하여 제 1 도전막과 중첩되는 제 1 영역을 포함하고,
    상기 제 1 영역은 상기 산화물 반도체막과 상기 제 1 절연막 사이의 계면에서의 얕은 결함 준위 밀도의 피크값이 2×1012cm-2eV-1 미만인 영역을 포함하고,
    M은 Al, Ga, Y, 또는 Sn이고,
    In:M:Zn의 원자비는 4:2:3인, 산화물 반도체막.
  3. 산화물 반도체막으로서,
    In;
    M;
    Zn;
    제 1 절연막을 개재하여 제 1 도전막과 중첩되는 제 1 영역; 및
    제 2 절연막을 개재하여 제 2 도전막과 중첩되는 제 2 영역을 포함하고,
    상기 제 1 영역은 상기 산화물 반도체막과 상기 제 1 절연막 사이의 계면에서의 제 1 얕은 결함 준위 밀도의 피크값이 2×1012cm-2eV-1 미만인 영역을 포함하고,
    상기 제 2 영역은 상기 산화물 반도체막과 상기 제 2 절연막 사이의 계면에서의 제 2 얕은 결함 준위 밀도의 피크값이 2×1012cm-2eV-1 미만인 영역을 포함하고,
    상기 제 1 영역은 상기 제 1 얕은 결함 준위 밀도의 상기 피크값이 상기 제 2 얕은 결함 준위 밀도의 상기 피크값과 실질적으로 같고,
    M은 Al, Ga, Y, 또는 Sn이며,
    In:M:Zn의 원자비는 4:2:3인, 산화물 반도체막.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 얕은 결함 준위 밀도의 상기 피크값은 고주파 C-V법에 의하여 측정되는, 산화물 반도체막.
  5. 제 2 항에 있어서,
    상기 얕은 결함 준위 밀도의 상기 피크값은 고주파 C-V법에 의하여 측정되고,
    상기 고주파 C-V법에서, 0.1kHz 이상 10MHz 이하의 교류 전압, 및 직류 전압이 상기 제 1 도전막에 인가되는, 산화물 반도체막.
  6. 제 2 항에 있어서,
    상기 제 1 절연막은 화학량론적 조성보다 과잉으로 산소를 포함하는 영역을 포함하는, 산화물 반도체막.
  7. 제 3 항에 있어서,
    상기 제 1 얕은 결함 준위 밀도의 상기 피크값 및 상기 제 2 얕은 결함 준위 밀도의 상기 피크값은 고주파 C-V법에 의하여 측정되는, 산화물 반도체막.
  8. 제 7 항에 있어서,
    상기 고주파 C-V법에서, 0.1kHz 이상 10MHz 이하의 교류 전압, 및 직류 전압이 상기 제 1 도전막 또는 상기 제 2 도전막에 인가되는, 산화물 반도체막.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 c축 배향을 갖는 영역을 포함하는, 산화물 반도체막.
  10. 반도체 장치로서,
    제 1 항 내지 제 3 항 중 어느 한 항에 따른 상기 산화물 반도체막;
    상기 산화물 반도체막에 전기적으로 접속되는 소스 전극; 및
    상기 산화물 반도체막에 전기적으로 접속되는 드레인 전극을 포함하는, 반도체 장치.
  11. 반도체 장치로서,
    제 2 항 또는 제 3 항에 따른 상기 산화물 반도체막을 포함하고,
    TDS(thermal desorption spectroscopy)에 의하여 상기 제 1 절연막에서 1×1014cm-2 이하의 아르곤 분자가 검출되는, 반도체 장치.
  12. 반도체 장치로서,
    제 2 항 또는 제 3 항에 따른 상기 산화물 반도체막을 포함하고,
    TDS에 의하여 상기 제 1 절연막에서 1×1015cm-2 이하의 산소 분자가 검출되는, 반도체 장치.
  13. 표시 장치로서,
    제 10 항에 따른 상기 반도체 장치; 및
    표시 소자를 포함하는, 표시 장치.
  14. 표시 모듈로서,
    제 13 항에 따른 상기 표시 장치; 및
    터치 센서를 포함하는, 표시 모듈.
  15. 전자 기기로서,
    제 14 항에 따른 상기 표시 모듈; 및
    조작 키 및 배터리 중 하나를 포함하는, 전자 기기.
  16. 삭제
  17. 삭제
  18. 삭제
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