KR101800854B1 - 트랜지스터 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 생산성이 높은 새로운 반도체 재료를 이용한 대전력용 반도체 장치를 제공한다. 또한, 새로운 반도체 재료를 이용한 새로운 구조의 반도체 장치를 제공한다.
산화물 반도체 중에서 전자 공여체(도너)가 되는 불순물을 제거함으로써, 진성 또는 실질적으로 진성인 반도체로써, 실리콘 반도체보다 밴드갭이 큰 산화물 반도체로 채널 형성 영역이 형성되는 종형 트랜지스터이고, 산화물 반도체의 두께가 1㎛ 이상, 바람직하게는 3㎛ 보다 크고, 더욱 바람직하게는 10㎛ 이상이다.

Description

트랜지스터{Transistor}
개시하는 발명의 기술 분야는, 산화물 반도체를 이용한 트랜지스터 및 이 트랜지스터를 갖는 반도체 장치에 관한 것이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 이용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목받고 있다. 박막 트랜지스터는 액정 텔레비전으로 대표되는 표시 장치에서 이용되고 있다. 박막 트랜지스터에 적용 가능한 반도체 박막으로 실리콘계 반도체 재료가 공지되어 있으며, 다른 재료로는 산화물 반도체가 주목받고 있다.
산화물 반도체의 재료로는, 산화 아연 또는 산화 아연을 성분으로 하는 것이 알려져 있다. 그리고 전자 캐리어 밀도가 1018cm-3 미만인 비정질 산화물(산화물 반도체)로 형성된 박막 트랜지스터가 개시되어 있다(특허문헌 1 내지 3).
일본국 특개 2006-165527호 공보 일본국 특개 2006-165528호 공보 일본국 특개 2006-165529호 공보
그러나, 대전력 용도의 반도체 장치에 이용하는 트랜지스터는, 고내압, 고변환 효율, 고속 스위칭 등의 특성이 필요하게 된다. 현재, 이들 반도체 장치의 반도체 재료로는 실리콘이 채용되고 있으나, 상술한 관점에서, 추가적인 특성이 향상될 수 있는 새로운 반도체 재료가 요구되고 있다.
상술한 여러 특성을 향상시킬 가능성이 있는 반도체 재료로는, 예를 들어, 탄화 실리콘을 들 수 있다. 탄화 실리콘은, Si-C 결합의 원자간 거리가 약 0.18nm로 짧고, 결합 에너지가 높으며, 실리콘과 비교하여 약 3배 큰 밴드갭을 가지므로, 반도체 장치의 내압 향상, 전력 손실의 저감 등에 유리한 것으로 알려져 있다.
그러나, 탄화 실리콘은, 그 성질상 용융시키기가 어려우므로, 실리콘 웨이퍼를 제조할 때에 이용되는 쵸크랄스키법(CZ법) 등의 생산성이 높은 방법을 이용하여 제조할 수 없다는 문제가 있다. 또한, 탄화 실리콘에는, 마이크로 파이프라 불리는 결함의 문제가 있다. 이들 문제로 인해, 탄화 실리콘을 이용한 반도체 장치의 실용화는 늦어지고 있다.
상술한 내용을 감안하여, 개시하는 발명의 일 양태에서는, 생산성이 높은 새로운 반도체 재료를 이용한 대전력용 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 새로운 반도체 재료를 이용한 새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다.
본 발명의 일 양태는, 산화물 반도체 중에서 전자 공여체(도너)가 될 수 있는 불순물을 제거함으로써, 진성 또는 실질적으로 진성인 반도체로써, 실리콘 반도체보다 밴드갭이 큰 산화물 반도체로 채널 형성 영역이 형성되는 종형 트랜지스터이고, 산화물 반도체의 두께가 1㎛ 이상, 바람직하게는 3㎛ 보다 크고, 더욱 바람직하게는 10㎛ 이상이다.
또한, 본 발명의 일 양태는, 산화물 반도체 중에서 전자 공여체(도너)가 될 수 있는 불순물을 제거함으로써, 진성 또는 실질적으로 진성인 반도체로, 실리콘 반도체보다 밴드갭이 큰 산화물 반도체로 채널 형성 영역이 형성되는 종형 트랜지스터이고, 산화물 반도체의 두께가 1㎛ 이상, 바람직하게는 3㎛ 보다 크고, 더욱 바람직하게는 10㎛ 이상이고, 산화물 반도체에서 게이트 절연막에 접하는 영역에 결정 영역이 형성된다.
즉, 본 발명의 일 양태는, 산화물 반도체에 포함되는 수소를 저감하고, 바람직하게는 수소 농도를 1×1016cm-3 이하로 하고, 산화물 반도체에 포함되는 수소 또는 OH기를 제거하고, 캐리어 밀도를 1×1014cm-3 미만, 바람직하게는 1×1012cm-3 미만, 더욱 바람직하게는 측정 한계 이하인 1×1011cm-3 미만으로 한 산화물 반도체막으로 채널 형성 영역이 형성되는 종형 트랜지스터이다.
산화물 반도체의 밴드갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더욱 바람직하게는 3eV 이상으로 하여, 도너 수소 등의 불순물을 최대한 저감하고, 캐리어 밀도를 1×1014cm-3 미만, 바람직하게는 1×1012cm-3 미만, 더욱 바람직하게는 측정 한계 이하의 1×1011cm-3 미만이 되도록 한다.
이와 같이 고순도화된 산화물 반도체를, 트랜지스터의 채널 형성 영역에 이용함으로써, 게이트 절연막과 접하는 산화물 반도체의 표면뿐만 아니라, 산화물 반도체의 내부(산화물 반도체막 전체)에서도 채널을 형성할 수 있다. 또한, 오프 상태에서는, 공핍층이 산화물 반도체의 내부보다 깊은 영역까지 퍼지므로, 오프 상태로 흐르는 오프 전류를 저감할 수 있다. 나아가, 내압이 높아지면서, 핫 캐리어 열화가 발생하기 어려워지고, 고전압이 인가되는 대전력용 반도체 장치를 제작할 수 있다.
한편, 본 발명의 일 양태에서, 트랜지스터의 게이트 전극은 환상이고, 게이트 절연막을 통해, 소스 전극, 산화물 반도체막, 및 드레인 전극을 둘러싸고 있다. 이로 인해, 채널 폭이 크다.
또한, 본 발명의 일 양태의 트랜지스터는, 절연 게이트 전계 효과 트랜지스터(Insulated-Gate Field-Effect Transistor(IGFET)), 파워 MOSFET를 포함한다.
본 발명의 일 양태에 의하면, 수소 농도가 저감되고 고순도화된 산화물 반도체를 이용함으로써, 트랜지스터의 동작을 양호한 것으로 할 수 있다. 특히, 내압을 높이고, 쇼트 채널 효과를 억제하고, 온 오프 비를 높일 수 있다. 이로 인해, 이 트랜지스터를 이용함으로써, 대전력용 반도체 장치를 제작할 수 있다.
도 1(A) 및 도 1(B)는, 트랜지스터를 설명한 상면도 및 단면도이다.
도 2(A) 및 도 2(B)는, 트랜지스터를 설명한 단면도이다.
도 3은, InGaZnO4의 결정 구조를 나타낸 도면이다.
도 4는, 산화물 반도체를 이용한 종형 트랜지스터의 종단면도이다.
도 5(A) 및 도 5(B)는, 도 4에 나타낸 A-A' 단면에서의 에너지 밴드도(모식도)이다.
도 6은, 진공 준위와 금속의 일함수(φM), 산화물 반도체의 전자 친화력(χ)의 관계를 나타낸 도면이다.
도 7은, 도 4에서의 B-B' 단면에서의 에너지 밴드도이다.
도 8(A) 및 도 8(B)는, (A) 게이트(G1)에 플러스 전위(+VG)가 인가된 상태를 나타내고, (B) 게이트(G1)에 마이너스 전위(-VG)가 인가된 상태를 나타낸 도면이다.
도 9(A) 및 도 9(B)는, 최대 공핍층 폭 및 디바이 길이의 계산 결과를 설명한 도면이다.
도 10(A) 내지 도 10(C)는, 트랜지스터의 제작 방법을 설명한 단면도이다.
도 11(A) 및 도 11(B)는, 트랜지스터의 제작 방법을 설명한 단면도이다.
도 12는, 트랜지스터의 제작 방법을 설명한 단면도이다.
도 13는, 태양광 발전 시스템의 일 예를 설명한 도면이다.
도 14(A) 및 도 14(B)는, 디바이스 시뮬레이터에 의해 계산한 결과를 설명한 도면이다.
도 15(A) 및 도 15(B)는, 디바이스 시뮬레이터에 의해 계산한 결과를 설명한 도면이다.
도 16(A) 및 도 16(B)는, 디바이스 시뮬레이터에 의해 계산한 결과를 설명한 도면이다.
도 17은, CV 측정을 설명한 도면이다.
도 18(A) 및 도 18(B)는, CV 측정의 결과를 설명한 도면이다.
도 19(A) 및 도 19(B)는, 산화물 반도체막의 단면 TEM 사진이다.
도 20(A) 및 도 20(B)는, 산화물 반도체막의 단면 TEM 사진이다.
도 21(A) 내지 도 21(F)는, 산화물 반도체막의 단면 TEM 사진 및 전자선 회절 패턴이다.
본 발명의 실시형태에 대해, 도면을 이용하여 상세히 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어나지 않는 한도 내에서 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정되어 해석되는 것이 아니다. 한편, 이하에 설명한 본 발명의 구성에서, 동일 부분 또는 동일 기능을 갖는 부분에는 동일한 부호를 다른 도면에서도 공통적으로 사용하며, 그 반복되는 설명은 생략한다.
한편, 본 명세서에서 설명한 각 도면에서, 각 구성의 크기, 층의 두께, 또는 영역은, 명료화하기 위해 과장되어 있는 경우가 있다. 따라서, 반드시 이 스케일에 한정되지 않는다.
또한, 본 명세서에서 이용하는 제 1, 제 2, 제 3 등의 용어는, 구성 요소의 혼동을 피하기 위해 사용한 것으로, 수적으로 한정하는 것은 아니다. 따라서, 예를 들어, '제 1 '을 '제 2' 또는 '제 3' 등으로 적절히 치환하여 설명할 수 있다.
또한, 전압이란 두 점 사이에서의 전위차를 말하며, 전위란 어느 한 점에서의 정전장 안에 있는 단위 전하가 갖는 정전 에너지(전기적 위치 에너지)를 말한다. 단, 일반적으로, 어느 한 점에서의 전위와 기준이 되는 전위(예를 들어 접지 전위)와의 전위차를, 단순히 전위 또는 전압이라 부르며, 전위와 전압이 동의어로 이용되는 경우가 많다. 이로 인해, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압으로 바꾸어 읽어도 좋으며, 전압을 전위로 바꾸어 읽어도 좋은 것으로 한다.
(실시형태 1)
본 실시형태에서는, 트랜지스터의 구조에 대해, 도 1(A) 및 도 1(B)를 이용하여 설명한다.
도 1(A)는 트랜지스터(145)의 상면도이고, 도 1(B)는 도 1(A)의 일점 쇄선 (A-B)의 단면도에 상당한다.
도 1(B)에 나타낸 바와 같이, 기판(101) 위에 형성된 절연막(103) 위에, 제 1 전극(105), 산화물 반도체막(107), 및 제 2 전극(109)이 적층된다. 한편, 산화물 반도체막(107)의 상면 전부에 접하여 제 2 전극(109)이 적층된다. 또한, 제 1 전극(105), 산화물 반도체막(107), 및 제 2 전극(109)을 덮도록, 게이트 절연막(111)이 형성되어 있다. 게이트 절연막(111) 위에는, 적어도 산화물 반도체막의 측면과 대향하는 제 3 전극(113)이 형성되어 있다. 게이트 절연막(111) 및 제 3 전극(113) 위에는 층간 절연막으로 기능하는 절연막(117)이 형성되어 있다. 절연막(117) 위에는, 개구부가 형성되어 있고, 개구부에서 제 1 전극(105)과 접속하는 배선(131)(도 1(A) 참조), 제 2 전극(109)과 접속하는 배선(129), 제 3 전극(113)과 접속하는 배선(125)이 형성된다. 한편, 본 명세서에서는, 막의 상면이란, 기판(101)과 평행한 한 쌍의 면에서, 기판(101)과 반대편에 형성되는 면을 말한다.
제 1 전극(105)은, 트랜지스터(145)의 소스 전극 및 드레인 전극의 한쪽으로 기능한다. 제 2 전극(109)은, 트랜지스터(145)의 소스 전극 및 드레인 전극의 다른 한쪽으로 기능한다. 제 3 전극(113)은, 트랜지스터(145)의 게이트 전극으로 기능한다.
본 실시형태에서는, 게이트 전극으로 기능하는 제 3 전극(113)이 환상인 것을 특징으로 한다. 게이트 전극으로 기능하는 제 3 전극(113)을 환상으로 함으로써, 트랜지스터의 채널 폭을 크게 할 수 있다. 본 실시형태의 트랜지스터에서, 채널 길이(L)는 산화물 반도체막의 두께이고, 채널 폭(W)은 제 1 전극 또는 제 2 전극에 접하는 산화물 반도체막의 단부의 길이이다. 한편, 여기서는, 제 1 전극 또는 제 2 전극에서, 면적이 넓은 쪽과 산화물 반도체막이 접하는 산화물 반도체막의 단부의 길이를 W라 한다. 본 실시형태에서는, 트랜지스터의 산화물 반도체막의 상면 형상은 W1과 W2를 변으로 하는 장방형이므로, 채널 폭(W)은 2W1 및 2W2의 합이다. 한편, 트랜지스터의 산화물 반도체막의 상면 형상이 원형인 경우는, 산화물 반도체막의 반경(r)으로 한 경우, 채널 폭(W)은 2πr이고, r은 산화물 반도체막의 반경이다.
또한, 산화물 반도체막(107)의 두께가, 1㎛ 이상, 바람직하게는 3㎛ 보다 크고, 더욱 바람직하게는 10㎛ 이상이다.
또한, 본 실시형태의 트랜지스터는, 산화물 반도체막이 진성이고, 진성 캐리어 밀도가 매우 낮으므로, 최대 공핍층 폭이 매우 넓어지고, 공핍층이 산화물 반도체막의 내부로 퍼지는 트랜지스터가 된다.
한편, 트랜지스터는, 게이트, 드레인, 소스를 포함하는 적어도 3개의 단자를 갖는 소자이고, 드레인 영역과 소스 영역 사이에 채널 형성 영역을 갖고 있으며, 드레인 영역과 채널 형성 영역과 소스 영역을 통해 전류를 흘려 보낼 수 있다. 여기서, 소스와 드레인이란, 트랜지스터의 구조나 동작 조건 등에 의해 변하므로, 어느 것이 소스 또는 드레인 인지를 한정하는 것은 곤란하다. 여기서, 소스 및 드레인으로 기능하는 영역을, 소스 또는 드레인으로 부르지 않는 경우가 있다. 이 경우, 일 예로는, 각각을 제 1 단자, 제 2 단자로 표기하는 경우가 있다. 또는, 각각을 제 1 전극, 제 2 전극으로 표기하는 경우가 있다. 또는, 제 1 영역, 제 2 영역으로 표기하는 경우가 있다.
기판(101)은, 적어도, 후의 가열 처리에서 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 기판(101)으로는, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판을 이용할 수 있다.
또한, 유리 기판으로는, 후의 가열 처리 온도가 높은 경우에는, 변형점이 730℃ 이상인 것을 이용하는 것이 좋다. 또한, 유리 기판으로는, 예를 들어, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료가 이용된다. 일반적으로 산화 붕소(B2O3)와 비교하여 산화 바륨(BaO)을 많이 포함시킴으로써, 보다 실용적인 내열 유리를 얻을 수 있다. 이로 인해, B2O3 보다 BaO를 많이 포함하는 유리 기판을 이용하는 것이 바람직하다.
한편, 상기의 유리 기판 대신에, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어진 기판을 이용하여도 좋다. 이 외에도, 결정화 유리 기판 등을 이용할 수 있다.
절연막(103)은, 산화 실리콘막, 산화질화 실리콘막 등 산화물 절연막, 또는 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 또는 질화산화 알루미늄 등의 질화물 절연막으로 형성한다. 또한, 절연막(103)은 적층 구조이어도 좋으며, 예를 들어, 기판(101) 측에서 상기 질화물 절연막 중 어느 하나 이상과, 상기 산화물 절연막 중 어느 하나 이상의 적층 구조로 할 수 있다.
제 1 전극(105) 및 제 2 전극(109)은, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐, 이트륨에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금, 상술한 금속 원소를 조합한 합금 등으로 형성한다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨 중 어느 하나 또는 복수에서 선택된 금속 원소를 이용할 수 있다. 또한, 제 1 전극(105)은, 단층 구조, 또는 이층 이상의 적층 구조로 할 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 이층 구조, 텅스텐막 위에 티탄막을 적층하는 이층 구조, 티탄막과, 이 티탄막 위에 겹치도록 알루미늄막을 적층하고, 추가로 그 위에 티탄막을 형성하는 3층 구조 등을 들 수 있다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐에서 선택된 원소를 단수, 또는 복수 조합한 막, 합금막, 또는 질화막을 이용하여도 좋다.
또한, 제 1 전극(105) 및 제 2 전극(109)으로, 인듐주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐아연 산화물, 산화 티탄을 포함한 인듐 산화물, 산화 티탄을 포함한 인듐주석 산화물, 인듐아연 산화물, 산화 규소를 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
산화물 반도체막(107)으로는, 사원계 금속 산화물인 In-Sn-Ga-Zn-O막이나, 삼원계 금속 산화물인 In-Ga-Zn-O막, In-Sn-Zn-O막, In-Al-Zn-O막, Sn-Ga-Zn-O막, Al-Ga-Zn-O막, Sn-Al-Zn-O막이나, 이원계 금속 산화물인 In-Zn-O막, Sn-Zn-O막, Al-Zn-O막, Zn-Mg-O막, Sn-Mg-O막, In-Mg-O막이나, In-O막, Sn-O막, Zn-O막 등의 산화물 반도체막을 이용할 수 있다. 또한, 상기 산화물 반도체막 중에 SiO2를 포함하여도 좋다.
또한, 산화물 반도체막(107)은, InMO3(ZnO)m(m>0)으로 표기되는 박막을 이용할 수 있다. 여기서, M은, Ga, Al, Mn 및 Co에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어 M으로, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다. InMO3(ZnO)m(m>0)으로 표기되는 구조의 산화물 반도체막 중, M으로 Ga를 포함하는 구조의 산화물 반도체를, 상기한 In-Ga-Zn-O 산화물 반도체라 하며, 그 박막을 In-Ga-Zn-O막이라고도 하는 것으로 한다.
본 실시형태에서 이용하는 산화물 반도체막(107)은, 산화물 반도체막에 포함되는 수소를 저감하고, 바람직하게는, 산화물 반도체막에 포함되는 수소가 제거되어 있다. 즉, 산화물 반도체막의 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화되어 있다. 이때의 산화물 반도체막(107)의 수소 농도는, 1×1016cm-3 이하가 바람직하다. 또한, 산화물 반도체막(107)의 캐리어 밀도가 1×1014cm-3 미만, 바람직하게는 1×1012cm-3 미만, 더욱 바람직하게는 측정 한계 이하의 1×1011cm-3 미만이다. 즉, 산화물 반도체막의 캐리어 밀도는, 무한대로 0에 가깝다. 또한, 밴드갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더욱 바람직하게는 3eV 이상이다. 한편, 산화물 반도체막 중의 수소 농도 측정은, 이차이온 질량분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 행할 수 있다. 캐리어 밀도는, 홀효과 측정에 의해 측정할 수 있다.
산화물 반도체막(107)의 두께는, 1㎛ 이상, 바람직하게는 3㎛ 보다 크고, 더욱 바람직하게는 10㎛ 이상으로 한다. 산화물 반도체막(107)의 두께를 두껍게 함으로써, 쇼트 채널 효과(역치의 변동, 온 오프 비의 저감)를 저감할 수 있고, 대전력용 반도체 장치를 제작할 수 있다.
게이트 절연막(111)은, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 또는 산화 알루미늄막을 단층으로 또는 적층하여 형성할 수 있다. 게이트 절연막(111)은, 산화물 반도체막(107)과 접하는 부분이 산소를 포함하는 것이 바람직하고, 특히 바람직하게는 산화 실리콘막에 의해 형성한다. 산화 실리콘막을 이용함으로써, 산화물 반도체막(107)에 산소를 공급할 수 있고, 특성을 양호하게 할 수 있다.
또한, 게이트 절연막(111)으로, 하프늄 실리케이트(HfSiOx(x>0)), N이 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlOx(x>0)), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 이용함으로써 게이트 리크 전류를 저감할 수 있다. 나아가, high-k 재료와, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 또는 산화 알루미늄막 중 어느 하나 이상과 적층 구조로 할 수 있다. 게이트 절연막(111)의 두께는, 50nm 이상 500nm 이하로 하면 된다. 게이트 절연막(111)의 두께를 두껍게 함으로써, 게이트 리크 전류를 저감할 수 있다.
게이트 전극으로 기능하는 제 3 전극(113)은, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금막 등을 이용하여 형성할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨 중 어느 하나 또는 복수에서 선택된 금속 원소를 이용하여도 좋다. 또한, 제 3 전극(113)은, 단층 구조이어도, 이층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 이층 구조, 티탄막과, 이 티탄막 위에 알루미늄막을 적층하고, 나아가 그 위에 티탄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐에서 선택된 원소의 막, 또는 복수 조합한 합금막, 또는 질화막을 이용하여도 좋다.
또한, 게이트 전극으로 기능하는 제 3 전극(113)은, 인듐주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐주석 산화물, 인듐아연 산화물, 산화 규소를 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
다음으로, 산화물 반도체막(107)을 갖는 트랜지스터의 동작에 대해 에너지 밴드도를 이용하여 설명한다.
도 4는, 산화물 반도체를 이용한 종형 트랜지스터의 종단면도를 나타낸다. 드레인 전극(D) 위에 산화물 반도체층(OS)이 형성되고, 산화물 반도체층(OS) 위에 소스 전극(S)이 형성되고, 드레인 전극, 산화물 반도체층, 및 소스 전극 위에 게이트 절연막(GI)이 형성되고, 그 위에 게이트 전극(GE1)이 형성되어 있다.
도 5(A) 및 도 5(B)는, 도 4에 나타낸 A-A' 단면에서의 에너지 밴드도(모식도)를 나타낸다. 도 5(A)는 소스와 드레인 사이의 전압을 등전위(VD=0V)로 한 경우를 나타내고, 도 5(B)는 도 4에서, 게이트 전압에 플러스 전압(VG>0)을 공급하고, 소스에 대해 드레인에 플러스 전위(VD>0)를 공급한 경우를 나타낸다.
도 7은, 도 4에서의 B-B' 단면에서의 에너지 밴드도(모식도)를 나타내고, 게이트 전압이 0V인 경우의 상태를 나타낸다. 도 8(A)는 게이트(G1)에 플러스 전위(+VG)가 인가된 상태로, 소스 및 드레인 간에 캐리어(전자)가 흐르는 온 상태를 나타내고 있다. 또한, 도 8(B)는, 게이트(G1)에 마이너스 전위(-VG)가 인가된 상태로, 오프 상태인 경우를 나타낸다.
도 6은, 진공 준위와 금속의 일함수(φM), 산화물 반도체의 전자 친화력(χ)의 관계를 나타낸다.
실온에서 금속의 자유 전자 축퇴 상태에 있고, 페르미 준위는 전도대 내에 위치한다. 한편, 종래의 산화물 반도체는 일반적으로 n형이고, 이 경우의 페르미 준위(Ef)는, 밴드갭 중앙에 위치하는 진성 페르미 준위(Ei)에서 떨어져, 전도대 쪽으로 위치하고 있다. 한편, 산화물 반도체에서 수소의 일부는 도너가 되어 n형화하는 하나의 요인인 것으로 알려져 있다.
이에 대해 본 발명에 관한 산화물 반도체는, n형 불순물인 수소를 산화물 반도체에서 제거하고, 산화물 반도체의 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화함으로써 진성(i형)으로 하고, 또는 진성형에 가까운 것으로 한 것이다. 즉, 불순물을 첨가하여 i형화하는 것이 아니라, 수소나 물 등의 불순물을 최대한 제거함으로써, 고순도화된 i형 (진성 반도체) 또는 이에 가깝도록 하는 것을 특징으로 하고 있다. 이렇게 함으로써, 페르미 준위(Ef)는 진성 페르미 준위(Ei)와 동일한 레벨로까지 할 수 있다.
산화물 반도체의 밴드갭(Eg)이 3.15eV인 경우, 전자 친화력(χ)은 4.3eV라고 알려져 있다. 소스 전극 및 드레인 전극을 구성하는 티탄(Ti)의 일함수는, 산화물 반도체의 전자 친화력(χ)과 거의 동일하다. 이 경우, 금속-산화물 반도체 계면에서, 전자에 대해 쇼트키형의 장벽은 형성되지 않는다.
즉, 금속의 일함수(φM)와 산화물 반도체의 전자친화력(χ)이 거의 동일한 경우, 양자가 접촉하면 도 5(A)에서 나타낸 바와 같은 에너지 밴드도(모식도)가 나타난다.
도 5(B)에서 검은 원(●)은 전자를 나타내고, 드레인에 플러스 전위가 인가되면, 전자는 배리어(h)를 넘어 산화물 반도체에 주입되고, 드레인을 향해 흐른다. 이 경우, 배리어(h)의 높이는, 게이트 전압과 드레인 전압에 의존하여 변화하지만, 플러스의 드레인 전압이 인가된 경우에는, 전압 인가가 없는 도 5(A)의 배리어(h) 높이 즉, 밴드갭(Eg)의 1/2보다 배리어(h) 높이는 작은 값이 된다.
산화물 반도체층의 두께는 1㎛ 이상, 바람직하게는 3㎛ 보다 크고, 더욱 바람직하게는 10㎛ 이상이고, 또한 진성 캐리어 밀도가 적다. 이로 인해, 게이트(G1)에 플러스 전위(+VG)가 인가된 상태에서는, 도 8(A)에 나타낸 바와 같이, 산화물 반도체층의 표면에서의 밴드의 구부러짐이 적고, 전도대의 하단이 페르미 준위에 가까워져, 산화물 반도체층 전체에서 에너지적으로 안정적이 된다. 이로 인해, 게이트 절연막의 근처에서뿐만 아니라, 산화물 반도체 전체에서도 전자가 흐르기 쉬워지고, 산화물 반도체 전체에 채널이 형성되어, 보다 많은 전류를 흘려 보낼 수 있다. 한쪽, 게이트(G1)에 마이너스 전위(-VG)가 인가된 상태에서는, 소수 캐리어인 홀은 실질적으로 0이므로, 전류는 무한대로 낮으며, 채널의 단위 면적당 전류가 100aA/㎛ 이하, 바람직하게는 10aA/㎛ 이하, 더욱 바람직하게는 1aA/㎛ 이하로 0에 가까운 값이 된다.
여기서, 산화물 반도체의 진성 캐리어 밀도에 대해 설명한다.
반도체에 포함되는 진성 캐리어 밀도(ni)는, 페르미-디랙 통계에 의한 페르미-디랙 분포를 볼츠만 분포의 식으로 근사하게 하여 구할 수 있다(수학식 1 참조).
[수학식 1]
Figure 112012047117074-pct00001
근사 식에 의해 구해지는 진성 캐리어 밀도(ni)는, 전도대에서의 실효 상태 밀도(Nc), 가전자대에서의 실효 상태 밀도(Nv), 및 밴드갭(Eg)의 관계식이고, 수학식 1에서 실리콘의 진성 캐리어 밀도(ni)는 1.4×1010cm-3, 산화물 반도체(여기서는, In-Ga-Zn-O막)의 진성 캐리어 밀도(ni)는 1.2×10-7cm-3가 된다. 실리콘과 비교하여, 산화물 반도체의 진성 캐리어 밀도가 매우 낮은 것을 알 수 있다.
다음으로, 게이트(G1)에 마이너스 전위(-VG)를 인가한 경우의 공핍층 폭 및 디바이 길이에 대해, 이하에 설명한다.
도너 밀도(Nd)의 반도체와, 절연물과, 금속으로 구성되는 MOS 트랜지스터에 전압을 인가했을 때, 반도체 중에 형성되는 최대 공핍층 폭(TD MAX)는, 수학식 2로 구할 수 있다.
[수학식 2]
Figure 112012047117074-pct00002
최대 공핍층 폭은 도너 밀도 및 페르미 포텐셜의 함수로 나타내고, 페르미 포텐셜(φF)은 수학식 3으로 구할 수 있다.
[수학식 3]
Figure 112012047117074-pct00003
또한, MOS 트랜지스터의 디바이 길이(LD)는 수학식 4에서 구할 수 있다.
[수학식 4]
Figure 112012047117074-pct00004
한편, εs는 산화물 반도체의 비유전율, ε0는 진공의 유전율, Nd는 도너 밀도, q는 소전하, k는 볼츠만 상수, T는 온도를 나타낸다.
실리콘의 ni(진성 캐리어 밀도)를 1.4×1010cm-3, εS를 11.9로 하고, 산화물 반도체의 ni를 1.2×10-7cm-3, εS를 10으로 하여, 실리콘을 이용한 MOS 트랜지스터, 산화물 반도체를 이용한 MOS 트랜지스터, 각각의 최대 공핍층 폭, 디바이 길이를 계산한 결과를 도 9에 나타낸다. 여기서의 트랜지스터는, 채널이 기판 표면에 대해 평행하게 형성되는 횡형 트랜지스터의 구조를 이용하여 계산한다. 또한, 여기서의 최대 공핍층 폭은, 기판에 대해 수직 방향으로 퍼지는 공핍층의 폭에 상당한다. 한편, 횡형 MOS 트랜지스터의 공핍층의 퍼짐은, 종형 MOS 트랜지스터에서도 동일한 경향을 보이는 것으로 되어 있다.
한편, 실리콘의 경우, 도너 밀도는 불순물(P)의 밀도에 상당한다. 산화물 반도체의 경우, 도너로는 산소 결함이나 수소가 기여한다.
도 9(A)는, 도너 밀도가 1×1012cm-3에서 1×1018cm-3까지의 범위에서의 산화물 반도체(OS로 나타낸다.) 및 실리콘(Si로 나타낸다.)의 최대 공핍층 폭 및 디바이 길이를 나타낸다. 두꺼운 실선(161)은 산화물 반도체의 최대 공핍층 폭을 나타내고, 두꺼운 일점 쇄선(163)은 실리콘의 최대 공핍층 폭을 나타낸다. 또한, 가는 실선(165)은 산화물 반도체의 디바이 길이를 나타내고, 가는 일점 쇄선(167)은 실리콘의 디바이 길이를 나타낸다.
도 9(B)는, 도너 밀도가 1×10-5cm-3에서 1×101cm-3까지의 범위에서의 산화물 반도체의 최대 공핍층 폭 및 디바이 길이를 나타낸다. 한편, 이 밀도 범위는, 실리콘의 진성 캐리어 밀도(ni=1.4×1010cm-3)를 하회하므로, 산화물 반도체 만의 계산 결과를 나타낸다. 두꺼운 실선은 산화물 반도체의 최대 공핍층 폭을 나타내고, 가는 실선은 산화물 반도체의 디바이 길이를 나타낸다.
도 9(A) 및 도 9(B)에서, 도너 밀도가 낮을수록, 최대 공핍층이 퍼지고, 디바이 길이가 증대되는 것을 알 수 있다. 또한, 최대 공핍층 폭(TD MAX)은 진성 캐리어 밀도(ni)에 의존하고, ni가 적은 산화물 반도체가 실리콘보다 공핍층이 넓어지는 것을 알 수 있다. 또한, 산화물 반도체가 n형에서 i형이 될수록, 즉 도너 밀도(Nd)가 저감될수록, 도 9(B)에 나타낸 바와 같이, 최대 공핍층 폭이 수십 ㎛에서 수천 ㎛, 디바이 길이가 수 ㎛에서 수백 ㎛로 큰 폭으로 증대하고, 공핍층이 산화물 반도체 전체로 퍼지는 것을 알 수 있다.
이상에서, 산화물 반도체는, 밴드갭이 넓고, 진성 캐리어 밀도가 낮으므로, 최대 공핍층 및 디바이 길이가 증대하고, 오프 상태에서는 산화물 반도체 전체로 공핍층이 퍼지므로, 오프 전류를 저감할 수 있고, 무한대로 0에 가까워진다.
한편, 이와 같이 산화물 반도체의 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화함으로써 진성(i형)으로 하고, 또는 실질적으로 진성형으로 함으로써, 게이트 절연막과의 계면 특성이 나타난다. 그러므로 게이트 절연막은, 산화물 반도체와 양호한 계면을 형성할 수 있는 것이 바람직하다. 예를 들어, VHF대~마이크로파대의 전원 주파수에서 생성되는 고밀도 플라즈마를 이용한 CVD법으로 제작되는 치밀한 절연막, 또는 스퍼터링법으로 제작되는 절연막을 이용하는 것이 바람직하다. 나아가, 게이트 절연막과 게이트 전극의 계면을 양호하게 하기 위해, 게이트 절연막 표면에, VHF대~마이크로파대의 전원 주파수에서 생성되는 고밀도 플라즈마를 이용한 CVD법으로 제작되는 치밀한 절연막을 형성하여도 좋다.
이와 같이, 산화물 반도체의 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화함으로써, 온 전류가 높고, 오프 전류가 낮고, 온 오프 비가 높은, 양호한 동작 특성을 갖는 트랜지스터가 된다.
여기서, 산화물 반도체를 이용한 트랜지스터의 드레인 내성에 대해 설명한다.
반도체 중의 전계가 어느 역치에 달하면, 충돌 이온화가 발생하고, 공핍층 내에서 고전계에 의해 가속된 캐리어가 결정 격자에 충돌하고, 전자와 정공의 쌍을 생성한다. 나아가 전계가 높아지면, 충돌 이온화에 의해 발생한 전자와 정공의 쌍도 더욱 전계에 의해 가속되고, 충돌 이온화를 반복하고, 전류가 지수 함수적으로 증가하는 애벌란시 항복이 발생한다. 충돌 이온화는, 캐리어 (전자, 정공)이 반도체의 밴드갭 이상의 운동 에너지를 가짐으로써 발생한다. 충돌 이온화가 일어나는 빈도를 나타내는 충돌 이온화 계수와 밴드갭에는 상관 관계가 있어, 밴드갭이 클수록 충돌 이온화 계수가 작아지는 경향이 알려져 있다.
산화물 반도체의 밴드갭은 3.15eV이고, 실리콘의 밴드갭 1.12eV와 비교하여 크므로, 애벌란시 항복이 일어나기 어려울 것으로 기대된다. 이로 인해, 산화물 반도체를 이용한 트랜지스터는 드레인 내압이 높아지고, 고전계가 인가되어도 온 전류의 지수 함수적 급상승이 발생하기 어려울 것으로 기대된다.
다음으로, 산화물 반도체를 이용한 트랜지스터의 핫 캐리어 열화에 대해 설명한다.
핫 캐리어 열화란, 고속으로 가속된 전자가 채널 중의 드레인 근방에서 게이트 산화막 중으로 주입되어 고정 전하가 되거나, 게이트 절연막 계면에 트랩 준위를 형성함으로써, 역치 전압의 변동이나 게이트 리크 등의 트랜지스터 특성의 열화가 발생하는 것이고, 핫 캐리어 열화의 요인으로는, 채널 핫 일렉트론 주입(CHE 주입)과 드레인 애벌란시 핫 캐리어 주입(DAHC 주입)이 있다.
실리콘은 밴드갭이 좁으므로, 애벌란시 항복에 의해 눈사태처럼 전자가 발생하기 쉽고, 게이트 절연막으로의 장벽을 넘을 수 있을 정도로 고속으로 가속되는 전자수가 증가한다. 그러나, 본 실시형태에서 나타낸 산화물 반도체는, 밴드갭이 넓으므로, 애벌란시 항복이 일어나기 어렵고, 실리콘과 비교하여 핫 캐리어 열화 내성이 높다. 한편, 고내압 재료의 하나인 실리콘 카바이드의 밴드갭과 산화물 반도체의 밴드갭은 동등하므로, SiC와 동등한 내압이 기대된다.
이상에서, 산화물 반도체를 이용한 트랜지스터는 드레인 내압이 높고, 구체적으로는 100V 이상, 바람직하게는 500V, 바람직하게는 1kV 이상의 드레인 내압을 가질 수 있다.
여기서, 트랜지스터의 대표 예인 실리콘 카바이드와 산화물 반도체의 비교에 대해 이하에 나타낸다. 여기서는, 실리콘 카바이드로 4H-SiC를 이용한다.
산화물 반도체와 4H-SiC는 몇 가지 공통점을 갖고 있다. 진성 캐리어 밀도는 그 일 예이다. 상온에서의 페르미-디랙 분포를 이용하면, 산화물 반도체의 진성 캐리어 밀도는 10-7cm-3 정도로 예상할 수 있으나, 이는, 4H-SiC에서의 6.7×10-11cm-3와 마찬가지로, 매우 낮은 값이다.
또한, 산화물 반도체의 에너지 밴드갭은 3.0~3.5eV이고, 4H-SiC의 에너지 밴드갭은 3.26eV이므로, 와이드갭 반도체라는 점에서도, 산화물 반도체와 실리콘 카바이드는 공통된다.
그러나, 산화물 반도체 및 실리콘 카바이드에서, 프로세스 온도가 크게 다르다. 실리콘 카바이드는 예를 들어 1500℃~2000℃의 활성화 열처리를 필요로 한다. 한편, 산화물 반도체는, 300~500℃(유리 전이 온도 이하, 최대 700℃ 정도)의 열처리로 제작할 수 있고, 대면적 기판 위에 트랜지스터를 제작할 수 있다. 또한, 스루풋을 높일 수 있다.
SiC-MOSFET의 제작 공정에서는, 도너 또는 억셉터가 될 수 있는 불순물(인, 보론 등)의 도핑 공정, 및 활성화를 위한 고온 열처리 공정을 포함한다. 그런데, 산화물 반도체는 그 전자 친화력이 비교적 크다. 이로 인해, 적절한 일함수를 갖는 금속을 전극으로 선택함으로써, 트랜지스터 제작 공정에서 불순물을 첨가하지 않아도 전극과의 오믹 접촉을 형성할 수 있고, 컨택부에 n+ 영역을 형성하기 쉽다는 점에서 공정의 간략화를 도모할 수 있다.
한편, 산화물 반도체에서, 밴드갭 내의 DOS(density of state) 등의 물성 연구는 많이 이루어지고 있으나, 이들 연구는, 에너지갭 중의 DOS 그 자체를 충분히 줄인다는 사상을 포함하지 않는다. 본 실시형태에서는, DOS의 원인이 될 수 있는 물이나 수소를 산화물 반도체 중에서 제거함으로써, 고순도화한 산화물 반도체를 제작한다. 이는, DOS 그 자체를 충분히 줄인다는 사상에 기초한 것이다. 그리고, 이에 의해 매우 우수한 공업 제품의 제조를 가능하게 하는 것이다.
또한, 산소 결핍에 의해 발생하는 금속의 미결합에 대해 산소를 공급하고, 산소 결함에 의한 DOS를 감소시킴으로써, 한층 더 고순도화된 (i형의) 산화물 반도체로 하는 것도 가능하다. 예를 들어, 채널 형성 영역에 밀접하여 산소 과잉의 산화막을 형성하고, 이 산화막으로부터 산소를 공급하여, 산소 결함에 의한 DOS를 감소시킬 수 있다.
산화물 반도체의 결함은, 과잉의 수소에 의한 전도대 하 0.1~0.2eV의 얕은 준위나, 산소 부족에 의한 깊은 준위 등에 기인하는 것으로 되어 있다. 이들 결함을 없애기 위해, 수소를 철저히 제거하고, 산소를 충분히 공급한다고 하는 기술적 사상은 올바른 것일 것이다.
또한, 산화물 반도체는 일반적으로 n형으로 되어 있으나, 본 실시형태에서는, 불순물, 특히 물이나 수소를 제거함으로써 i형화를 실현한다. 이 점, 실리콘 등과 같이 불순물을 첨가함에 따른 i형화가 아닌, 종래에 없는 기술적 사상을 포함하는 것이라 할 수 있다.
또한, 산화물 반도체를 i형화함으로써, 트랜지스터 온도 특성이 양호하고, 대표적으로는, -25℃에서 150℃까지의 온도 범위에서, 트랜지스터의 전류 전압 특성에서, 온 전류, 오프 전류, 전계 효과 이동도, S값, 및 역치 전압의 변동이 거의 없고, 온도에 의한 전류 전압 특성의 변동이 거의 없다.
한편, 본 실시형태에서 나타낸 산화물 반도체를 이용한 트랜지스터는, 실리콘 카바이드를 이용한 트랜지스터와 비교하여, 채널 이동도가 약간 낮ㅇ나, 드레인 전압을 높게 하고, 채널 폭(W)을 크게 함으로써, 트랜지스터의 전류 값을 높이고, 디바이스 특성을 향상시킬 수 있다.
본 실시형태의 기술 사상은, 산화물 반도체 중에, 추가로 불순물을 공급하지 않고, 반대로 의도치 않게 존재하는 물, 수소 등의 불순물을 의도적으로 제거함으로써, 산화물 반도체 자체를 고순도화하는 것이다. 즉, 도너 준위를 구성하는 물 또는 수소를 제거하고, 또한 산소 결함을 저감하고, 산화물 반도체를 구성하는 주성분 재료인 산소를 충분히 공급함으로써, 산화물 반도체를 고순도화하는 것이다.
산화물 반도체를 성막함으로써 1020cm-3 레벨의 수소가 SIMS(이차이온 질량 분석)로 측정된다. 이 도너 준위의 원인이 되는 물 또는 수소를 의도적으로 제거하고, 나아가 물 또는 수소의 제거에 따라 동시에 감소하게 되는 산소(산화물 반도체 성분의 하나)를 산화물 반도체에 공급함으로써, 산화물 반도체를 고순도화하고, 전기적으로 i형(진성) 반도체로 한다.
또한, 본 실시형태에서는, 산화물 반도체 중의 물, 수소의 양은 적으면 적을수록 바람직하고, 캐리어도 적으면 적을수록 좋다. 즉, 캐리어 밀도는 1×1014cm-3 미만, 바람직하게는 1×1012cm-3 미만, 더욱 바람직하게는 측정 한계 이하의 1×1011cm-3 미만이 요구된다. 또한 본 실시형태의 기술 사상적으로는, 0에 가깝거나 0인 것이 이상적이다. 산화물 반도체의 캐리어를 저감하고, 바람직하게는 없애도록 함으로써, 트랜지스터에서 산화물 반도체는 소스에서 공급된 캐리어(전자)를 통과시키는 통로(패스)로서 기능시킨다. 그 결과, 산화물 반도체는 고순도화한 i형(진성) 반도체이고, 캐리어가 없거나 또는 매우 적어질 수 있음으로, 트랜지스터의 오프 상태에서는 오프 전류를 매우 낮게 할 수 있다는 것이 본 실시형태의 기술 사상이다.
또한, 산화물 반도체는 통로(패스)로서 기능하고, 산화물 반도체 자체가 캐리어를 갖지 않거나, 또는 매우 적도록 고순도화한 i형(진성)으로 하면, 캐리어는 전극의 소스, 드레인에 의해 공급된다. 공급 정도는, 산화물 반도체의 전자 친화력(χ) 및 페르미 레벨, 이상적으로는 진성 페르미 레벨과 일치하는 페르미 레벨과 소스, 드레인 전극의 일함수 보다, 배리어 하이트(장벽 높이)가 주로 기여한다.
그런데, 채널이 기판과 대략 평행으로 형성되는 횡형 트랜지스터에서는, 채널 외에 소스 및 드레인을 형성할 필요가 있고, 기판에서의 트랜지스터의 점유 면적이 커지므로, 미세화에 방해가 된다. 그러나, 종형 트랜지스터에서는, 소스, 채널, 및 드레인을 적층하므로, 기판 표면에서의 점유 면적을 저감할 수 있다. 그 결과, 트랜지스터의 미세화가 가능하다.
이와 같이, 산화물 반도체막의 주성분 이외의 불순물, 대표적으로는 수소, 물, 수산기 또는 수소화물 등이 최대한 포함되지 않도록 고순도화함으로써, 트랜지스터의 동작을 양호한 것으로 할 수 있다. 특히, 내압을 높이고, 쇼트 채널 효과를 억제하고, 온 오프 비를 높일 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과 비교하여, 신뢰성이 높고, 전계 효과 이동도가 높은 트랜지스터의 구조에 대해, 도 2 (A) 및 도 2(B) 및 도 3을 이용하여 설명한다.
본 실시형태에서는, 도 2(A)에 나타낸 바와 같이 제 1 전극(105) 및 제 2 전극(109) 사이에 형성되는 산화물 반도체막(151a)에서, 표층부에 결정 영역(157)을 갖는 것을 특징으로 한다. 산화물 반도체막(151a) 및 게이트 절연막(111)의 계면 근방의 확대도를 도 2(B)에 나타낸다.
산화물 반도체막(151a)은, 비정질을 주 구성으로 하는 비정질 영역(155)과, 산화물 반도체막(151a)의 표층부에 형성되는 결정 영역(157)을 갖는다. 한편, 표층부란, 표면에서의 거리(깊이)가 산화물 반도체막 두께의 10% 이하인 영역이다.
여기서, 비정질 영역(155)은, 비정질 산화물 반도체막을 주 구성으로 하고 있다. 한편, '주'란, 예를 들어, 50% 이상을 차지하는 상태를 말하며, 이 경우에는, 비정질 산화물 반도체막이 부피%(또는 중량%)로 50% 이상을 차지하는 상태를 말하는 것으로 한다. 즉, 비정질 산화물 반도체막 이외에도, 산화물 반도체막의 결정 등을 포함할 수 있으나, 그 함유율은 부피%(또는 중량%)로 50% 미만인 것이 바람직하나 이 범위로 한정될 필요는 없다.
산화물 반도체막의 재료로서 In-Ga-Zn-O 산화물 반도체막을 이용하는 경우에는, 상기의 비정질 영역(155)의 조성은, Zn의 함유량(원자%)이, In 또는 Ga의 함유량(원자%) 이상이 되도록 하는 것이 적합하다. 이와 같은 조성으로 함으로써, 소정의 조성 결정 영역(157)을 형성하는 것이 용이해 지기 때문이다.
표층부의 결정 영역(157)의 결정은, 산화물 반도체막(151a)의 표면에 대해 대략 수직인 방향으로 c축(c-axis)이 배향된 결정으로, 이 결정이 인접하여 있다. 예를 들어, In-Ga-Zn-O계의 산화물 반도체 재료를 이용하는 경우에는, 결정 영역(157)의 결정은, InGaZnO4 결정의 c축이 산화물 반도체막(151a)의 표면에 대해 대략 수직인 방향으로 배향한 것이 된다. 한편, '표층부(표면의 근방)'이란, 예를 들어, 표면에서의 거리(깊이)가 20nm 이하인 영역을 말한다.
상기 InGaZnO4의 결정은, In, Ga, Zn 중 어느 하나를 함유하고, a축(a-axis) 및 b축(b-axis)에 평행한 레이어의 적층 구조를 취할 수 있다(도 3 참조). 즉, InGaZnO4의 결정은, In을 함유하는 제 1 레이어와, In을 함유하는 제 2 레이어와, In을 함유하는 제 3 레이어가 c축 방향으로 적층된 구조를 갖는다.
InGaZnO4 결정의 전기 전도는, 주로 In에 의해 제어되므로, In을 함유하는 제 1 레이어 내지 제 3 레이어의, a축 및 b축에 평행한 방향에 관한 전기 특성은 양호하다. 이는, In을 함유하는 제 1 레이어 내지 제 3 레이어 중 어느 하나 이상에서는, 하나의 In의 5s 축도가, 인접하는 In의 5s 축도와 겹쳐지는 부분을 가짐으로써, 캐리어 패스가 형성되기 때문이다.
이와 같은 결정이 배향됨으로써, 산화물 반도체막(151a)의 전기적 특성에도 영향이 나타난다. 구체적으로는, 예를 들어, 산화물 반도체막(151a)의 표면과 평행한 방향의 전기 특성이 향상된다. 이는, InGaZnO4 결정의 c축이 산화물 반도체막(151a)의 표면에 대해 대략 수직인 방향으로 배향되어 있고, InGaZnO4 결정에서, a축 및 b축으로 평행한 방향으로 전류가 흐르기 때문이다.
한편, 결정 영역(157)의 결정 구조는 상기에 한정되지 않고, 다른 결정 구조의 결정을 포함하고 있어도 좋다. 예를 들어, In-Ga-Zn-O계의 산화물 반도체 재료를 이용하는 경우에는, InGaZnO4의 결정에 더하여, In2Ga2ZnO7, InGaZn5O8 등의 결정 등을 포함하고 있어도 좋다. 물론, 결정 영역(157) 전체에 걸쳐 InGaZnO4의 결정이 존재하는 경우에는, 보다 효과적이며 적합하다.
이상에서 설명한 바와 같이, 산화물 반도체막(151a)에서는, 표층부에 결정 영역(157)을 가짐으로써, 양호한 전기 특성을 실현할 수 있다. 특히, 결정 영역(157)이, InGaZnO4 결정의 c축이 산화물 반도체막(151a)의 표면에 대해 대략 수직인 방향으로 배향한 것을 포함하여 구성되는 경우에는, InGaZnO4 결정의 전기 특성에 의해, 산화물 반도체막(151a) 표층부에서의 캐리어 이동도가 상승한다. 이로 인해, 이 산화물 반도체막(151a)을 갖는 트랜지스터의 전계 효과 이동도가 상승하고, 양호한 전기 특성을 실현할 수 있다.
또한, 결정 영역(157)은, 비정질 영역(155)과 비교하여 안정적이므로, 이를 산화물 반도체막(151a)의 표층부에 가짐으로써, 비정질 영역(155)에 불순물(예를 들어 수소, 물, 수산기 또는 수소화물 등)이 포함되는 것을 저감할 수 있다. 이로 인해, 산화물 반도체막(151a)의 신뢰성을 향상시킬 수 있다.
이상의 공정에 의해 산화물 반도체막 중의 수소의 농도를 저감하고, 고순도화할 수 있다. 이에 의해 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리로, 캐리어 밀도가 매우 낮고, 밴드갭이 넓은 산화물 반도체막을 형성할 수 있다. 이로 인해, 대면적 기판을 이용하여 트랜지스터를 제작할 수 있으므로, 양산성을 높일 수 있다. 또한, 이 수소 농도가 저감되고 고순도화된 산화물 반도체막을 이용함으로써, 내압이 높고, 쇼트 채널 효과에 강하고, 온 오프 비가 높은 트랜지스터를 제작할 수 있다.
(실시형태 3)
본 실시형태에서는, 내열성이 높은 트랜지스터에 대해, 도 1(A) 및 도 1(B)를 이용하여 설명한다.
도 1(A) 및 도 1(B)에 나타낸 기판(101)에서, 방열성이 높은 기판을 이용함으로써, 내열성이 높은 트랜지스터를 제작할 수 있다. 방열성이 높은 기판으로는, 반도체 기판, 금속 기판, 플라스틱 등이 있고, 반도체 기판의 대표예로는, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판 등이 있다. 금속 기판의 대표예로는, 알루미늄 기판, 구리 기판, 스텐레스 기판 등이 있다. 플라스틱 기판의 대표예로는, 카본 섬유, 금속 섬유, 금속 피스 등을 갖는 플라스틱이 있다. 한편, 반도체 기판, 금속 기판, 및 플라스틱 기판은, 이에 한정되지 않고 방열성이 높은 것이면 적절히 이용할 수 있다.
또한, 도 1(A) 및 도 1(B)에 나타낸 절연막(103)으로, 열전도율이 높은 절연막을 형성함으로써, 내열성이 높은 트랜지스터를 제작할 수 있다. 열전도율이 높은 절연막으로는, 질화 알루미늄막, 질화산화 알루미늄막, 질화 실리콘막 등이 있다.
또한, 도 1(A) 및 도 1(B)에 나타낸 제 1 전극(105)과 절연막(103) 사이에 반도체막을 형성하여도 좋다. 반도체막의 대표예로는, 실리콘막, 게르마늄막, 실리콘 카바이드막, DLC(Diamond Like Carbon)막 등이 있다.
한편, 이상의 구성 중 어느 하나 이상을 이용함으로써, 내열성이 높은 트랜지스터를 제작할 수 있다.
(실시형태 4)
본 실시형태에서는, 제 1 전극(105) 및 제 2 전극(109)에서, 일함수가 다른 재료를 이용하여 형성하는 것을 특징으로 하는 트랜지스터에 대해 설명한다.
본 실시형태에서는, 제 1 전극(105) 및 제 2 전극(109)의 한쪽이, 산화물 반도체의 전자 친화력 이하의 일함수의 도전 재료로 형성되고, 제 1 전극(105) 및 제 2 전극(109)의 다른 한쪽이, 산화물 반도체의 전자 친화력보다 큰 일함수의 도전 재료로 형성된다.
예를 들어, 산화물 반도체의 전자 친화력(χ)이 4.3eV인 경우, 산화물 반도체의 전자 친화력보다 큰 일함수의 도전성 재료의 예로, 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 철(Fe), 산화 인듐 주석(ITO) 등을 이용할 수 있다. 또한, 일함수가 산화물 반도체의 전자 친화력 이하인 도전성 재료의 예로, 티탄(Ti), 이트륨(Y), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 지르코늄(Zr) 등을 이용할 수 있다.
먼저, 드레인으로 기능하는 전극을 산화물 반도체의 전자 친화력보다 일함수가 큰 도전성 재료로 형성하고, 소스로 기능하는 전극을 산화물 반도체의 전자 친화력 이하의 일함수의 도전성 재료로 형성하는 경우에 대해 설명한다.
드레인으로 기능하는 전극을 형성하는 도전성 재료의 일함수를 φmd라 하고, 소스로 기능하는 전극을 형성하는 도전성 재료의 일함수를 φms라 하고, 일함수(φms), 전자 친화력(χ), 및 일함수(φmd)의 관계가, 수학식 5로 나타낸 관계가 되도록 한다.
[수학식 5]
φms≤χ<φmd
이와 같이, 소스로 기능하는 전극의 일함수가, 산화물 반도체의 전자 친화력 이하이므로, 트랜지스터가 온 상태에서의 장벽(예를 들어 도 5(B)의 h)을 저감할 수 있고, 낮은 게이트 전압에서 온 상태가 되고, 대전류를 흘려 보낼 수 있다.
한편, 일함수(φmd), 전자 친화력(χ), 및 일함수(φms)의 관계가, 수학식 6에 나타낸 관계가 되도록 한다.
[수학식 6]
φmd≤χ<φms
이와 같이, 소스로 기능하는 전극의 일함수가, 산화물 반도체의 전자 친화력보다 크므로, 트랜지스터의 장벽이 높아진다. 이로 인해, 오프 상태에서의 전류를 저감할 수 있다.
한편, 소스로 기능하는 전극을 제 1 전극(105) 및 제 2 전극(109)의 한쪽으로 하고, 드레인으로 기능하는 전극을 제 1 전극(105) 및 제 2 전극(109)의 다른 한쪽으로 할 수 있다.
이상의 점에서, 제 1 전극(105) 및 제 2 전극(109)의 한쪽이, 산화물 반도체의 전자 친화력 이하의 일함수의 도전 재료로 형성되고, 제 1 전극(105) 및 제 2 전극(109)의 다른 한쪽이, 산화물 반도체의 전자 친화력보다 큰 일함수의 도전 재료로 형성됨으로써, 트랜지스터의 온 특성 또는 오프 특성을 향상시킬 수 있다.
(실시형태 5)
본 실시형태에서는, 도 1(A) 및 도 1(B) 또는 도 2(A) 및 도 2(B)에 나타낸 트랜지스터의 제조 공정에 대해, 도 10(A) 및 도 10(B)를 이용하여 설명한다.
도 10(A)에 나타낸 바와 같이, 기판(101) 위에 절연막(103)을 형성하고, 절연막(103) 위에 제 1 전극(105)을 형성한다. 제 1 전극(105)은, 트랜지스터의 소스 전극 및 드레인 전극의 한쪽으로 기능한다.
절연막(103)은, 스퍼터링법, CVD법, 도포법 등으로 형성할 수 있다.
한편, 스퍼터링법으로 절연막(103)을 형성하는 경우, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 절연막(103)을 형성하는 것이 바람직하다. 이는, 절연막(103)에 수소, 물, 수산기 또는 수소화물 등이 포함되지 않도록 하기 위함이다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 흡착형의 진공 펌프로는, 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 승화 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로는, 터보 펌프에 콜드 트랩을 구비한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 처리실에서는, 불순물, 특히 수소, 물, 수산기 또는 수소화물 등이 배기되므로, 이 처리실에서 절연막(103)을 형성하면, 절연막(103)에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 절연막(103)을 형성할 때에 이용하는 스퍼터링 가스는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 농도 ppm 정도, 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 이용하는 RF 스퍼터링법, 직류 전원을 이용하는 DC 스퍼터링법, 나아가 펄스적으로 바이어스를 공급하는 펄스 DC 스퍼터링법이 있다. RF 스퍼터링법은 주로 절연막을 형성하는 경우에 이용되고, DC 스퍼터링법은 주로 금속막을 형성하는 경우에 이용된다.
또한, 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는, 동일 챔버에서 다른 재료의 막을 적층 형성하는 것도, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜 형성할 수도 있다.
또한, 챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 이용하는 스퍼터링 장치나, 글로 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법을 이용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법으로, 성막 중에 타겟 물질과 스퍼터링 가스 성분을 화학 반응시켜 이들 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 가하는 바이어스 스퍼터링법을 이용할 수도 있다.
본 명세서의 스퍼터링에서는, 상기한 스퍼터링 장치 및 스퍼터링 방법을 적절히 이용할 수 있다.
본 실시형태에서는, 기판(101)을 처리실로 수송하고, 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 산소를 포함하는 스퍼터링 가스를 도입하고, 실리콘 타겟을 이용하여, 기판(101)에 절연막(103)으로 산화 실리콘막을 형성한다. 한편, 절연막(103)을 형성할 때는, 기판(101)은 가열되어 있어도 좋다.
예를 들어, 석영(바람직하게는 합성 석영)을 이용하고, 기판 온도 108℃, 기판과 타겟 사이의 거리(T-S간 거리)를 60mm, 압력 0.4Pa, 고주파 전원 1.5kW, 산소 및 아르곤(산소 유량 25sccm:아르곤 유량 25sccm=1:1) 분위기 하에서 RF 스퍼터링법에 의해 산화 실리콘막을 형성한다. 막후는 100nm로 하는 것이 좋다. 한편, 석영(바람직하게는 합성 석영) 대신 실리콘 타겟을 이용할 수 있다. 한편, 스퍼터링 가스로, 산소, 또는 산소 및 아르곤의 혼합 가스를 이용하여 행한다.
또한, 절연막(103)을 적층 구조로 형성하는 경우, 예를 들어, 산화 실리콘막과 기판 사이에 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 질소를 포함하는 스퍼터링 가스 및 실리콘 타겟을 이용하여 질화 실리콘막을 형성한다. 이 경우에서도, 산화 실리콘막과 마찬가지로, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 질화 실리콘막을 형성하는 것이 바람직하다. 한편, 이 공정에서, 기판(101)은 가열되어 있어도 좋다.
절연막(103)으로 질화 실리콘막 및 산화 실리콘막을 적층하는 경우, 질화 실리콘막과 산화 실리콘막을 동일한 처리실에서, 공통의 실리콘 타겟을 이용하여 형성할 수 있다. 먼저 질소를 포함하는 스퍼터링 가스를 도입하여, 처리실 내에 장착된 실리콘 타겟을 이용하여 질화 실리콘막을 형성하고, 다음으로 산소를 포함하는 스퍼터링 가스로 전환하여 동일한 실리콘 타겟을 이용하여 산화 실리콘막을 형성한다. 질화 실리콘막 및 산화 실리콘막을 대기에 노출시키지 않고 연속하여 형성할 수 있으므로, 질화 실리콘막 표면에 수소, 물, 수산기 또는 수소화물 등의 불순물이 흡착되는 것을 방지할 수 있다.
제 1 전극(105)은, 기판(101) 위에 도전막을 스퍼터링법, CVD법, 또는 진공 증착법으로 형성하고, 이 도전막 위에 포토리소 그래피 공정에 의해 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 도전막을 에칭하여, 형성할 수 있다. 또는, 포토리소 그래피 공정을 이용하지 않고, 인쇄법, 잉크젯법으로 제 1 전극(105)을 형성함으로써, 공정수를 삭감할 수 있다. 한편, 제 1 전극(105)의 단부를 테이퍼 형상으로 하면, 후에 형성되는 게이트 절연막의 피복성이 향상되므로 바람직하다. 제 1 전극(105)의 단부와 절연막(103)이 이루는 각의 각도를 30° 이상 60° 이하, 바람직하게는 40° 이상 50° 이하로 함으로써, 후에 형성되는 게이트 절연막의 피복성을 향상시킬 수 있다.
본 실시형태에서는, 제 1 전극(105)이 되는 도전막으로, 스퍼터링법에 의해 막후 50nm의 티탄막을 형성하고, 두께 100nm의 알루미늄막을 형성하고, 두께 50nm의 티탄막을 형성한다. 다음으로, 포토리소 그래피 공정에 의해 형성한 레지스트 마스크를 이용하여 에칭하여, 제 1 전극(105)을 형성한다.
다음으로, 도 10(B)에 나타낸 바와 같이, 제 1 전극(105) 위에 산화물 반도체막(107) 및 제 2 전극(109)을 형성한다. 산화물 반도체막(107)은 트랜지스터의 채널 형성 영역으로 기능하고, 제 2 전극(109)은 트랜지스터의 소스 전극 및 드레인 전극의 다른 한쪽으로 기능한다.
여기서, 산화물 반도체막(107) 및 제 2 전극(109)의 제작 방법에 대해 설명한다.
기판(101) 및 제 1 전극(105) 위에 스퍼터링법, 도포법, 인쇄법 등에 의해 산화물 반도체막을 형성한다. 다음으로, 산화물 반도체막 위에 도전막을 형성한다. 본 실시형태에서는, 스퍼터링법에 의해 산화물 반도체막을 형성한다.
산화물 반도체막(107)에 수소가 되도록 포함되지 않도록 하기 위해, 전처리로, 스퍼터링 장치의 예비 가열실에서 제 1 전극(105)이 형성된 기판(101)을 예비 가열하고, 기판(101)에 흡착된 수소, 물, 수산기 또는 수소화물 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 한편, 예비 가열실에 형성하는 배기 수단은 크라이오 펌프가 바람직하다. 한편, 이 예비 가열의 처리는 생략할 수도 있다. 또한 이 예비 가열은, 후에 형성하는 게이트 절연막(111) 형성 전의 기판(101)에 행하여도 좋으며, 후에 형성하는 제 3 전극(113) 형성 전의 기판(101)에 행하여도 좋다.
한편, 산화물 반도체막을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 제 1 전극(105)의 표면에 부착되어 있는 파티클을 제거함으로써, 제 1 전극(105) 및 산화물 반도체막의 계면에서의 저항을 저감할 수 있으므로 바람직하다. 역스퍼터링이란, 타겟 측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판 측에 고주파 전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 한편, 아르곤 분위기 대신 질소, 헬륨 등을 이용하여도 좋다.
본 실시형태에서는, In-Ga-Zn-O계 금속 산화물 타겟을 이용한 스퍼터링법에 의해 산화물 반도체막을 형성한다. 또한, 산화물 반도체막은, 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에서 스퍼터링법에 의해 형성할 수 있다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 이용하여 형성하여도 좋다.
산화물 반도체막을 형성할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이, 농도 ppm 정도, 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
산화물 반도체막을 스퍼터링법으로 제작하기 위한 타겟으로, 산화 아연을 주성분으로 하는 금속 산화물의 타겟을 이용할 수 있다. 또한, 금속 산화물의 타겟의 다른 예로는, In, Ga, 및 Zn을 포함하는 금속 산화물 타겟(조성비로, In2O3:Ga2O3:ZnO=1:1:1[mol수비]를 이용할 수 있다. 또한, In, Ga, 및 Zn을 포함하는 금속 산화물 타겟으로, In:Ga:Zn=1:1:2[atom비], 또는 In:Ga:Zn=1:1:4[atom비]의 조성비를 갖는 타겟을 이용할 수도 있다. 금속 산화물 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충전율이 높은 금속 산화물 타겟을 이용하여 형성한 산화물 반도체막은 치밀한 막이 된다.
산화물 반도체막은, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내에 잔류하는 물을 제거하면서, 수소, 물, 수산기 또는 수소화물 등이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로 기판(101) 위에 산화물 반도체막을 형성한다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 승화 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로는, 터보 펌프에 콜드 트랩을 구비한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 처리실은, 예를 들어, 수소, 물, 수산기 또는 수소화물 등(더욱 바람직하게는 탄소 원자를 포함하는 화합물도 포함)이 배기되므로, 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 기판을 가열하면서 산화물 반도체막을 형성하여도 좋다.
본 실시형태에서는, 산화물 반도체막의 성막 조건의 일 예로, 기판 온도는 실온, 기판과 타겟 사이의 거리를 110mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소 및 아르곤(산소 유량 15sccm:아르곤 유량 30sccm) 분위기 하의 조건이 적용된다. 한편, 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 가루형 물질(파티클, 먼지라고도 한다.)을 경감할 수 있고, 막후 분포도 균일해지므로 바람직하다. 산화물 반도체막의 두께는, 1㎛ 이상, 바람직하게는 3㎛ 보다 크고, 더욱 바람직하게는 10㎛ 이상으로 한다. 한편, 적용하는 산화물 반도체막 재료에 따라 적절한 두께는 다르며, 재료에 따라 적절히 두께를 선택하면 된다.
제 2 전극(109)이 되는 도전막은, 제 1 전극(105)의 재료 및 수법을 적절히 이용할 수 있다. 여기서는, 제 2 전극(109)이 되는 도전막으로, 두께 50nm의 티탄막, 두께 100nm의 알루미늄막, 및 두께 50nm의 티탄막을 순서대로 적층한다.
다음으로, 포토리소 그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 제 2 전극(109)이 되는 도전막 및 산화물 반도체막(107)이 되는 산화물 반도체막을 에칭하여, 섬 모양의 제 2 전극(109) 및 섬 모양의 산화물 반도체막(107)을 형성한다. 한편, 포토리소 그래피 공정에 의해 형성한 레지스트 마스크 대신에, 잉크젯법을 이용하여 레지스트 마스크를 제작함으로써, 공정수를 삭감할 수 있다. 이 에칭에 의해, 제 2 전극(109) 및 산화물 반도체막(107)의 단부와, 제 1 전극(105)의 표면이 이루는 각의 각도를 30° 이상 60° 이하, 바람직하게는 40° 이상 50° 이하로 함으로써, 후에 형성되는 게이트 절연막의 피복성을 향상시킬 수 있으므로 바람직하다.
한편, 여기서의 도전막 및 산화물 반도체막의 에칭은, 건식 에칭이어도 습식 에칭이어도 좋으며, 양쪽 모두를 이용하여도 좋다. 원하는 형상의 산화물 반도체막(107) 및 제 2 전극(109)을 형성하기 위해, 재료에 맞추어 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
한편, 제 2 전극(109)이 되는 도전막 및 산화물 반도체막과, 제 1 전극(105)의 에칭 레이트가 다른 경우는, 제 1 전극(105)의 에칭 레이트가 낮고, 제 2 전극(109)이 되는 도전막 및 산화물 반도체막의 에칭 레이트가 높은 조건을 선택한다. 또는, 산화물 반도체막의 에칭 레이트가 낮고, 제 2 전극(109)이 되는 도전막의 에칭 레이트가 높은 조건을 선택하여, 제 2 전극(109)이 되는 도전막을 에칭한 후, 제 1 전극(105)의 에칭 레이트가 낮고, 산화물 반도체막의 에칭 레이트가 높은 조건을 선택한다.
산화물 반도체막을 습식 에칭하는 에칭액으로는, 인산과 초산과 질산을 섞은 용액, 암모니아과수(과산화 수소:암모니아수:물=5:2:2) 등을 이용할 수 있다. 또한, ITO07N(칸토 카가꾸 제품)을 이용하여도 좋다.
또한, 습식 에칭 후의 에칭액은 에칭된 재료와 함께 세척에 의해 제거된다. 이 제거된 재료를 포함하는 에칭액의 폐액을 정제하고, 포함되는 재료를 재이용하여도 좋다. 이 에칭 후의 폐액에서 산화물 반도체막에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효하게 활용하여 저비용화할 수 있다.
또한, 산화물 반도체막을 건식 에칭할 때에 이용하는 에칭 가스로는, 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 염화 붕소(BCl3), 염화 규소(SiCl4), 사염화 탄소(CCl4) 등)가 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 사불화 탄소(CF4), 육불화 유황(SF6), 삼불화 질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화 수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스, 등을 이용할 수 있다.
건식 에칭법으로는, 평행평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
본 실시형태에서는, 에천트로 암모니아과수를 이용하여, 제 2 전극(109)이 되는 도전막을 에칭한 후, 인산과 초산과 질산을 섞은 용액으로 산화물 반도체막을 에칭하여, 산화물 반도체막(107)을 형성한다.
다음으로, 본 실시형태에서는, 제 1 가열 처리를 행한다. 제 1 가열 처리 온도는, 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만으로 한다. 여기서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막에 대해 질소, 희가스 등의 불활성 가스 분위기 하에서 450℃, 1 시간의 가열 처리를 행한 후, 대기에 접촉시키지 않음으로써, 산화물 반도체막으로의 수소, 물, 수산기 또는 수소화물 등의 재침입을 막을 수 있고 수소 농도가 저감되고 고순도화되어, i형화 또는 실질적으로 i형화된 산화물 반도체막을 얻을 수 있다. 즉, 이 제 1 가열 처리에 의해 산화물 반도체막(107)의 탈수화 및 탈수소화의 적어도 한쪽을 행할 수 있다.
한편, 제 1 가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수소, 물, 수산기 또는 수소화물 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
또한, 제 1 가열 처리의 조건, 또는 산화물 반도체막의 재료에 따라서는, 산화물 반도체막이 결정화하지 않고, 도 1(B)에 나타낸 산화물 반도체막(107)이 된다. 이와 같은 조건의 하나는, 가열 온도가 400℃ 이상 550℃ 미만, 바람직하게는 400℃ 이상 500℃ 미만이다. 또한, 이와 같은 조건의 하나는, 스퍼터링법에 의해 형성되는 In-Ga-Zn-O계의 산화물 반도체의 경우는, 타겟인 In의 함유량(원자%) 및 Ga의 함유량(원자%)에 대해, Zn의 함유량(원자%)이 1 미만(대표적으로는 In:Ga:Zn=1:1:0.5)인 경우, 산화물 반도체막은 결정화하지 않고, 도 1(B)에 나타낸 산화물 반도체막(107)이 된다.
또한, 제 1 가열 조건, 또는 산화물 반도체막의 재료에 따라서는, 산화물 반도체막은 결정화하고, 결정을 갖는 산화물 반도체막이 되는 경우도 있다. 예를 들어, 결정화율이 90% 이상, 또는 80% 이상의 결정을 갖는 산화물 반도체막이 되는 경우도 있다.
또한, 제 1 가열 조건, 또는 산화물 반도체막의 재료에 따라서는, 비정질의 산화물 반도체막의 표층부에 결정 영역이 형성되는 산화물 반도체막이 되는 경우도 있다. 이와 같은 조건의 하나는, 가열 온도가 500℃ 이상 750℃ 이하, 바람직하게는 550℃ 이상 기판의 변형점 미만이다. 또한, 이와 같은 조건의 하나는, 스퍼터링법에 의해 형성되는 In-Ga-Zn-O계의 산화물 반도체의 경우는, 타겟인 In의 함유량(원자%) 및 Ga의 함유량(원자%)에 대해, Zn의 함유량(원자%)이 1 이상 (대표적으로는 In:Ga:Zn=1:1:1)인 경우, 도 2(B)에 나타낸 바와 같이, 산화물 반도체막의 표층부에 결정 영역(157)을 갖는 산화물 반도체막(151a)이 된다.
또한, 산화물 반도체막의 제 1 가열 처리는, 섬 모양의 산화물 반도체막을 형성하기 전의 산화물 반도체막에 하여도 좋다. 이 경우에는, 제 1 가열 처리 후에, 가열 장치에서 기판을 꺼내, 포토리소 그래피 공정을 행한다.
한편, 산화물 반도체막에 대한 탈수화, 탈수소화 효과를 나타내는 가열 처리는, 산화물 반도체막을 형성한 후, 산화물 반도체막 위에 제 2 전극이 되는 도전막을 적층한 후, 제 1 전극, 산화물 반도체막 및 제 2 전극 위에 게이트 절연막을 형성한 후, 또는 게이트 전극을 형성한 후 중 어느 것에서 하여도 좋다.
다음으로, 도 10(C)에 나타낸 바와 같이, 제 1 전극(105), 산화물 반도체막(107), 제 2 전극(109) 위에 게이트 절연막(111)을 형성한다.
불순물을 제거함으로써 i형화 또는 실질적으로 i형화된 산화물 반도체막(수소 농도가 저감되고 고순도화된 산화물 반도체막)은 계면 준위, 계면 전하에 대해 매우 민감하므로, 게이트 절연막(111)과의 계면은 중요하다. 이로 인해 고순도화된 산화물 반도체막에 접하는 게이트 절연막(111)은, 고품질화가 요구된다.
예를 들어, μ파(2.45GHz)를 이용한 고밀도 플라즈마 CVD에 의해, 치밀하고 절연 내압이 높은 고품질의 절연막을 형성할 수 있으므로 바람직하다. 수소 농도가 저감되고 고순도화된 산화물 반도체막과 고품질 게이트 절연막이 밀접함으로써, 계면 준위를 저감하여 계면 특성을 양호한 것으로 할 수 있기 때문이다.
물론, 게이트 절연막으로 양질의 절연막을 형성할 수 있는 것이면, 스퍼터링법이나 플라즈마 CVD법 등 다른 성막 방법을 적용할 수 있다. 또한, 게이트 절연막 형성 후의 가열 처리에 의해 게이트 절연막의 막질, 산화물 반도체막과의 계면 특성이 개질되는 절연막이어도 좋다. 어떠한 경우든, 게이트 절연막으로서 막질이 양호한 것은 물론, 산화물 반도체막과의 계면 준위 밀도를 저감하고, 양호한 계면을 형성할 수 있는 것이면 된다.
또한, 85℃, 2×106V/cm, 12시간의 게이트 바이어스·열 스트레스 시험(BT 시험)에서는, 불순물이 산화물 반도체막에 첨가되어 있으면, 불순물과 산화물 반도체막의 주성분과의 결합이, 강전계(B: 바이어스)와 고온(T: 온도)에 의해 절단되고, 생성된 미결합이 역치 전압(Vth)의 드리프트를 유발하게 된다.
이에 대해, 산화물 반도체막의 불순물, 특히 수소나 물 등을 최대한 제거하고, 상기와 같이 게이트 절연막과의 계면 특성을 양호하게 함으로써, BT 시험에 대해서도 안정적인 트랜지스터를 얻을 수 있도록 하였다.
스퍼터링법으로 게이트 절연막(111)을 형성함으로써 게이트 절연막(111) 중의 수소 농도를 저감할 수 있다. 스퍼터링법에 의해 산화 실리콘막을 형성하는 경우에는, 타겟으로 실리콘 타겟 또는 석영 타겟을 이용하고, 스퍼터링 가스로 산소 또는, 산소 및 아르곤의 혼합 가스를 이용하여 행한다.
한편, 산화물 반도체막에 접하여 형성되는 절연막에 할로겐 원소(예를 들어, 불소 또는 염소)를 포함시키고, 또는 산화물 반도체막을 노출시킨 상태에서 할로겐 원소를 포함하는 가스 분위기 중에서의 플라즈마 처리에 의해 산화물 반도체막에 할로겐 원소를 포함시키고, 산화물 반도체막 또는 이 산화물 반도체막에 접하여 형성되는 절연막과의 계면에 존재할 수 있는, 수소, 물, 수산기 또는 수소화물 (수소 화합물이라고도 한다) 등의 불순물을 배제하여도 좋다. 절연막에 할로겐 원소를 포함시키는 경우에는, 이 절연막 중에서의 할로겐 원소 농도는, 5×1018cm-3~1×1020cm-3 정도로 하면 된다.
또한, 상기와 같이 산화물 반도체막 중 또는 산화물 반도체막과 이에 접하는 절연막의 계면에 할로겐 원소를 포함시켜, 산화물 반도체막과 접하여 형성된 절연막이 산화물 절연막인 경우에는, 산화물 반도체막과 접하지 않는 쪽의 산화물 절연막을, 질소물 절연막으로 덮는 것이 바람직하다. 즉, 산화물 반도체막에 접하는 산화물 절연막 위에 접하여 질화 실리콘막 등을 형성하면 된다. 이와 같은 구조로 함으로써, 수소, 물, 수산기 또는 수소화물 등의 불순물이 산화물 절연막으로 침입하는 것을 저감할 수 있다.
게이트 절연막(111)은, 제 1 전극(105), 산화물 반도체막(107), 및 제 2 전극(109) 측에서 산화 실리콘막과 질화 실리콘막을 적층한 구조로 할 수도 있다. 예를 들어, 제 1 게이트 절연막으로 막후 5nm 이상 300nm 이하의 산화 실리콘막(SiOx(x>0))을 형성하고, 제 1 게이트 절연막 위에 제 2 게이트 절연막으로 스퍼터링법에 의해 막후 50nm 이상 200nm 이하의 질화 실리콘막(SiNy(y>0))을 적층하여, 막후 100nm의 게이트 절연막으로 하여도 좋다. 본 실시형태에서는, 압력 0.4Pa, 고주파 전원 1.5kW, 산소 및 아르곤(산소 유량 25sccm: 아르곤 유량 25sccm=1:1) 분위기 하에서 RF 스퍼터링법에 의해 막후 100nm의 산화 실리콘막을 형성한다.
다음으로, 불활성 가스 분위기 하, 또는 산소 가스 분위기 하에서 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 행한다. 이 가열 처리에 의해, 제 1 가열 처리에서 발생한 산소 결함에 산소를 공급함으로써, 도너가 되는 산소 결함을 저감하고, 화학량논비를 만족하는 구성으로 할 수 있고, 산화물 반도체막(107)을 i형화 또는 실질적으로 i형화 할 수 있다. 한편, 이 제 2 가열 처리는, 나중에 형성되는 제 3 전극(113), 절연막(117), 또는 배선(125, 129) 중 어느 하나를 형성한 후에 하여도 좋다. 이 가열 처리에 의해, 산화물 반도체막 중에 포함되는 수소 또는 물을 게이트 절연막에 확산시킬 수 있다.
다음으로, 게이트 절연막(111) 위에 게이트 전극으로 기능하는 제 3 전극(113)을 형성한다.
제 3 전극(113)은, 게이트 절연막(111) 위에 제 3 전극(113)이 되는 도전막을 스퍼터링법, CVD법, 또는 진공 증착법으로 형성하고, 이 도전막 위에 포토리소 그래피 공정에 의해 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 도전막을 에칭하여 형성할 수 있다.
본 실시형태에서는, 두께 150nm의 티탄막을 스퍼터링법에 의해 형성한 후, 포토리소 그래피 공정에 의해 형성한 레지스트 마스크를 이용하여 에칭하여 제 3 전극(113)을 형성한다.
이상의 공정에서, 수소 농도가 저감되고 고순도화된 산화물 반도체막(107)을 갖는 트랜지스터(145)를 형성할 수 있다.
다음으로, 도 11(A)에 나타낸 바와 같이, 게이트 절연막(111) 및 제 3 전극(113) 위에 절연막(117)을 형성한 후, 콘택트홀(119, 123)을 형성한다.
절연막(117)은, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 또는 산화질화 알루미늄막 등의 산화물 절연막, 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 또는 질화산화 알루미늄막 등의 질화물 절연막을 이용한다. 또는, 산화물 절연막 및 질화물 절연막의 적층으로 할 수도 있다.
절연막(117)은, 스퍼터링법, CVD법 등으로 형성한다. 한편, 스퍼터링법으로 절연막(117)을 형성하는 경우, 기판(101)을 100℃~400℃ 온도로 가열하고, 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 질소를 포함하는 스퍼터링 가스를 도입하여 실리콘 타겟을 이용하여 절연막을 형성하여도 좋다. 이 경우에도, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 절연막을 형성하는 것이 바람직하다.
한편, 절연막(117) 형성 후, 추가로, 대기중, 100℃ 이상 200℃ 이하, 1 시간 이상 30 시간 이하에서 가열 처리를 하여도 좋다. 이 가열 처리에 의해, 노멀리 오프가 되는 트랜지스터를 얻을 수 있다. 따라서 표시 장치나 반도체 장치의 신뢰성을 향상시킬 수 있다.
컨택트홀(119, 123)은, 포토리소 그래피 공정에 의해 레지스트 마스크를 형성하고, 선택적으로 에칭하여 게이트 절연막(111) 및 절연막(117)의 일부를 제거하여, 제 1 전극(105), 제 2 전극(109), 및 제 3 전극(113)에 달하는 컨택트홀(119, 123)을 형성한다.
다음으로, 게이트 절연막(111), 및 컨택트홀(119, 123) 위에 도전막을 형성한 후, 포토리소 그래피 공정에 의해 형성한 레지스트 마스크를 이용하여 에칭하여, 배선(125, 129)을 형성한다(도 11(B) 참조). 한편, 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않으므로, 제조 비용을 삭감할 수 있다.
배선(125, 129)은, 제 1 전극(105)과 동일하게 형성할 수 있다.
한편, 제 3 전극(113) 및 배선(125, 129) 사이에 평탄화를 위한 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막의 대표예로는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 이용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인보론 유리) 등이 있다. 한편, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막을 형성하여도 좋다.
한편 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로는 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 이용하여도 좋다. 또한, 유기기는 플루오로기를 갖고 있어도 좋다.
평탄화 절연막의 형성법은, 특별히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀코팅, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프 셋 인쇄 등), 닥터 나이프, 롤코터, 커텐 코터, 나이프 코터 등을 이용할 수 있다.
상기와 같이 산화물 반도체막 중의 수소 농도를 저감하고, 고순도화할 수 있다. 이에 따라 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리로, 캐리어 밀도가 매우 적고, 밴드갭이 넓은 산화물 반도체막을 형성할 수 있다. 이로 인해, 대면적 기판을 이용하여 트랜지스터를 제작할 수 있으므로, 양산성을 높일 수 있다. 또한, 이 수소 농도가 저감되고 고순도화된 산화물 반도체막을 이용함으로써, 내압이 높고, 쇼트 채널 효과에 강하며, 온 오프 비가 높은 트랜지스터를 제작할 수 있다.
본 실시형태는, 다른 실시형태에서 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 실시형태 2에 나타낸 트랜지스터의 제작 방법에 대해, 도 10(A) 내지 도 10(C) 및 도 12를 이용하여 설명한다.
실시형태 5와 마찬가지로, 도 10(A)에 나타낸 바와 같이, 기판(101) 위에 절연막(103) 및 제 1 전극(105)을 형성한다. 다음으로, 도 10(B)에 나타낸 바와 같이, 제 1 전극(105) 위에 산화물 반도체막(107) 및 제 2 전극(109)을 형성한다.
다음으로, 제 1 가열 처리를 행한다. 본 실시형태에서의 제 1 가열 처리는, 상기 실시형태에서의 제 1 가열 처리와는 다른 것이고, 이 가열 처리에 의해, 도 12에 나타낸 바와 같이, 표층부에 결정 영역(157)이 형성되는 산화물 반도체막(151a)을 형성할 수 있다.
본 실시형태에서는, 저항 발열체 등의 발열체에서의 열전도 및 열복사의 적어도 한쪽에 의해 피처리물을 가열하는 장치를 이용하여 제 1 가열 처리를 행한다. 여기서, 가열 처리 온도는 500℃ 이상 750℃ 이하, 바람직하게는 550℃ 이상 기판의 변형점 미만으로 하는 것이 적합하다. 한편, 가열 처리 온도의 상한에 대해, 발명의 본질적인 부분에서의 요구는 없으나, 가열 처리 온도의 상한은 기판(101)의 내열성 범위 내로 할 필요가 있다. 또한, 가열 처리 시간은, 1분 이상 10분 이하로 하는 것이 적합하다. 상술한 바와 같은 RTA 처리를 적용함으로써, 단시간에 가열 처리를 행할 수 있으므로, 기판(101)에 대한 열의 영향을 작게 할 수 있다. 즉, 가열 처리를 장시간 행하는 경우와 비교하여, 가열 처리 온도의 상한을 높일 수 있다. 또한, 산화물 반도체막의 표면 근방에, 소정 구조의 결정 영역을 선택적으로 형성할 수 있다.
본 실시형태에서 이용할 수 있는 가열 장치로는, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치 등이 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프에서 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용하여 가열 처리를 하는 장치이다. 기체로는, 아르곤 등의 희가스, 또는 질소와 같이 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들어, 제 1 가열 처리로, 650℃~700℃의 고온으로 가열한 질소 또는 희가스 등의 불활성 가스 분위기로 기판을 이동하고, 수 분간 가열한 후, 고온으로 가열한 불활성 가스 중에서 기판을 꺼내는 GRTA를 하여도 좋다. GRTA를 이용하면 단시간에서의 고온 가열 처리가 가능해진다.
한편, 제 1 가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수소, 물, 수산기 또는 수소화물 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
한편, 상기 가열 처리는, 산화물 반도체막을 형성한 후인 경우라면 어느 타이밍에 행하여도 좋으나, 탈수화 또는 탈수소화를 촉진시키기 위해서는, 산화물 반도체막(107)의 표면에 다른 구성 요소를 형성하기 전에 행하는 것이 적합하다. 또한, 상기 가열 처리는, 1회에 한정되지 않으며, 복수 회 행하여도 좋다.
이 후, 실시형태 5와 마찬가지로, 게이트 절연막과, 게이트 전극으로 기능하는 제 3 전극을 형성하여 트랜지스터를 제작한다.
산화물 반도체막(151a)의 표면에 결정 영역(157)을 가짐으로써, 소스 및 드레인 간의 저항이 저감하는 동시에, 산화물 반도체막(151a) 표면에서의 캐리어 이동도가 향상한다. 이로 인해, 이 산화물 반도체막(151a)을 갖는 트랜지스터의 전계 효과 이동도가 높고, 양호한 전기 특성을 실현할 수 있다.
또한, 결정 영역(157)은, 비정질 영역(155)과 비교하여 안정적이므로, 이를 산화물 반도체막(151)의 표면 근방에 가짐으로써, 비정질 영역(155)에 불순물(예를 들어 수소, 물, 수산기 또는 수소화물 등)이 들어가게 되는 것을 저감할 수 있다. 이로 인해, 산화물 반도체막(151a)의 신뢰성을 향상시킬 수 있다.
이상의 공정에 의해 산화물 반도체막 중의 수소 농도를 저감하고, 고순도화할 수 있다. 이에 의해 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리로, 캐리어 밀도가 극단적으로 적고, 밴드갭이 넓은 산화물 반도체막을 형성할 수 있다. 이로 인해, 대면적 기판을 이용하여 트랜지스터를 제작할 수 있으므로, 양산성을 높일 수 있다. 또한, 이 수소 농도가 저감되고 고순도화된 산화물 반도체막을 이용함으로써, 내압이 높고, 쇼트 채널 효과에 강하며, 온 오프 비가 높은 트랜지스터를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 도 1에 나타낸 트랜지스터의 제조 공정에 대해, 도 10(A) 내지 도 10(C)를 이용하여 설명한다.
실시형태 5와 마찬가지로, 도 10(A)에 나타낸 바와 같이, 기판(101) 위에 절연막(103)을 성막하고, 섬 모양의 제 1 전극(105)을 형성한다.
다음으로, 도 10(B)에 나타낸 바와 같이, 섬 모양의 제 1 전극(105) 위에 산화물 반도체막(107) 및 섬 모양의 제 2 전극(109)을 형성한다.
한편, 산화물 반도체막을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 제 1 전극(105)의 표면에 부착되어 있는 파티클을 제거함으로써, 제 1 전극(105) 및 산화물 반도체막의 계면에서의 저항을 저감할 수 있으므로 바람직하다. 한편, 아르곤 분위기 대신 질소, 헬륨 등을 이용하여도 좋다.
기판(101) 및 제 1 전극(105) 위에 스퍼터링법에 의해 산화물 반도체막을 형성한다. 다음으로, 산화물 반도체막 위에 도전막을 형성한다.
본 실시형태에서는, 산화물 반도체막을 In-Ga-Zn-O계 금속 산화물 타겟을 이용한 스퍼터링법에 의해 형성한다. 본 실시형태에서는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 기판을 실온 이상 400℃ 미만의 온도로 가열한다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서, 수소, 물, 수산기 또는 수소화물 등이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로 기판(101) 및 제 1 전극(105) 위에 산화물 반도체막을 형성한다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 승화 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로는, 터보 펌프에 콜드 트랩을 구비한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 처리실은, 예를 들어, 수소, 물, 수산기 또는 수소화물(더욱 바람직하게는 탄소 원자를 포함하는 화합물도 포함.)이 배기되므로, 이 처리실에서 형성한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 크라이오 펌프에 의해 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 스퍼터링을 행함으로써, 기판 온도가 실온에서 400℃ 미만이어도, 도너가 되는 수소 원자, 물 등의 불순물을 저감할 수 있고, 화학량논비를 만족하는 구성인 i형 또는 실질적으로 i형인 산화물 반도체막을 형성할 수 있다.
본 실시형태에서는, 기판과 타겟 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기 하에서의 성막 조건이 적용된다. 한편, 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 가루형 물질(파티클, 먼지라고도 한다.)을 경감할 수 있고, 막후 분포도 균일해지므로 바람직하다. 산화물 반도체막은 바람직하게는 30nm 이상 3000nm 이하로 한다. 한편, 적용하는 산화물 반도체막 재료에 따라 적절한 두께는 다르며, 재료에 따라 적절히 두께를 선택하면 된다.
다음으로, 제 2 전극(109)이 되는 도전막을, 제 1 전극(105)의 재료 및 수법을 이용하여 형성한다.
다음으로, 실시형태 5와 마찬가지로, 제 2 전극(109)이 되는 도전막 및 산화물 반도체막(107)이 되는 산화물 반도체막을 에칭하여, 제 2 전극(109) 및 산화물 반도체막(107)을 형성한다. 원하는 형상의 산화물 반도체막(107) 및 제 2 전극(109)을 형성하기 위해, 재료에 맞추어 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
다음으로, 도 10(C)에 나타낸 바와 같이, 실시형태 5와 마찬가지로, 제 1 전극(105), 산화물 반도체막(107), 제 2 전극(109) 위에 게이트 절연막(111)을 형성한다. 한편, 본 실시형태에서는, 산화물 반도체막 중에 포함되는 수소 농도가 저감되어 있으므로, 게이트 절연막(111)을 형성하기 전에, 실시형태 6에 나타낸 제 1 가열 처리는 하지 않아도 좋다. 게이트 절연막(111)은, 산화물 반도체막(107)과의 계면 특성이 양호한 것으로 하는 것이 바람직하며, μ파(2.45GHz)를 이용한 고밀도 플라즈마 CVD로 치밀한 게이트 절연막(111)을 형성함으로써, 치밀하고 절연 내압이 높은 고품질의 절연막을 형성할 수 있으므로 바람직하다. 또한, 게이트 절연막으로 양질의 절연막을 형성할 수 있는 것이면, 스퍼터링법이나 플라즈마 CVD법 등 다른 형성 방법을 적용할 수 있다. 나아가, 스퍼터링법이나 플라즈마 CVD법으로 형성한 절연막 표면에, μ파(2.45GHz)를 이용한 고밀도 플라즈마를 조사함으로써, 더욱 치밀하고 절연 내압이 높은 고품질의 게이트 절연막을 형성할 수 있으므로 바람직하다.
한편, 게이트 절연막(111)을 형성하기 전에 역스퍼터링을 행하고, 적어도 산화물 반도체막(107)의 표면에 부착되어 있는 레지스트 잔사 등을 제거하는 것이 바람직하다.
또한, 게이트 절연막(111)을 형성하기 전에 N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리에 의해 노출되어 있는 산화물 반도체막의 표면에 부착된 수소, 물, 수산기 또는 수소화물 등을 제거하여도 좋다. 또한, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리를 하여도 좋다. 플라즈마 처리를 한 경우, 대기에 접촉하지 않고, 산화물 반도체막의 일부에 접하는 게이트 절연막(111)을 형성하는 것이 바람직하다.
또한, 게이트 절연막(111)에, 수소, 물, 수산기 또는 수소화물 등이 가능한한 포함되지 않도록 하기 위해, 전처리로, 스퍼터링 장치의 예비 가열실에서 제 1 전극(105)에서 제 2 전극(109)까지 형성된 기판(101)을 예비 가열하고, 기판(101)에 흡착된 수소, 물, 수산기 또는 수소화물 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또는, 게이트 절연막(111)을 형성한 후, 기판(101)을, 스퍼터링 장치의 예비 가열실에서 예비 가열하여, 기판(101)에 흡착된 수소, 물, 수산기 또는 수소화물 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 한편, 예비 가열 온도로는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 한편, 예비 가열실에 형성하는 배기 수단은 크라이오 펌프가 바람직하다. 한편, 이 예비 가열 처리는 생략할 수도 있다.
게이트 절연막(111)은, 제 1 전극(105), 산화물 반도체막(107), 및 제 2 전극(109) 측에서 산화 실리콘막과 질화 실리콘막을 적층한 구조로 할 수도 있다. 예를 들어, 제 1 게이트 절연막으로 스퍼터링법에 의해 막후 5nm 이상 300nm 이하의 산화 실리콘막(SiOx(x>0))을 형성하고, 제 1 게이트 절연막 위에 제 2 게이트 절연막으로 막후 50nm 이상 200nm 이하의 질화 실리콘막(SiNy(y>0))을 적층하여, 게이트 절연막으로 한다.
다음으로, 도 10(C)에 나타낸 바와 같이, 실시형태 5와 마찬가지로, 게이트 절연막(111) 위에 게이트 전극으로 기능하는 제 3 전극(113)을 형성한다.
이상의 공정에서, 수소 농도가 저감된 산화물 반도체막(107)을 갖는 트랜지스터(145)를 형성할 수 있다.
상기와 같이 산화물 반도체막을 형성할 때에, 반응 분위기 중에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거함으로써, 이 산화물 반도체막 중의 수소 농도를 저감할 수 있다. 이에 의해 산화물 반도체막의 안정화를 도모할 수 있다.
다음으로, 도 11(A)에 나타낸 바와 같이, 실시형태 5와 마찬가지로, 게이트 절연막(111) 및 제 3 전극(113) 위에 절연막(117)을 형성한 후, 컨택트홀(119, 123)을 형성한다. 한편, 절연막(117)의 형성 후, 추가로 실시형태 6과 마찬가지로, 대기 중, 100℃ 이상 200℃ 이하, 1 시간 이상 30 시간 이하에서의 가열 처리를 하여도 좋다. 이 가열 처리에 의해, 노멀리 오프가 되는 트랜지스터를 얻을 수 있다. 따라서 표시 장치나 반도체 장치의 신뢰성을 향상시킬 수 있다.
다음으로, 도 11(B)에 나타낸 바와 같이, 실시형태 5와 마찬가지로, 배선(125, 129)을 형성한다.
한편, 제 3 전극(113) 및 배선(125, 129) 사이에 평탄화를 위한 평탄화 절연막을 형성하여도 좋다.
상기와 같이 산화물 반도체막을 형성하는데 있어, 반응 분위기 중에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거함으로써, 이 산화물 반도체막 중의 수소 농도를 저감하고, 고순도화할 수 있다. 이에 따라 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리에서, 캐리어 밀도가 매우 적고, 밴드갭이 넓은 산화물 반도체막을 형성할 수 있다. 이로 인해, 대면적 기판을 이용하여 트랜지스터를 제작할 수 있으므로, 양산성을 높일 수 있다. 또한, 이 수소 농도가 저감되고 고순도화된 산화물 반도체막을 이용함으로써, 내압이 높고, 쇼트 채널 효과에 강하며, 온 오프 비가 높은 트랜지스터를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
실시형태 1 내지 실시형태 7에 나타낸 트랜지스터를 갖는 회로를 이용한 형태에 대해 설명한다.
실시형태 1 내지 실시형태 7에 나타낸 트랜지스터는, 온 오프 비가 높고, 내압이 높으며, 열화가 적으므로, 에어컨, 냉장고, 밥솥, 태양광 발전 시스템 등의 인버터 기술을 응용한 가전 제품, 노트북 컴퓨터를 비롯한 배터리 구동형 휴대 정보 단말기기, 스트로보스코프 등의 전력 증폭 장치, 전기 자동차, DC/DC(직류/직류) 컨버터 회로, 모터 제어 회로, 오디오 증폭기, 로직 회로, 스위치 회로, 고주파 리니어 증폭기 등에 이용할 수 있다.
여기서, 실시형태 1 내지 실시형태 7에 나타낸 트랜지스터를 이용하여 구성되는 인버터를 구비한 태양광 발전 시스템의 일 예에 대해, 도 13을 참조하여 설명한다. 한편, 여기서는, 주택 등에 설치되는 태양광 발전 시스템의 구성의 일 예에 대해 나타낸다.
도 13에 나타낸 주택용 태양광 발전 시스템은, 태양광 발전의 상황에 따라, 전력의 공급 방식을 변경하는 시스템이다. 예를 들어, 맑은 날 등 태양광 발전이 이루어지는 상황에서는, 태양광 발전에 의해 생긴 전력을 가정 내에서 소비하고, 또한, 여분의 전력은 전력 회사에서의 배전선(414)에 공급한다. 한편, 태양광 발전에 의한 전력이 부족한 야간이나 우천 시에는, 배전선(414)에서 전기를 공급받아 이를 가정 내에서 소비한다.
도 13에 나타낸 주택용 태양광 발전 시스템은, 태양광을 전력(직류)으로 변환하는 태양 전지 패널(400)이나, 이 전력을 직류에서 교류로 변환하는 인버터(404) 등을 포함한다. 인버터(404)에서 출력되는 교류 전력은, 각종 전기 기구(410)를 동작시키는 전력으로 사용된다.
여분의 전력은, 배전선(414)을 통하여 가정 외로 공급된다. 즉, 이 시스템을 이용하여 전력의 매각이 가능하다. 직류 개폐기(402)는, 태양 전지 패널(400)과 인버터(404)의 접속 또는 차단을 선택하기 위해 설치되어 있다. 또한, 교류 개폐기(408)는, 배전선(414)과 접속되는 트랜스(412)와 분전반(406)의 접속 또는 차단을 선택하기 위해 설치되어 있다.
상기 인버터에, 개시하는 발명의 반도체 장치를 적용함으로써, 신뢰성이 높고 저렴한 태양광 발전 시스템을 실현할 수 있다.
본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
본 실시예에서는, 쇼트 채널 효과가 발생하기 어렵고, 온 오프 비가 높은 트랜지스터의 산화물 반도체막의 두께 및 채널 폭에 대해 이차원 디바이스 시뮬레이터를 이용하여 계산한 결과를, 도 14(A) 및 도 14(B), 도 15(A) 및 도 15(B), 도 16(A) 및 도 16(B)를 이용하여 설명한다. 한편, 여기서는, 디바이스 시뮬레이터로 Silvaco 사의 Atlas를 이용하였다.
먼저, 계산을 한 트랜지스터의 구조에 대해, 도 1(A) 및 도 1(B)를 이용하여 설명한다. 제 1 전극(105) 및 제 2 전극(109)은, 산화물 반도체막(107)과 오믹 접촉이 가능한 재료(대표적으로는 티탄)를 상정하고, 일함수를 4.3eV로 하였다. 산화물 반도체막(107)을 In-Ga-Zn-O막으로 하고, 전자 친화력을 4.3eV로 하였다. 게이트 절연막(111)을 두께 100nm의 SiO2로 하였다. 또한, 산화물 반도체막(107)의 두께를 L로 하고, 도 1(A)의 W2를 1㎛로 고정하고, W1 및 L을 변화시켜 계산하였다.
디바이스 시뮬레이터에 의해, 온 오프 비를 계산하고, 온 오프 비가 1×107의 동작을 나타낸 L 및 W1의 관계를 직선(201)으로 나타내고, 온 오프 비가 1×107 이상의 동작을 나타낸 L 및 W1의 영역을 해칭(203)으로 도시하였다(도 14(A) 참조). 또한, Vds(소스 드레인 전압)가 10V와 0.1V 각각의 역치 전압의 차이(이하, ΔVth로 나타낸다.)를 계산하고, ΔVth가 -0.5V일 때의 L 및 W1의 관계를 직선(211)으로 나타내고, ΔVth가 -1V일 때의 L 및 W1의 관계를 파선(213)으로 나타내고, ΔVth가 -2V일 때의 L 및 W1의 관계를 파선(215)으로 도시하였다. 또한, ΔVth가 -0.5V 이하인 영역을 해칭(217)으로 나타내고, ΔVth가 -0.5V 보다 크고 -1V 이하인 영역을 해칭(219)으로 도시하였다(도 14(B) 참조).
도 14(A)의 해칭(203)에서 나타낸 영역을 만족하는 L 및 W1의 관계를 만족함으로써, 트랜지스터의 온 오프 비를 높일 수 있다. 나아가, 도 14(B)의 해칭(219)에서 나타낸 영역을 만족하는 L 및 W1의 관계, 더욱 바람직하게는 도 14(B)의 해칭(217)에서 나타낸 영역을 만족하는 L 및 W1의 관계를 만족함으로써, 트랜지스터의 온 오프 비를 높이는 동시에, 쇼트 채널 효과를 억제할 수 있다.
다음으로, 도 15(A) 및 도 16(A)에, L을 1㎛, W1을 0.7㎛, 제 2 전극(109)의 폭을 0.5㎛로 했을 때의 산화물 반도체에서의 캐리어 밀도 분포를 나타내고, 도 15(B) 및 도 16(B)에 L을 1㎛, W1을 1.2㎛, 제 2 전극(109)의 폭을 1.0㎛로 했을 때의 산화물 반도체에서의 캐리어 밀도 분포를 나타낸다. 한편, 도 15는 VGS(게이트 소스 전압)를 -2V로 한 오프 상태의 캐리어 밀도 분포를 나타내고, 도 16은 VGS(게이트 소스 전압)를 +2V로 한 온 상태의 캐리어 밀도 분포를 나타낸다. 또한, 게이트 전극으로 기능하는 제 3 전극(113)이 게이트 절연막(111)을 통해 제 2 전극(109) 위를 덮고 있으나, 이는 시뮬레이션의 도형을 간략화하기 위한 것으로, 시뮬레이션 결과에는 영향이 없다.
도 15(A)에 나타낸 트랜지스터는, 캐리어 밀도가 낮은 영역(캐리어 밀도 1×10-6~1×10-10cm-3)이 산화물 반도체막(107)의 중앙까지 퍼져 있으므로, 도 15(B)와 비교하여 오프 상태에서 오프 전류를 저감할 수 있다. 도 16(A) 및 도 16(B)는 각각, 산화물 반도체막(107)의 표면뿐만 아니라 중앙에서도 전자 밀도가 높고, 게이트 절연막과 접하는 산화물 반도체막의 표면뿐만 아니라, 산화물 반도체막의 내부까지 채널 형성 영역이 형성되어 있는 것을 알 수 있다. 이상에서, 본 실시예에 나타낸 트랜지스터는, 온 전류를 높일 수 있는 것을 알 수 있다.
본 실시예에서는, 산화물 반도체의 캐리어 밀도에 대해, 도 17 및 도 18(A) 및 도 18(B)를 이용하여 설명한다.
먼저, 용량 전압(CV) 측정에 이용한 시료의 구조에 대해 도 17을 이용하여 설명한다.
유리 기판(501) 위에 두께 300nm의 티탄막(503)을 스퍼터링법에 의해 형성하고, 그 위에 두께 100nm의 질화 티탄막(505)을 스퍼터링법에 의해 형성하였다.
질화 티탄막(505) 위에 산화물 반도체막(507)으로, 두께 2000nm의 In-Ga-Zn-O막을 스퍼터링법에 의해 형성하였다. 이때의 퇴적 조건은, 스퍼터링 가스로 유량 30sccm의 Ar, 유량 15sccm의 산소를 이용하고, 타겟 및 기판 간격을 60mm로 하고, 직류(DC) 전원 0.5kW, 성막 온도를 실온으로 하였다.
다음으로, CVD법에 의해 두께 300nm의 산화질화 실리콘막(509)을 형성하고, 그 위에 두께 300nm의 은막(511)을 형성하였다.
다음으로, 이 시료를 CV 측정한 결과를 도 18(A)에 나타내고, 도 18(A)에 나타낸 측정 결과에서 전압에 대한 C-2 곡선을 도 18(B)에 나타내었다. 여기서, 시료의 약반전 상태에서의 C-2 곡선의 기울기를 수학식 7에 대입함으로써, 캐리어 밀도를 구할 수 있다. 한편, 도 18(B)에서 C-2 곡선을 실선으로 나타내고, 약반전 상태에서의 C-2의 기울기를 파선으로 나타낸다. 기울기는 1.96×1018C-2V-1이었다.
[수학식 7]
Figure 112012047117074-pct00005
한편, e는 소전하, εs는 산화물 반도체의 비유전율, ε0는 진공의 유전율, n은 캐리어 밀도이다.
수학식 7에서, 본 실시예의 산화물 반도체의 캐리어 밀도는, 6×1010cm-3이었다. 이 점에서, 본 실시예에 나타낸 산화물 반도체의 캐리어 밀도가 매우 낮은 것을 알 수 있다.
본 실시예에서는, 가열 처리에 의해 탈수화 또는 탈수소화한 산화물 반도체막에 대해, TEM 분석법을 이용하여 해석한 결과에 대해 도 19(A) 및 도 19(B), 도 20(A) 및 도 20(B) 및 도 21(A) 및 도 21(B)를 이용하여 설명한다.
먼저 시료의 제작 방법에 대해 설명한다.
기판(601) 위에 스퍼터링법에 의해 산화물 반도체막을 성막하였다.
여기서는, 기판(601)으로, EagleXG 기판(코닝사 제품)을 이용하였다. 산화물 반도체막은, In2O3:Ga2O3:ZnO=1:1:1의 금속산화물 타겟을 사용하여, In-Ga-Zn-O막(603)을 퇴적하였다. 이 시료를 비교예인 시료 B로 한다.
다음으로, 전기로 장치를 이용하여 질소 가스 분위기 중에서 650℃, 60분간 가열 처리를 하였다. 가열 처리 한 산화물 반도체막을 산화물 반도체막(605)으로 한다. 이 시료를 시료 A로 한다.
각각의 시료의 결정 상태를 조사하기 위해, 고분해능 투과 전자 현미경(히타치 제작소 제품 'H9000-NAR' : TEM)을 이용하여, 가속 전압을 300kV로 하여, 단면의 결정 상태를 관찰하였다. 도 19에 시료 A의 단면 사진을 나타내고, 도 20에 시료 B의 단면 사진을 나타낸다. 한편, 도 19(A), 도 20(A)는 저배율 사진(200만 배), 도 19(B), 도 20(B)는 고배율 사진(400만 배)이다.
도 19(A) 및 도 19(B)에 도시한, 650℃에서 60분간, 전기로에서 가열 처리를 한 시료 A는, 그 단면에서, 표층부에 연속되는 격자상이 관찰되었다. 특히 도 19(B)의 고배율 사진에서는, 흰 틀로 둘러싸인 영역에 명료한 격자상이 관찰되고, 정렬된 결정의 존재가 시사되어 있다. 이 점에서, 650℃에서 60분간, 전기로에서의 가열 처리에서 In-Ga-Zn-O막의 표층부는 결정화하고, 결정 영역을 갖게 된다는 점이 명확해졌다. 한편, 표층부를 제외한 다른 영역에서는, 연속되는 명료한 격자상은 관찰되지 않으며, 비정질 영역의 군데군데에 미세 결정 입자가 떠 있는 모습이 확인되었다. 미세 결정의 입자 크기는 2nm 이상 4nm 이하의 이른바 나노 크리스탈이었다.
한편, 도 20(시료 B)의 단면 사진에서는 막후 방향의 어느 영역에서도 명료한 격자상은 관찰되지 않아, 비정질인 것이 확인되었다.
다음으로, 650℃에서 60분간, 전기로에서 가열 처리를 행한 시료 A의 표층부의 확대 사진을 도 21(A)에 나타내고, 결정 영역의 전자선 회절 패턴을 도 21(B)~도 21(F)에 나타내었다. 표층부의 확대 사진(도 21(A))에는, 격자상이 나열된 방향을 나타낸 1~5의 화살표가 나타나 있고, 막의 표면에 대해 수직 방향으로 결정이 성장되어 있는 것을 알 수 있다. 도 21(B), 도 21(C), 도 21(D), 도 21(E), 도 21(F)에 나타낸 전자선 회절 패턴은 각각, 화살표 번호인 1, 2, 3, 4, 5의 위치에서 관측된 것으로, C축 방향의 배향이 확인되어 있다. 또한, 이 전자선 회절 패턴과 기존의 격자 상수를 비교한 결과, 결정 구조는 InGaZnO4인 것이 판명되었다.
이상의 해석 결과에 의해, 650℃에서 60분간, 전기로에서 가열 처리를 행한 시료는, 그 표층부에 결정 영역이 존재하는 것을 확인할 수 있었다.
101; 기판 103; 절연막
105; 전극 107; 산화물 반도체막
109; 전극 111; 게이트 절연막
113; 전극 117; 절연막
119; 콘택트홀 123; 콘택트홀
125; 배선 129; 배선
131; 배선 145; 트랜지스터
151; 산화물 반도체막 155; 비정질 영역
157; 결정 영역 161; 두꺼운 실선
163; 두꺼운 일점 쇄선 165; 가는 실선
167; 가는 일점 쇄선 201; 직선
203; 해칭 211; 직선
213; 파선 215; 파선
217; 해칭 219; 해칭
400; 태양 전지 패널 402; 직류 개폐기
404; 인버터 406; 분전반
408; 교류 개폐기 410; 전기 기구
412; 트랜스 414; 배전선
501; 유리 기판 503; 티탄막
505; 질화 티탄막 507; 산화물 반도체막
509; 산화질화 실리콘막 511; 은막
601; 기판 605; 산화물 반도체막
151a; 산화물 반도체막

Claims (20)

  1. 트랜지스터로서,
    기판 위의 제 1 전극;
    상기 제 1 전극의 상면에 있으며, 상기 제 1 전극의 상면에 접촉하는 산화물 반도체;
    상기 산화물 반도체의 상면에 있으며, 상기 산화물 반도체의 상면에 접촉하는 제 2 전극;
    상기 제 1 전극, 상기 산화물 반도체, 및 상기 제 2 전극을 덮는 게이트 절연막; 및
    상기 게이트 절연막을 사이에 두고, 적어도 상기 산화물 반도체의 측면과 대향하는 제 3 전극을 포함하고,
    상기 산화물 반도체는 진성 반도체이고,
    상기 산화물 반도체의 두께는 1㎛ 보다 크고,
    상기 제 1 전극 및 상기 제 2 전극 중 한쪽의 일함수는 상기 산화물 반도체의 전자 친화력 이하이고, 상기 제 1 전극 및 상기 제 2 전극 중 나머지 한쪽의 일함수는 상기 산화물 반도체의 상기 전자 친화력보다 높은, 트랜지스터.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 2 전극은 상기 산화물 반도체의 상면 전체와 접촉하는, 트랜지스터.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 산화물 반도체는, 캐리어 밀도가 1×1011cm-3 미만인, 트랜지스터.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 제 3 전극은 환상(ring shape)을 가진, 트랜지스터.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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