KR101862539B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR101862539B1
KR101862539B1 KR1020127027699A KR20127027699A KR101862539B1 KR 101862539 B1 KR101862539 B1 KR 101862539B1 KR 1020127027699 A KR1020127027699 A KR 1020127027699A KR 20127027699 A KR20127027699 A KR 20127027699A KR 101862539 B1 KR101862539 B1 KR 101862539B1
Authority
KR
South Korea
Prior art keywords
oxide semiconductor
layer
electrode layer
semiconductor layer
transistor
Prior art date
Application number
KR1020127027699A
Other languages
English (en)
Other versions
KR20130062920A (ko
Inventor
마사미 엔도
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20130062920A publication Critical patent/KR20130062920A/ko
Application granted granted Critical
Publication of KR101862539B1 publication Critical patent/KR101862539B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors

Abstract

속성들이 양호한 고 전력 응용을 위한 반도체 장치를 제공하는 것을 목적으로 한다. 상술된 문제를 해결하기 위한 수단은 이하 기술되는 트랜지스터를 형성하기 위한 것이다. 트랜지스터는 소스 전극층; 소스 전극층과 접하는 산화물 반도체층; 산화물 반도체층과 접하는 드레인 전극층; 소스 전극층, 드레인 전극층 및 산화물 반도체층과 중첩하는 게이트 전극층의 일부; 및 게이트 전극층의 전체 표면과 접하는 게이트 절연층을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 기술 분야는 산화물 반도체를 사용하는 반도체 장치에 관한 것이다.
최근에, 평판형 표시들로 대표되는 많은 액정 표시 장치들 및 발광 표시 장치들에 사용되는 트랜지스터들은 비정질 실리콘 또는 다결정 실리콘과 같은 실리콘 반도체를 포함하고 유리 기판들 위에 형성된다.
실리콘 반도체 대신, 산화물 반도체가 트랜지스터들에 사용되는 기술이 주목받고 있다.
산화물 반도체의 예들로는 1원계 금속 산화물인 산화아연 및 호모러거스(homologous) 화합물인 In-Ga-Zn-O계 산화물 반도체가 있다. 또한, 트랜지스터들이 이들 산화물 반도체들을 사용하여 형성되고 트랜지스터들이 표시 장치들에 있어서의 화소들의 스위칭 소자들 등에 사용되는 기술들이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
일본 공개 특허 출원 제 2007-123861 호 일본 공개 특허 출원 제 2007-96055 호
보텀-게이트형 트랜지스터는 드레인 전류가 수평 방향으로 소스 및 드레인 사이에서 흐르기 때문에 수평형 트랜지스터라고 말할 수 있다. 큰 드레인 전류가 흐를 수 있도록 하기 위해서 수평형 트랜지스터의 크기를 증가시킬 필요가 있다. 따라서, 수평형 트랜지스터는 전력 디바이스와 같은 고 전력 응용을 위한 반도체 장치에 적합하다고 말할 수 없다.
고 전력 응용을 위한 반도체 장치로서, 채널 영역으로서 작용하는 반도체층이 소스 전극층 및 드레인 전극층과 중첩하고 드레인 전류의 방향이 반도체층의 두께 방향인 수직형 트랜지스터가 바람직하다고 말할 수 있다. 이것은, 이들 트랜지스터들이 동일하거나 실질적으로 동일한 양의 드레인 전류가 흐를 수 있도록 형성될 때, 수직형 트랜지스터가 수평형 트랜지스터보다 작게(더 작은 면적을 갖도록) 형성될 수 있기 때문이다.
다양한 구조들의 수직형 트랜지스터들이 있다. 수직형 트랜지스터의 게이트 전극층이 반도체층의 측면에 인접하여 형성될 때, 큰 드레인 전류를 얻기 위해 수직형 트랜지스터의 드레인 전극층 및 소스 전극층 각각의 폭이 증가되어(채널 영역의 폭이 증가되어), 반도체층의 측면에 인접하여 형성된 게이트 전극층으로부터 반도체층에 인가되는 전계가 불충분하게 될 수 있다.
또한, 고 전력 응용을 위한 반도체 장치는 높은 파괴 전압, 높은 변환 효율, 또는 고속 스위칭과 같은 속성들을 갖는 구조 및 큰 드레인 전류가 흐를 수 있는 구조를 가질 필요가 있다.
따라서, 상기 사항들을 고려하면, 본 발명의 일 실시형태의 목적은 양호한 속성들을 갖는 고 전력 응용을 위한 반도체 장치를 제공하는 것이다.
본 발명의 일 실시형태에 따르면, 수직형 트랜지스터의 게이트 전극층의 일부는 소스 전극층, 드레인 전극층, 및 채널 영역으로서 작용하는 반도체층의 일부들과 중첩한다. 이 구조에 의하면, 게이트 전극층은 채널 영역으로서 작용하는 반도체층에 충분히 높은 전계를 인가할 수 있다.
또한, 고 전력 응용을 위한 반도체 장치에 필요한 상술된 속성들을 향상시키는 반도체 재료로서, 산화물 반도체가 사용되는 것이 바람직하다.
산화물 반도체는 실리콘 반도체의 2배 이상인 밴드 갭을 갖고; 따라서, 산화물 반도체는 반도체 장치의 파괴 전압의 개선, 전력 손실의 감소 등의 이점들을 갖는다.
본 발명의 일 실시형태는 소스 전극층; 소스 전극층과 접하는 산화물 반도체층; 산화물 반도체층과 접하는 드레인 전극층; 소스 전극층, 드레인 전극층 및 산화물 반도체층과 중첩하는 게이트 전극층의 일부; 및 게이트 전극층의 전체 표면과 접하는 게이트 절연층을 포함하는 트랜지스터이다. 게이트 전극층의 하면 측 상의 게이트 절연층은 소스 전극층과 접하고, 게이트 전극층의 상면 측 상의 게이트 절연층은 산화물 반도체층과 접한다.
본 발명의 또 다른 실시형태는 소스 전극층; 소스 전극층과 접하는 산화물 반도체층; 산화물 반도체층과 접하는 드레인 전극층; 소스 전극층, 드레인 전극층 및 산화물 반도체층과 중첩하는 게이트 전극층의 일부; 및 게이트 전극층의 전체 표면과 접하는 게이트 절연층을 포함하는 트랜지스터이다. 게이트 전극층의 하면 측 및 상면 측 상의 게이트 절연층은 산화물 반도체층과 접한다.
상술된 트랜지스터에 있어서, 제공되는 게이트 전극층들 및 게이트 절연층들의 수에는 특별한 제한이 없다. 산화물 반도체층에 인가되는 전계를 증가시키기 위해 2개의 게이트 전극층들 및 2개의 게이트 절연층들이 제공될 수 있고, 산화물 반도체층을 개재하여 대향하는 한 쌍의 게이트 전극층들 및 산화물 반도체층을 개재하여 대향하는 한 쌍의 게이트 절연층들이 형성될 수 있다. 대안적으로, 복수의 유닛들로서, 이들 각각에서 상기 한 쌍의 게이트 전극층들이 대향하고 있고 상기 한 쌍의 게이트 절연층들이 대향하고 있는, 상기 복수의 유닛들이 제공될 수 있다. 또한, 대안적으로, 게이트 전극층 및 게이트 절연층은 산화물 반도체층을 둘러싸도록 원형 형태로 제공될 수 있다.
산화물 반도체층이 상술된 트랜지스터에서 두껍게 형성될 때, 평탄성이 없어질 수 있고 산화물 반도체층이 박리될 수 있으며; 따라서, 산화물 반도체층에 도전층이 제공되는 것이 바람직하다.
상술된 방법에 의해 얻어지는 트랜지스터를 통해 큰 드레인 전류가 흐를 수 있고, 트랜지스터는 드레인-파괴-전압 특성들이 높다. 따라서, 본 발명의 일 실시형태는 양호한 속성들을 갖는 고 전력 응용을 위한 반도체 장치를 제공할 수 있다.
도 1a는 트랜지스터의 상면도.
도 1b는 트랜지스터의 단면도.
도 2a는 트랜지스터의 상면도.
도 2b는 트랜지스터의 단면도.
도 3a는 트랜지스터의 상면도.
도 3b는 트랜지스터의 단면도.
도 4a는 트랜지스터의 상면도.
도 4b는 트랜지스터의 단면도.
도 5a는 트랜지스터의 상면도.
도 5b는 트랜지스터의 단면도.
도 6a는 트랜지스터의 상면도.
도 6b는 트랜지스터의 단면도.
도 7a는 트랜지스터의 상면도.
도 7b는 트랜지스터의 단면도.
도 8a는 트랜지스터의 상면도.
도 8b는 트랜지스터의 단면도.
도 9a 내지 도 9c는 트랜지스터를 제작하기 위한 방법을 도시하는 단면도.
도 10a 및 도 10b는 트랜지스터를 제작하기 위한 방법을 도시하는 단면도.
도 11a 내지 도 11d는 트랜지스터를 제작하기 위한 방법을 도시하는 단면도.
도 12a 내지 도 12d는 트랜지스터를 제작하기 위한 방법을 도시하는 단면도.
도 13a 내지 도 13e는 트랜지스터를 제작하기 위한 방법을 도시하는 단면도.
도 14는 태양광발전 시스템의 예를 도시하는 도면.
본 발명의 실시형태들은 이하 첨부 도면들을 참조하여 상세히 기술된다. 본 발명은 다음 설명으로 제한되지 않고, 당업자들은 모드들 및 세부사항들이 본 발명의 정신 및 범위를 벗어나지 않고 다양한 방식들로 수정될 수 있다는 것이 쉽게 인식할 것이라는 것을 유념해야 한다. 따라서, 본 발명은 다음 실시형태들의 기술로 제한되는 것으로 이해되어서는 안 된다. 이하 기술되는 본 발명의 구조들에 있어서, 동일한 부분들 또는 유사한 기능들을 갖는 부분들은 상이한 도면들에서 동일한 참조부호들로 표기되고, 그 설명은 반복되지 않는다는 것을 유념해야 한다.
본 명세서의 도면들에 도시되어 있는 각 구조의 크기, 층의 두께, 또는 영역은 어떤 경우들에 있어서는 간결성을 위해서 과장되어 있다. 따라서, 본 발명의 실시형태들은 이러한 스케일들로 제한되지 않는다.
본 명세서에 있어서, "온-상태 전류"는 박막 트랜지스터가 온 상태에 있을 때 소스 및 드레인 간에 흐르는 전류라는 것을 유념해야 한다. 예를 들어, n-채널 박막 트랜지스터의 경우에, 온-상태 전류는 트랜지스터의 게이트 전압이 그 임계 전압보다 높을 때 소스 및 드레인 간에 흐르는 전류이다. 또한, "오프-상태 전류"는 박막 트랜지스터가 오프 상태에 있을 때 소스 및 드레인 간에 흐르는 전류이다. 예를 들어, n-채널 박막 트랜지스터의 경우에, 오프-상태 전류는 트랜지스터의 게이트 전압이 그 임계 전압보다 낮을 때 소스 및 드레인 간에 흐르는 전류이다. 여기서, "게이트 전압"은 소스의 전위가 기준 전위로서 사용될 때 소스 및 게이트 간의 전위차를 말한다는 것을 유념해야 한다.
"소스" 및 "드레인"의 기능들은 종종, 예를 들어, 전류 흐름 방향이 회로 동작에서 변경될 때 서로 교환된다. 따라서, 용어 "소스" 및 "드레인"은 본 명세서에서 각각 드레인 및 소스로 표기되어 사용될 수 있다.
(실시형태 1)
이 실시형태에 있어서, 트랜지스터(100)의 구조가 도 1a 및 도 1b를 참조하여 기술될 것이다.
도 1a는 트랜지스터(100)의 상면도이고, 도 1b는 도 1a의 점선 A-B를 따라 취해진 단면도에 해당한다.
도 1b에 도시되어 있는 것과 같이, 소스 전극층(103)은 기판(101) 위에 제공되고, 게이트 절연층(110) 및 게이트 전극층(107)은 소스 전극층(103) 위에 제공된다. 게이트 절연층(110)은 게이트 전극층(107)의 상면 및 하면을 덮고 소스 전극층(103)과 접한다. 또한, 산화물 반도체층(111)의 하면은 게이트 절연층(110)의 일부 및 소스 전극층(103)의 일부와 접한다. 또한, 드레인 전극층(113)이 산화물 반도체층(111) 위에 제공되고, 보호 절연층(115)이 트랜지스터(100)의 최외층 위에 제공된다.
트랜지스터(100)에 있어서, 게이트 전극층(107)의 일부는 소스 전극층(103) 및 드레인 전극층(113)과 중첩하고 게이트 절연층(110)을 개재하여 산화물 반도체층(111)으로 덮인다.
트랜지스터(100)의 산화물 반도체층(111)은 고순도화된 산화물 반도체층이고 결함 준위들이 감소된 산화물 반도체층이다.
트랜지스터(100)에 있어서, 게이트 전극층(107)의 일부가 산화물 반도체층(111)으로 덮이기 때문에, 충분히 높은 전계가 산화물 반도체층(111)에 인가될 수 있고; 따라서, 산화물 반도체층(111)의 넓은 면적에 채널 형성 영역이 형성된다. 따라서, 큰 드레인 전류가 트랜지스터(100)를 통해 흐를 수 있다.
또한, 산화물 반도체층(111)의 두께를 크게 함으로써, 트랜지스터(100)는 고 전력 응용을 위한 반도체 장치에 필요한 드레인-파괴-전압 특성들을 가질 수 있다. 또한, 게이트 전극층(107) 및 게이트 절연층(110) 각각은 산화물 반도체층(111)의 넓은 면적에 충분히 높은 전계를 인가하기 위해서 콤형(comb shape)을 갖는 것이 바람직하다.
기판(101)이 적어도 나중에 수행될 열 처리를 견디기에 충분한 내열성을 갖는다면 기판(101)에는 특별한 제한이 없다. 기판으로서(101), 바륨 보로실리케이트 유리, 알루미노보로실리케이트 유리 등의 유리 기판이 사용될 수 있다.
유리 기판으로서, 나중에 수행될 열 처리의 온도가 높으면, 변형점이 730℃ 이상인 유리 기판이 사용되는 것이 바람직하다. 유리 기판으로서, 예를 들어, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 또는 바륨 보로실리케이트 유리와 같은 유리 재료가 사용된다. BaO의 양이 B2O3보다 많도록 BaO 및 B2O3를 함유하는 유리 기판이 사용되는 것이 바람직하다는 것을 유념해야 한다.
세라믹 기판, 석영 기판, 또는 사파이어 기판과 같이 절연체로 형성되는 기판이 유리 기판 대신 사용될 수 있다는 것을 유념해야 한다. 대안적으로, 결정화 유리 등이 사용될 수 있다.
소스 전극층(103)은, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐, 또는 니켈과 같은 금속 재료 또는 주성분으로서 이들 재료들 중 임의의 재료를 포함하는 합금 재료를 사용하는 단층 또는 적층으로서 형성될 수 있다. 또한, 인과 같은 불순물 원소로 도핑되는 다결정 실리콘으로 대표되는 반도체 재료, AgPdCu 합금, Al-Nd 합금, Al-Ni 합금 등이 사용될 수 있다. 소스 전극층(103)은 단층 구조 또는 2개 이상의 층들의 적층 구조를 가질 수 있다. 예를 들어, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 형성되는 2-층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막이 형성되는 2-층 구조, 텅스텐막 위에 티타늄막이 형성되는 2-층 구조, 티타늄막, 알루미늄막 및 티타늄막이 순서대로 적층되는 3-층 구조 등이 제공될 수 있다.
또한, 소스 전극층(103)은 인듐 주석 산화물, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐 아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물 또는 산화실리콘이 첨가되는 인듐 주석 산화물과 같은 투광성 도전 재료를 사용하여 형성될 수 있다. 상술된 투광성 도전 재료 및 상술된 금속 원소의 적층 구조가 소스 전극층(103)에 이용될 수 있다. 소스 전극층(103)의 두께는 기판(101)에 대한 밀착성, 소스 전극층(103)의 저항률 등을 고려하여 적절히 결정될 수 있다는 것을 유념해야 한다. 예를 들어, 소스 전극층(103)의 두께는 50㎚ 이상 및 500㎚ 이하일 수 있다.
게이트 절연층(110)은 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막, 산화탄탈막, 또는 산화갈륨막으로 형성될 수 있다. 산화물 반도체층(111)과 접하는 게이트 절연층(110)의 일부분은 바람직하게 산소를 함유하고, 특히, 게이트 절연층(110)은 바람직하게 산화실리콘막을 사용하여 형성되는 것이 바람직하다.
산화하프늄, 산화이트륨, 하프늄 실리케이트(HfSi x O y (x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSi x O y (x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAl x O y (x>0, y>0))와 같은 high-k 재료가 사용될 때, 게이트 누설 전류가 감소될 수 있다.
또한, 게이트 절연층(110)은 단층 구조 또는 적층 구조를 가질 수 있다. 게이트 절연층(110)의 두께가 클 때, 게이트 누설 전류가 감소될 수 있다. 게이트 절연층의 두께는 50㎚ 이상 및 500㎚ 이하일 수 있다는 것을 유념해야 한다.
게이트 절연층(110)으로 덮이도록 게이트 절연층(110) 상에 형성되는 게이트 전극층(107)은 소스 전극층(103)과 유사한 재료를 사용하여 형성될 수 있다.
게이트 절연층(110)을 개재하여 게이트 전극층(107)의 일부를 덮고 소스 전극층(103)의 일부와 접하는 산화물 반도체층(111)은 다음 산화물 반도체들 중 임의의 것을 포함하는 막을 사용하여 형성될 수 있다: In-Sn-Ga-Zn-O계 산화물 반도체와 같은 4원계 금속 산화물; In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, 및 Sn-Al-Zn-O계 산화물 반도체와 같은 3원계 금속 산화물들; In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, 및 In-Mg-O계 산화물 반도체와 같은 2원계 금속 산화물들; In-O계 산화물 반도체; Sn-O계 산화물 반도체; 및 Zn-O계 산화물 반도체.
특히, In-Ga-Zn-O계 산화물 반도체는 전계가 없을 때 충분히 높은 저항을 갖고 충분히 작은 오프-상태 전류를 실현할 수 있다. 또한, In-Ga-Zn-O계 산화물 반도체는 높은 전계 효과 이동도를 갖고, 따라서, 본 발명의 일 실시형태인 트랜지스터에 사용되는 반도체 재료로 적합하다. 예를 들어, In-Ga-Zn-O계 산화물 반도체는 인듐(In), 갈륨(Ga) 및 아연(Zn)을 함유하는 산화물 반도체를 의미하고, 그 조성비에는 제한이 없다. 산화물 반도체층에 있어서, 화학식 InMO3(ZnO) m (m>0)로 표현되는 박막이 사용될 수 있다. 여기서, M은 Zn, Ga, Al, Mn 및 Co로부터 선택된 하나 이상의 금속 원소들이다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등일 수 있다. 드레인 파괴 전압은 산화물 반도체층의 두께에 의존하고; 따라서, 드레인 파괴 전압을 증가시키기 위해서, 산화물 반도체층의 두께는 큰 것이 바람직하고 소망의 드레인 파괴 전압에 대응할 수 있다. 예를 들어, 산화물 반도체층(111)의 두께는 30㎚ 이상 및 1㎛ 이하이고, 그에 의해, 스루풋이 향상될 수 있다.
산화물 반도체층은 금속 산화물 타겟을 사용하여 스퍼터링 등에 의해 형성될 수 있다. 금속 산화물 타겟에 함유되는 금속 산화물은 80% 이상, 바람직하게, 95% 이상, 더욱 바람직하게, 99.9% 이상의 상대 밀도(충전율이라고도 함)를 갖는 것이 바람직하다. 상대 밀도가 높은 금속 산화물 타겟을 사용하는 것은 조밀한 구조를 갖는 산화물 반도체층을 형성하는 것을 가능하게 한다.
여기서, 산화물 반도체층(111)은 수소와 같은 불순물들의 충분한 제거 또는 산소의 충분한 공급에 의해 고순도화되는 것이 바람직하다. 구체적으로, 산화물 반도체층(111)의 수소 농도는, 예를 들어, 5×1019atoms/㎤ 이하, 바람직하게, 5×1018atoms/㎤ 이하, 더욱 바람직하게, 5×1017atoms/㎤ 이하이다. 산화물 반도체층(111)의 수소 농도는 2차 이온 질량 분석법(SIMS)에 의해 측정된다는 것을 유념해야 한다. 이 방식에서, 수소 농도의 충분한 감소에 의해 고순도화되고 결함 준위들이 감소되는 산화물 반도체층(111)은 수소와 같은 도너로 인해 낮은 캐리어 밀도를 갖는다. 따라서, 고순도화되는 이러한 산화물 반도체층을 사용함으로써, 오프-상태-전류 특성들이 우수한 트랜지스터(100)가 얻어질 수 있다.
산화물 반도체층(111)과 접하는 드레인 전극층(113)은 소스 전극층(103) 및 게이트 전극층(107)과 유사한 재료를 사용하여 형성될 수 있다.
드레인 전극층(113) 상에 그와 접하는 보호 절연층(115)은 게이트 절연층(110)과 유사한 재료를 사용하여 형성될 수 있다.
여기서, 산화물 반도체를 사용하여 형성되는 트랜지스터의 드레인-파괴-전압 특성들이 기술될 것이다.
반도체의 전계가 특정 임계값에 도달할 때, 충격 이온화가 발생하고, 고 전계에 의해 가속된 캐리어들이 공핍층의 결정 격자들에 충격을 줌으로써, 전자들 및 홀들의 쌍들이 발생한다. 전계가 높아질 때에도, 충격 이온화에 의해 발생되는 전자들 및 홀들의 쌍들은 전계에 의해 더욱 가속되고, 충격 이온화가 반복되어, 결과적으로는, 전류가 기하급수적으로 증가되는 애벌란시 항복을 유발한다. 충격 이온화는 캐리어들(전자들 및 홀들)이 반도체의 밴드 갭보다 크거나 같은 운동 에너지를 갖기 때문에 발생한다. 충격 이온화의 가능성을 나타내는 충격 이온화 계수는 밴드 갭과의 상관성이 있고, 밴드 갭이 증가될 때 충격 이온화가 발생하기 어려울 것이라는 점은 공지되어 있다.
산화물 반도체의 밴드 갭은 약 3eV 내지 3.4eV로, 실리콘의 밴드 갭인 약 1.1eV보다 크기 때문에, 애벌란시 항복은 발생하지 않을 것으로 예상된다. 따라서, 산화물 반도체를 사용하여 형성되는 트랜지스터는 높은 드레인-파괴-전압 특성들을 갖고, 고 전계가 인가될 때 온-상태 전류의 지수적인 급격한 증가는 발생하기 어려울 것으로 예상된다.
다음에, 산화물 반도체를 사용하여 형성되는 트랜지스터의 핫-캐리어 열화가 기술될 것이다.
핫-캐리어 열화는, 고속으로 가속되는 전자들이 채널의 드레인 근처의 게이트 산화물막에 주입됨으로써 고정 전하가 되는 현상 또는 고속으로 가속되는 전자들이 게이트 절연막 및 산화물 반도체막 사이의 계면에서 트랩 준위를 형성하는 현상으로 인한 트랜지스터 특성들의 열화, 예를 들어, 임계 전압의 변동 또는 게이트 누설을 의미한다. 핫-캐리어 열화의 요인들로는 채널-핫-전자 주입(CHE 주입) 및 드레인-애벌란시-핫-캐리어 주입(DAHC 주입)이 있다.
실리콘의 밴드 갭은 좁기 때문에, 전자들은 애벌란시 항복으로 인해 애벌란시처럼 발생되기 쉽고, 게이트 절연막에 대한 배리어를 넘도록 고속으로 가속되는 전자들은 그 수가 증가된다. 그러나, 이 실시형태에서 기술되는 산화물 반도체는 넓은 밴드 갭을 갖고; 따라서, 애벌란시 항복이 발생하기 어렵고 핫-캐리어 열화에 대한 내성이 실리콘보다 높다.
상술된 것과 같이, 산화물 반도체층(111)은 드레인-파괴-전압 특성들이 우수하고 핫-캐리어 열화에 대한 내성이 우수한 산화물 반도체를 사용하여 형성되고; 따라서, 이 실시형태에서 기술되는 트랜지스터(100)는 드레인-파괴-전압 특성들이 우수하고 핫-캐리어 열화에 대한 내성이 우수하다.
이 실시형태는 임의의 다른 실시형태들에서 기술되는 구성과 적절히 조합하여 구현될 수 있다.
(실시형태 2)
이 실시형태에 있어서, 실시형태 1에서 기술된 트랜지스터(100)의 구조와는 부분적으로 다른 구조를 갖는 트랜지스터(200)가 도 2a 및 도 2b를 참조하여 기술될 것이다.
도 2a는 트랜지스터(200)의 상면도이고, 도 2b는 도 2a의 점선 C-D를 따라 취해진 단면도에 해당한다.
도 2b에 도시되어 있는 것과 같이, 소스 전극층(103)이 기판(101) 위에 제공되고, 게이트 절연층들(210a, 210b) 및 게이트 전극층들(207a, 207b)이 소스 전극층(103) 위에 제공된다. 게이트 절연층들(210a, 210b)은 게이트 전극층들(207a, 207b)의 상면들 및 하면들을 덮고 소스 전극층(103)과 접한다. 또한, 게이트 절연층들(210a, 210b)의 일부들을 덮고 전극층(103)의 일부와 접하도록 산화물 반도체층(211)이 제공된다. 또한, 드레인 전극층(113)이 산화물 반도체층(211) 상에서 그와 접하여 제공되고, 보호 절연층(115)이 드레인 전극층(113) 상에서 그와 접하여 제공된다.
트랜지스터(200)는, 게이트 전극층(207a) 및 게이트 전극층(207b)이 산화물 반도체층(211)을 개재하여 대향하고 게이트 절연층(210a) 및 게이트 절연층(210b)이 산화물 반도체층(211)을 개재하여 대향하는, 즉, 게이트 전극층들 사이 및 게이트 절연층들 사이에 산화물 반도체층(211)을 개재하여 한 쌍의 게이트 전극층들 및 한 쌍의 게이트 절연층들이 제공된다는 점에서 실시형태 1의 트랜지스터(100)와는 다르다.
트랜지스터(200)에 있어서, 게이트 전극층들(207a, 207b)의 일부분들은 소스 전극층(103) 및 드레인 전극층(113)과 중첩하고 게이트 절연층들(210a, 210b)을 개재하여 산화물 반도체층(211)으로 덮인다.
또한, 트랜지스터(200)의 산화물 반도체층(211)은 산화물 반도체층(111)과 동일한 재료를 사용하여 형성되고; 따라서, 산화물 반도체층(211)은 고순도화된 산화물 반도체층이 되고 결함 준위들이 감소되는 산화물 반도체층이다.
트랜지스터(200)에 있어서, 게이트 전극층들(207a, 207b)의 적어도 일부분들은 산화물 반도체층(211)으로 덮이고, 산화물 반도체층(211)에 충분히 높은 전계가 인가될 수 있고; 따라서, 산화물 반도체층(211)의 넓은 면적에 채널 영역이 형성된다. 따라서, 트랜지스터(200)를 통해 큰 드레인 전류가 흐를 수 있다.
또한, 산화물 반도체층(211)의 두께를 크게 함으로써, 트랜지스터(200)는 고 전력 응용을 위한 반도체 장치에 필요한 드레인-파괴-전압 특성들을 가질 수 있다. 또한, 게이트 전극층들(207a, 207b) 및 게이트 절연층들(210a, 210b)은 각각 산화물 반도체층(211)의 넓은 면적에 충분히 높은 전계를 인가하기 위해서 콤형(comb shape)을 갖는 것이 바람직하다.
또한, 이 실시형태에서 기술되는 산화물 반도체층(211)은 고순도화된 산화물 반도체층이고; 따라서, 트랜지스터(200)는 오프-상태-전류 특성들이 우수한 트랜지스터일 수 있다.
이 실시형태에서 기술되는 기판(101), 소스 전극층(103), 게이트 절연층들(210a, 210b), 게이트 전극층들(207a, 207b), 산화물 반도체층(211), 및 드레인 전극층(113)은 실시형태 1과 유사한 재료들을 사용하여 형성될 수 있다.
이 실시형태는 임의의 다른 실시형태들에서 기술되는 구성과 적절히 조합하여 구현될 수 있다.
(실시형태 3)
이 실시형태에 있어서, 실시형태 2에서 기술된 트랜지스터(200)의 구조와는 부분적으로 다른 구조를 갖는 트랜지스터(300)가 도 3a 및 도 3b를 참조하여 기술될 것이다.
도 3a는 트랜지스터(300)의 상면도이고, 도 3b는 도 3a의 점선 E-F를 따라 취해진 단면도에 해당한다.
도 3b에 도시되어 있는 것과 같이, 소스 전극층(103)이 기판(101) 위에 제공되고, 산화물 반도체층(311), 게이트 절연층들(310a, 310b) 및 게이트 전극층들(307a, 307b)이 소스 전극층(103) 위에 제공된다. 게이트 절연층들(310a, 310b)은 게이트 전극층들(307a, 307b)의 상면들 및 하면들을 덮는다. 산화물 반도체층(311)은 소스 전극층(103)과 접한다. 게이트 절연층들(310a, 310b) 및 소스 전극층(103)과 중첩하는 게이트 전극층들(307a, 307b)의 일부분들은 산화물 반도체층(311)으로 덮인다. 또한, 드레인 전극층(113)이 산화물 반도체층(311) 위에 제공되고, 보호 절연층(115)이 드레인 전극층(113) 위에 제공된다.
트랜지스터(300)는, 게이트 전극층(307a) 및 게이트 절연층(310a)이 게이트 전극층(307b) 및 게이트 절연층(310b)과 대향하고, 산화물 반도체층(311)은 게이트 전극층(307a)과 게이트 전극층(307b) 사이 및 게이트 절연층(310a)과 게이트 절연층(310b) 사이에 제공되고, 즉, 한 쌍의 게이트 전극층들(307a, 307b)이 산화물 반도체층(311)을 개재하여 제공되고 한 쌍의 게이트 절연층들(310a, 310b)이 산화물 반도체층(311)을 개재하여 제공되는 방식으로 형성된다.
트랜지스터(300)에 있어서, 소스 전극층(103)과 중첩하는, 게이트 절연층들(310a, 310b) 및 게이트 전극층들(307a, 307b)의 일부분들은 산화물 반도체층(311)으로 덮인다.
또한, 트랜지스터(300)의 산화물 반도체층(311)은 산화물 반도체층(111)과 동일한 재료를 사용하여 형성되고; 따라서, 산화물 반도체층(311)은 고순도화된 산화물 반도체층이고 결함 준위들이 감소된 산화물 반도체층이다.
트랜지스터(300)에 있어서, 게이트 전극층들(307a, 307b)의 일부분들은 산화물 반도체층(311)으로 덮이고, 산화물 반도체층(311)에 충분한 고 전계가 인가될 수 있으며; 따라서, 산화물 반도체층(311)의 넓은 면적에 채널 영역이 형성된다. 따라서, 트랜지스터(300)를 통해 큰 드레인 전류가 흐를 수 있다.
또한, 산화물 반도체층(311)의 두께를 크게 함으로써, 트랜지스터(300)는 고 전력 응용을 위한 반도체 장치에 필요한 드레인-파괴-전압 특성들을 가질 수 있다. 또한, 게이트 전극층들(307a, 307b) 및 게이트 절연층들(310a, 310b) 각각은 산화물 반도체층(311)의 넓은 면적에 충분히 높은 전계를 인가하기 위해서 콤형을 갖는 것이 바람직하다.
또한, 이 실시형태에서 기술되는 산화물 반도체층(311)은 고순도화된 산화물 반도체층이고; 따라서, 트랜지스터(300)는 오프-상태-전류 특성들이 우수한 트랜지스터일 수 있다.
이 실시형태에서 기술되는 기판(101), 소스 전극층(103), 게이트 절연층들(310a, 310b), 게이트 전극층들(307a, 307b), 및 드레인 전극층(113)은 실시형태 1과 유사한 재료들을 사용하여 형성될 수 있다.
이 실시형태는 임의의 다른 실시형태들에서 기술되는 구성과 적절히 조합하여 구현될 수 있다.
(실시형태 4)
이 실시형태에 있어서, 복수의 유닛들로서, 이들 각각에서 산화물 반도체층을 개재하여 한 쌍의 게이트 전극층들이 대향하고 있고 산화물 반도체층을 개재하여 한 쌍의 게이트 절연층들이 대향하고 있는, 상기 복수의 유닛들을 갖는 트랜지스터가 기술될 것이다. 예로서, 각각의 유닛에서 산화물 반도체층을 개재하여 한 쌍의 게이트 전극층들이 대향하고 있고 산화물 반도체층을 개재하여 한 쌍의 게이트 절연층들이 대향하고 있는, 2개의 유닛을 갖는 트랜지스터(400)가 도 4a 및 도 4b를 참조하여 기술될 것이다.
도 4a는 트랜지스터(400)의 상면도이고, 도 4b는 도 4a의 점선 G-H를 따라 취해진 단면도에 해당한다.
도 4b 및 도 3b에 도시되어 있는 것과 같이, 트랜지스터(400)는, 산화물 반도체층(411)에서, 실시형태 3에서 기술된 트랜지스터(300)에 있어서, 각각의 유닛에서 산화물 반도체층(311)을 개재하여 한 쌍의 게이트 전극층들(307a, 307b)이 대향하고 있고 산화물 반도체층(311)을 개재하여 한 쌍의 게이트 절연층들(310a, 310b)이 대향하고 있는, 2개의 유닛을 갖는 트랜지스터에 대응한다.
큰 드레인 전류에 대한 드레인 파괴 전압을 얻기 위해 트랜지스터(300)의 산화물 반도체층(311)의 두께를 크게 한 경우에, 산화물 반도체층(311)을 개재하여 한 쌍의 게이트 전극층들(307a, 307b)이 대향하고 있고 산화물 반도체층(311)을 개재하여 한 쌍의 게이트 절연층들(310a, 310b)이 대향하고 있는, 하나의 유닛이 사용될 때, 충분히 높은 전계가 산화물 반도체층(311)에 인가될 수 없고, 넓은 채널 영역이 형성될 수 없다. 결과적으로, 큰 드레인 전류를 얻을 수 없을 가능성이 있다.
따라서, 이 실시형태에서 기술되는 트랜지스터(400)는, 각각의 유닛에서 산화물 반도체층(411)을 개재하여 한 쌍의 게이트 전극층들이 대향하고 있고 산화물 반도체층(411)을 개재하여 한 쌍의 게이트 절연층들이 대향하고 있는, 2개의 유닛을 갖는다. 따라서, 채널 영역인 산화물 반도체층(411)의 두께가 커질 때에도, 충분히 높은 전계가 산화물 반도체층(411)에 인가될 수 있고 넓은 채널 영역이 형성될 수 있음으로써, 큰 드레인 전류가 얻어질 수 있다.
다시 말해서, 트랜지스터(400)에 있어서, 소스 전극층(103)이 기판(101) 위에 제공되고, 산화물 반도체층(411)은 소스 전극층(103)과 접하도록 제공된다. 또한, 산화물 반도체층(411)과 대향하는 한 쌍의 게이트 전극층들(407a, 407b) 및 산화물 반도체층(411)을 개재하여 대향하는 한 쌍의 게이트 절연층들(410a, 410b)의 일부분들 및 산화물 반도체층(411)을 개재하여 대향하는 한 쌍의 게이트 전극층들(415a, 415b) 및 산화물 반도체층(411)을 개재하여 대향하는 한 쌍의 게이트 절연층들(417a, 417b)의 일부분들이 있고; 소스 전극층(103)과 중첩하는 이들 부분들은 산화물 반도체층(411)으로 덮인다. 게이트 절연층들(410a, 410b)은 게이트 전극층들(407a, 407b)의 상면들 및 하면들을 덮는다는 것을 유념해야 한다. 게이트 절연층들(417a, 417b)은 게이트 전극층들(415a, 415b)의 상면들 및 하면들을 덮는다. 또한, 드레인 전극층(113)이 산화물 반도체층(411) 위에 제공되고, 보호 절연층(115)이 드레인 전극층(113) 위에 제공된다.
트랜지스터(400)는 각각의 유닛에서 산화물 반도체층(411)을 개재하여 한 쌍의 게이트 전극층들이 대향하고 있고 산화물 반도체층(411)을 개재하여 한 쌍의 게이트 절연층들이 대향하고 있는, 2개의 유닛을 갖는다.
트랜지스터(400)에 있어서, 게이트 전극층들(407a, 407b), 게이트 절연층들(410a, 410b), 게이트 전극층들(415a, 415b) 및 게이트 절연층들(417a, 417b)의 소스 전극층(103) 및 드레인 전극층(113)과 중첩하는 부분들은 산화물 반도체층(411)으로 덮인다.
또한, 트랜지스터(400)의 산화물 반도체층(411)은 산화물 반도체층(111)과 동일한 재료를 사용하여 형성되고; 따라서, 산화물 반도체층(411)은 고순도화된 산화물 반도체층이고 결함 준위들이 감소된 산화물 반도체층이다.
트랜지스터(400)에 있어서, 게이트 전극층들(407a, 407b, 415a, 415b)의 일부분들은 산화물 반도체층(411)으로 덮이고, 충분히 높은 전계가 산화물 반도체층(411)에 인가될 수 있으며; 따라서, 산화물 반도체층(411)의 넓은 면적에 채널 영역이 형성된다. 따라서, 트랜지스터(400)를 통해 큰 드레인 전류가 흐를 수 있다.
또한, 산화물 반도체층(411)의 두께를 크게 함으로써, 트랜지스터(400)는 고 전력 응용을 위한 반도체 장치에 필요한 드레인-파괴-전압 특성들을 가질 수 있다. 또한, 게이트 전극층들(407a, 407b), 게이트 절연층들(410a, 410b), 게이트 전극층들(415a, 415b), 및 게이트 절연층들(417a, 417b)은 각각 산화물 반도체층(411)의 넓은 면적에 충분히 높은 전계를 인가하기 위해서 콤형을 갖는 것이 바람직하다.
또한, 이 실시형태에서 기술되는 산화물 반도체층(411)은 고순도화된 산화물 반도체층이고; 따라서, 트랜지스터(400)는 오프-상태-전류 특성들이 우수한 트랜지스터가 될 수 있다.
이 실시형태에서 기술되는 기판(101), 소스 전극층(103), 게이트 절연층들(410a, 410b, 417a, 417b), 게이트 전극층들(407a, 407b, 415a, 415b), 및 드레인 전극층(113)은 실시형태 1과 유사한 재료들을 사용하여 형성될 수 있다.
이 실시형태에서는, 각각의 유닛에서 산화물 반도체층을 개재하여 한 쌍의 게이트 전극층들이 대향하고 있고 산화물 반도체층을 개재하여 한 쌍의 게이트 절연층들이 대향하고 있는, 2개의 유닛을 사용하는 실시형태가 기술되지만, 산화물 반도체층을 개재하여 대향하는 게이트 전극층들의 쌍들의 수 및 산화물 반도체층을 개재하여 대향하는 게이트 절연층들의 쌍들의 수에는 특별한 제한이 없고, 그 쌍들의 수는 충분히 높은 전계가 산화물 반도체층에 인가되도록 산화물 반도체층의 두께에 따라 적절히 결정될 수 있다.
이 실시형태는 임의의 다른 실시형태들에서 기술되는 구성과 적절히 조합하여 구현될 수 있다.
(실시형태 5)
이 실시형태에 있어서, 산화물 반도체층을 개재하여 대향하는 한 쌍의 게이트 전극층들 사이 및 산화물 반도체층을 개재하여 대향하는 한 쌍의 게이트 절연층들 사이에 산화물 반도체층으로 덮이는 도전층이 제공되는 구조를 갖는 트랜지스터(500)가 도 5a 및 도 5b를 참조하여 기술될 것이다. 또한, 복수의 유닛들로서, 이들 각각에서 산화물 반도체층을 개재하여 상기 한 쌍의 게이트 전극층들이 대향하고 있고 산화물 반도체층을 개재하여 상기 한 쌍의 게이트 절연층들이 대향하고 있는, 상기 복수의 유닛들이 제공되고 산화물 반도체층으로 덮이는 도전층이 한 쌍의 게이트 전극층들 사이 및 한 쌍의 게이트 절연층들 사이에 제공되는 구조를 갖는 트랜지스터가 기술될 것이다. 예로서, 각각의 유닛에서 산화물 반도체층을 개재하여 상기 한 쌍의 게이트 전극층들이 대향하고 있고 산화물 반도체층을 개재하여 상기 한 쌍의 게이트 절연층들이 대향하고 있는, 2개의 유닛들이 제공되고 산화물 반도체층으로 덮이는 도전층이 한 쌍의 게이트 전극층들 사이 및 한 쌍의 게이트 절연층들 사이에 제공되는 구조를 갖는 트랜지스터(600)가 도 6a 및 도 6b를 참조하여 기술될 것이다.
도 5a는 트랜지스터(500)의 상면도이고, 도 5b는 도 5a의 점선 I-J를 따라 취해진 단면도에 해당한다. 트랜지스터(500)가 기술될 때, 트랜지스터(300)와 동일한 부분들은 트랜지스터(300)의 설명에서 사용된 공통 참조부호들로 표기된다는 것을 유념해야 한다.
도 5b 및 도 3b에 도시되어 있는 것과 같이, 트랜지스터(500)에 있어서는, 실시형태 3에서 기술된 트랜지스터(300)에서, 산화물 반도체층(311)을 개재하여 대향하는 한 쌍의 게이트 전극층들(307a, 307b) 사이 및 산화물 반도체층(311)을 개재하여 대향하는 한 쌍의 게이트 절연층들(310a, 310b) 사이에 산화물 반도체층(311)으로 덮이는 도전층(520)이 제공된다. 트랜지스터(500)의 다른 구조들은 트랜지스터(300)와 동일하다.
트랜지스터(300)에서 채널 영역인 산화물 반도체층(311)이 두껍게 형성되는 경우에, 산화물 반도체층(311)은 응력에 의해 박리될 수 있다. 또한, 트랜지스터(300)의 적층 구조에서 산화물 반도체층(311)의 두꺼운 부분에 변형(오목부)이 발생됨으로써, 산화물 반도체층(311)이 박리될 수 있다.
따라서, 이 실시형태에서와 같이, 산화물 반도체층(311)을 개재하여 대향하는 한 쌍의 게이트 전극층들(307a, 307b) 사이 및 산화물 반도체층(311)을 개재하여 대향하는 한 쌍의 게이트 절연층들(310a, 310b) 사이에 산화물 반도체층(311)으로 덮이는 도전층(520)이 형성된다. 따라서, 채널 영역인 산화물 반도체층(311)이 두껍게 형성되는 경우에도, 산화물 반도체층(311)의 응력이 완화됨으로써, 산화물 반도체층(311)의 박리가 방지될 수 있다. 또한, 산화물 반도체층(311)의 두꺼운 부분에 형성된 변형(오목부)이 완화되고, 트랜지스터(300)의 적층 구조는 평탄한 형상에 가깝게 된다. 따라서, 산화물 반도체층(311)의 박리가 방지될 수 있다.
도전층(520)은 실시형태 1에서 기술된 소스 전극층(103), 게이트 전극층(107), 또는 드레인 전극층(113)과 유사한 재료를 사용하여 형성될 수 있다. 또한, 도전층(520)은 대향하는 한 쌍의 게이트 전극층들(307a, 307b)이 형성되는 것과 동시에 형성된다.
다음에, 각각의 유닛에서 산화물 반도체층을 개재하여 한 쌍의 게이트 전극층들이 대향하고 있고 산화물 반도체층을 개재하여 한 쌍의 게이트 절연층들이 대향하고 있는, 2개의 유닛이 제공되고 산화물 반도체층으로 덮이도록 형성되는 도전층들이 한 쌍의 게이트 전극층들 및 한 쌍의 게이트 절연층들이 제공되는 각각의 유닛에 제공되는 구조를 갖는 트랜지스터(600)가 도 6a 및 도 6b를 참조하여 기술될 것이다.
도 6a는 트랜지스터(600)의 상면도이고, 도 6b는 도 6a의 점선 K-L을 따라 취해진 단면도에 해당한다. 트랜지스터(600)가 기술될 때, 트랜지스터(400)와 동일한 부분들은 트랜지스터(400)의 설명시 사용된 공통 참조부호들로 표기된다는 것을 유념해야 한다.
트랜지스터(400)의 채널 영역인 산화물 반도체층(411)이 두껍게 형성되는 경우에, 산화물 반도체층(411)은 응력에 의해 박리될 수 있다. 또한, 트랜지스터(400)의 적층 구조에서 산화물 반도체층(411)의 두꺼운 부분에 변형(오목부)이 발생되어, 드레인 전극층(411)이 박리될 수 있다.
따라서, 도 6b에 도시되어 있는 것과 같이, 산화물 반도체층(411)으로 덮이는 도전층(620)은 한 쌍의 게이트 전극층들 및 한 쌍의 게이트 절연층들이 제공되는 유닛에 형성되고, 산화물 반도체층(411)으로 덮이는 도전층(622)은 한 쌍의 게이트 전극층들 및 한 쌍의 게이트 절연층들이 제공되는 유닛에 형성된다. 따라서, 채널 영역인 산화물 반도체층(411)이 두껍게 형성되는 경우에도, 산화물 반도체층(411)의 응력이 완화됨으로써, 산화물 반도체층(411)의 박리가 방지될 수 있다. 또한, 산화물 반도체층(411)의 두꺼운 부분에 형성된 변형(오목부)이 완화되고, 트랜지스터(400)의 적층 구조가 평탄한 형상에 가까워진다. 따라서, 산화물 반도체층(411)의 박리가 방지될 수 있다.
도전층(620) 및 도전층(622) 각각은 실시형태 1에서 기술된 소스 전극층(103), 게이트 전극층(107), 또는 드레인 전극층(113)과 유사한 재료를 사용하여 형성될 수 있다. 또한, 도전층(620) 및 도전층(622)은 대향하는 한 쌍의 게이트 전극층들(407a, 407b) 및 대향하는 한 쌍의 게이트 전극층들(415a, 415b)이 형성되는 것과 동시에 형성된다.
트랜지스터(500)에 있어서, 게이트 전극층들(307a, 307b)의 일부분들은 산화물 반도체층(311)으로 덮이고, 산화물 반도체층(311)에 충분히 높은 전계가 인가될 수 있으며; 따라서, 산화물 반도체층(311)의 넓은 면적에 채널 영역이 형성된다. 따라서, 트랜지스터(500)를 통해 큰 드레인 전류가 흐를 수 있다.
트랜지스터(600)에 있어서, 게이트 전극층들(407a, 407b, 415a, 415b)의 일부분들은 산화물 반도체층(411)으로 덮이고, 산화물 반도체층(411)에 충분히 높은 전계가 인가될 수 있으며; 따라서, 산화물 반도체층(411)의 넓은 면적에 채널 영역이 형성된다. 따라서, 트랜지스터(600)를 통해 큰 드레인 전류가 흐를 수 있다.
또한, 산화물 반도체층(311)의 두께 및 산화물 반도체층(411)의 두께를 크게 함으로써, 트랜지스터(500) 및 트랜지스터(600)는 고 전력 응용을 위한 반도체 장치에 필요한 드레인-파괴-전압 특성들을 가질 수 있다. 또한, 게이트 전극층들 및 게이트 절연층들 각각은 산화물 반도체층(311) 및 산화물 반도체층(411)의 넓은 면적들에 충분히 높은 전계를 인가하기 위해 콤형을 갖는 것이 바람직하다.
이 실시형태는 임의의 다른 실시형태들에서 기술되는 구성과 적절히 조합하여 구현될 수 있다.
(실시형태 6)
이 실시형태에 있어서, 트랜지스터(700) 및 트랜지스터(800)는 도 7a, 도 7b, 도 8a 및 도 8b를 참조하여 기술될 것이다.
실시형태 1 내지 실시형태 5에 있어서, 게이트 전극층들 및 게이트 절연층들 각각의 바람직한 형상은 콤형이지만; 게이트 전극층은 도 7a, 도 7b, 도 8a 및 도 8b에 도시되어 있는 것과 같이 산화물 반도체층을 둘러싸는 원형일 수 있다. 또한, 산화물 반도체층이 실시형태 5에서 기술된 두께로 형성되는 경우에 발생되는 (응력에 의한 산화물 반도체층의 두꺼운 부분의 박리와 같은) 영향을 고려하면, 도 8b에 도시되어 있는 것과 같이 원형들을 갖도록 형성되는 게이트 전극층 및 게이트 절연층 내부에 산화물 반도체층으로 덮이는 도전층이 형성될 수 있다. 다시 말해서, 게이트 전극층은 실시형태 1 내지 실시형태 5에서 원형을 가질 수 있다.
또한, 게이트 전극층 및 게이트 절연층은 산화물 반도체층을 개재하여 한 쌍의 게이트 전극층들이 대향하고 있고 산화물 반도체층을 개재하여 한 쌍의 게이트 절연층들이 대향하고 있는 1개의 유닛으로 제한되지 않는다. 복수의 유닛들이 형성될 수 있으며, 이는 채널 영역인 산화물 반도체층이 두껍게 형성되는 경우에 바람직하고; 따라서, 두꺼운 산화물 반도체층에 충분히 높은 전계가 인가될 수 있다.
먼저, 예로서, 원형들을 갖도록 형성되는 1개의 게이트 전극층 및 1개의 게이트 절연층이 제공되고 게이트 전극층 및 게이트 절연층의 상면들 및 하면들이 산화물 반도체층으로 덮이는 트랜지스터(700)가 기술될 것이다.
도 7a는 트랜지스터(700)의 상면도이고, 도 7b는 도 7a의 점선 M-N을 따라 취해진 단면도에 해당한다.
다시 말해서, 이 실시형태에서 기술되는 도 7b의 트랜지스터에 있어서, 소스 전극층(103)이 기판(101) 위에 형성되고, 산화물 반도체층(711)이 소스 전극층(103)과 접하여 제공된다. 게이트 전극층(707) 및 게이트 절연층(710)은 산화물 반도체층(711)을 둘러싸기 위해 원형들을 갖도록 형성되고, 산화물 반도체층(711)은 게이트 전극층(707)의 상면 및 하면을 덮는 게이트 절연층(710)과 접한다. 또한, 드레인 전극층(113)이 산화물 반도체층(711) 위에 제공된다. 트랜지스터(700)에 있어서, 소스 전극층(103) 및 드레인 전극층(113)과 중첩하는 게이트 전극층(707) 및 게이트 절연층(710)의 일부가, 실시형태 1 내지 실시형태 5에서 기술된 트랜지스터들과 유사한 방식으로 산화물 반도체층(711)에 임베딩된다.
다음에, 도 8a는 트랜지스터(800)의 상면도이고, 도 8b는 도 8a의 점선 O-P를 따라 취해진 단면도에 해당한다.
이 실시형태에서 기술되는 도 8a 및 도 8b의 트랜지스터(800)로서, 트랜지스터(700)에 대한 산화물 반도체층(711)을 둘러싸도록 원형들로 형성되는 게이트 전극층(707) 및 게이트 절연층(710) 내부에 도전층(820)이 제공된다. 트랜지스터(800)에 있어서, 트랜지스터(700)에 도전층(820)을 제공하는 효과는, 실시형태 5에서 기술된, 도전층(520), 도전층(620) 및 도전층(622)을 제공하는 효과와 유사하다.
또한, 트랜지스터(700) 및 트랜지스터(800) 각각에 있어서의 기판(101), 소스 전극층(103), 산화물 반도체층(711), 게이트 전극층(707), 게이트 절연층(710), 및 드레인 전극층(113)은 실시형태 1에서 기술된 재료들을 사용하여 형성될 수 있다. 또한, 트랜지스터(800)의 도전층(820)은 게이트 전극층(707)이 형성되는 것과 동시에 형성되고; 따라서, 도전층(820)은 게이트 전극층(707)과 동일한 재료를 사용하여 형성된다.
트랜지스터(700) 및 트랜지스터(800)에 있어서, 게이트 전극층(707)의 일부가 산화물 반도체층(711)으로 덮이고, 산화물 반도체층(711)에 충분히 높은 전계가 인가될 수 있으며; 따라서, 산화물 반도체층(711)의 넓은 면적에 채널 영역이 형성된다. 따라서, 트랜지스터(700)를 통해 큰 드레인 전류가 흐를 수 있다.
또한, 산화물 반도체층(711)의 두께를 크게 함으로써, 트랜지스터(700) 및 트랜지스터(800)는 고 전력 응용을 위한 반도체 장치에 필요한 드레인-파괴-전압 특성들을 가질 수 있다.
이 실시형태는 임의의 다른 실시형태들에서 기술되는 구성과 적절히 조합하여 구현될 수 있다.
(실시형태 7)
이 실시형태에서는, 트랜지스터(100) 및 트랜지스터(200)를 제작하기 위한 방법들이 기술될 것이다. 먼저, 트랜지스터(100)를 제작하기 위한 방법이 도 9a 내지 도 9c를 참조하여 기술될 것이다.
하지 절연층이 기판(101) 위에 형성된다. 이 공정을 통해, 유리 기판의 불순물들이 형성될 트랜지스터들로 혼입되는 것이 방지될 수 있다. 편의상, 하지 절연층은 도 9a 내지 도 9c에 도시되어 있지 않다는 것을 유념해야 한다.
하지 절연층은 스퍼터링 방법, CVD 방법, 코팅 방법 등에 의해 형성될 수 있다.
하지 절연층이 스퍼터링 방법에 의해 형성될 때, 하지 절연층은 처리실에 남아있는 수소, 물, 수산기, 수소화물 등을 제거하면서 형성되는 것이 바람직하다는 것을 유념해야 한다. 이것은 수소, 물, 수산기, 수소화물 등이 하지 절연층에 함유되는 것을 방지하기 위한 것이다. 처리실에 남아있는 수소, 물, 수산기, 수소화물 등을 제거하기 위해서 흡착형 진공 펌프를 사용하는 것이 바람직하다. 흡착형 진공 펌프로서, 예를 들어, 크라이오펌프, 이온 펌프, 티타늄 서블리메이션 펌프가 사용되는 것이 바람직하다. 배기 수단은 콜드 트랩이 구비된 터보 펌프일 수 있다. 크라이오펌프에 의해 배기된 처리실에서 수소, 물, 수산기, 수소화물 등이 제거되고; 따라서, 하지 절연층이 처리실에서 형성될 때, 하지 절연층에 함유되는 불순물들의 농도가 감소될 수 있다.
하지 절연층을 형성하기 위해 사용되는 스퍼터링 가스로서, 수소, 물, 수산기 또는 수소화물과 같은 불순물들이, 불순물 농도가 "ppm" 또는 "ppb" 단위로 표현되는 수준으로 감소되는 고순도 가스가 사용되는 것이 바람직하다.
이 실시형태에 있어서, 기판(101)이 처리실에 도입되고, 수소, 물, 수산기, 수소화물 등이 제거된 고순도 산소를 함유하는 스퍼터링 가스가 처리실에 도입되고, 실리콘 타겟이 사용되는 방식으로 기판(101) 위에 하지 절연층으로서 산화실리콘막이 형성된다. 하지 절연층이 형성될 때, 기판(101)이 가열될 수 있다는 것을 유념해야 한다.
하지 절연층이 적층 구조를 사용하여 형성될 때, 예를 들어, 실리콘 타겟 및 수소, 물, 수산기, 수소화물 등이 제거된 고순도 질소를 함유하는 스퍼터링 가스를 사용하여, 산화실리콘막 및 기판 사이에 질화실리콘막이 형성된다. 또한, 이 경우에, 처리실에 남아있는 수소, 물, 수산기, 수소화물 등을 제거하면서 산화실리콘막의 경우와 유사한 방식으로 질화실리콘막이 형성되는 것이 바람직하다. 이 공정에서, 기판(101)이 가열될 수 있다는 것을 유념해야 한다.
질화실리콘막 및 산화실리콘막이 하지 절연층으로서 적층되는 경우에, 질화실리콘막 및 산화실리콘막은 공통 실리콘 타겟을 사용하여 동일한 처리실에서 형성될 수 있다. 먼저, 질소를 함유하는 스퍼터링 가스가 도입되고 처리실에 장착된 실리콘 타겟이 사용되는 방식으로 질화실리콘막이 형성된다. 이어서, 가스가 산소를 함유하는 스퍼터링 가스로 전환되고 동일한 실리콘 타겟이 사용되는 방식으로 산화실리콘막이 형성된다. 질화실리콘막 및 산화실리콘막은 대기에 노출되지 않고 연속하여 형성될 수 있고; 따라서, 수소, 물, 수산기 또는 수소화물과 같은 불순물들이 질화실리콘막의 표면에 부착되는 것이 방지될 수 있다.
이어서, 소스 전극층(103)이 하지 절연층 위에 형성된다. 먼저, 물리 증착 방법(PVD 방법)인 스퍼터링 방법, 화학 증착 방법(CVD 방법) 또는 진공 증착 방법에 의해 도전막이 기판(101) 위에 형성된다. 제 1 포토리소그래피 단계에서 레지스트 마스크가 도전막 위에 형성되고, 레지스트 마스크를 사용하여 도전막에 대해 제 1 에칭 처리가 수행됨으로써, 소스 전극층(103)이 형성된다. 대안적으로, 소스 전극층(103)은 포토리소그래피 단계를 사용하지 않고 프린팅 방법 또는 잉크-젯 방법에 의해 형성되어, 단계들의 수가 감소될 수 있다. 나중에 형성되는 게이트 절연층과의 커버리지가 향상될 수 있기 때문에, 소스 전극층(103)의 종단부들은 테이퍼형인 것이 바람직하다는 것을 유념해야 한다.
이 실시형태에 있어서, 소스 전극층(103)이 되는 도전막으로서, 50㎚ 두께의 티타늄막, 100㎚ 두께의 알루미늄막 및 50㎚ 두께의 티타늄막이 스퍼터링 방법에 의해 순서대로 적층되고, 제 1 포토리소그래피 단계에서 형성된 레지스트 마스크를 사용하여 제 1 에칭이 수행됨으로써, 소스 전극층(103)이 형성된다.
다음에, 게이트 절연층(110)이 되는 제 1 절연막(104)이 소스 전극층(103) 위에 형성된다. 게이트 절연층(110)이 되는 제 1 절연막(104)이 스퍼터링 방법에 의해 형성됨으로써, 절연막(104)의 수소 농도가 감소될 수 있다. 스퍼터링 방법에 의해 산화실리콘막을 형성하는 경우에, 타겟으로서 실리콘 타겟 또는 석영 타겟이 사용되고, 산소 또는 산소와 아르곤의 혼합 가스가 스퍼터링 가스로서 사용된다. 제 1 절연막(104)은 수소 농도가 감소되도록 형성되는 것이 바람직하다. 제 1 절연막(104)은 하지 절연층을 형성하기 위한 방법과 유사한 방법을 사용하여 형성될 수 있다. 예를 들어, 제 1 절연막(104)은 수소, 물, 수산기, 수소화물 등이 제거된 고순도 산소를 함유하는 스퍼터링 가스를 사용하여 형성되거나, 또는 제 1 절연막(104)은 처리실에 남아있는 수소, 물, 수산기, 수소화물 등을 제거하면서 형성된다. 또한, 스퍼터링 장치의 내벽, 타겟의 표면 또는 타겟 재료 내부에 남아있는 수분이나 수소를 제거하기 위해서, 제 1 절연막(104)이 형성되기 전에 예열 처리가 수행되는 것이 바람직하다. 예열 처리 후에, 기판 또는 스퍼터링 장치는 냉각된다. 이어서, 제 1 절연막(104)이 대기에 노출되지 않고 형성된다. 이 실시형태에서는, 100㎚의 두께를 갖는 산화실리콘막이 형성된다는 것을 유념해야 한다.
제 1 절연막(104)은 적층 구조를 가질 수 있다. 예를 들어, 5㎚ 이상 및 300㎚ 이하의 두께를 갖는 산화실리콘막(SiO x (x>0)) 및 50㎚ 이상 및 200㎚ 이하의 두께를 갖는 질화실리콘막(SiN y (y>0))이 스퍼터링 방법에 의해 산화실리콘막 위에 형성되는 적층 구조가 사용될 수 있다.
다음에, 게이트 전극층(107)이 제 1 절연막(104) 위에 형성된다. 게이트 전극층(107)은 소스 전극층(103)과 유사한 방식으로 형성될 수 있다. 먼저, 제 1 절연막(104) 위에 도전막이 형성되고, 제 2 포토리소그래피 단계에서 레지스트 마스크가 형성되고, 레지스트 마스크를 사용하여 도전막에 대해 제 2 에칭이 수행됨으로써, 게이트 전극층(107)이 형성될 수 있다. 이 실시형태에 있어서, 150㎚의 두께를 갖는 티타늄막이 스퍼터링 방법에 의해 형성된 후에, 게이트 전극층(107)이 포토리소그래피 단계 및 에칭 단계에 의해 형성된다. 게이트 전극층(107)을 형성하는 단계를 통해, 게이트 배선 또한 동시에 형성될 수 있다.
게이트 절연층(110)이 되는 제 2 절연막(106)이 제 1 절연막(104) 및 게이트 전극층(107) 위에 형성된다. 제 2 절연막(106)은 제 1 절연막(104)과 유사한 방식으로 형성될 수 있다. 이 실시형태에서는, 100㎚의 두께를 갖는 산화실리콘막이 스퍼터링 방법에 의해 형성된다. 여기까지의 단계들은 도 9a에 도시되어 있다.
다음에, 소스 전극층(103)의 일부를 노출시키기 위해 레지스트 마스크가 제 3 포토리소그래피 단계에서 형성되고, 제 1 절연막(104) 및 제 2 절연막(106)이 레지스트 마스크를 사용하여 에칭됨으로써, 게이트 절연층(110)이 형성된다.
다음에, 게이트 절연층(110) 및 소스 전극층(103)의 일부와 접하게 되는 섬 형상 산화물 반도체층이 형성된다. 이어서, 섬 형상 산화물 반도체층과 접하는 드레인 전극층(113)이 형성된다.
먼저, 게이트 절연층(110) 및 소스 전극층(103)의 일부 위에 스퍼터링 방법, 코팅 방법, 프린팅 방법 등에 의해 산화물 반도체막이 형성된다. 다음에, 드레인 전극층(113)이 되는 도전막이 산화물 반도체막 위에 형성된다. 이 실시형태에서는, 산화물 반도체막이 스퍼터링 방법에 의해 형성된다.
전처리로서, 지금까지의 단계들을 통해 및 도 9a의 단계를 포함하여 형성된 기판(101)은 스퍼터링 장치의 예열실에서 예열되고, 기판(101)에 부착된 수소, 물, 수산기 또는 수소화물과 같은 불순물들이 탈리 및 제거되어, 수소가 산화물 반도체막에 가능한 한 적게 함유되도록 한다. 예열실에 제공되는 배기 수단으로서, 크라이오펌프가 바람직하다. 이 예열 처리는 생략될 수 있다는 것을 유념해야 한다. 이 예열 단계는, 소스 전극층(103)은 형성되지만 게이트 절연층(110)은 형성되지 않는 기판(101) 상에서 수행될 수 있거나, 또는 나중 단계에서 형성되는 드레인 전극층(113)이 형성되지 않는 기판(101)에 대해 수행될 수 있다.
산화물 반도체막이 스퍼터링 방법에 의해 형성되기 전에, 아르곤 가스의 도입에 의해 플라즈마가 발생되는 역 스퍼터링이 수행되는 것이 바람직하고, 게이트 절연층(110) 및 소스 전극층(103) 일부의 표면들에 부착된 입자들 및 산화막이 제거되어, 게이트 절연층(110)과 산화물 반도체막 사이 및 소스 전극층(103)의 일부 및 산화물 반도체막 사이의 계면에서의 저항이 감소될 수 있다는 것을 유념해야 한다. 역 스퍼터링은, 전압을 타겟 측에 인가하지 않고, 아르곤 분위기에서 기판 측에 전압을 인가하기 위해 고주파수 전원이 사용되고 표면을 개질하기 위해 기판 부근에서 플라즈마가 발생되는 방법을 말한다. 아르곤 분위기 대신, 질소 분위기, 헬륨 분위기 등이 사용될 수 있다는 것을 유념해야 한다.
이 실시형태에 있어서, 산화물 반도체 타겟을 사용하여 스퍼터링 방법에 의해 산화물 반도체막이 형성된다. 산화물 반도체막은 희가스(대표적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로, 아르곤)와 산소의 분위기에서 스퍼터링 방법에 의해 형성될 수 있다. 스퍼터링 방법이 이용될 때, 2wt% 내지 10wt%의 SiO2를 함유하는 타겟이 사용될 수 있다.
산화물 반도체막을 형성하기 위해 사용되는 스퍼터링 가스로서, 수소, 물, 수산기 또는 수소화물과 같은 불순물들이, 불순물 농도가 "ppm" 또는 "ppb" 단위로 표현되는 레벨로 감소되는 고순도 가스가 사용되는 것이 바람직하다.
이 실시형태에서 사용되는 산화물 반도체 타겟의 예로서, In, Ga 및 Zn을 함유하는 산화물 반도체 타겟(조성비는 In2O3:Ga2O3:ZnO=1:1:1[몰비], 즉, In:Ga:Zn=1:1:0.5[몰비])이 사용될 수 있다. In, Ga 및 Zn을 함유하는 산화물 반도체 타겟으로서, In:Ga:Zn=1:1:1[몰비] 또는 In:Ga:Zn=1:1:2[몰비]의 조성비를 갖는 타겟이 사용될 수 있다. 산화물 반도체 타겟의 충전율은 90% 이상 및 100% 이하, 바람직하게, 95% 이상 및 99.9% 이하이다. 충전율이 높은 산화물 반도체 타겟을 사용하여 형성되는 산화물 반도체막은 조밀하다.
산화물 반도체로서 In-Zn-O계 재료가 사용되는 경우에, 타겟은 원자비로 In:Zn=50:1 내지 1:2(몰비로 In2O3:ZnO=25:1 내지 1:4), 바람직하게, 원자비로 In:Zn=20:1 내지 1:1(몰비로 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게, 원자비로 In:Zn=15:1 내지 1.5:1(몰비로 In2O3:ZnO=15:2 내지 3:4)의 조성비를 갖는다. 예를 들어, In:Zn:O=X:Y:Z의 원자비를 갖는 In-Zn-O계 산화물 반도체를 형성하는데 사용되는 타겟에서, Z>1.5X+Y의 관계가 만족된다.
감압된 상태로 유지되는 처리실에 기판이 보유되고 처리실에 남아있는 수분이 제거되면서, 수소, 물, 수산기, 수소화물 등이 제거된 스퍼터링 가스가 처리실에 도입되고 금속 산화물이 타겟으로서 사용되는 방식으로, 소스 전극층(103) 및 게이트 절연층(110) 위에 산화물 반도체막이 형성된다. 처리실에 남아있는 수소, 물, 수산기, 수소화물 등을 제거하기 위해서 흡착형 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오펌프, 이온 펌프 또는 티타늄 서블리메이션 펌프가 사용되는 것이 바람직하다. 배기 수단은 콜드 트랩이 구비된 터보 펌프일 수 있다. 예를 들어, 수소, 물, 수산기, 수소화물 등(더욱 바람직하게, 탄소 원자를 함유하는 화합물을 포함함)이 크라이오펌프를 사용하여 처리실로부터 배기된다. 따라서, 이 처리실에서 형성된 산화물 반도체막에 함유되는 불순물들의 농도가 감소될 수 있다. 산화물 반도체막은 기판이 가열되는 동안 형성될 수 있다.
이 실시형태에서, 성막 조건의 예로서, 다음 조건들이 적용된다: 기판(101)과 타겟 간의 거리가 170㎜이고; 기판 온도가 250℃이고; 압력이 0.4Pa이고; 직류(DC) 전원이 0.5㎾이고; 분위기가 산소를 함유하거나 분위기가 아르곤을 함유하거나 또는 분위기가 산소와 아르곤을 함유한다. 펄스형 직류(DC) 전원이 사용되는 것이 바람직하고, 그 경우에는 먼지가 감소될 수 있고 두께가 균일하게 될 수 있다는 것을 유념해야 한다. 산화물 반도체막의 두께는 50㎚ 이상 및 500㎚ 이하인 것이 바람직하다. 이 실시형태에서 산화물 반도체막의 두께는 100㎚이다. 산화물 반도체막의 적절한 두께는 산화물 반도체층(111)에 사용되는 산화물 반도체 재료에 따라서 다르고; 따라서, 두께는 산화물 반도체 재료에 따라 적절히 결정될 수 있다는 것을 유념해야 한다.
드레인 전극층(113)이 되는 도전막이 소스 전극층(103)과 유사한 방식으로 형성될 수 있다. 이 실시형태에서, 드레인 전극층(113)이 되는 도전막으로서, 50㎚ 두께의 티타늄막, 100㎚ 두께의 알루미늄막 및 50㎚ 두께의 티타늄 막이 순서대로 적층된다.
다음에, 제 4 포토리소그래피 단계에서 도전막 위에 레지스트 마스크가 형성되고, 드레인 전극층(113)이 되는 도전막 및 섬 형상 산화물 반도체층이 되는 산화물 반도체막이 레지스트 마스크를 사용하여 에칭됨으로써, 드레인 전극층(113) 및 섬 형상 산화물 반도체층이 형성된다. 제 4 포토리소그래피 단계에서 형성되는 레지스트 마스크 대신 잉크젯 방법을 사용하여 레지스트 마스크를 형성함으로써, 단계들의 수가 감소될 수 있다. 여기서, 도전막 및 산화물 반도체막의 에칭은 드라이 에칭이나 웨트 에칭 중 하나를 사용하거나, 또는 드라이 에칭과 웨트 에칭 모두를 사용하여 수행될 수 있다는 것을 유념해야 한다. (에천트, 에칭 시간, 및 온도와 같은) 에칭 조건들은 소망의 형상들을 갖는 드레인 전극층(113) 및 섬 형상 산화물 반도체층을 형성하기 위해서 재료에 따라 적절히 조정된다. 예를 들어, 도전막은 웨트 에칭에 의해 드레인 전극층(113)으로 가공될 수 있고; 이어서, 마스크로서 드레인 전극층(113)을 사용하여 드라이 에칭에 의해 산화물 반도체막이 섬 형상 산화물 반도체층으로 가공될 수 있다.
산화물 반도체막의 웨트 에칭에 사용되는 에천트로서, 인산, 아세트산 및 초산의 혼합 용액, 암모니아 과수(31wt%의 과산화수소수:28wt%의 암모니아수:물=5:2:2(체적비)) 등이 사용될 수 있다. 또한, ITO07N(칸토 케미칼사 제품)이 또한 사용될 수 있다.
웨트 에칭 후 에천트는 에칭된 재료들과 함께 세정에 의해 제거된다. 에천트 및 에칭된 재료를 포함하는 폐액은 정제될 수 있고 재료는 재사용될 수 있다. 산화물 반도체막에 함유된 인듐과 같은 재료가 에칭 후 폐액으로부터 수집되어 재사용될 때, 자원들이 효율적으로 사용될 수 있고, 비용이 감소될 수 있다.
산화물 반도체막의 드라이 에칭에 사용되는 에칭 가스로서, 염소를 함유하는 가스(염소(Cl2), 삼염화붕소(BCl3), 사염화실리콘(SiCl4), 또는 사염화탄소(CCl4)와 같은 염소계 가스)가 사용되는 것이 바람직하다.
대안적으로, 불소를 함유하는 가스(사불화탄소(CF4), 육불화황(SF6), 삼불화질소(NF3), 또는 트리플루오로메탄(CHF3)과 같은 불소계 가스); 브롬화수소(HBr); 산소(O2); 헬륨(He) 또는 아르곤(Ar)과 같은 희가스가 첨가된 이들 가스들 중 임의의 가스 등이 사용될 수 있다.
드라이 에칭 방법으로서, 평행평판형 반응성 이온 에칭(RIE) 방법 또는 유도 결합 플라즈마(ICP) 에칭 방법이 사용될 수 있다. 막을 소망의 형상으로 에칭하기 위해서, 에칭 조건들(코일형 전극에 인가되는 전력량, 기판 측 상의 전극에 인가되는 전력량, 기판 측 상의 전극의 온도 등)이 적절히 조정된다.
여기까지의 단계들은 도 9b에 도시되어 있다.
다음에, 섬 형상 산화물 반도체층에 열 처리가 행해진다. 열 처리의 온도는 400℃ 이상 및 750℃ 이하, 바람직하게, 400℃ 이상 및 기판의 변형점 미만이다. 여기서, 기판은 일종의 열 처리 장치인 전기노에 도입되고, 질소 또는 희가스와 같은 불활성 가스의 분위기에서 1시간 동안 450℃로 섬 형상 산화물 반도체층에 열 처리가 수행된다. 이어서, 산화물 반도체층은 대기에 노출되지 않고; 따라서, 수소, 물, 수산기, 수소화물 등이 섬 형상 산화물 반도체층에 투입되는 것을 방지할 수 있다. 결과적으로, 수소의 농도가 감소된 고순도화된 산화물 반도체층(111)이 얻어질 수 있다. 즉, 섬 형상 산화물 반도체층의 탈수화 및 탈수소화 중 적어도 하나가 열 처리에 의해 수행될 수 있다.
열 처리에 있어서, 수소, 물, 수산기, 수소화물 등은 질소 또는 헬륨, 네온이나 아르곤과 같은 희가스에 함유되지 않는 것이 바람직하다는 것을 유념해야 한다. 대안적으로, 열 처리 장치에 도입되는 질소 또는 헬륨, 네온이나 아르곤과 같은 희가스의 순도는 바람직하게 6N(99.9999%) 이상, 더욱 바람직하게, 7N(99.99999%) 이상이다(즉, 불순물들의 농도는 1ppm 이하, 바람직하게, 0.1ppm 이하이다).
또한, 섬 형상 산화물 반도체층에 대해 수행되는 열 처리는, 산화물 반도체막 및 드레인 전극층(113)이 되는 도전층에 대해 수행되는 제 4 포토리소그래피 단계 이전에 수행될 수 있다. 그 경우에, 열 처리 후에, 기판이 열 처리 장치에서 꺼내지고 제 4 포토리소그래피 단계가 수행된다. 대안적으로, 열 처리는 드레인 전극층(113)이 되는 도전막이 산화물 반도체막 위에 형성되기 전에 수행될 수 있다.
다음에, 보호 절연층(115)이 형성된다. 보호 절연층(115)은 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 또는 산화질화알루미늄막과 같은 산화물 절연막; 또는 질화실리콘막, 질화산화실리콘막, 질화알루미늄막 또는 질화산화알루미늄막과 같은 질화물 절연막을 사용하여 형성된다. 대안적으로, 산화물 절연막 및 질화물 절연막이 적층될 수 있다. 보호 절연층(115)은 제 1 절연막(104) 및 제 2 절연막(106)과 유사한 방식으로 형성될 수 있다.
보호 절연층(115)이 형성된 후에, 1시간 이상 및 30시간 이하 동안 대기 중에서 100℃ 이상 및 200℃ 이하에서 열 처리가 수행될 수 있다. 그 경우에, 열 처리는 제 2 열 처리라고 할 수 있고, 탈수화 및 탈수소화 중 적어도 하나가 수행되는 열처리는 제 1 열 처리라고 할 수 있다. 트랜지스터(100)의 신뢰성은 제 2 열 처리에 의해 향상될 수 있다. 여기까지의 단계들은 도 9c에 도시되어 있다.
상기 공정을 통해, 고순도화되고 수소 농도가 감소된 산화물 반도체층(111)을 포함하는 트랜지스터(100)가 형성될 수 있다. 따라서, 이 실시형태에서 기술된 제작 방법에 의해, 실시형태 1에 기술된 것과 같이 큰 드레인 전류가 흐를 수 있고 드레인-파괴-전압 특성들이 높은 트랜지스터(100)가 형성될 수 있다.
여기서, 트랜지스터(200)를 제작하기 위한 방법이 도 10a 및 도 10b를 참조하여 기술될 것이다. 트랜지스터(200)로서, 트랜지스터(100)를 제작하기 위한 방법에서, 게이트 전극층(107)이 형성될 때 게이트 전극층들(207a, 207b)로서 작용하는 도전막들이 대향하는 방식으로 포토리소그래피 단계가 수행되고 레지스트 마스크가 형성된다. 도전막이 레지스트 마스크를 사용하여 에칭됨으로써, 대향하는 게이트 전극층들(207a, 207b)이 형성될 수 있다(도 10a 참조).
이어서, 이 실시형태에서 기술된 단계들이 적절히 수행됨으로써, 실시형태 2에서 기술된 트랜지스터(200)가 형성될 수 있다(도 10b 참조).
이 실시형태는 임의의 다른 실시형태들에서 기술되는 구성과 적절히 조합하여 구현될 수 있다.
(실시형태 8)
이 실시형태에서, 트랜지스터(300), 트랜지스터(400) 및 트랜지스터(700)를 제작하기 위한 방법들이 기술될 것이다. 먼저, 트랜지스터(300)는 도 11a 내지 도 11d를 참조하여 기술될 것이다.
실시형태 7과 유사한 기판이 기판(101)으로서 사용될 수 있다. 이어서, 하지 절연층 및 소스 전극층(103)이 실시형태 7과 유사한 방식으로 형성된다.
다음에, 산화물 반도체층(308)이 소스 전극층(103) 위에 형성된다(도 11a 참조).
산화물 반도체층(308)이 되는 제 1 산화물 반도체막이 실시형태 7과 유사한 방식으로 형성될 수 있다. 여기서, 100㎚의 두께를 갖는 In-Ga-Zn-O계 산화물 반도체막이 소스 전극층(103) 위에 형성된다. 이어서, 포토리소그래피 단계가 수행되고, 제 1 산화물 반도체막이 에칭됨으로써, 산화물 반도체층(308)이 형성된다. 포토리소그래피 단계 및 에칭 단계는 실시형태 7과 유사한 방식으로 수행될 수 있다.
다음에, 게이트 절연층들(310a, 310b)로 덮이고, 대향하는 게이트 전극층들(307a, 307b)이 산화물 반도체층(308) 위에 형성된다. 대향하는 게이트 전극층들(307a, 307b) 및 게이트 절연층들(310a, 310b)은 실시형태 7에서 기술된 방법에 의해 형성될 수 있다(도 11b 참조).
다음에, 게이트 절연층들(310a, 310b) 및 산화물 반도체층(308)의 일부 위에 제 2 산화물 반도체막이 형성된다. 제 2 산화물 반도체막은 제 1 산화물 반도체막과 유사한 방식으로 형성된다. 이 실시형태에 있어서, In-Ga-Zn-O계 산화물 반도체막은 100㎚로 형성된다. 또한, 드레인 전극층(113)이 되는 도전막이 실시형태 7과 유사한 방식으로 제 2 산화물 반도체막 위에 형성된다. 여기서, 50㎚ 두께의 티타늄막, 100㎚ 두께의 알루미늄막, 및 50㎚ 두께의 티타늄막이 순서대로 적층된다.
포토리소그래피 단계 및 에칭 단계가 수행된다. 이어서, 탈수화 및 탈수소화 중 적어도 하나가 수행되는 열 처리가 행해짐으로써, 산화물 반도체층(311) 및 드레인 전극층(113)이 형성된다(도 11c 참조). 포토리소그래피 단계 및 에칭 단계는 여기서 실시형태 7에서 기술된 방법에 의해 수행될 수 있다. 이 단계에 의하면, 구조는 산화물 반도체층(311)을 개재하여 대향하는 한 쌍의 게이트 전극층들(307a, 307b) 및 산화물 반도체층(311)을 개재하여 대향하는 한 쌍의 게이트 절연층들(310a, 310b)을 포함하고, 이는 실시형태 3에서 기술된 트랜지스터(300)의 특징이다. 열 처리는 실시형태 7에서 기술된 것과 유사한 방법에 의해 수행될 수 있고, 열 처리 또한 실시형태 7에서 기술된 것과 동일한 타이밍에 수행될 수 있다.
다음에, 보호 절연층(115)은 실시형태 7과 유사한 방식으로 형성되고, 또한, 실시형태 7에서 기술된 제 2 열 처리가 적절히 수행됨으로써, 실시형태 3에서 기술된 트랜지스터(300)가 형성될 수 있다(도 11d 참조).
여기서, 실시형태 4에서 기술된 트랜지스터(400)를 제작하기 위한 방법이 도 12a 내지 도 12d를 참조하여 기술될 것이다. 이 실시형태에서 기술된 산화물 반도체층(311)이 형성된 후에(도 12a 참조), 절연막(401) 및 나중에 게이트 전극층들(415a, 415b)로서 작용하게 되는 도전막(403)이 산화물 반도체층(311) 위에 형성된다(도 12b 참조). 이어서, 게이트 전극층들(415a, 415b)이 포토리소그래피 단계 및 에칭 단계를 수행함으로써 형성된다. 그 후에, 게이트 절연층들(417a, 417b)을 덮도록 절연막이 형성되고, 포토리소그래피 단계 및 에칭 단계가 수행됨으로써, 게이트 절연층들(417a, 417b)이 형성될 수 있다(도 12c 참조). 게이트 전극층들(415a, 415b) 및 게이트 절연층들(417a, 417b)의 상세한 설명을 위해서, 실시형태 7에서의 기술을 적절히 참조한다는 것을 유념해야 한다.
다음에, 제 3 산화물 반도체막이 산화물 반도체층(311) 위에 형성되고, 포토리소그래피 단계 및 에칭 단계가 수행됨으로써, 산화물 반도체층(411)이 형성된다. 제 3 산화물 반도체막은 제 1 산화물 반도체막 및 제 2 산화물 반도체막과 유사한 방식으로 형성될 수 있다. 산화물 반도체층(411)에는 탈수화 및 탈수소화 중 적어도 하나가 적절히 수행되는 열 처리(실시형태 7에서 기술된 제 1 열 처리)가 행해진다.
산화물 반도체층(411) 위에, 드레인 전극층(113) 및 보호 절연층(115)이 실시형태 7에서 기술된 방법에 의해 형성되고, 실시형태 7에서 기술된 제 2 열 처리가 적절히 수행된다. 따라서, 실시형태 4에서 기술된, 각각의 유닛에서 산화물 반도체층을 개재하여 한 쌍의 게이트 전극층들이 대향하고 있고 산화물 반도체층을 개재하여 한 쌍의 게이트 절연층들이 대향하고 있는, 2개의 유닛을 갖는 트랜지스터(400)가 형성될 수 있다(도 12d 참조).
여기서, 트랜지스터(700)를 제작하기 위한 방법이 기술될 것이다. 트랜지스터(300)의 제작 단계들에 있어서, 원형 형상들을 갖도록 하기 위해, 게이트 전극층들(307a, 307b)로서 작용하는 도전막이 형성되는 방식으로 포토리소그래피 단계 및 에칭 단계가 수행된다(도 7a 및 도 7b 참조). 이어서, 이 실시형태에서 기술된 트랜지스터(300)를 제작하기 위한 방법이 적절히 사용됨으로써, 산화물 반도체층(711)을 둘러싸기 위해, 실시형태 6에서 기술된 산화물 반도체층(711)으로 덮이는 게이트 전극층(707) 및 게이트 절연층(710)이 원형 형상들을 갖도록 하는 방식으로 트랜지스터(700)가 형성될 수 있다.
이 실시형태는 임의의 다른 실시형태들에서 기술되는 구성과 적절히 조합하여 구현될 수 있다.
(실시형태 9)
이 실시형태에 있어서, 트랜지스터(500)를 제작하기 위한 방법이 도 13a 내지 도 13e를 참조하여 기술될 것이다.
실시형태 7과 유사한 기판이 기판(101)으로서 사용될 수 있다. 이어서, 하지 절연층 및 소스 전극층(103)이 실시형태 7과 유사한 방식으로 형성된다.
다음에, 산화물 반도체층(308)이 실시형태 7에서 기술된 것과 유사한 방법에 의해 소스 전극층(103) 위에 형성되고(도 13a 참조), 제 1 절연막이 산화물 반도체층(308) 위에 형성된다. 산화물 반도체층(308)의 일부를 노출시키기 위해 포토리소그래피 단계 및 에칭 단계가 제 1 절연막에 수행된다. 도 13b에 기술되어 있는 것과 같이, 섬 형상 제 1 절연막 및 부분적으로 노출된 산화물 반도체층(308) 위에, 나중에 게이트 전극층들(307a, 307b) 및 도전층(520)으로서 작용하는 도전막(505)이 형성된다.
도 13c에 도시되어 있는 것과 같이, 포토리소그래피 단계 및 에칭 단계가 도전막(505)에서 수행됨으로써, 게이트 전극층들(307a, 307b) 및 도전층(520)이 형성된다.
다음에, 게이트 전극층들(307a, 307b) 및 도전층(520)과 접하는 제 2 절연막이 형성되고, 포토리소그래피 단계 및 에칭 단계가 수행됨으로써, 게이트 전극층들(307a, 307b)을 덮기 위해 게이트 절연층들(310a, 310b)이 형성된다(도 13d 참조). 포토리소그래피 단계 및 에칭 단계는 실시형태 7에서 기술된 방법을 사용하여 수행될 수 있지만, 제 2 절연막으로 덮이지 않도록 도전층(520)을 적절히 에칭하는 것이 필요하다는 것을 유념해야 한다.
다음에, 제 2 산화물 반도체막 및 드레인 전극층(113)이 되는 도전막이 게이트 절연층들(310a, 310b), 도전층(520) 및 산화물 반도체층(308)의 일부 위에 형성된다. 제 2 산화물 반도체막은 실시형태 8과 유사한 방식으로 형성될 수 있다. 이 실시형태에서는, In-Ga-Zn-O계 산화물 반도체막이 100㎚로 형성된다. 또한, 드레인 전극층(113)이 되는 도전막이 실시형태 8과 유사한 방식으로 형성될 수 있다. 여기서는, 50㎚ 두께의 티타늄막, 100㎚ 두께의 알루미늄막 및 50㎚ 두께의 티타늄막이 순서대로 적층된다.
제 2 산화물 반도체막 및 드레인 전극층(113)이 되는 도전막에 대해 포토리소그래피 단계 및 에칭 단계가 수행된 후에, 실시형태 7에서 기술된 제 1 열 처리가 수행됨으로써, 산화물 반도체층(311) 및 드레인 전극층(113)이 형성된다. 여기까지의 단계들에 의해, 산화물 반도체층으로 덮이도록 형성되는 도전층을 갖는 구조가 산화물 반도체층을 개재하여 대향하는 한 쌍의 게이트 전극층들 사이 및 산화물 반도체층을 개재하여 대향하는 한 쌍의 게이트 절연층들 사이에 형성될 수 있다. 포토리소그래피 단계 및 에칭 단계는 실시형태 7과 유사한 방식으로 수행될 수 있다는 것을 유념해야 한다.
보호 절연층(115)이 형성되고 실시형태 7에서 기술된 제 2 열 처리가 수행됨으로써, 트랜지스터(500)가 형성될 수 있다(도 13e 참조).
여기서, 트랜지스터(600)를 제작하기 위한 방법이 기술될 것이다. 트랜지스터(600)는 트랜지스터(400)를 제작하기 위한 방법 및 트랜지스터(500)를 제작하기 위한 방법을 사용하여 적절히 형성될 수 있다.
트랜지스터(600)를 제작하기 위한 방법은, 트랜지스터(500)의 드레인 전극층(113)이 되는 도전막을 형성하는 단계 이전까지는 트랜지스터(500)를 제작하기 위한 방법과 동일하다. 여기까지의 단계들에 의하면, 게이트 전극층들(407a, 407b), 게이트 절연층들(410a, 410b), 및 도전층(620)이 형성될 수 있다.
트랜지스터(600)의 게이트 전극층들(415a, 415b), 게이트 절연층들(417a, 417b) 및 도전층(622)은, 트랜지스터(500)를 제작하기 위한 방법에서 드레인 전극층(113)이 되는 도전막을 형성하는 단계 이전까지는, 트랜지스터(500)의 게이트 전극층들(307a, 307b), 게이트 절연층들(310a, 310b) 및 도전층(520)을 제작하기 위한 방법을 적절히 사용하여 형성될 수 있다. 여기까지의 단계들을 통해 얻어지는 구조에 있어서, 트랜지스터(400)를 제작하기 위한 방법에서 기술된 제 3 산화물 반도체막이 형성되고, 실시형태 7에서 기술된 제 1 열 처리가 수행됨으로써, 산화물 반도체층(411)이 형성된다.
이어서, 보호 절연층(115)이 형성되고, 실시형태 7에서 기술된 제 2 열 처리가 수행됨으로써, 트랜지스터(600)가 형성될 수 있다.
도 8a 및 도 8b에 도시되어 있는 트랜지스터(800)는, 트랜지스터(500)를 제작하기 위한 방법에 의해 형성된 게이트 전극층들(307a, 307b)로서 작용하는 도전막이 원형 게이트 전극층(707), 원형 게이트 절연층(710), 및 산화물 반도체층으로 덮이는 도전층(820)으로 가공된다. 이 단계를 제외한 트랜지스터(800)의 다른 제작 단계들은 트랜지스터(500)와 유사하다는 것을 유념해야 한다.
이 실시형태는 임의의 다른 실시형태들에서 기술되는 구성과 적절히 조합하여 구현될 수 있다.
이 실시형태에 의하면, 본 발명의 일 실시형태이고 드레인-파괴-전압 특성들이 높은 트랜지스터를 통해 큰 드레인 전류가 흐를 수 있고; 따라서, 본 발명의 일 실시형태인 트랜지스터가 고 전력 응용을 위한 반도체 장치에 바람직하다.
(실시형태 10)
상기 실시형태들 중 임의의 실시형태에서 기술된 트랜지스터를 포함하는 회로를 사용하는 실시형태가 기술될 것이다.
상기 실시형태들 중 임의의 실시형태에서 기술된 트랜지스터는 온-오프비가 높고 파괴 전압이 높고 거의 열화되지 않는다. 따라서, 트랜지스터는 다음 예들에 사용될 수 있다: DC-DC 컨버터 회로; 모터 제어 회로; 오디오 증폭기; 로직 회로; 스위치 회로; 및 에어 컨디셔너, 냉장고, 밥솥, 또는 태양광발전 시스템과 같이, 인버터 기술이 응용되는 가정용 전기 기기에 사용되는 고주파수 선형 증폭기; 랩탑 개인용 컴퓨터(PC)와 같은 배터리-구동형 휴대용 정보 단말 장치; 스트로보스코프와 같은 전력 증폭기 장치; 전기 차량 등.
여기서, 상기 실시형태들 중 임의의 실시형태에서 기술된 트랜지스터를 사용하여 형성된 인버터를 포함하는 태양광발전 시스템의 예가 도 14를 참조하여 기술될 것이다. 여기서는, 주택 등에 설치되는 태양광발전 시스템의 구조의 예가 예시된다는 것을 유념해야 한다.
도 14에 도시되어 있는 주택용 태양광발전 시스템은 전원을 공급하기 위한 방법이 태양광발전의 상태에 따라 변경되는 시스템이다. 태양광발전이 수행될 때, 예를 들어, 해가 비출 때, 태양광발전에 의해 발생된 전력은 주택 내부에서 소비되고, 잉여 전력은 전력 회사로부터의 배전선(1414)에 공급된다. 한편, 전력이 부족한 야간이나 비가 내릴 때에는, 배전선(1414)으로부터 전력이 공급되어 주택 내부에서 소비된다.
도 14에 도시되어 있는 주택용 태양광발전 시스템은 햇빛을 전력(직류 전력)으로 변환하는 태양 전지 패널(1401), 전력을 직류로부터 교류로 변환하는 인버터(1404) 등을 포함한다. 인버터(1404)로부터 출력된 교류 전력은 다양한 종류들의 전기 장치들(1410)을 작동시키기 위한 전력으로서 사용된다.
잉여 전력은 배전선(1414)을 통해 주택 외부에 공급된다. 다시 말해서, 전력은 이 시스템을 사용하여 판매될 수 있다. 태양 전지 패널(1401) 및 인버터(1404) 간의 접속 또는 접속해제를 선택하기 위해 DC 스위치(1402)가 제공된다. 배전선(1414)에 접속된 변압기(1412) 및 분전반(1406) 간의 접속 또는 접속해제를 선택하기 위해 AC 스위치(1408)가 제공된다.
개시된 발명의 트랜지스터가 상기 인버터에 응용될 때, 신뢰성이 높고 저렴한 태양광발전 시스템이 실현될 수 있다.
이 실시형태에서 기술된 구성들, 방법들 등은 임의의 다른 실시형태들과 적절히 조합될 수 있다.
본원은 2010년 3월 26일 일본 특허청에 출원된 일본 특허 출원 제 2010-073106 호에 기초하며, 이 출원의 전체 내용들은 참조로서 본원에 통합된다.
100 : 트랜지스터 101 : 기판
103 : 소스 전극층 104 : 제 1 절연막
106 : 제 2 절연막 107 : 게이트 전극층
110 : 게이트 절연층 111 : 산화물 반도체층
113 : 드레인 전극층 115 : 보호 절연층
200 : 트랜지스터 207a : 게이트 전극층
207b : 게이트 전극층 210a : 게이트 절연층
210b : 게이트 절연층 211 : 산화물 반도체층
300 : 트랜지스터 307a : 게이트 전극층
307b : 게이트 전극층 308 : 산화물 반도체층
310a : 게이트 절연층 310b : 게이트 절연층
311 : 산화물 반도체층 400 : 트랜지스터
401 : 절연막 403 : 도전막
407a : 게이트 전극층 407b : 게이트 전극층
410a : 게이트 절연층 410b : 게이트 절연층
411 : 산화물 반도체층 415a : 게이트 전극층
415b : 게이트 전극층 417a : 게이트 절연층
417b : 게이트 절연층 500 : 트랜지스터
505 : 도전막 520 : 도전층
600 : 트랜지스터 620 : 도전층
622 : 도전층 700 : 트랜지스터
707 : 게이트 전극층 710 : 게이트 절연층
711 : 산화물 반도체층 800 : 트랜지스터
820 : 도전층 1401 : 태양 전지 패널
1402 : DC 스위치 1404 : 인버터
1406 : 분전반 1408 : AC 스위치
1410 : 전기 기구 1412 : 변압기
1414 : 배전선

Claims (18)

  1. 트랜지스터에 있어서:
    소스 전극층;
    상기 소스 전극층과 접하는 산화물 반도체층으로서, 상기 산화물 반도체층은 채널 영역을 포함하는, 상기 산화물 반도체층;
    상기 산화물 반도체층과 접하는 드레인 전극층;
    상기 소스 전극층, 상기 드레인 전극층, 및 상기 산화물 반도체층과 그 일부가 중첩하는 게이트 전극층; 및
    상기 게이트 전극층의 전체 표면과 접하는 게이트 절연층을 포함하고,
    상기 게이트 전극층의 하면 측 상의 상기 게이트 절연층은 상기 소스 전극층과 접하고,
    상기 게이트 전극층의 상면 측 상의 상기 게이트 절연층은 상기 산화물 반도체층과 접하고,
    상기 게이트 전극층 및 상기 게이트 절연층은 상기 채널 영역의 일부를 둘러싸기 위해 원형 형태로 제공되고,
    상기 드레인 전극층의 일부는 상기 게이트 절연층에 의해 둘러싸이는, 트랜지스터.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 트랜지스터에 있어서:
    소스 전극층;
    상기 소스 전극층과 접하는 산화물 반도체층으로서, 상기 산화물 반도체층은 채널 영역을 포함하는, 상기 산화물 반도체층;
    상기 산화물 반도체층과 접하는 드레인 전극층;
    상기 소스 전극층, 상기 드레인 전극층, 및 상기 산화물 반도체층과 그 일부가 중첩하는 게이트 전극층; 및
    상기 게이트 전극층의 전체 표면과 접하는 게이트 절연층을 포함하고,
    상기 게이트 전극층의 하면 측 및 상면 측 상의 상기 게이트 절연층은 상기 산화물 반도체층과 접하고,
    상기 게이트 전극층 및 상기 게이트 절연층은 상기 채널 영역의 일부를 둘러싸기 위해 원형 형태로 제공되고,
    상기 드레인 전극층의 일부는 상기 게이트 절연층에 의해 둘러싸이는, 트랜지스터.
  9. 제 1 항 또는 제 8 항에 있어서,
    상기 게이트 전극층은 상기 산화물 반도체층을 개재하여 대향하는 한 쌍의 게이트 전극층들이고, 상기 게이트 절연층은 상기 산화물 반도체층을 개재하여 대향하는 한 쌍의 게이트 절연층들인, 트랜지스터.
  10. 제 9 항에 있어서,
    상기 산화물 반도체층으로 덮이는 도전층이 상기 한 쌍의 게이트 전극층들 사이 및 상기 한 쌍의 게이트 절연층들 사이에 제공되는, 트랜지스터.
  11. 제 1 항 또는 제 8 항에 있어서,
    상기 게이트 전극층은 상기 산화물 반도체층을 개재하여 대향하는 한 쌍의 게이트 전극층들이고, 상기 게이트 절연층은 상기 산화물 반도체층을 개재하여 대향하는 한 쌍의 게이트 절연층들이고,
    복수의 유닛들로서, 이들 각각에서 상기 한 쌍의 게이트 전극층들이 대향하고 있고 상기 한 쌍의 게이트 절연층들이 대향하고 있는, 상기 복수의 유닛들이 제공되는, 트랜지스터.
  12. 제 11 항에 있어서,
    상기 산화물 반도체층으로 덮이는 도전층이 상기 복수의 유닛들 각각에서의 상기 한 쌍의 게이트 전극층들 사이 및 상기 한 쌍의 게이트 절연층들 사이에 제공되는, 트랜지스터.
  13. 삭제
  14. 삭제
  15. 트랜지스터에 있어서,
    소스 전극층;
    상기 소스 전극층과 접하는 산화물 반도체층;
    상기 산화물 반도체층과 접하는 드레인 전극층;
    상기 소스 전극층, 상기 드레인 전극층, 및 상기 산화물 반도체층과 그 일부가 중첩하는 제 1 게이트 전극층;
    상기 소스 전극층, 상기 드레인 전극층, 및 상기 산화물 반도체층과 그 일부가 중첩하는 제 2 게이트 전극층;
    상기 제 1 게이트 전극층의 표면과 접하는 제 1 게이트 절연층; 및
    상기 제 2 게이트 전극층의 표면과 접하는 제 2 게이트 절연층을 포함하고,
    상기 제 1 게이트 전극층의 하면 측 상의 상기 제 1 게이트 절연층은 상기 소스 전극층과 접하고,
    상기 제 2 게이트 전극층의 하면 측 상의 상기 제 2 게이트 절연층은 상기 소스 전극층과 접하고,
    상기 제 1 게이트 전극층의 상면 측 상의 상기 제 1 게이트 절연층은 상기 산화물 반도체층과 접하고,
    상기 제 2 게이트 전극층의 상면 측 상의 상기 제 2 게이트 절연층은 상기 산화물 반도체층과 접하고,
    상기 제 1 게이트 전극층 및 상기 제 2 게이트 전극층 각각은 콤형(comb shape)을 갖고,
    상기 제 1 게이트 전극층 및 상기 제 2 게이트 전극층 사이에 도전층이 제공되고,
    상기 도전층의 하면 및 상면은 상기 산화물 반도체층으로 덮이는, 트랜지스터.
  16. 제 15 항에 있어서,
    상기 제 1 게이트 전극층 및 상기 제 2 게이트 전극층은 상기 산화물 반도체층을 개재하여 대향하는 한 쌍의 게이트 전극층들이고, 상기 제 1 게이트 절연층 및 상기 제 2 게이트 절연층은 상기 산화물 반도체층을 개재하여 대향하는 한 쌍의 게이트 절연층들인, 트랜지스터.
  17. 삭제
  18. 삭제
KR1020127027699A 2010-03-26 2011-02-25 반도체 장치 KR101862539B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010073106 2010-03-26
JPJP-P-2010-073106 2010-03-26
PCT/JP2011/055000 WO2011118364A1 (en) 2010-03-26 2011-02-25 Semiconductor device

Publications (2)

Publication Number Publication Date
KR20130062920A KR20130062920A (ko) 2013-06-13
KR101862539B1 true KR101862539B1 (ko) 2018-05-31

Family

ID=44655332

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127027699A KR101862539B1 (ko) 2010-03-26 2011-02-25 반도체 장치

Country Status (6)

Country Link
US (1) US9040980B2 (ko)
JP (1) JP5856746B2 (ko)
KR (1) KR101862539B1 (ko)
CN (1) CN102822979B (ko)
TW (1) TWI580046B (ko)
WO (1) WO2011118364A1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5825744B2 (ja) 2011-09-15 2015-12-02 株式会社半導体エネルギー研究所 パワー絶縁ゲート型電界効果トランジスタ
WO2013042671A1 (ja) * 2011-09-22 2013-03-28 株式会社フジクラ 電線及びコイル
JP2013093565A (ja) 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 半導体装置
US8836555B2 (en) * 2012-01-18 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Circuit, sensor circuit, and semiconductor device using the sensor circuit
US9312257B2 (en) 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6100559B2 (ja) 2012-03-05 2017-03-22 株式会社半導体エネルギー研究所 半導体記憶装置
CN102683193B (zh) * 2012-03-30 2014-07-23 京东方科技集团股份有限公司 晶体管的制作方法、晶体管、阵列基板以及显示装置
US9312390B2 (en) 2012-07-05 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Remote control system
CN102779855B (zh) * 2012-07-06 2015-08-12 哈尔滨理工大学 双肖特基结氧化锌半导体薄膜晶体管及制作方法
CN103000693B (zh) * 2012-10-08 2015-06-17 京东方科技集团股份有限公司 薄膜晶体管、显示器件及其制造方法、显示装置
WO2014065389A1 (en) 2012-10-25 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Central control system
US20140279356A1 (en) 2013-03-13 2014-09-18 Nyse Group, Inc. Pairs trading system and method
JP6128020B2 (ja) 2013-04-10 2017-05-17 ソニー株式会社 電子デバイス及び固体撮像装置、並びに、電子デバイスにおける電極形成方法
JP6347704B2 (ja) 2013-09-18 2018-06-27 株式会社半導体エネルギー研究所 半導体装置
TW201614850A (en) * 2014-10-01 2016-04-16 Chunghwa Picture Tubes Ltd Thin film transistor and manufacturing method thereof
JP6448311B2 (ja) * 2014-10-30 2019-01-09 株式会社ジャパンディスプレイ 半導体装置
JP2017017208A (ja) * 2015-07-02 2017-01-19 株式会社ジャパンディスプレイ 半導体装置
US9570356B1 (en) * 2015-12-07 2017-02-14 International Business Machines Corporation Multiple gate length vertical field-effect-transistors
CN106960881B (zh) * 2017-05-17 2020-11-06 京东方科技集团股份有限公司 薄膜晶体管及其制备方法
US11079643B2 (en) * 2019-06-07 2021-08-03 Sharp Kabushiki Kaisha Active matrix substrate and liquid crystal display device with touch sensor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094054A (ja) 2000-09-19 2002-03-29 Hitachi Ltd 半導体装置およびその製造方法
JP2006041127A (ja) * 2004-07-26 2006-02-09 Mitsubishi Chemicals Corp 電界効果トランジスタ
JP2006165532A (ja) 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物を利用した半導体デバイス
JP2008300546A (ja) * 2007-05-30 2008-12-11 Nec Corp 有機薄膜トランジスタ
JP2009224357A (ja) 2008-03-13 2009-10-01 Rohm Co Ltd ＺｎＯ系トランジスタ

Family Cites Families (124)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
ZA865561B (en) * 1985-07-26 1987-03-25 Energy Conversion Devices Inc Double injection field effect transistors
US4882295A (en) 1985-07-26 1989-11-21 Energy Conversion Devices, Inc. Method of making a double injection field effect transistor
CA1267965C (en) * 1985-07-26 1990-04-17 DOUBLE INJECTION FIELD EFFECT TRANSISTORS
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5449941A (en) 1991-10-29 1995-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
TW326553B (en) 1996-01-22 1998-02-11 Handotai Energy Kenkyusho Kk Semiconductor device and method of fabricating same
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3403136B2 (ja) 1999-12-28 2003-05-06 株式会社東芝 スイッチング素子の製造方法、スイッチング素子及びスイッチング素子アレイ
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
GB0119435D0 (en) * 2001-02-15 2001-10-03 Aventis Pharm Prod Inc Method of treating of demyelinating diseases or conditions
DE10113261C2 (de) * 2001-03-16 2003-07-10 Siemens Ag Synchrones, getaktetes Kommunikationssystem mit dezentralen Ein-/Ausgabe-Baugruppen und Verfahren zur Einbindung dezentraler Ein-/Ausgabe-Baugruppen in ein solches System
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
RU2369940C2 (ru) 2004-11-10 2009-10-10 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
JP4667096B2 (ja) 2005-03-25 2011-04-06 株式会社半導体エネルギー研究所 有機半導体装置及びその作製方法
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007266298A (ja) * 2006-03-28 2007-10-11 Sanyo Electric Co Ltd 有機トランジスタ及び有機トランジスタの製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP4962500B2 (ja) * 2006-12-28 2012-06-27 大日本印刷株式会社 有機トランジスタ素子、その製造方法、有機発光トランジスタ及び発光表示装置
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5361249B2 (ja) * 2007-05-31 2013-12-04 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法
JP2009038201A (ja) 2007-08-01 2009-02-19 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5434000B2 (ja) 2008-07-17 2014-03-05 株式会社リコー 電界効果型トランジスタ及びその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN101488459B (zh) * 2009-02-13 2010-09-22 北京大学深圳研究生院 一种自对准的金属氧化物薄膜晶体管的制作方法
WO2011052411A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Transistor
CN102668095B (zh) 2009-10-30 2016-08-03 株式会社半导体能源研究所 晶体管
WO2011062041A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Transistor
KR101800852B1 (ko) 2009-11-20 2017-12-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065209A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
KR101824124B1 (ko) 2009-11-28 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094054A (ja) 2000-09-19 2002-03-29 Hitachi Ltd 半導体装置およびその製造方法
JP2006041127A (ja) * 2004-07-26 2006-02-09 Mitsubishi Chemicals Corp 電界効果トランジスタ
JP2006165532A (ja) 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物を利用した半導体デバイス
JP2008300546A (ja) * 2007-05-30 2008-12-11 Nec Corp 有機薄膜トランジスタ
JP2009224357A (ja) 2008-03-13 2009-10-01 Rohm Co Ltd ＺｎＯ系トランジスタ

Also Published As

Publication number Publication date
TW201208067A (en) 2012-02-16
WO2011118364A1 (en) 2011-09-29
JP2011222990A (ja) 2011-11-04
TWI580046B (zh) 2017-04-21
JP5856746B2 (ja) 2016-02-10
CN102822979B (zh) 2015-08-26
US20110233555A1 (en) 2011-09-29
US9040980B2 (en) 2015-05-26
CN102822979A (zh) 2012-12-12
KR20130062920A (ko) 2013-06-13

Similar Documents

Publication Publication Date Title
KR101862539B1 (ko) 반도체 장치
JP6145203B2 (ja) 半導体装置
JP6250748B2 (ja) 半導体装置
JP5653193B2 (ja) 半導体装置及びその作製方法
US8823082B2 (en) Semiconductor device
US8916866B2 (en) Semiconductor device

Legal Events

Date Code Title Description
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant