JP2006165532A - 非晶質酸化物を利用した半導体デバイス - Google Patents
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Abstract
【解決手段】P型領域と、N型領域とを備え、電子キャリア濃度が1018/cm3未満である非晶質酸化物、又は電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示す非晶質酸化物をN型領域に用いている。電子キャリア濃度が1018/cm3未満である非晶質酸化物又は電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示す非晶質酸化物からなる第1領域と、第1領域に対してヘテロ接合を形成する第2領域と、を具備する。
【選択図】図12
Description
P型領域と、
N型領域とを備え、
電子キャリア濃度が1018/cm3未満である非晶質酸化物を該N型領域に用いていることを特徴とする。
また、前記N型領域における前記非晶質酸化物のフェルミ準位の絶対値よりも大きいフェルミ準位の絶対値を有するP型半導体を、前記P型領域における材料として用いていることもできる。
基板上で、前記P型領域内に前記N型領域が設けられているか、あるいは前記N型領域内に前記P型領域が設けられていることを特徴とする。
P型領域と、
N型領域とを備え、
電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示す非晶質酸化物を該N型領域に用いていることを特徴とする。
前記P型領域と前記N型領域とが、基板上の同一層に形成されていることを特徴とする。
また、本発明に係る静電誘起型トランジスタは、電子キャリア濃度が1018/cm3未満である非晶質酸化物を、電子伝導体材料として用いていることを特徴とする。
電子キャリア濃度が1018/cm3未満である非晶質酸化物を、電子伝導体材料として用いていることを特徴とする。
前記第1領域に対してヘテロ接合を形成する第2領域と、
を具備することを特徴とする。
電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示す非晶質酸化物からなる第1領域と、
前記第1領域に対してヘテロ接合を形成する第2領域と、
を具備することを特徴とする。
(第1の実施形態:半導体デバイス)
まず、P型領域とN型領域とを有する半導体デバイスについて説明する。
ここでいう、半導体デバイスは、PN接合型トランジスタやヘテロ接合デバイスが含まれる。
(第2の実施形態:集積回路)
また、本発明は、上記透明膜を半導体膜とするTFTを、N−TFTとして用いた論理回路に関する。
(非晶質酸化物について)
本発明に係る非晶質酸化物の電子キャリア濃度は、室温で測定する場合の値である。室温とは、例えば25℃であり、具体的には0℃から40℃程度の範囲から適宜選択されるある温度である。なお、本発明に係るアモルファス酸化物の電子キャリア濃度は、0℃から40℃の範囲全てにおいて、1018/cm3未満を充足する必要はない。例えば、25℃において、キャリア電子密度1018/cm3未満が実現されていればよい。また、電子キャリア濃度を更に下げ、1017/cm3以下、より好ましくは1016/cm3以下にするとノーマリーオフのTFTが歩留まり良く得られる。
前記非晶質酸化物としては、InZnGa酸化物のほかにも、In酸化物、InxZn1−x酸化物(0.2≦x≦1)、InxSn1−x酸化物(0.8≦x≦1)、あるいはInx(Zn、Sn)1−x酸化物(0.15≦x≦1)から適宜選択できる。
(第1の成膜法:PLD法)
結晶状態における組成がInGaO3(ZnO)m(mは6未満の自然数)で表される非晶質酸化物薄膜は、mの値が6未満の場合は、800℃以上の高温まで、非晶質状態が安定に保たれるが、mの値が大きくなるにつれ、結晶化しやすくなる。すなわち、InGaO3に対するZnOの比が増大して、ZnO組成に近づくにつれ、結晶化しやすくなる。
成長室の到達真空を2×10-6 (Pa)にして、成長中の酸素分圧を6.5 (Pa)に制御して成膜を行った。
MISFET素子の特性評価
図6に、室温下で測定したMISFET素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、アモルファスIn-Ga-Zn-O系半導体がn型であるという事実と矛盾しない。IDSはVDS= 6 V程度で飽和(ピンチオフ)する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、VDS = 4 V印加時におけるゲート電圧VGSの閾値は約-0.5 Vであった。また、VG=10 V時には、IDS=1.0 × 10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス半導体薄膜内にキャリアを誘起できたことに対応する。
(第2の成膜法:スパッタ法(SP法))
雰囲気ガスとしてアルゴンガスを用いた高周波SP法により、成膜する場合について説明する。
得られた膜に関し、膜面にすれすれ入射X線回折(薄膜法、入射角 0.5度)を行ったところ、明瞭な回折ピークは検出されず、作製したIn−Zn−Ga−O系膜はアモルファス膜であることが示された。
例えば、図3に示す様に、基板温度25℃、酸素分圧10-1Paで成膜したInGaO3(ZnO)4薄膜では、さらに、電気伝導度を約10-10S/cmに低下させることができた。また、酸素分圧10-1Pa超で成膜したInGaO3(ZnO)4薄膜は、電気抵抗が高すぎて電気伝導度は測定できなかった。この場合、電子移動度は測定できなかったが、電子キャリア濃度が大きな膜での値から外挿して、電子移動度は、約1cm2/V・秒と推定された。
(材料系の拡大)
さらに、組成系を拡大して研究を進めた結果、Zn,In及びSnのうち、少なくとも1種類の元素の酸化物からなるアモルファス酸化物で、電子キャリア濃度が小さく、かつ電子移動度が大きいアモルファス酸化物膜を作製できることを見出した。
(a) 室温での電子キャリア濃度が、1018/cm3未満のアモルファス酸化物。
(b) 電子キャリア濃度が増加すると共に、電子移動度が増加することを特徴とするアモルファス酸化物。
(c) 室温での電子移動度が、0.1cm2/V・秒超であることを特徴とする上記(a)又は(b)に記載されるアモルファス酸化物。
(d) 縮退伝導を示す上記(b)から(c)のいずれかに記載されるアモルファス酸化物である。なお、ここでの縮退伝導とは、電気抵抗の温度依存性における熱活性化エネルギーが、30meV以下の状態をいう。
(e) Zn, In及びSnのうち、少なくとも1種類の元素を構成成分として含む上記(a)から(d)のいずれかに記載されるアモルファス酸化物。
(f) 上記(e)に記載のアモルファス酸化物に、Znより原子番号の小さい2族元素M2(M2は、Mg,Ca)、Inより原子番号の小さい3属元素M3(M3は、B,Al、Ga、Y),Snより小さい原子番号の小さい4属元素M4(M4は、Si,Ge,Zr)、5属元素M5(M5は、V,Nb,Ta)およびLu、Wのうち、少なくとも1種類の元素を含むアモルファス酸化物膜。
(g) 結晶状態における組成がIn1−xM3xO3(Zn1−yM2yO)m(0≦x、y≦1、mは0又は6未満の自然数)である化合物単体又はmの異なる化合物の混合体である(a)から(f)のいずれかに記載のアモルファス酸化物膜。M3は例えば、Gaであり、M2は例えば、Mgである。
(PLD法によるIn−Zn−Ga−O系アモルファス酸化膜の成膜)
KrFエキシマレーザーを用いたPLD法により、ガラス基板(コーニング社製1737)上にIn−Zn―Ga―O系アモルファス酸化物膜を堆積させた。このとき、InGaO3(ZnO)及びInGaO3(ZnO)4組成を有する多結晶焼結体をそれぞれターゲットとした。
(PLD法によるIn−Zn−Ga−Mg−O系アモルファス酸化物膜の成膜)
ターゲットとして多結晶InGaO3 (Zn1-xMgxO)4(0<x≦1)を用い、PLD法により、ガラス基板上にInGaO3(Zn1-xMgxO)4(0<x≦1)膜を成膜した。
成膜レートは、7 (nm/min)であった。
(PLD法によるIn2O3アモルファス酸化物膜の成膜)
KrFエキシマレーザーを用いたPLD法により、In2O3多結晶焼結体をターゲットとして、厚さ200μmのPETフィルム上にIn2O3膜を成膜した。
(PLD法によるIn−Sn−O系アモルファス酸化物膜の成膜)
KrFエキシマレーザーを用いたPLD法により、(In0.9Sn0.1)O3.1多結晶焼結体をターゲットとして、厚さ200μmのPETフィルム上にIn−Sn−O系酸化物膜を成膜した。
被成膜基板として、SiO2ガラス基板(コーニング社製1737)を用意した。
(PLD法によるIn−Ga−O系アモルファス酸化物膜の成膜)
被成膜基板として、SiO2ガラス基板(コーニング社製1737)を用意した。
(In−Zn−Ga−O系アモルファス酸化物膜を用いたTFT素子の作製(ガラス基板))
TFT素子の作製
図5に示すトップゲート型TFT素子を作製した。
図6に、室温下で測定したTFT素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型伝導であることが分かる。
(In−Zn−Ga−O系アモルファス酸化物膜を用いたTFT素子の作製(アモルファス基板))
図5に示すトップゲート型TFT素子を作製した。まず、ポリエチレン・テレフタレート(PET)フィルム(1)上に、PLD法により、チャンネル層(2)として用いる厚さ120nmのIn−Zn−Ga−O系アモルファス酸化物膜を形成した。このとき、InGaO3(ZnO)組成を有する多結晶焼結体をターゲットとし、酸素分圧5Paの雰囲気で成膜を行った。
PETフィルム上に形成したTFTの室温下で測定した電流−電圧特性は、図6と同様であった。すなわち、ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことから、チャネルがn型伝導であることが分かる。これは、アモルファスIn−Ga−Zn−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= 6 V程度で飽和(ピンチオフ)する典型的なトランジスタの挙動を示した。また、Vg=0のときには、Ids=10−8A,Vg=10 V時には、IDS=2.0 × 10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
(PLD法によるIn2O3アモルファス酸化物膜を用いたTFT素子の作成)
図5に示すトップゲート型TFT素子を作製した。まず、ポリエチレン・テレフタレート(PET)フィルム(1)上に、PLD法により、チャンネル層(2)として用いる厚さ80nmのIn2O3アモルファス酸化物膜を形成した。
PETフィルム上に形成したTFTの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In -O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= 5 V程度で飽和(ピンチオフ)する典型的なトランジスタの挙動を示した。また、Vg=0V時には、2×10−8A、VG=10 V時には、IDS=2.0 ×10-6Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
(PLD法によるIn−Sn−O系アモルファス酸化物膜を用いたTFT素子の作成)
図5に示すトップゲート型TFT素子を作製した。まず、ポリエチレン・テレフタレート(PET)フィルム(1)上に、PLD法により、チャンネル層(2)として用いる厚さ100nmのIn−Sn−O系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、PLD法により、電気伝導度の大きなIn−Sn−O系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子(5)及びソース端子(6)を形成した。最後にゲート絶縁膜(3)として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子(4)を形成した。
PETフィルム上に形成したTFTの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In -Sn−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= 6 V程度で飽和(ピンチオフ)する典型的なトランジスタの挙動を示した。また、Vg=0V時には、5×10−8A、VG=10 V時には、IDS=5.0 × 10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Sn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
(PLD法によるIn−Ga−O系アモルファス酸化物膜を用いたTFT素子の作成)
図5に示すトップゲート型TFT素子を作製した。まず、ポリエチレン・テレフタレート(PET)フィルム(1)上に、実施例6に示した成膜法により、チャンネル層(2)として用いる厚さ120nmのIn−Ga−O系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、PLD法により、電気伝導度の大きなIn−Ga−O系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子(5)及びソース端子(6)を形成した。最後にゲート絶縁膜(3)として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子(4)を形成した。
PETフィルム上に形成したTFTの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In −Ga−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= 6 V程度で飽和(ピンチオフ)する典型的なトランジスタの挙動を示した。また、Vg=0V時には、1×10−8A、VG=10 V時には、IDS=1.0 × 10-6Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
(実施例1:上記透明膜を用いたSIT素子)
図7に示すように、ガラス、プラスチックなどの絶縁基板10上に、パルスレーザー堆積法によりITO薄膜を30nm形成し、フォトリソグラフィー法とリフトオフ法により、ドレイン電極11−1をパターニングする。続いて、上記方法によりIn-Ga-Zn-O系アモルファスN型半導体13をパルスレーザー堆積法により30nm形成した。そして、フォトリソグラフィー法とリフトオフ法により、上記電極11−1上に上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。その後、電極12として、パルスレーザー堆積法により、Pt薄膜を30nm形成し、上記半導体膜上で、くし歯状になるように、フォトリソグラフィー法とリフトオフ法でパターニングする。さらに、上記In-Ga-Zn-O系アモルファスN型半導体13をパルスレーザー堆積法にて30nm形成した。そして、上記ゲート電極12を覆うように、フォトリソグラフィー法とリフトオフ法により、上記In-Ga-Zn-O系アモルファスN型半導体膜をパターニングする。但し、上記半導体膜は、上記ドレイン電極上に形成した半導体膜よりも、キャリア密度と伝導度が高いものが好ましく、キャリア密度が1018/cm3以上のものでも良い。最後に、上記In-Ga-Zn-O系アモルファスN型半導体上にITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングすることでソース電極11−2を形成する。上記手段により、SIT素子が作製できる(図7)。
(実施例2:上記透明膜を用いたSBT素子)
図11に示すように、ガラス、プラスチックなどの絶縁基板10上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体13をパルスレーザー堆積法により30nm形成した。そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。続いて、上記半導体膜上に、上記In-Ga-Zn-O系アモルファスN型半導体13を30nmさらに形成した。そして、フォトリソグラフィー法とリフトオフ法で、ゲート電極に相当する所が凹形状になるようにパターニングする。その後、上記ゲート電極12として、パルスレーザー堆積法により、Pt薄膜を30nm形成し、上記半導体膜の凹部に、フォトリソグラフィー法とリフトオフ法でパターニングする。さらに、上記In-Ga-Zn-O系アモルファスN型半導体の凸部に、ITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングすることで、ドレイン電極11−1、ソース電極11−2を形成する。上記手段により、SBT素子が作製できる(図11)。
(実施例3:上記透明膜を用いたPN−T素子の作製)
図12に示すように、ガラス、プラスチックなどの絶縁基板10上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体13をパルスレーザー堆積法により30nm形成した。そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。続いて、上記半導体膜上に、上記In-Ga-Zn-O系アモルファスN型半導体13を30nmさらに形成し、フォトリソグラフィー法とリフトオフ法で、ゲート電極に相当する所が凹形状になるようにパターニングする。その後、半導体膜の凹部に、フェルミ準位の絶対値が、上記In-Ga-Zn-O系アモルファスN型半導体のフェルミ準位の絶対値よりも大きなP型半導体膜14をパルスレーザー堆積法、フォトリソグラフィー法、リフトオフ法にて30nm形成する。さらに、上記ゲート電極12として、パルスレーザー堆積法によりPt薄膜を30nm形成し、上記P型半導体膜上にフォトリソグラフィー法とリフトオフ法でパターニングする。最後に、上記In-Ga-Zn-O系アモルファスN型半導体の凸部に、ITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングすることで、ドレイン電極11−1、ソース電極11−2を形成する。上記手段により、PN−T素子が作製できる(図12)。
(実施例4:上記透明膜を用いたSD素子)
図13に示すように、ガラス、プラスチックなどの絶縁基板10上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体13をパルスレーザー堆積法により30nm形成する。そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。続いて、上記半導体上に、電極12として、パルスレーザー堆積法により、Pt薄膜を30nm形成し、フォトリソグラフィー法とリフトオフ法でパターニングする。さらに、上記半導体上に、電極11として、パルスレーザー法でITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。上記手段により、SD素子が作製できる(図13)。
(実施例5:上記透明膜を用いたPN−D素子)
図14に示すように、ガラス、プラスチックなどの絶縁基板10上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体13をパルスレーザー堆積法により30nm形成する。そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。続いて、上記半導体上に、フェルミ準位の絶対値が、上記In-Ga-Zn-O系アモルファスN型半導体のフェルミ準位の絶対値よりも大きなP型半導体膜14を、パルスレーザー堆積法により30nm形成する。そして、フォトリソグラフィー法とリフトオフ法でパターニングする。さらに、上記P型半導体上に、電極12として、パルスレーザー法でPtを30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。最後に、上記N型半導体上に、電極11として、パルスレーザー法でITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。上記手段により、PN−D素子が作製できる(図14)。
(実施例6:上記透明膜を用いた抵抗素子)
図15に示すように、ガラス、プラスチックなどの絶縁基板10上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体13をパルスレーザー堆積法により30nm形成した。フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。続いて、上記N型半導体上に、電極11−1、11−2として、パルスレーザー法でITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。上記手段により、透明な抵抗素子が作製できる(図15)。
(実施例7:上記透明膜を活性層とするTFTを使用したインバータ回路)
N型半導体である上記透明膜を活性層とするN−TFT1,2を電源−GND間に直列に接続する。そして、ドレインが電源に接続しているN−TFT2のゲートを電源と接続し、ソースがGNDに接地しているN−TFT1のゲートを入力、ドレインを出力とすることでインバータ回路が実現する(図17)。
(実施例8:上記透明膜を活性層とするTFTを使用したNAND、NOR回路)
N型半導体である上記透明膜を活性層とするN−TFT1,2を用いたインバータのN−TFT1のソースとGND間にN−TFT3を挿入する。そして、N−TFT1のゲートを第一の入力(IN1)、N−TFT3のゲートを第二の入力(IN2)とする。こうして、NAND回路を構成することができる(図23)。
(実施例9:上記透明膜を活性層とするTFTを使用したクロックドインバータ、フリップフロップ、シフトレジスタ回路)
N型半導体である上記透明膜を活性層とするN−TFT1,2を用いたインバータの出力に、N−TFT3を挿入する。そして、ゲートをクロック信号(CP)で制御することで、クロック信号によって、インバータ信号を出力するか、高抵抗とするかを制御するクロックドインバータ回路が構成できる(図29)。
(実施例10:上記透明膜を活性層とするTFTを使用した1ビットSRAMセル回路)
N型半導体である上記透明膜を活性層とするN−TFT、並びに、上記インバータ回路を用いて1ビットSRAMセル回路を構成できる。
(実施例11:上記透明膜を活性層とするTFTを使用したNOR型ROM回路)
本実施例のNOR型ROM回路は、複数のワード線(WL1〜WL3)と、複数のビット線(BL1〜BL2)を備える。そして、上記ビット線の各々には、ワード線がゲートに接続され、ソースがGNDに接続された、ドレインが並列に接続された上記透明膜を用いたN−TFTを複数備える。ただし、上記ビット線BL1に対し、ワード線WL1に相当するN−TFTを備えておらず、また、上記ビット線BL2に対し、ワード線WL2に相当するN−TFTを備えていない(図37)。
上記NOR型ROM回路は、N−TFTを形成するか否かにより、データを記憶しているが、基板作製後、データを光(UV光)により書き込む事ができるNOR型ROM回路も実現できる。
(実施例12:上記透明膜を活性層とするTFTを使用したNAND型ROM回路)
本実施例のNAND型ROM回路は、複数のワード線(WL1〜WL3)と、複数のビット線(BL1〜BL2)を備える。またNAND型ROM回路は、WL2がゲートに接続され、BL1にドレインが接続された上記透明膜を用いたN−TFTと、それと直列に、WL3がゲートに接続され、ソースがGNDに接続された透明膜を用いたN−TFTとを備える。また、WL1がゲートに接続され、BL2にドレインに接続された上記透明膜を用いたN−TFTと、それと直列に、WL3がゲートに接続され、ソースがGNDに接続された上記透明膜を用いたN−TFTにより構成される(図41)。
(実施例13:上記透明膜を活性層とするTFTを使用した差動増幅回路)
N型半導体である上記透明膜を活性層とするN−TFT、並びに、抵抗を用いて差動増幅回路を構成できる。
(実施例14:上記透明膜を活性層とするTFTを使用したIDタグ)
N型半導体である上記透明膜を活性層とするN−TFT、並びに、上記論理回路、メモリ回路、差動増幅回路を用いて、ICカードやIDタグに必要な、数MHz以下の低速で動作する回路を構成することが可能である。
(実施例15:上記透明膜を活性層とするTFTを使用したディスプレイのバックプレーン)
N型半導体である上記透明膜を活性層とするN−TFTをアクティブマトリックスとして用いることで、上記TFTが透明なディスプレイのバックプレーンが形成できる(図46)。基板に透明な材料を用いた場合には、上記バックプレーンのTFT部は、透明となり、LCDや有機ELディスプレイの開口率を高めることや、基板側からも光を出すことが可能となる。
2 チャンネル層
3 ゲート絶縁膜
4 ゲート端子
5 ドレイン端子
6 ソース端子
10 絶縁基板
11−1、11−2 電極
12 ゲート電極
13 透明酸化物N型半導体膜
14 P型半導体材料
Claims (18)
- 半導体デバイスであって、
P型領域と、N型領域とを備え、
電子キャリア濃度が1018/cm3未満である非晶質酸化物を該N型領域に用いていることを特徴とする半導体デバイス。 - 前記非晶質酸化物は、In、Zn、及びSnの少なくともいずれかを含む酸化物であることを特徴とする請求項1記載の半導体デバイス。
- 前記非晶質酸化物が、InとZnとSnを含む酸化物、InとZnを含む酸化物、InとSnを含む酸化物、及びInを含む酸化物のうちのいずれかである請求項1記載の半導体デバイス。
- 前記非晶質酸化物は、In、Ga、及びZnを含む酸化物であることを特徴とする請求項1記載の半導体デバイス。
- 前記半導体デバイスが、PN接合型トランジスタであることを特徴する請求項1から4のいずれか1項に記載の半導体デバイス。
- 前記N型領域における前記非晶質酸化物のフェルミ準位の絶対値よりも大きいフェルミ準位の絶対値を有するP型半導体を、前記P型領域における材料として用いていることを特徴とする請求項1から5のいずれか1項に記載の半導体デバイス。
- 基板上で、前記P型領域内に前記N型領域が設けられているか、あるいは前記N型領域内に前記P型領域が設けられていることを特徴とする請求項1から6のいずれか1項に記載の半導体デバイス。
- 前記P型領域と前記N型領域とが、基板上の同一層に形成されていることを特徴とする請求項1から6のいずれか1項に記載の半導体デバイス。
- 半導体デバイスであって、
P型領域と、N型領域とを備え、
電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示す非晶質酸化物を該N型領域に用いていることを特徴とする半導体デバイス。 - 電子キャリア濃度が1018/cm3未満である非晶質酸化物を、電子伝導体材料として用いていることを特徴とする静電誘起型トランジスタ。
- 電子キャリア濃度が1018/cm3未満である非晶質酸化物を、電子伝導体材料として用いていることを特徴とするショットキー障壁型トランジスタ。
- 電子キャリア濃度が1018/cm3未満である非晶質酸化物を、電子伝導体材料として用いていることを特徴とするショットキーダイオード。
- 電子キャリア濃度が1018/cm3未満である非晶質酸化物を、電子伝導体材料として用いていることを特徴とする抵抗素子。
- 電子キャリア濃度が1018/cm3未満である非晶質酸化物を、N型半導体として用いたN型TFTを含む回路を構成要素としていることを特徴とする集積回路。
- 前記N型TFTを論理回路、メモリ回路、差動増幅回路の少なくともいずれかに用いていることを特徴とする請求項14に記載の集積回路。
- 半導体デバイスであって、
電子キャリア濃度が1018/cm3未満である非晶質酸化物からなる第1領域と、
前記第1領域に対してヘテロ接合を形成する第2領域と、
を具備することを特徴とする半導体デバイス。 - 半導体デバイスであって、
電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示す非晶質酸化物からなる第1領域と、
前記第1領域に対してヘテロ接合を形成する第2領域と、
を具備することを特徴とする半導体デバイス。 - 前記非晶質酸化物が、InとZnとSnを含む酸化物、InとZnを含む酸化物、InとSnを含む酸化物、及びInを含む酸化物のうちのいずれかである請求項16又は17に記載の半導体デバイス。
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