JP2012069231A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置に、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいてデータの保持を行うメモリセルを設ける。なお、当該トランジスタのオフ電流(リーク電流)の値は、極めて低い。そのため、当該ノードの電位を所望の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定又はほぼ一定に維持することが可能である。これにより、当該メモリセルにおいて、正確なデータの保持が可能となる。
【選択図】図1
Description
図1(A)は、本発明の一態様の半導体装置の構成例を示す図である。図1(A)に示す半導体装置は、複数のメモリセル30がマトリクス状に配設されたメモリセルアレイ10と、ロウアドレス信号に応じてメモリセルアレイ10の特定行を選択するロウデコーダ11と、カラムアドレス信号に応じてメモリセルアレイ10の特定列を選択するカラムデコーダ12と、ロウアドレス信号を保持し且つロウアドレス信号をロウデコーダ11に出力するロウアドレスラッチ21と、カラムアドレス信号を保持し且つカラムアドレス信号をカラムデコーダ12に出力するカラムアドレスラッチ22と、それぞれがロウアドレスラッチ21及びカラムアドレスラッチ22に電気的に接続された、第1のアドレス信号(AS1)を供給する配線(第1のアドレス信号線ともいう)乃至第nのアドレス信号(ASn(nは、3以上の自然数))を供給する配線(第nのアドレス信号線ともいう)と、を有する。
ここで、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流(リーク電流)を測定した結果について示す。
本明細書で開示される半導体装置は、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいてデータの保持を行うメモリセルを有する。なお、当該トランジスタのオフ電流(リーク電流)は、極めて低い。そのため、当該ノードの電位を所望の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定又はほぼ一定に維持することが可能である。これにより、当該メモリセルにおいて、正確なデータの保持が可能となる。
上述した半導体装置の具体例について図9〜図22を参照して説明する。
図9(A)は、上述したメモリセル30の具体例を示す回路図である。図9(A)に示すメモリセル30は、ゲートが書き込みワード線35に電気的に接続され、ソース及びドレインの一方が書き込みビット線38に電気的に接続されたトランジスタ31と、ゲートがトランジスタ31のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が読み出しビット線37に電気的に接続され、ソース及びドレインの他方が固定電位線39に電気的に接続されたトランジスタ33と、一方の電極がトランジスタ31のソース及びドレインの他方並びにトランジスタ33のゲートに電気的に接続され、他方の電極が読み出しワード線36に電気的に接続された容量素子34と、を有する。なお、ノード32は、トランジスタ31のソース及びドレインの他方、トランジスタ33のゲート、及び容量素子34の一方の電極が電気的に接続するノードである。また、固定電位線39に供給される電位として、接地電位(GND)又は0Vなどを適用することが可能である。また、トランジスタ31は、酸化物半導体(OS)によってチャネル領域が形成されるトランジスタであるが、トランジスタ33のチャネル領域を形成する半導体材料は特に限定されない。
図9(B)は、図9(A)とは異なるメモリセル30の具体例を示す回路図である。図9(B)に示すメモリセル30は、一列に配設されたn個のメモリセルのいずれか一である。メモリセル30は、ゲートが書き込みワード線42に電気的に接続され、ソース及びドレインの一方がビット線44に電気的に接続されたトランジスタ31と、ゲートがトランジスタ31のソース及びドレインの他方に電気的に接続されたトランジスタ40と、一方の電極がトランジスタ31のソース及びドレインの他方並びにトランジスタ40のゲートに電気的に接続され、他方の電極が読み出しワード線43に電気的に接続された容量素子41と、を有する。また、k番目(kは、2以上n未満の自然数)に配設されたメモリセル30が有するトランジスタ40のソース及びドレインの一方は、k−1番目に配設されたメモリセル30が有するトランジスタ40のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方は、k+1番目に配設されたメモリセル30が有するトランジスタ40のソース及びドレインの一方に電気的に接続される。なお、1番目に配設されたメモリセル30が有するトランジスタ40のソース及びドレインの一方は、出力端子として機能する。また、n番目に配設されたメモリセル30が有するトランジスタ40のソース及びドレインの他方は接地される。なお、ノード32は、トランジスタ31のソース及びドレインの他方、トランジスタ40のゲート、及び容量素子41の一方の電極が電気的に接続するノードである。なお、メモリセル30が有するトランジスタ31は、酸化物半導体(OS)によってチャネル領域が形成されるトランジスタであるが、メモリセル30が有するトランジスタ40のチャネル領域を形成する半導体材料は特に限定されない。
図10(A)は、上述したロウアドレスラッチ21の具体例を示す図である。図10(A)に示すロウアドレスラッチ21は、第1の入力端子が第1のアドレス信号線に電気的に接続され、第2の入力端子が第1のラッチ信号(LAT1)を供給する配線(第1のラッチ信号線ともいう)に電気的に接続され、出力端子がロウデコーダ11に電気的に接続された第1のロウアドレス信号ラッチ210_1、乃至、第1の入力端子が第nのアドレス信号線に電気的に接続され、第2の入力端子が第1のラッチ信号線に電気的に接続され、出力端子がロウデコーダ11に電気的に接続された第nのロウアドレス信号ラッチ210_nを有する。
図11(A)は、図10(C)とは異なる第xのロウアドレス信号ラッチ210_xの具体例を示す図である。図11(A)に示す第xのロウアドレス信号ラッチ210_xは、ゲートが第1のラッチ信号線に電気的に接続され、ソース及びドレインの一方が第xのアドレス信号線に電気的に接続されたトランジスタ213と、一方の電極がトランジスタ213のソース及びドレインの他方に電気的に接続され、他方の電極が固定電位線に電気的に接続された容量素子214と、入力端子がトランジスタ213のソース及びドレインの他方並びに容量素子214の一方の電極に電気的に接続されたインバータ215aと、入力端子がインバータ215aの出力端子に電気的に接続され、出力端子が第xのロウアドレス信号ラッチ210_xの出力端子として機能するインバータ215bと、を有する。なお、トランジスタ213は、チャネル領域が酸化物半導体(OS)によって形成されるトランジスタである。また、当該固定電位線に供給される電位として、接地電位(GND)又は0(V)などを適用することが可能である。また、インバータ215a、215bとしては、図10(E)に示す回路を適用することができる。
以下では、上述した半導体装置が有するトランジスタの一例について説明する。具体的には、半導体材料を含む基板を用いて形成されるトランジスタ及び酸化物半導体を用いて形成されるトランジスタの一例について示す。
次に、トランジスタ160及びトランジスタ164の作製方法の一例について説明する。以下では、はじめにトランジスタ160の作製方法について図13を参照しながら説明し、その後、トランジスタ164の作製方法について図14および図15を参照しながら説明する。
図16乃至図19には、トランジスタ164の構成の変形例を示す。つまり、トランジスタ160の構成は上記と同様である。
上述したトランジスタの作製工程と異なる酸化物半導体層の作製工程について図22を用いて説明する。
以下では、上述した半導体装置の使用例として、RFID(Radio Frequency Identification)タグ500を示す(図23参照)。
11 ロウデコーダ
12 カラムデコーダ
21 ロウアドレスラッチ
22 カラムアドレスラッチ
30 メモリセル
31 トランジスタ
32 ノード
33 トランジスタ
34 容量素子
35 書き込みワード線
36 読み出しワード線
37 読み出しビット線
38 書き込みビット線
39 固定電位線
40 トランジスタ
41 容量素子
42 書き込みワード線
43 読み出しワード線
44 ビット線
50 基板
51 下地層
52 ゲート層
53 ゲート絶縁層
54 酸化物半導体層
55a ソース層
55b ドレイン層
56 保護絶縁層
57 平坦化絶縁層
58a 導電層
58b 導電層
100 基板
102 保護層
104 半導体領域
106 素子分離絶縁層
108a ゲート絶縁膜
108b 絶縁層
110a ゲート層
110b 電極層
112 絶縁層
114a 不純物領域
114b 不純物領域
116 チャネル領域
118 サイドウォール絶縁層
120a 高濃度不純物領域
120b 高濃度不純物領域
122 金属層
124a 金属化合物領域
124b 金属化合物領域
126 層間絶縁層
128 層間絶縁層
130a ソース層
130b ドレイン層
130c 電極層
132 絶縁層
134 導電層
136a 電極層
136b 電極層
136c 電極層
136d ゲート層
138 ゲート絶縁膜
140 酸化物半導体層
142a ソース層
142b ドレイン層
144 保護絶縁層
146 層間絶縁層
148 導電層
150a 電極層
150b 電極層
150c 電極層
150d 電極層
150e 電極層
152 絶縁層
154a 電極層
154b 電極層
154c 電極層
154d 電極層
160 トランジスタ
162a 酸化物導電層
162b 酸化物導電層
164 トランジスタ
210_1〜210_n ロウアドレス信号ラッチ
210_x ロウアドレス信号ラッチ
211a スイッチ
211b スイッチ
212a インバータ
212b インバータ
212c インバータ
212d インバータ
213 トランジスタ
214 容量素子
215a インバータ
215b インバータ
220_1〜220_n カラムアドレス信号ラッチ
220_x カラムアドレス信号ラッチ
400 絶縁層
437 絶縁層
450a 結晶性酸化物半導体層
450b 結晶性酸化物半導体層
453 酸化物半導体層
500 RFIDタグ
501 アンテナ回路
502 信号処理回路
503 整流回路
504 電源回路
505 復調回路
506 発振回路
507 論理回路
508 メモリコントロール回路
509 メモリ回路
510 論理回路
511 アンプ
512 変調回路
801 測定系
811 トランジスタ
812 トランジスタ
813 容量素子
814 トランジスタ
815 トランジスタ
1500 RFIDタグ
Claims (3)
- 複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、
ロウアドレス信号に応じて前記メモリセルアレイの特定行を選択するロウデコーダと、
カラムアドレス信号に応じて前記メモリセルアレイの特定列を選択するカラムデコーダと、
前記ロウアドレス信号を保持し且つ前記ロウアドレス信号を前記ロウデコーダに出力するロウアドレスラッチと、
前記カラムアドレス信号を保持し且つ前記カラムアドレス信号を前記カラムデコーダに出力するカラムアドレスラッチと、を有し、
前記メモリセルは、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいてデータの保持を行い、
前記ロウアドレスラッチに対する前記ロウアドレス信号の供給及び前記カラムアドレスラッチに対する前記カラムアドレス信号の供給が、共通の配線を介して行われることを特徴とする半導体装置。 - 請求項1において、
前記メモリセルにおける保持データが多値化されていることを特徴とする半導体装置。 - 請求項1又は請求項2において、
前記ロウアドレスラッチ及び前記カラムアドレスラッチの少なくとも一方が前記酸化物半導体によってチャネル領域が形成されるトランジスタを用いて構成されることを特徴とする半導体装置。
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