JP2018125894A - 半導体装置 - Google Patents
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Abstract
Description
、電源を切っても積分回路が有する容量素子に蓄積されている電荷を保持可能な半導体装
置及びその駆動方法に関する。
て本明細書で説明する積分回路は、半導体装置である。
Phase Locked Loop Circuit)内のループ・フィルタ等に用い
られる回路として知られている。
る。そのため電源電圧の供給が必要ない非動作期間であっても、電源電圧を供給している
。消費電力を削減する点を鑑みると、電源電圧は動作時に供給し、非動作時には供給しな
いことが好ましい。
電荷が放電してしまう。そのため電源電圧の供給を再開する際、再度電荷の充電を要する
ことになる。
子への電荷の充放電に時間がかかり、高速動作が要求される場合に問題となる。
素子からの電荷の放電を低減し、充電に要する時間を短くすることができる、積分回路を
有する半導体装置及びその駆動方法を提供することを課題の一とする。
て電気的に直列になるよう接続する構成とする。そして本発明の一態様は、オフ電流の小
さいトランジスタを、積分回路が有する容量素子に対して電気的に直列に接続して、電源
電圧の供給を行う期間では該トランジスタをオンにし、電源電圧の供給を停止する期間で
は該トランジスタをオフにする構成とする。
回路、を有し、前記トランジスタは、チャネル幅あたりのオフ電流が1×10−22A/
μm以下であり、前記容量素子は、前記差動増幅回路の反転入力端子と出力端子との間に
設けられ、前記トランジスタのソース及びドレインの一方となる電極に接続されている半
導体装置である。
端子との間に設けられている半導体装置が好ましい。
入力端子との間に設けられている半導体装置が好ましい。
置が好ましい。
けられている半導体装置が好ましい。
入力端子と出力端子との間に設けられたトランジスタをオフにし、前記電源電圧の供給が
行われる期間では、前記トランジスタをオンにする、ことを特徴とする半導体装置の駆動
方法である。
端子と出力端子との間に設けられたトランジスタをオフにして、前記電源電圧の供給を停
止し、前記電源電圧の供給を再開した後に、前記トランジスタをオンにする半導体装置の
駆動方法である。
止した際の電荷の放電を抑制し、電源電圧の供給を再開した際の容量素子への電荷の充電
を高速に行うことができる。そのため本発明の一態様では、電源電圧の供給を停止及び再
開を行う場合、容量素子からの電荷の放電を低減し、充電に要する時間を短くすることが
できる。
は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱す
ることなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される
。したがって本実施の形態及び実施例の記載内容に限定して解釈されるものではない。な
お、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間におい
て共通とする。
化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定さ
れない。
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて
用いることができるものとする。
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。更に、「電極」や「配線」の用語は、複数の「電極」や「配線
」が一体となって形成されている場合なども含む。
本実施の形態では、半導体装置である積分回路の回路構成及びその駆動方法について説明
する。
及びトランジスタ104を有する。
給が行われる。なおグラウンド電位は低電源電位Vssであってもよい。高電源電位Vd
dが供給される配線の電位を高電源電位Vddからグラウンド電位GNDとすることで、
差動増幅回路101への電源電圧の供給が停止することになる。また高電源電位Vddが
供給される配線の電位をグラウンド電位GNDから高電源電位Vddとすることで、差動
増幅回路101への電源電圧の供給を再開することになる。
、電源電圧の供給を停止した期間での消費電力を削減することができる。
れている。差動増幅回路101の反転入力端子は、抵抗素子102を間に介して、入力信
号Vinが供給される端子に接続されている。また差動増幅回路101の反転入力端子は
、容量素子103及びトランジスタ104を介して差動増幅回路101の出力端子に接続
されている。また差動増幅回路101の出力端子は、出力信号Voutを出力する端子に
接続されている。
例としては、電源電圧を1/2倍とした1/2VDDとすればよい。
Voutは、入力信号Vinが積分された形の信号を出力する構成とすればよい。
子が差動増幅回路101の反転入力端子に接続されている。
電極がトランジスタ104のソース又はドレインの一方に接続されている。
路100は、トランジスタ104をオン(導通状態)とすることで差動増幅回路101の
出力端子と反転入力端子との間に容量素子103が設けられた積分回路の回路構成とする
ことができる。
り、トランジスタ104のソースとドレインとの間を流れる電流が容量素子103に流れ
る構成となる。この場合、容量素子とトランジスタとが直列に接続されているということ
ができる。
れ、ソース又はドレインの一方が容量素子103の他方の電極に接続され、ソース又はド
レインの他方が差動増幅回路101の出力端子に接続されている。
タ104をオン又はオフ(非導通状態)とするための信号を供給する構成とすればよい。
2A/μm以下と、シリコンを半導体層に有するトランジスタのオフ電流と比べて、極め
て小さい値とすることにより、容量素子103の他方の電極とトランジスタ104のソー
ス又はドレインの一方との間の電荷の保持が可能となる。
いう。nチャネル型のトランジスタ(例えば、閾値電圧が0乃至2V程度)では、ゲート
とソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる
電流のことをいう。
m以下と極めて低減するための構成として、酸化物半導体層にチャネルが形成されるトラ
ンジスタを用いることが好適である。なお図面において、トランジスタ104は、酸化物
半導体層にチャネルが形成されるトランジスタであることを示すために、OSの符号を付
している。
性が実現できる材料を用いても良い。例えば、炭化シリコンをはじめとするワイドギャッ
プ材料(より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材
料)などを適用することができる。また、トランジスタの代わりにMEMSスイッチ等を
用いて配線間の接続を切り離すことにより、電荷の長期間の保持を実現する構成としても
よい。
、トランジスタ104の半導体層とは異なる半導体層とすることができる。例えば差動増
幅回路101を構成するトランジスタは、シリコン層またはシリコン基板にチャネルが形
成されるトランジスタとすることができる。
または亜鉛(Zn)を含むことが好ましい。特にIn及びZnを含むことが好ましい。ま
た、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。ス
タビライザーとしては、ガリウム(Ga)、スズ(Sn)、ジルコニウム(Zr)、ハフ
ニウム(Hf)及びアルミニウム(Al)の少なくともいずれかを有すればよい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種または複数種を有してもよい。
化物であるIn−Ga−Zn系酸化物、In−Sn−Zn系酸化物、In−Zr−Zn系
酸化物、In−Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物や、In−Hf−Zn系酸化物、In−La−Zn系酸
化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化
物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物
、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、
In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、I
n−Lu−Zn系酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn
系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg
系酸化物や、In−Ga系の材料、一元系金属の酸化物であるIn系酸化物、Sn系酸化
物、Zn系酸化物などを用いることができる。
して有する酸化物という意味であり、In、Ga及びZnの比率は問わない。
てもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数
の金属元素を示す。また、酸化物半導体として、In2SnO5(ZnO)n(n>0)
で表記される材料を用いてもよい。
a:Zn=2:2:1の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物
を用いることができる。または、In:Sn:Zn=1:1:1、In:Sn:Zn=2
:1:3またはIn:Sn:Zn=2:1:5の原子数比のIn−Sn−Zn系酸化物や
その組成の近傍の酸化物を用いるとよい。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、式(1)を満たすことをいう。
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等
を適切なものとすることが好ましい。
とにより、オフ電流(ここでは、オフ状態のとき、たとえばソース電位を基準としたとき
のゲート電位との電位差がしきい値電圧以下のときのドレイン電流とする)を十分に低く
することが可能である。例えば、加熱成膜により水素や水酸基を酸化物半導体中に含ませ
ないようにし、または成膜後の加熱により膜中から除去し、高純度化を図ることができる
。
の大きいトランジスタを作製し、オフ電流を測定することで、実際に流れるオフ電流を見
積もることができる。図2に、サイズの大きいトランジスタとして、チャネル幅Wを1m
(1000000μm)、チャネル長Lを3μmとした際に、温度を150℃、125℃
、85℃、27℃と変化させた際のチャネル幅W1μmあたりのオフ電流のアレニウスプ
ロットを示す。図2からもわかるように、27℃におけるオフ電流は3×10−26A/
μmと極めて小さいことがわかる。なお、昇温してオフ電流を測定したのは、室温では電
流が極めて小さいため、測定が困難だったためである。
ンジスタで、チャネル長が10μm、半導体膜の膜厚が30nm、ドレイン電圧が1V〜
10V程度の範囲である場合、オフ電流を、1×10−13A以下とすることが可能であ
る。またチャネル幅あたりのオフ電流(オフ電流をトランジスタのチャネル幅で除した値
)を1×10−23A/μm(10yA/μm)から1×10−22A/μm(100y
A/μm)程度とすることが可能である。
を半導体層に有するトランジスタのオフ電流と比べて、オフ電流が極めて小さいトランジ
スタ104は、トランジスタ104がオンであれば、図3(A)に示す回路構成のように
積分回路の回路構成となる。具体的には、トランジスタ104がオンとなることで、容量
素子103の他方の電極と差動増幅回路101の出力端子とが電気的に接続された状態(
図3(A)中、破線104_ON)とすることができる。またトランジスタ104がオフ
となることで、容量素子103の他方の電極と差動増幅回路101の出力端子とが電気的
に接続されていない状態(図3(B)中、破線104_OFF)とすることができる。
とが電気的に接続されていない状態とすることで、容量素子103の両端の電極に電荷が
保持される状態を実現することができる。容量素子103の両端の電極に保持される電荷
による電圧Vcは、積分回路における積分値に相当する。該積分値は、トランジスタ10
4のオフ電流が極めて小さいため、電源電圧の供給を停止しても一定期間保持することが
できる。
る際の動作について説明する。図4では、動作の説明のため、図1に示す積分回路100
のノードに符号を付した図を示す。図4に示す図では、容量素子103の一方の電極に電
気的に接続されるノードをノードCinとし、容量素子103の他方の電極に電気的に接
続されるノードをノードCoutとして説明をする。
ードCinの電位、トランジスタ制御信号Vtr、参照電圧信号Ref、及び高電源電位
Vddが供給される配線の電位、の変化を示すタイミングチャート図である。図5に示す
タイミングチャート図では、通常動作期間を期間T1、電源供給停止準備期間を期間T2
、電源供給停止期間を期間T3、電源供給再開準備期間を期間T4、とに分けて説明する
。
ネル型であるものとして説明を行う。また各信号が高電源電位Vddとグラウンド電位G
NDの2値の間の電位をとるものとして説明を行う。なお高電源電位Vddに基づく信号
をH信号といい、グラウンド電位GNDに基づく信号をL信号ということもある。また電
源電圧の供給の停止時には、高電源電位Vddをグラウンド電位GNDとして電源電圧の
供給を停止するものとして説明を行う。
の出力信号Voutを出力する。具体的には入力信号VinのH信号またはL信号に従っ
て、電位の上昇または下降を繰り返す三角波を出力信号Voutとして出力する。
Vddが供給される配線は、高電源電位Vddである。またトランジスタ制御信号Vtr
は、H信号であり、トランジスタ104はオンになっている。
。ノードCinの電位は、参照電圧信号Refと仮想短絡するため、電位Vrefとなる
。
素子103の両端の電極の電圧を保持するための動作を行う。
して出力する動作を停止する。具体的には、図5に示すように、入力信号Vinを期間T
1での入力信号Vinの電位である高電源電位Vddに固定する。期間T2では、負帰還
がないので差動増幅回路101は、単に差動増幅を行う回路となる。そのため出力信号V
outは、図5の例でいえば、グラウンド電位GNDになる。なお、図5に示す期間T2
の波形とは逆に、入力信号Vinをグラウンド電位GNDに固定し、出力信号Voutが
高電源電位Vddとなる構成でもよい。
Vddが供給される配線は、高電源電位Vddである。またトランジスタ制御信号Vtr
は、L信号であり、トランジスタ104はオフになっている。
は、オフ電流の小さいトランジスタ104を用いる。そのため、電荷の放電を抑制でき、
容量素子103の両端の電極に保持される電圧(Vckp−Vref)を保持できる。
とき、トランジスタ104をオフにする直前のノードCoutの電位である。すなわちト
ランジスタ104をオフにすることで、ノードCinとノードCoutの間の容量素子1
03に保持される電圧は、ノードCoutの電位Vckpから参照電圧Vrefの電位と
の差である(Vckp−Vref)である。
。したがって、図5に示すように、電位Vrefであったものが高電源電位Vddと変動
する。
により、ノードCinの電位の変動に伴った変動をする。具体的に一例と示す図5では、
ノードCoutの電位がVckpから、(Vckp−Vref+Vdd)と変動する。
Vref)は、容量素子103の両端の電極に保持される積分値に相当する。
出力信号Voutが共に、グラウンド電位GNDとなる。
ド電位GNDとなる。高電源電位Vddが供給される配線は、グラウンド電位GNDとな
る。またトランジスタ制御信号Vtrは、L信号であり、トランジスタ104はオフにな
っている。
は、オフ電流の小さいトランジスタ104を用いる。そのため、電荷の放電を抑制でき、
容量素子103の両端の電極に保持される電圧(Vckp−Vref)を保持することが
できる。
電位GNDに低下する。そのため、ノードCoutの電位は、容量結合により、(Vck
p−Vref)に低下した状態で保持される。
各電位を通常動作時に戻すための動作を行う。
った出力信号Voutを出力する。具体的には、図5に示すように、入力信号Vinをグ
ラウンド電位GNDに固定する。期間T4では、負帰還がないので差動増幅回路101は
、単に差動増幅を行う回路となる。そのため出力信号Voutは、図5の例でいえば、高
電源電位Vddとなる。なお、図5に示す期間T4の波形とは逆に、入力信号Vinを高
電源電位Vddに固定し、出力信号Voutがグラウンド電位GNDとなる構成でもよい
。
Vddが供給される配線は、高電源電位Vddである。またトランジスタ制御信号Vtr
は、L信号であり、トランジスタ104はオフになっている。
は、オフ電流の小さいトランジスタ104を用いる。そのため、電荷の放電を抑制でき、
容量素子103の両端の電極に保持される電圧(Vckp−Vref)を保持できる。
てノードCinの電位は、図5に示すように、グラウンド電位GNDのままとなる。また
、ノードCoutの電位は、期間T3で保持した(Vckp−Vref)のままとなる。
4をオンにする。本実施の形態の積分回路の構成では、オフ電流の小さいトランジスタ1
04を用いる。そのため、電荷の放電が抑制できており、再度の容量素子103への充電
を高速に行うことができる。そして容量素子103への電荷の充電に要する時間を短くす
ることができる。そして積分回路100は、入力信号VinのH信号またはL信号を積分
した波形の出力信号Voutを出力することができる。
タを用いて、電源電圧の供給を停止した際の電荷の放電を抑制し、電源電圧の供給を再開
した際の容量素子への電荷の充電を高速に行うことができる。そのため本発明の一態様で
は、電源電圧の供給を停止及び再開を行う場合、容量素子からの電荷の放電を低減し、充
電に要する時間を短くすることができる。
本実施の形態では、上記実施の形態1で説明した積分回路100の変形例について説明す
る。
3、及びトランジスタ104rpを有する。
量素子103の他方の電極の側から一方の電極の側に置き換えた構成である。トランジス
タ104rpを差動増幅回路101の出力端子側から反転入力端子側に置き換えることで
、出力端子側でのトランジスタによる寄生容量の低減を図ることができる。
容量素子103、トランジスタ104、及び抵抗素子105Aを有する。
4に電気的に並列になるよう設けた構成である。抵抗素子105Aを容量素子103及び
トランジスタ104に電気的に並列になるよう設けることで、容量素子103での電荷の
飽和を抑制することができる。
容量素子103、トランジスタ104、トランジスタ104r及び抵抗素子105Bを有
する。
03に電気的に並列になるよう設けた構成である。トランジスタ104r及び抵抗素子1
05Bを容量素子103に電気的に並列になるよう設けることで、トランジスタ104r
及びトランジスタ104を共にオフにした際に積分値の保持ができるとともに、トランジ
スタ104r及びトランジスタ104を共にオンにした際に容量素子103での電荷の飽
和を抑制することができる。
本実施の形態では、上記実施の形態1で説明した積分回路100の変形例について説明す
る。
3、及びトランジスタ104bgを有する。
ゲートを設けたトランジスタ104bgとし、当該トランジスタ104bgのバックゲー
トに、しきい値電圧を制御するためのバックゲート電圧Vbgを入力する構成としたもの
である。
する構成とすることで、図7に示す積分回路100bgは、容量素子103での電荷の保
持といった動作を、より確実に行うことができる。
抗素子102、容量素子103、及びトランジスタ104を有する。
た二段差動増幅回路とすることも可能である。該構成とすることで、差動増幅回路101
でのノイズの影響が低減された積分回路とすることができる。
本実施の形態では、上記実施の形態1乃至3で説明した積分回路を、位相同期回路(以下
、PLL回路)が有するアクティブ・ループ・フィルタに設ける形態について説明する。
2、電圧制御発振器203(VCO(Voltage Controlled Osci
llator)ともいう)、及び分周器204を有する。
で、電源電圧の供給を停止した際の電荷の放電を抑制し、電源電圧の供給を再開した際の
容量素子への電荷の充電を高速に行うことができる。そのため本発明の一態様では、PL
L回路への電源電圧の供給の停止及び再開を行う場合に、容量素子からの電荷の放電を低
減し、充電に要する時間を短くすることができる。
本実施の形態では、上記実施の形態1乃至3で説明した差動増幅回路を構成するトランジ
スタと、容量素子に電気的に直列に接続されるトランジスタと、積層して設けた半導体装
置の断面図の構成について図9に示し、説明する。
るトランジスタの一例として、nチャネル型トランジスタ331及びpチャネル型トラン
ジスタ332を示し、上層部を構成するトランジスタとして酸化物半導体層にチャネルが
形成されるトランジスタ300及び容量素子301を示す。
nチャネル型トランジスタ331及びpチャネル型トランジスタ332を有し、配線層3
22及び配線層323を間に挟んで、下部素子層321に電気的に接続された上部素子層
324に図7で説明したトランジスタ104bg及び容量素子103を有する。
を含む基板333上にBOX(Buried Oxide)層334を介して設けられた
SOI層335と、SOI層335に形成されたn型不純物領域336と、ゲート絶縁膜
337と、ゲート電極338とを有する。SOI層335には、n型不純物領域336の
他、図示していないが、金属間化合物領域及びチャネル形成領域が設けられる。またpチ
ャネル型トランジスタ332は、SOI層335中にp型不純物領域339が形成されて
いる。
335の間には素子分離絶縁層342が設けられており、nチャネル型トランジスタ33
1及びpチャネル型トランジスタ332を覆うように絶縁膜340が設けられている。な
お、nチャネル型トランジスタ331及びpチャネル型トランジスタ332は、図9に示
すようにゲート電極338の側面にサイドウォールを設け、不純物濃度が異なる領域を含
むn型不純物領域336及びp型不純物領域339としてもよい。
部を埋めるように配線341が設けられている。絶縁膜340及び配線341上の配線層
322では、絶縁膜344に開口部を有し、開口部を埋めるように配線351及び配線3
52が設けられている。絶縁膜344、配線351及び配線352上の配線層323では
、絶縁膜345に開口部を有し、開口部を埋めるように配線353が設けられている。
配線層323の配線353は、デュアルダマシン法を用いて形成すればよい。また、コン
タクトプラグを形成して異なる配線層間の接続を図ってもよい。
ャネル型トランジスタ332は、トランジスタ300に比べて、高速動作及び微細化が可
能である。
hing)処理を施して、配線353の上面を露出させた後に、トランジスタ300及び
容量素子301の形成を行えばよい。
ス電極402A及びドレイン電極402B、ゲート絶縁膜403、ゲート電極404Aを
有する。また容量素子301は、絶縁膜345及び配線353上に、一方の電極402C
、ゲート絶縁膜403、及び他方の電極404Bを有する。
することができる。また、ゲート電極404A及び他方の電極404Bは、同層に形成す
ることができる。また配線352はトランジスタ300のバックゲート電極として用いる
ことができる。
に用いたトランジスタと酸化物半導体膜をチャネル領域に用いたトランジスタとを積層し
て設けることができる。そのため、各素子の省スペース化ができ、半導体装置の小型化を
図ることができる。
T2 期間
T3 期間
T4 期間
100 積分回路
100bg 積分回路
100rp 積分回路
100rA 積分回路
100rB 積分回路
100W 積分回路
101 差動増幅回路
101W 差動増幅回路
102 抵抗素子
103 容量素子
104 トランジスタ
104r トランジスタ
105A 抵抗素子
105B 抵抗素子
104_OFF 破線
104_ON 破線
104bg トランジスタ
104rp トランジスタ
200 PLL回路
201 位相比較器
202 アクティブ・ループ・フィルタ
203 電圧制御発振器
204 分周器
300 トランジスタ
301 容量素子
321 下部素子層
322 配線層
323 配線層
324 上部素子層
331 nチャネル型トランジスタ
332 pチャネル型トランジスタ
333 基板
334 BOX層
335 SOI層
336 n型不純物領域
337 ゲート絶縁膜
338 ゲート電極
339 p型不純物領域
340 絶縁膜
341 配線
342 素子分離絶縁層
344 絶縁膜
345 絶縁膜
351 配線
352 配線
353 配線
401 酸化物半導体膜
402A ソース電極
402B ドレイン電極
402C 電極
403 ゲート絶縁膜
404A ゲート電極
404B 電極
Claims (1)
- 積分回路を有し、
前記積分回路は、差動増幅回路と、抵抗素子と、容量素子と、トランジスタと、を有し、
前記容量素子の一方の電極は、前記差動増幅回路の反転入力端子と接続され、
前記容量素子の他方の電極は、前記トランジスタを介して前記差動増幅回路の出力端子と電気的に接続され、
前記トランジスタは、チャネル形成領域に酸化物半導体を有し、
前記差動増幅回路への電源電圧の供給が停止する期間では、前記トランジスタをオフにし、前記差動増幅回路への前記電源電圧の供給が行われる期間では、前記トランジスタをオンにすることを特徴とする半導体装置。
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