JPH06125253A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＰＬＬ回路において、温度変化に対する位相
ドリフトを小さくする。 【構成】 電圧制御発振器の周波数を入力信号の周波数
に同期させるＰＬＬ回路において、ＰＬＬ回路内の位相
調整回路の構成を、前記電圧制御発振器の発振信号によ
りスイッチングしているスイッチングトランジスタ３２
の出力を、抵抗分割回路（３３，３４）を介して、積分
回路を構成する演算増幅器３６に直接入力する構成とし
たものである。これにより、トランジスタの数が減少す
ると共に、温度の変動に対しても、位相ドリフトの少な
いＰＬＬ回路を実現できる。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明はＰＬＬ回路（ Phase Loc
k Loop）に係り、特にＰＬＬ回路における位相調整回路
において、温度変化による位相ドリフトを小さく抑える
ようにしたＰＬＬ回路に関する。

【０００３】

【従来の技術】ＰＬＬ回路は、入力信号に同期性をもっ
た信号が入力し、その入力信号と電圧制御発振器（以
下、ＶＣＯという）からの発振出力とを位相比較回路に
よって位相比較し、その比較出力を利用して入力信号と
の位相差を小さくする方向に、ＶＣＯの発振周波数をコ
ントロ−ルするようにル−プが構成されている。

【０００４】図４に従来のＰＬＬ回路の一例を示す。図
４は、テレビジョン受像機での適用例を示し、受信した
映像信号の同期信号に同期したクロックパルスを得るた
めの回路である。入力端子１には図示しない検波回路に
て検波された映像信号が供給されており、この映像信号
から同期分離回路２で水平同期パルスが分離される。一
方、水平周波数の整数倍で発振しているＶＣＯ６の出力
を分周器７で水平周波数まで分周した出力は、位相調整
回路３に入力されて位相調整が行われる。同期分離回路
２の出力と位相調整回路３の出力は、位相比較回路４に
入力され、その位相差に見合ったパルス出力がローパス
フィルタ５により直流電圧に変換されてＶＣＯ６の制御
電圧となる。ＶＣＯ６の出力は分周器７に入力される一
方、出力端子８から水平同期信号に同期したクロックを
取り出すことができる。

【０００５】このような構成においては、位相比較回路
４は、例えば、位相調整回路３から傾斜部を持ったパル
ス信号を入力し、そのパルス信号の傾斜部を、前記水平
同期パルスに基づいたサンプル信号でサンプルホ−ルド
することにより、位相比較出力を得ている。位相調整回
路３において、パルス信号の傾斜部の傾きを変えること
によって、サンプル信号にてサンプルホ−ルドされる値
（即ち位相比較出力）を変えて位相調整が行える。

【０００６】ところで、上記位相調整回路としては、図
５に示すような回路が使用されていた。図５において、
入力端子１１には分周器７（図４参照）の出力パルスが
印加されており、トランジスタ１２のベースに供給され
る。トランジスタ１２のコレクタは抵抗器１３を介して
電源端子１４に接続され、エミッタは基準電位点に接続
される。電源端子１４には電源電圧Ｖccが印加される。
トランジスタ１２のコレクタは抵抗器１５を介してトラ
ンジスタ１６のベースに接続される。トランジスタ１６
のエミッタは抵抗器１７を介して電源端子１４に接続さ
れ、コレクタは基準電位点に接続される。トランジスタ
１６のエミッタは抵抗器１８を介して演算増幅器１９の
負極性入力端子に接続され、正極性入力端子は基準電圧
Ｖr の基準電圧源２０を介して基準電位点に接続され
る。演算増幅器１９の出力端子はコンデンサ２１を介し
てその負極性入力端子に接続され、また抵抗器２２を介
してトランジスタ１６のベースに接続される。

【０００７】次に、図５の回路動作を図６の波形図を参
照して説明する。図６(a) はトランジスタ１２のベース
１１に入力される波形であり、映像信号の水平周期でデ
ューティ５０％のパルスである。図６(a) においてＨは
ハイレベル、Ｌはロ−レベルを示す。このパルス(a) が
トランジスタ１２により位相反転されバッファ動作して
いるトランジスタ１６を介して演算増幅器１９の負極性
入力端子に供給される。演算増幅器１９はその入出力端
子間に接続されているコンデンサ２１により積分回路を
構成する。ここで演算増幅器で構成される積分回路の時
定数は、トランジスタ１６が能動状態にある時はコンデ
ンサ２１と抵抗器１８の時定数（τ1 とする）で決定さ
れ、またトランジスタ１６が遮断状態にある時の時定数
はコンデンサ２１と抵抗器１７及び１８の定数（τ2 と
する）で決定される。ここでτ2 を図６(a) のパルスの
立上りの時間と比較して十分に大きく選んでおけば、ト
ランジスタ１６のベース電圧がローレベルからハイレベ
ルに立ち上がる時にはトランジスタ１６のベース・エミ
ッタ間には逆バイアスが印加されてトランジスタ１６は
遮断状態になる。従って、トランジスタ１６のベースに
印加されるパルスがハイレベルの期間（遮断状態）は時
定数がτ2 、ローレベルの期間（能動状態）は時定数が
τ1 となる二重時定数を持った積分回路が構成される。
ここで、抵抗器１７の定数を抵抗器１８の定数に比較し
て非常に大きく選んでおく。トランジスタ１２のベ−ス
電圧(a) がロ−レベルからハイレベルに立ち上がると、
トランジスタ１６のベ−ス電圧はハイレベルからロ−レ
ベルに立ち下がり、トランジスタ１６がオンしてエミッ
タ電圧は基準点電圧に向かって立ち下がる。エミッタ電
圧の立ち下がりは時定数τ1をもって瞬時に行われ、エ
ミッタ電圧即ち負極性入力端子の電圧に保持されるの
で、演算増幅器１９の出力(b)は図６(b) に示すように
基準電圧Ｖrに向かって瞬時に立ち上がった後、一定期
間電圧Ｖrに保持される。その後、トランジスタ１２の
ベ−ス電圧(a)がハイレベルからロ−レベルに立ち下が
ると、トランジスタ１６のベ−ス電圧はロ−レベルから
ハイレベルに立ち上がり、トランジスタ１６はオフし、
エミッタ電圧とほぼ等しい負極性入力端子の電圧は上昇
して正極性入力端子の電圧Ｖr と等しい電圧に達した時
点から演算増幅器１９のリニア動作が開始し、エミッタ
電圧の上昇は停止し、コンデンサ２１に電流が時定数τ
2 で流入するので、演算増幅器１９の出力電圧(b) は傾
斜をもって下降し、基準点電圧まで落ちる。前述したよ
うに抵抗器１７の定数を抵抗器１８の定数に比較して非
常に大きく選んでおけば、τ2はτ1 より非常に大きな
値となり、図６(b) の波形のように演算増幅器１９の出
力がハイレベルからローレベルに変化する時の傾斜は、
出力がローレベルからハイレベルに変化する時の傾斜よ
りも、非常に緩やかな傾斜を持った波形が得られる。こ
こで抵抗器１７の定数を変化させることにより、図６
(b) に示す波形の右下がりの傾斜の向きを変えることが
でき、この波形を位相比較回路４に供給することによ
り、ＰＬＬ回路がロックしている状態での入力映像信号
と図６(a) のパルス波形（分周器出力）との位相関係を
調整することができる。

【０００８】しかしながら、上記の図５の回路では、温
度変化による位相ドリフトが大きいという問題がある。
その原因を図７を参照して説明する。図７(a) はトラン
ジスタ１６のベース電圧がローレベルからハイレベルに
変化する変化する瞬間のトランジスタ１６のエミッタ電
圧波形であり、図７(b) はその時の演算増幅器１９の出
力電圧波形である。今、トランジスタ１６のベース電圧
がローレベルからハイレベルに瞬時に切り換わったとし
ても、トランジスタ１６のベース・エミッタ間のＰ／Ｎ
接合で構成されるダイオードの逆回復時間の特性によ
り、図７(a) に示すように立上りが鈍ってしまう。エミ
ッタ電圧が次第に上昇して、演算増幅器１９の正極性入
力端子に接続されている基準電圧Ｖr と等しい電圧にな
った時点から演算増幅器１９のリニア動作が開始され、
エミッタ電圧の上昇は止まり、さらに演算増幅器１９の
出力電圧が落ち始める。ここで、温度変化により、トラ
ンジスタ１６のベース・エミッタ間の電圧Ｖf が大きく
なったとすると、トランジスタ１６のエミッタ電圧の変
化は図７(a) の点線のようになる。その結果、トランジ
スタ１６のエミッタ電圧が基準電圧Ｖr に達するまでの
時間が図７(a) に示す時間ｔだけ速まったことになり、
演算増幅器１９の出力波形の傾斜部分が図７(b) に示す
ように時間軸方向に移動して、結果として映像信号の水
平周期に対して図７(a) のパルスの位相が時間ｔだけ早
い時間関係でロック状態となる。同じ様に、電圧Ｖf が
小さくなった時も、映像信号の水平周期に対して図７
(a) のパルスの位相が遅くなる方向でロック状態とな
る。この様にして本来温度変化では変動してはならな
い、入力映像信号とトランジスタ１６のエミッタ出力
(a) との位相関係が変動することになる。

【０００９】

【発明が解決しようとする課題】以上説明したように、
従来のＰＬＬ回路では、温度が変化した場合、トランジ
スタのベ−ス・エミッタ間電圧が変化し位相ドリフトが
大きくなるという問題があった。

【００１０】そこで、本発明は、温度変化に対して位相
ドリフトを小さくすることができるＰＬＬ回路を提供す
ることを目的とするものである。

【００１１】［発明の構成］

【００１２】

【課題を解決するための手段】請求項１記載の本発明に
よるＰＬＬ回路は、電圧制御発振器と、この電圧制御発
振器からの発振信号の位相を調整する位相調整回路と、
入力信号と前記位相調整回路からの信号との位相差を比
較する位相比較回路と、この位相比較回路からの位相差
に応じた電圧を平滑し、前記電圧制御発振器に制御電圧
として供給するフィルタとを具備し、前記電圧制御発振
器の発振周波数を前記入力信号に同期させるためのＰＬ
Ｌ回路において、前記位相調整回路は、前記電圧制御発
振器からの発振信号をベースに入力し、エミッタを基準
電位点に接続し、前記発振信号にてスイッチングするト
ランジスタと、直流電源と前記トランジスタのコレクタ
との間に第１，第２の抵抗器を直列に接続し、その接続
点に分割電圧を取り出す分割回路と、この分割回路から
の分割電圧を負極性入力端子に入力し、正極性入力端子
に基準電圧を入力し、出力端子と負極性入力端子との間
に積分用コンデンサを接続し、出力端子から前記位相比
較回路への比較波形信号を出力する演算増幅器とを具備
したことを特徴とする。

【００１３】

【作用】本発明に係る位相調整回路では、前記分割回路
の抵抗値を変化させることにより、演算増幅器の出力パ
ルスに生じる傾斜部分の傾きを変化させ、出力パルスの
位相を調整することができる。上記回路では、トランジ
スタの個数を減少できるので、温度が変動した場合で
も、トランジスタのベース・エミッタ間電圧に起因した
位相ドリフトを非常に小さくすることができる。その結
果、ＰＬＬル−プにおける利得と位相を最も良好な状態
にすることができる。

【００１４】

【実施例】実施例について図面を参照して説明する。図
１は本発明の一実施例のＰＬＬ回路に使用される位相調
整回路を示す回路図である。本実施例のＰＬＬ回路の全
体構成は図４と同様であり、ここでは図４における位相
調整回路３の一実施例について説明する。

【００１５】図１において、入力端子３１には分周器７
（図４参照）の出力パルスが印加されており、トランジ
スタ３２のベースに供給される。トランジスタ３２のエ
ミッタは基準電位点に接続され、コレクタは抵抗値Ｒ32
の抵抗器３３及び抵抗値Ｒ34の抵抗器３４を介して電圧
Ｖccの電源端子３５に接続される。抵抗器３３と３４の
中点は演算増幅器３６の負極性入力端子に接続され、そ
の正極性入力端子には電圧Ｖr の基準電圧源３７が接続
されている。演算増幅器３６の出力端子と負極性入力端
子の間には容量値Ｃ38のコンデンサ３８が接続されてい
る。

【００１６】次に、図１の回路動作を図２を参照して説
明する。図２は図１の回路各部(a) 〜(d) の波形を示し
ている。図２(a) のパルスは分周器７の出力信号であ
り、この信号(a) がトランジスタ３２のベースに供給さ
れる。トランジスタ３２はパルス(a) によりスイッチン
グ動作を行い、コレクタには図２(b) に示す波形が得ら
れ、また演算増幅器３６の負極性入力端子には図２(c)
の波形が得れる。今、トランジスタ３２がオンからオフ
に移る瞬間、トランジスタ３２のコレクタの電圧(b) 及
び演算増幅器３６の負極性入力端子の電圧 (c) は瞬間
的に上昇するが、演算増幅器３６の負極性入力端子の電
圧(c) が正極性入力端子に接続される基準電圧源３７の
電圧Ｖr と等しくなると、演算増幅器３６はリニア動作
を開始し、負極性入力端子の電圧(c) はＶr 以上上昇し
なくなり、コレクタの電圧(b) もＶr に固定される。演
算増幅器３６がリニア動作している間、コンデンサ３８
には、 Ｉ3 ＝（Ｖcc−Ｖr ）／Ｒ33 ………(1) の電流Ｉ3 がコンデンサ３８と抵抗器３３の時定数τ2
（＝Ｒ33×Ｃ38）でもって流入し、演算増幅器３６の出
力(d) は図２(d) に示すように傾斜をもって下降する。
この傾斜は抵抗値Ｒ33を大きくすれば緩やかとなり、Ｒ
33を小さくすれば急傾斜となる。演算増幅器３６の出力
(d) が基準点電圧(GND) まで落ちると、演算増幅器３６
は飽和状態になり、その負極性入力端子の電圧(c)及び
コレクタの電圧(b)は時定数τ2 （＝Ｒ33×Ｃ38）で電
源電圧Ｖccに向かって上昇する。この時、演算増幅器３
６の出力(d) は基準点電圧(GND)に保持される。次に、
トランジスタ３２がオフからオンに移る瞬間、コレクタ
の電圧(b) は電源電圧Ｖccから瞬時に基準点電圧(GND)
に落ち、負極性入力端子の電圧(c) は電源電圧Ｖccに近
い値からからＶr まで落ちる。この時点から演算増幅器
３６のリニア動作が開始され、

【００１７】

【数１】

【００１８】の電流Ｉ4 がコンデンサ３８から流れ出
て、演算増幅器３６の出力(d) は図２(d) に示すように
基準点電圧(GND) から電源電圧Ｖccに向けて傾斜をもっ
て上昇する。この傾斜は抵抗値Ｒ33を一定とし抵抗値Ｒ
34を大きくすれば緩やかとなり、Ｒ34を小さくすれば急
傾斜となる。また、抵抗値Ｒ33を小さくすれば緩やかと
なり、Ｒ33を大きくすれば急傾斜となる。出力電圧(d)
が電源電圧Ｖccまで到達すると、演算増幅器３６は遮断
状態になり、負極性入力端子は、 Ｖ4 ＝｛Ｖcc／（Ｒ33＋Ｒ34）｝×Ｒ34 ………(3) の電圧Ｖ4 まで落ちる。以上の繰り返しにより、演算増
幅器３６の出力には立上り及び立下がりに緩い傾きを持
ったパルス波形が得られる。ここで抵抗器３３の定数を
変化させた場合、式(1) 及び(2) により電流Ｉ3 及びＩ
4 が変化することになるが、その変化する方向はＩ3 及
びＩ4 では逆になる。従って、抵抗値Ｒ33を変えること
により、演算増幅器３６の出力波形(d) の右下がり及び
右上がりの傾斜を変えることができる。Ｒ33を大きくす
れば右下がりの傾斜を緩くかつ右上がりの傾斜を急にす
ることができる。また、抵抗値Ｒ34を変化させることに
より、式(2) によってＩ4 だけが変化するので、この時
は演算増幅器３６の出力(d)における右上がりの傾斜の
みを変えることができる。Ｒ34を大きくすれば右上がり
の傾斜を緩くすることができる。

【００１９】図３は、従来の位相調整回路と、本発明に
係わる位相調整回路の代表的な温度による位相ドリフト
を示す特性図である。図３では、横軸に温度を、縦軸に
位相ドリフトのデータをとっている。点線が従来の位相
調整回路の場合、実線が本発明に係る位相調整回路の場
合を示している。ＰＬＬ回路における必要な特性を得る
ためには、位相ドリフトは±１４０n sec 以内が望まし
いが、従来の回路においては約−１０℃以下ではこの条
件を満足しなくなる。本発明に係る位相調整回路におい
ては−４０℃においても上記の条件を満足している。

【００２０】尚、以上説明した実施例は有料デコーダ内
の映像回路を動作させるクロックを得るためのＰＬＬ回
路について説明しているが、本発明は図４のＰＬＬ回路
でなくてもよく一般的なＰＬＬ回路に適用できることは
勿論である。即ち、基準となる入力信号は映像信号にお
ける水平同期信号でなくてもよく、また位相調整回路３
への入力は分周器を用いることなくＶＣＯの出力をその
まま供給する構成としてもよい。

【００２１】

【発明の効果】以上述べたように本発明によれば、抵抗
値を変えることによって位相調整回路へ入力する比較波
形信号の位相調整を行えると共に、温度が変動しても、
調整されるパルス信号に位相ドリフトを生じることが非
常に少なくなる。その結果、ＰＬＬ回路における利得と
位相を最も良い状態にすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例のＰＬＬ回路における位相調
整回路を示す回路図。

【図２】図１の回路各部における信号の波形図。

【図３】本発明の実施例の効果を示す位相ドリフトの特
性図。

【図４】ＰＬＬ回路の構成を示すブロック図。

【図５】従来のＰＬＬ回路における位相調整回路を示す
回路図。

【図６】図５の回路各部における信号の波形図。

【図７】図５の回路における温度による位相ドリフトの
説明図。

【符号の説明】

３ 位相調整回路 ４ 位相比較回路 ５ ローパスフィルタ ６ 電圧制御発振器 ３２ トランジスタ ３３，３４ 抵抗器 ３５ 電源端子 ３６ 演算増幅器 ３７ 基準電圧源 ３８ コンデンサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】電圧制御発振器と、 この電圧制御発振器からの発振信号の位相を調整する位
   相調整回路と、 入力信号と前記位相調整回路からの信号との位相差を比
   較する位相比較回路と、 この位相比較回路からの位相
   差に応じた電圧を平滑し、前記電圧制御発振器に制御電
   圧として供給するフィルタとを具備し、 前記電圧制御発振器の発振周波数を前記入力信号に同期
   させるためのＰＬＬ回路において、 前記位相調整回路は、 前記電圧制御発振器からの発振信号をベースに入力し、
   エミッタを基準電位点に接続し、前記発振信号にてスイ
   ッチングするトランジスタと、 直流電源と前記トランジスタのコレクタとの間に第１，
   第２の抵抗器を直列に接続し、その接続点に分割電圧を
   取り出す分割回路と、 この分割回路からの分割電圧を負極性入力端子に入力
   し、正極性入力端子に基準電圧を入力し、出力端子と負
   極性入力端子との間に積分用コンデンサを接続し、出力
   端子から前記位相比較回路への比較波形信号を出力する
   演算増幅器とを具備したことを特徴とするＰＬＬ回路。