JPH08265144A

JPH08265144A - 発振回路

Info

Publication number: JPH08265144A
Application number: JP7062779A
Authority: JP
Inventors: Hiroyuki Iwahara; 弘幸岩原
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 1995-03-22
Filing date: 1995-03-22
Publication date: 1996-10-11

Abstract

(57)【要約】【目的】本発明は入力信号との周波数及び位相及び同
調を行うＰＬＬ方式の発振回路に関し、簡易構成で同期
時のループフィルタ特性を維持しつつ非同期時の同期引
き込み時間の短縮を図ることを目的とする。【構成】Ａ点に入力される基準信号とＢ点に入力され
る三角波発振器からの信号との同期時に電圧Ｖ₁に対し
て第１及び第２のカレントミラー回路２３，２４、トラ
ンジスタＱ₂₉〜Ｑ₃₂及び抵抗Ｒ₁₈によりＣ点に±Ｉの電
流を供給する。また非同期時に、電圧Ｖ₂，Ｖ₃に対し
て第１及び第２の差動増幅回路２２，２５によりＣ点に
±（Ｉ＋Ｉ₂），±（Ｉ＋Ｉ₃）の電流を供給する構成
とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力信号との周波数が
位相及び同調を行うＰＬＬ（Phase LockedLoop) 方式の
発振回路に関する。

【０００２】

【従来の技術】図６に、従来の同期分離ＩＣのＰＬＬブ
ロック図を示す。図６は、一例として、例えばテレビ受
信機等で使用される同期分離ＩＣを用いたＰＬＬブロッ
ク図であり、ＩＣ１１は大別して同期分離回路１２、位
相比較器１３、三角波発振器１４、及び同期パルス生成
器１５により構成される。

【０００３】同期分離回路１２は、入力端子１６₁より
入力される例えば映像信号より水平同期信号を基準信号
として取り出すもので、これを位相比較器１３に供給す
る。位相比較器１３は具体的回路を図７に示すが、機能
的には入力される基準信号と三角波発振器１４からの発
振信号との周波数及び位相の差を比較して端子１６₂に
供給する。

【０００４】ここで、ＩＣ１１は、端子１６₂，１６₃
間でループフィルタ１７が外付けされる構成となってお
り、該端子１６₂，１６₃間に抵抗Ｒ₁が接続される。
さらに端子１６₂はコンデンサＣ₁を介して接地される
と共に、抵抗Ｒ₂及びコンデンサＣ₂の直列回路を介し
て接地される。また、端子１６₃は抵抗Ｒ₃を介して接
地されて、ループフィルタ１７を構成する。このループ
フィルタ１７は、位相比較器１３の出力に含まれる高周
波成分や雑音を除去し、また同期後のロック機能を有す
るものである。

【０００５】一方、三角波発振器１４は、ＶＣＯ（電圧
制御発振器）であり、ＮＰＮ型のトランジスタＱ₀を介
して端子１６₃に接続されており、位相比較器１３から
の位相比較結果の信号及びループフィルタ１７のフィル
タ特性に応じてトランジスタＱ₀を介して電圧制御され
る。なお、トランジスタＱ₀のベースには直流電源１８
よりバイアスされる。そして、三角波発振器１４からは
三角波発振信号が出力されて端子１６₄に供給すると共
に、位相比較器１３に供給して上記基準信号と位相比較
させる。

【０００６】また、同期パルス生成器１５は、三角波発
振器１４からの出力発振信号から同期パルスを生成して
端子１６₅に供給し、外部回路に供されるものである。
ここで、図７に、図６の位相比較器の等価回路を示す。
図６に示す位相比較器１３は、同期分離回路１２からの
基準信号がＮＰＮ型のトランジスタＱ₁のベースをバイ
アスする（Ａ点）。トランジスタＱ₁のエミッタはグラ
ンドＧＮＤに接地され、コレクタは抵抗Ｒ₄を介して電
源電圧Ｖ_CCに接続される。また、トランジスタＱ₁のコ
レクタとＧＮＤ間にダイオードとして機能するＮＰＮ型
のトランジスタＱ₂が接続される。

【０００７】一方、電源電圧Ｖ_CCに、ＰＮＰ型のトラン
ジスタＱ₃，Ｑ₄で構成される第１のカレントミラー回
路１９と、ＰＮＰ型のトランジスタＱ₅，Ｑ₆で構成さ
れる第２のカレントミラー回路２０とが接続され、トラ
ンジスタＱ₃のコレクタがダイオードとして機能するＮ
ＰＮ型のトランジスタＱ₇を介して接地されると共に、
トランジスタＱ₆のコレクタがＮＰＮ型のトランジスタ
Ｑ₈のコレクタに接続される。トランジスタＱ₈のエミ
ッタは接地され、ベースはトランジスタＱ₇のベース
（トランジスタＱ₃のコレクタ）に接続される。すなわ
ち、トランジスタＱ₇，Ｑ₈でカレントミラー回路を構
成している。そして、トランジスタＱ₆のコレクタ（ト
ランジスタＱ₈のコレクタ）が端子１６₂（Ｃ点）に接
続される。

【０００８】また、トランジスタＱ₄のコレクタ（ベー
ス）はＮＰＮ型のトランジスタＱ₉のコレクタに接続さ
れ、トランジスタＱ₅のコレクタ（ベース）はＮＰＮ型
のトランジスタＱ₁₀のコレクタに接続される。トランジ
スタＱ₉，Ｑ₁₀のエミッタ間が接続されると共に、ＮＰ
Ｎ型のトランジスタＱ₁₁のコレクタに接続される。

【０００９】トランジスタＱ₉のベースは三角波発振器
１４からの出力が入力されるように端子１６₄に接続さ
れ（Ｂ点）、トランジスタＱ₁₀のベースは電源電圧Ｖ_CC
とＧＮＤ間で抵抗Ｒ₅，Ｒ₆により分圧されたＶ₀が入
力されるように該抵抗Ｒ₅，Ｒ₆の接続点に接続され
る。なお、トランジスタＱ₁₁のエミッタは接地され、ベ
ースはトランジスタＱ₂のベース（トランジスタＱ₁の
コレクタ）に接続される。この第１及び第２のカレント
ミラー回路１９，２０と、トランジスタＱ₉，Ｑ ₁₀とで
差動増幅器が構成されて、位相比較が行われる。

【００１０】このような位相比較器１３において、外部
から信号が入力されていない場合には、同期分離回路１
２から供給される信号は“Ｈ”としており（Ａ点）、こ
れによってトランジスタＱ₁がオン状態となり、トラン
ジスタＱ₂，Ｑ₃がオフ状態となってＣ点の端子１６₂
に供給される電流は常に零となる。

【００１１】ここで、図８に、図７のＡ点がＬ状態の場
合のタイミングチャートを示す。図８（Ａ）に示すよう
に、外部から信号が入力される場合には、Ａ点が常に
“Ｌ”状態となる場合に、三角波発振器１４の出力信号
（三角波発振信号）がＢ点よりトランジスタＱ₉のベー
スに入力すると（図８（Ｂ））、Ｃ点（端子１６₂）に
は図８（Ｃ）に示すように電圧Ｖ₀を基準とする±Ｉの
電流の信号が供給される。

【００１２】そこで、図９に、図７の入力信号が同期し
ている場合のタイミングチャートを示す。入力信号が同
期した場合には、図９（Ａ）に示すようにＡ点電圧が
“Ｈ”状態から“Ｌ”状態となった期間に、図９（Ｂ）
に示すように三角波発振器１４からの出力信号における
Ｂ点の三角波の電圧が基準電圧Ｖ₀とクロスしたとき、
Ｃ点に流れる電流は図９（Ｃ）に示すように該基準電圧
Ｖ₀とクロスした前後で−Ｉのパルス電流と＋Ｉのパル
ス電流とが供給される。

【００１３】また、図１０に、図７の入力信号が同期し
ていない場合のタイミングチャートを示す。入力信号が
同期していない場合には、例えば図１０（Ａ）に示すＡ
点電圧が“Ｈ”状態から“Ｌ”状態となった期間で、三
角波発振器１４からの出力信号の電圧（Ｂ点電圧）が図
１０（Ｂ）に示すように基準電圧Ｖ₀とはクロスせず、
例えば電圧Ｖ₀以上の部分となる。この場合、Ｃ点には
図１０（Ｃ）に示すように（−Ｉ）のパルス電流が流れ
る。このパルス電流（−Ｉ）がＣ点（端子１６ ₂）より
ループフィルタ１７を介して三角波発振器１４にフィー
ドバックして出力信号の位相を該パルス電流に応じて変
化させて、図９のように同期させていくものである。

【００１４】

【発明が解決しようとする課題】ところで、上述のよう
に同期分離を行うＩＣ１１では、信号が入力されてから
同期するまでの引き込み過程に要する時間に短いほどよ
いことから、単にループゲインを上げると引き込み時間
が短かくなる。ループゲインは位相比較器１３の利得定
数と、三角波発振器１４の変換利得で定まるが、ループ
ゲインが高いとジッタが大きくなり、ジッタを小さくす
るためにはループゲインは低い方がよい。

【００１５】従って、同期時のループゲインを上げずに
引き込み時間を短かくするためにはループフィルタ１７
の特性を含めて設計する必要があり、複雑になるという
問題がある。そこで、本発明は上記課題に鑑みなされた
もので、簡易構成で同期時のループフィルタ特性を維持
しつつ非同期時の引き込み時間の短縮を図る発振回路を
提供することを目的とする。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に、請求項１では、入力信号と発振手段からの信号との
位相を位相比較手段で比較し、該発振手段に帰還させて
同期信号を得る発振回路において、前記位相比較手段
は、前記入力信号と前記発振手段からの信号との同期時
に、第１の比較値に対して第１の出力信号を出力する第
１の比較手段と、前記入力信号と前記発振手段からの信
号との非同期時に、所定数のそれぞれの第２の比較値に
対して、該第１の出力より大な第２の出力信号を該所定
数の第２の比較値に対応して出力させるための所定数の
第２の比較手段と、を有して発振回路が構成される。

【００１７】

【作用】上述のように請求項１の発明では、位相比較手
段において、入力信号と発振手段からの信号との同期時
には第１の比較手段における第１の比較値で第１の出力
信号を出力し、非同期時には所定数の第２の比較手段に
おける所定数の第２の比較値で第１の出力信号より大な
第２の出力信号を出力させる。これにより、同期時には
第１の出力信号でループゲインを抑えてループフィルタ
特性を維持し、非同期時には大な第２の出力信号でルー
プゲインを増大させることが可能となり、簡易構成で同
期時のループフィルタ特性を維持しつつ非同期時の同期
引き込み時間の短縮を図ることが可能となる。

【００１８】

【実施例】図１に、本発明の一実施例の回路図を示す。
図１に示す回路図は、前述の図６に示すような同期分離
を行うＩＣで構成される発振回路で使用される位相比較
器のものである。従って、他の構成は図６と同様であ
り、説明を省略する。

【００１９】図１に示す位相比較手段である位相比較器
２１は、同期分離回路（図６の１２）からの基準信号が
Ａ点からＮＰＮ型のトランジスタＱ₂₀のベースをバイア
スする。トランジスタＱ₂₀のエミッタはグランドＧＮＤ
に接地され、コレクタは抵抗Ｒ₁₁を介して電源電圧Ｖ_CC
に接続される。また、トランジスタＱ₂₀のコレクタとＧ
ＮＤ間にダイオードとして機能するＮＰＮ型のトランジ
スタＱ₂₁及び抵抗Ｒ₁₂が接続される。

【００２０】また、電源電圧Ｖ_CCとグランドＧＮＤ間で
第２の比較手段の一方を構成する第１の差動増幅回路２
２が設けられ、ＮＰＮ型のトランジスタＱ₂₂〜Ｑ₂₄及び
抵抗Ｒ₁₃で構成される。トランジスタＱ₂₂のコレクタは
電源電圧Ｖ_CCに接続され、ベースはＢ点における発振手
段である三角波発振器（図６の１４）からの出力発振信
号が入力されるように接続される。トランジスタＱ₂₂の
エミッタはトランジスタＱ₂₃のエミッタに接続されると
共に、トランジスタＱ₂₄のコレクタに接続される。トラ
ンジスタＱ₂₄のベースはトランジスタＱ₂₁のベース（ト
ランジスタＱ₂₀のコレクタ）に接続され、エミッタは抵
抗Ｒ₁₃を介して接地される。

【００２１】一方、第１の比較手段を構成するものとし
て、電源電圧Ｖ_CCに、ＰＮＰ型のトランジスタＱ₂₅，Ｑ
₂₆で構成される第１のカレントミラー回路２３と、ＰＮ
Ｐ型のトランジスタＱ₂₇，Ｑ₂₈で構成される第２のカレ
ントミラー回路２４とが接続され、トランジスタＱ₂₅の
コレクタがダイオードとして機能するＮＰＮ型のトラン
ジスタＱ₂₉を介して接地されると共に、トランジスタＱ
₂₈のコレクタがＮＰＮ型のトランジスタＱ₃₀のコレクタ
に接続される。トランジスタＱ₃₀のエミッタは接地さ
れ、ベースはトランジスタＱ₂₉のベース（トランジスタ
Ｑ₂₅のコレクタ）に接続される。すなわち、トランジス
タＱ₂₉，Ｑ₃₀でカレントミラー回路を構成している。そ
して、トランジスタＱ₂₈のコレクタ（トランジスタＱ₃₀
のコレクタ）がＣ点（図６の端子１６₂）に接続され
る。

【００２２】また、トランジスタＱ₂₆のコレクタ（ベー
ス）はＮＰＮ型のトランジスタＱ₃₁のコレクタに接続さ
れ、トランジスタＱ₂₇のコレクタ（ベース）はＮＰＮ型
のトランジスタＱ₃₂のコレクタに接続される。トランジ
スタＱ₃₁，Ｑ₃₂のエミッタ間が接続されると共に、ＮＰ
Ｎ型のトランジスタＱ₃₅のコレクタに接続される。

【００２３】トランジスタＱ₃₁のベースは三角波発振器
からの出力が入力されるようにＢ点（図６の端子１
６₄）に接続され、トランジスタＱ₃₂のベースは電源電
圧Ｖ_CCとＧＮＤ間で抵抗Ｒ₁₄〜Ｒ₁₇により分圧された第
１の比較値である電圧Ｖ₁が入力されるように該抵抗Ｒ
₁₅，Ｒ₁₆の接続点に接続される。なお、トランジスタＱ
₃₃のエミッタは抵抗Ｒ₁₈を介して接続され、ベースはト
ランジスタＱ₂₁のベース（トランジスタＱ₂₀のコレク
タ）に接続される。この第１及び第２のカレントミラー
回路２３，２４と、トランジスタＱ₃₁，Ｑ₃₂とで差動増
幅器が構成されて、位相比較が行われる。

【００２４】そして、トランジスタＱ₂₆のコレクタが第
１の差動増幅回路２２のトランジスタＱ₂₃のコレクタに
接続される。なお、トランジスタＱ₂₃のベースは、抵抗
Ｒ₁₄〜Ｒ₁₇で分圧された第２の比較値としての電圧Ｖ₃
がバイアスされるように抵抗Ｒ₁₆，Ｒ₁₇の接続点に接続
される。

【００２５】また、第２の比較手段の他方を構成する第
２の差動増幅回路２５が設けられ、ＮＰＮ型のトランジ
スタＱ₃₄〜Ｑ₃₆及び抵抗Ｒ₁₉で構成される。トランジス
タＱ ₃₄のコレクタは第２のカレントミラー回路２４のト
ランジスタＱ₂₇のコレクタ（ベース）に接続され、ベー
スはＢ点に接続される。また、コレクタが電源電圧Ｖ _CC
に接続されたトランジスタＱ₃₅のエミッタはトランジス
タＱ₃₄のエミッタに接続されると共に、トランジスタＱ
₃₆のコレクタに接続される。トランジスタＱ₃₅のベース
は、抵抗Ｒ₁₄〜Ｒ₁₇で分圧される第２の比較値としての
電圧Ｖ₂がバイアスされるように抵抗Ｒ₁₄，Ｒ₁₅の接続
点に接続される。

【００２６】そして、トランジスタＱ₃₆のベースはトラ
ンジスタＱ₂₁のベース（トランジスタＱ₂₀のコレクタ）
に接続され、エミッタは抵抗Ｒ₁₉を介して接地されるも
のである。このような位相比較器２１において外部から
信号が入力されていない場合には、Ａ点の同期分離回路
（図６の１２）から供給される信号は“Ｈ”としてお
り、これによってトランジスタＱ₂₀がオン状態となり、
トランジスタＱ₂₁，Ｑ₃₃がオフ状態となって、Ｃ点（図
６の端子１６₂）に供給される電流は常に零となる。

【００２７】ここで、図２に、図１のＡ点がＬ状態の場
合のタイミングチャートを示す。図２（Ａ）に示すよう
に、外部から信号が入力される場合には、Ａ点は常に
“Ｌ”状態となる場合に、図２（Ｂ）に示すように三角
波発振器（図６の１４）から出力される三角波発振信号
がＢ点よりトランジスタＱ₃₁，Ｑ₂₂，Ｑ₃₄のベースに入
力されると、図２（Ｃ）に示すように、基準電圧Ｖ₁に
対して抵抗Ｒ₁₈に流れる電流±Ｉと同じ電流がＣ点に流
れ、基準電圧Ｖ₂に対して第２の差動増幅回路２５の抵
抗Ｒ₁₉に流れる電流Ｉ₂が加えられた−（Ｉ＋Ｉ₂）の
電流がＣ点に流れ、そして基準電圧Ｖ₃に対して第１の
差動増幅回路２２の抵抗Ｒ₁₃に流れる電流Ｉ₃が加えら
れた（Ｉ＋Ｉ₃）の電流がＣ点に流れる。すなわち、入
力される三角波に対して、電流零を基準として電流Ｉ，
（Ｉ＋Ｉ₃），−Ｉ，−（Ｉ＋Ｉ₂）の段階上のパルス
電流の波形の信号がＣ点に供給される。

【００２８】なお、トランジスタＱ₃₃，Ｑ₃₆，Ｑ₂₄の各
エミッタからＣ点までの電流利得は理想的には０〔ｄ
Ｂ〕である必要があるが、実際的には各経路で異なる電
流利得を持つことになる。そこで、図３に、図１の入力
信号が同期している場合のタイミングチャートを示す。
図１において、入力信号が同期した場合には、図３
（Ａ）示すように、Ａ点電圧が“Ｈ”状態から“Ｌ”状
態となった期間に、図３（Ｂ）に示すようにＢ点の三角
波の電圧が基準電圧Ｖ₁とクロスしたときに、図３
（Ｃ）に示すようにＣ点に該基準電圧Ｖ₁とクロスした
前後で−Ｉのパルス電流と＋Ｉのパルス電流が流れる。

【００２９】すなわち、入力信号が同期している場合に
はＣ点に±Ｉの電流が供給される。これは、前述の図７
（図９）の場合と同様である。また、図４に、図１の入
力信号が同期していない場合のタイミングチャートを示
す。例えば、図４（Ａ）のＡ点電圧が“Ｈ”状態から
“Ｌ”状態になった期間で、図４（Ｂ）のＢ点電圧が三
角波形の立ち上り部分の上方であったときには、図４
（Ｃ）示すように基準電圧Ｖ₁に対して抵抗Ｒ₁₈に流れ
る電流Ｉと、基準電圧Ｖ₂に対して第２の差動増幅回路
２５の抵抗Ｒ₁₉に流れる電流Ｉ₂とが加えられた電流−
（Ｉ＋Ｉ₂）がＣ点に供給される。

【００３０】同様に、図４（Ａ）のＡ点電圧が“Ｈ”状
態から“Ｌ”状態になった期間が、図４（Ｂ）のＢ点電
圧の三角波形の立ち上り部分の下方、立ち下り部分の上
方又は下方であった場合にも、Ｃ点には−（Ｉ＋
Ｉ₃），（Ｉ＋Ｉ₂）又は（Ｉ＋Ｉ ₃）の電流が供給さ
れる。

【００３１】従って、入力信号が同期していないときに
は、Ｃ点には前述の図１０に示す電流より大な上記電流
が供給されて、ループゲインが増大される。このこと
は、非同期時に引き込み時間を短縮させることができる
ものである。すなわち、同期時には図３に示すようにル
ープフィルタの特性を従来（図９）と同様に維持しつ
つ、非同期時にループゲインを増大させて引き込み時間
を短縮させることができるものである。

【００３２】次に、図５に、本発明の他の実施例の回路
図を示す。図５に示す位相比較器２１は、上述の図１に
示す第１の差動増幅回路２２のトランジスタＱ₂₂のエミ
ッタに抵抗Ｒ₂₀を接続すると共に、トランジスタＱ₂₃の
エミッタに抵抗Ｒ₂₁を接続し、抵抗Ｒ₂₀，Ｒ₂₁の接続点
をトランジスタＱ₂₄のコレクタに接続する。また、メイ
ンの差動増幅回路におけるトランジスタＱ₃₁のエミッタ
に抵抗Ｒ₂₂を接続すると共に、トランジスタＱ₃₂のエミ
ッタに抵抗Ｒ₂₃を接続し、抵抗Ｒ₂₂，Ｒ₂₃の接続点をト
ランジスタＱ₃₃のコレクタに接続する。さらに、第２の
差動増幅回路２５におけるトランジスタＱ₃₄のエミッタ
に抵抗Ｒ₂₄を接続すると共に、トランジスタＱ₃₅のエミ
ッタに抵抗Ｒ₂₅を接続し、抵抗Ｒ₂₄，Ｒ₂₅の接続点をト
ランジスタＱ₃₆のコレクタに接続したものである。な
お、他の構成は図１と同様である。

【００３３】これによれば、各差動段の出力切り換え時
に波形傾斜を持たせることができ、余分な高調波成分を
除去することができるものである。なお、上記実施例で
は第２の比較手段として２つの第２の比較値（Ｖ₂，Ｖ
₃）で比較する２つの第１及び第２の差動増幅回路２
２，２５を設けた場合を示したが、これ以上の差動増幅
回路を設けて対応する個数の比較値で比較を行ってもよ
い。

【００３４】また、上記実施例では、同期分離を行うＩ
Ｃに適用した場合を示したが、他のＰＬＬ方式を用いる
発振回路にも適用することができるものである。

【００３５】

【発明の効果】以上のように請求項１の発明によれば、
位相比較手段において、入力信号と発振手段からの信号
との同期時には第１の比較手段における第１の比較値で
第１の出力信号を出力し、非同期時には所定数の第２の
比較手段における所定数の第２の比較値で第１の出力信
号より大な第２の出力信号を出力させることにより、同
期時には第１の出力信号でループゲインを抑えてループ
フィルタ特性を維持し、非同期時には大な第２の出力信
号でループゲインを増大させることが可能となり、簡易
構成で同期時のループフィルタ特性を維持しつつ非同期
時の同期引き込み時間の短縮を図ることができる。

【図面の簡単な説明】

【図１】本発明の他の実施例の回路図である。

【図２】図１のＡ点がＬ状態の場合のタイミングチャー
トである。

【図３】図１の入力信号が同期している場合のタイミン
グチャートである。

【図４】図１の入力信号が同期していない場合のタイミ
ングチャートである。

【図５】本発明の他の実施例の回路図である。

【図６】従来の同期分離ＩＣのＰＬＬブロック図であ
る。

【図７】図６の位相比較器の等価回路図である。

【図８】図７のＡ点がＬ状態の場合のタイミングチャー
トである。

【図９】図７の入力信号が同期している場合のタイミン
グチャートである。

【図１０】図７の入力信号が同期していない場合のタイ
ミングチャートである。

【符号の説明】

２１位相比較器２２第１の差動増幅回路２３第１のカレントミラー回路２４第２のカントミラー回路２５第２の差動増幅回路

Claims

【特許請求の範囲】

【請求項１】入力信号と発振手段からの信号との位相
を位相比較手段で比較し、該発振手段に帰還させて同期
信号を得る発振回路において、前記位相比較手段は、前記入力信号と前記発振手段からの信号との同期時に、
第１の比較値に対して第１の出力信号を出力する第１の
比較手段と、前記入力信号と前記発振手段からの信号との非同期時
に、所定数のそれぞれの第２の比較値に対して、該第１
の出力より大な第２の出力信号を該所定数の第２の比較
値に対応して出力させるための所定数の第２の比較手段
と、を有することを特徴とする発振回路。