JPH0498975A - 水平同期信号処理回路 - Google Patents
水平同期信号処理回路Info
- Publication number
- JPH0498975A JPH0498975A JP21608290A JP21608290A JPH0498975A JP H0498975 A JPH0498975 A JP H0498975A JP 21608290 A JP21608290 A JP 21608290A JP 21608290 A JP21608290 A JP 21608290A JP H0498975 A JPH0498975 A JP H0498975A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- npn
- frequency divider
- circuit
- pnp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 16
- 230000000630 rising effect Effects 0.000 claims description 2
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテレビ受像機等における水平同期信号処理回路
に関し、特に電源のオン時に安定なりロックを分周器に
与える水平同期信号処理回路に関する。
に関し、特に電源のオン時に安定なりロックを分周器に
与える水平同期信号処理回路に関する。
従来、この種の水平同期信号処理回路はＴＶ信号処理用
パルス作成の容易さ及びそれを構成する発振回路の安定
性の観点から、水平周波数ｆ、を３２倍したクロックを
分周器に入力して１／３２分周し、水平出力を得ている
。
パルス作成の容易さ及びそれを構成する発振回路の安定
性の観点から、水平周波数ｆ、を３２倍したクロックを
分周器に入力して１／３２分周し、水平出力を得ている
。
第４図はかかる従来の一例を示す水平同期処理回路図で
ある。
ある。
第４図に示すように、３２ｆ）＋発振回路（ｆｓ＋は水
平周波数）１の第一の出力は、ＰＮＰ）ランジスタ５の
ベースへ接続され、その第二の出力は、ＰＮＰ）ランジ
スタロのベースへ接続されている。これらＰＮＰ）ラン
ジスタ５とＰＮＰ）うンジスタ６のエミッタは共通にＰ
ＮＰトランジスタ４のコレクタに接続され、そのＰＮＰ
トランジスタ４のベースはＰＮＰトランジスタ３のコ
レクタ・ベースショートに接続されるとともに、抵抗１
０を介してＧＮＤに接続されている。これらＰＮＰトラ
ンジスタ３及びＰＮＰ ）ランジスタ４のエミッタは共
に電源１１に接続される。一方、ＰＮＰ）−ランジスタ
５のコレクタはＮＰＮ）ランジスタフのコレクタとベー
スの接続点およびＮＰＮトランジスタ８のベースに接続
される。また、ＰＮＰ）ランジスタロのコレクタはＮＰ
Ｎトランジスタ８のコレクタとＮＰＮ）ランジスタ９の
ベースにそれぞれ接続される。これらＮＰＮ）−ランジ
スタフおよび８の各々のエミッタもＮＰＮ）ランジスタ
９のエミッタとともにＧＮＤに接続される。このＮＰＮ
）ランジスタ９のコレクタに分周器２が接続される。
平周波数）１の第一の出力は、ＰＮＰ）ランジスタ５の
ベースへ接続され、その第二の出力は、ＰＮＰ）ランジ
スタロのベースへ接続されている。これらＰＮＰ）ラン
ジスタ５とＰＮＰ）うンジスタ６のエミッタは共通にＰ
ＮＰトランジスタ４のコレクタに接続され、そのＰＮＰ
トランジスタ４のベースはＰＮＰトランジスタ３のコ
レクタ・ベースショートに接続されるとともに、抵抗１
０を介してＧＮＤに接続されている。これらＰＮＰトラ
ンジスタ３及びＰＮＰ ）ランジスタ４のエミッタは共
に電源１１に接続される。一方、ＰＮＰ）−ランジスタ
５のコレクタはＮＰＮ）ランジスタフのコレクタとベー
スの接続点およびＮＰＮトランジスタ８のベースに接続
される。また、ＰＮＰ）ランジスタロのコレクタはＮＰ
Ｎトランジスタ８のコレクタとＮＰＮ）ランジスタ９の
ベースにそれぞれ接続される。これらＮＰＮ）−ランジ
スタフおよび８の各々のエミッタもＮＰＮ）ランジスタ
９のエミッタとともにＧＮＤに接続される。このＮＰＮ
）ランジスタ９のコレクタに分周器２が接続される。
従来は、このような回路構成をとっているため、３２ｆ
Ｈ発振回路１の出力が小さくても、安定なりロックを分
周器２に入力できるようになっている。
Ｈ発振回路１の出力が小さくても、安定なりロックを分
周器２に入力できるようになっている。
上述した従来の水平同期処理回路は、３２ｆＨ発振回路
の出力を直接分周器のクロックとして入力している。従
って、電源オン時に、３２ｆｕ発振回路の出力が不安定
な状態で分周器にクロックが入力され、その結果分周器
の出力パルスのデユーティ−が不安定になるという欠点
がある。
の出力を直接分周器のクロックとして入力している。従
って、電源オン時に、３２ｆｕ発振回路の出力が不安定
な状態で分周器にクロックが入力され、その結果分周器
の出力パルスのデユーティ−が不安定になるという欠点
がある。
本発明の目的は、かかる電源オン時の分周器の出力を安
定化することのできる水平同期信号処理回路を提供する
ことにある。
定化することのできる水平同期信号処理回路を提供する
ことにある。
本発明の水平同期信号処理回路は、水平周波数の整数倍
（０倍）の発振を行わせるｎｆＨ発振回路と、前記ｎｆ
Ｈ発振回路の出力をタロツクとして分周する分周器と、
電源オン時の電源電圧が立上がり途中の任意の設定電圧
に達したことを検出しパルスを発生するパルス発生回路
とを具備し、前記電源電圧が任意の設定電圧に達するま
では前記ｎｆＨ発振回路のクロックが前記分周器に入力
されるのを禁止するように構成される。
（０倍）の発振を行わせるｎｆＨ発振回路と、前記ｎｆ
Ｈ発振回路の出力をタロツクとして分周する分周器と、
電源オン時の電源電圧が立上がり途中の任意の設定電圧
に達したことを検出しパルスを発生するパルス発生回路
とを具備し、前記電源電圧が任意の設定電圧に達するま
では前記ｎｆＨ発振回路のクロックが前記分周器に入力
されるのを禁止するように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す水平同期信号処理
回路図である。
回路図である。
第１図に示すように、本実施例は第一の出力がＰＮＰ）
ランジスタ５のベースへ接続され且つ第二の出力がＰＮ
Ｐ）ランジスタロのベースへ接続される３２ｆｓ＋発振
回路１を有し、これらトランジスタ５．６のエミッタは
共通にＰＮＰトランジスタ４のコレクタに接続される。
ランジスタ５のベースへ接続され且つ第二の出力がＰＮ
Ｐ）ランジスタロのベースへ接続される３２ｆｓ＋発振
回路１を有し、これらトランジスタ５．６のエミッタは
共通にＰＮＰトランジスタ４のコレクタに接続される。
また、ＰＮＰトランジスタ４のベースはコレクタおよび
ベースをショートしたＰＮＰトランジスタ３のベースに
接続され且つ抵抗１０を介してＮＰＮ）ランジスタ１２
のコレクタに接続されている。このＮＰＮ）ランジスタ
１２のベースはパルス発生回路１３に接続され、エミッ
タはＧＮＤに接続されている。
ベースをショートしたＰＮＰトランジスタ３のベースに
接続され且つ抵抗１０を介してＮＰＮ）ランジスタ１２
のコレクタに接続されている。このＮＰＮ）ランジスタ
１２のベースはパルス発生回路１３に接続され、エミッ
タはＧＮＤに接続されている。
更に、ＰＮＰ ）ランジスタ３および４のエミッタは共
に電源１１に接続され、ＰＮＰ トランジスタ５のコレ
クタはコレクタおよびベースをショートしたＮＰＮ）−
ランジスタフのコレクタおよびＮＰＮトランジスタ８の
ベースに接続され、ＮＰＮトランジスタ７および８のエ
ミッタは共にＧＮＤに接続されている。一方、ＰＮＰ）
ランジスタロのコレクタはＮＰＮ）−ランシスタ８のコ
レクタおよびＮＰＮ）−ランジスタ９のベースにそれぞ
れ接続され、しかもＮＰＮ ）−ランジスタ９のエミッ
タはＧＮＤに接続され、そのコレクタは分周器２に接続
されている。
に電源１１に接続され、ＰＮＰ トランジスタ５のコレ
クタはコレクタおよびベースをショートしたＮＰＮ）−
ランジスタフのコレクタおよびＮＰＮトランジスタ８の
ベースに接続され、ＮＰＮトランジスタ７および８のエ
ミッタは共にＧＮＤに接続されている。一方、ＰＮＰ）
ランジスタロのコレクタはＮＰＮ）−ランシスタ８のコ
レクタおよびＮＰＮ）−ランジスタ９のベースにそれぞ
れ接続され、しかもＮＰＮ ）−ランジスタ９のエミッ
タはＧＮＤに接続され、そのコレクタは分周器２に接続
されている。
第２図は第１図に示すパルス発生回路の出力タイミング
図である。
図である。
第１図および第２図に示すように、まず電源オン時の電
源電圧が■になるまでは、ＮＰＮ）ランジスタ１２がオ
フとなり、カレントミラーを構成るＰＮＰ）ランジスタ
３および４に電源は流れない、このため、増幅回路を構
成するＰＮＰ）−ランジスタ５，６及びＮＰＮトランジ
スタ７．８にも電流は流れないので、ＮＰＮ）ランジス
タ９がオフとなり、分周器２にクロックは入力されない
。
源電圧が■になるまでは、ＮＰＮ）ランジスタ１２がオ
フとなり、カレントミラーを構成るＰＮＰ）ランジスタ
３および４に電源は流れない、このため、増幅回路を構
成するＰＮＰ）−ランジスタ５，６及びＮＰＮトランジ
スタ７．８にも電流は流れないので、ＮＰＮ）ランジス
タ９がオフとなり、分周器２にクロックは入力されない
。
次に、電源電圧が■を過ぎると、ＮＰＮトランジスタ１
２がオンとなり、カレントミラーを構成するＰＮＰ）ラ
ンシスタ３，４にも電流が流れるため、増幅回路を構成
するＰＮＰ）ランジスタ５．６およびＮＰＮ）ランジス
タフ、８に電流が流れ、分周器２にも安定したクロック
が入力される。
２がオンとなり、カレントミラーを構成するＰＮＰ）ラ
ンシスタ３，４にも電流が流れるため、増幅回路を構成
するＰＮＰ）ランジスタ５．６およびＮＰＮ）ランジス
タフ、８に電流が流れ、分周器２にも安定したクロック
が入力される。
このように、設定電圧Ｖを適当な値にすることによ−リ
、クロックが安定してから分周器２へ供給されるため、
分周出力のデユーティ−が安定する。
、クロックが安定してから分周器２へ供給されるため、
分周出力のデユーティ−が安定する。
第３図は本発明の第二の実施例を示す水平同期信号処理
回路図である。
回路図である。
第３図に示すように、本実施例は電源１１およびＧＮＤ
間に、トランジスタ１４〜１７および抵抗１８〜２３か
らなるパルス発生回路１３を接続したものである。前述
した第一の実施例と同様、３２ｆｏ発振回路１の第一の
出力をＰＮＰ）ランジスタ５のベースへ接続し且つ第二
の出力をＰＮＰトランジスタ６のベースに接続する。こ
れらトランジスタ５，６のエミッタは共通にＰＮＰトラ
ンジスタ４のコレクタに接続され、またＰＮ、Ｐ）ラン
ジスタ４のベースはＰＮＰ）ランジスタ３のコレクタお
よびベースの接続点に接続され、抵抗１０を介してＮＰ
Ｎトランジスタ１２のコレクタへ接続されている。この
ＮＰＮ）ランジスタ１２のエミッタはＧＮＤに接続され
、ベースはパルス発生回路１３を形成するＮＰＮ）ラン
ジスタ１７のコレクタと、抵抗２３を介して電源１１に
接続される。更にＰＮＰ）ランジスタ３および４のエミ
ッタは共に電源１１に接続されている。また、ＰＮＰ）
ランジスタ５のコレクタはＮＰＮ）ランジスタフのコレ
クタおよびベースの接続点と、ＮＰＮトランジスタ８の
ベースに接続され、これらＮＰＮ）ランジスタフおよび
８のエミッタは共にＧＮＤに接続される。一方、ＰＮＰ
）ランジスタロのコレクタはＮＰＮ）ランジスタ８のコ
レクタおよびＮＰＮ）ランジスタ９のベースに接続され
ている。しかも、このＮＰＮ）−ランジスタ９のエミッ
タはＧＮＤに接続され且つコレクタは分周器２に接続さ
れている。
間に、トランジスタ１４〜１７および抵抗１８〜２３か
らなるパルス発生回路１３を接続したものである。前述
した第一の実施例と同様、３２ｆｏ発振回路１の第一の
出力をＰＮＰ）ランジスタ５のベースへ接続し且つ第二
の出力をＰＮＰトランジスタ６のベースに接続する。こ
れらトランジスタ５，６のエミッタは共通にＰＮＰトラ
ンジスタ４のコレクタに接続され、またＰＮ、Ｐ）ラン
ジスタ４のベースはＰＮＰ）ランジスタ３のコレクタお
よびベースの接続点に接続され、抵抗１０を介してＮＰ
Ｎトランジスタ１２のコレクタへ接続されている。この
ＮＰＮ）ランジスタ１２のエミッタはＧＮＤに接続され
、ベースはパルス発生回路１３を形成するＮＰＮ）ラン
ジスタ１７のコレクタと、抵抗２３を介して電源１１に
接続される。更にＰＮＰ）ランジスタ３および４のエミ
ッタは共に電源１１に接続されている。また、ＰＮＰ）
ランジスタ５のコレクタはＮＰＮ）ランジスタフのコレ
クタおよびベースの接続点と、ＮＰＮトランジスタ８の
ベースに接続され、これらＮＰＮ）ランジスタフおよび
８のエミッタは共にＧＮＤに接続される。一方、ＰＮＰ
）ランジスタロのコレクタはＮＰＮ）ランジスタ８のコ
レクタおよびＮＰＮ）ランジスタ９のベースに接続され
ている。しかも、このＮＰＮ）−ランジスタ９のエミッ
タはＧＮＤに接続され且つコレクタは分周器２に接続さ
れている。
また、本実施例はパルス発生回路１３を構成するにあた
り、ＮＰＮトランジスタ１７のベースは抵抗２２を介し
てＰＮＰ）ランジスタ１６のコレクタに接続され且つそ
のコレクタは抵抗２３を介して電源１１に接続される。
り、ＮＰＮトランジスタ１７のベースは抵抗２２を介し
てＰＮＰ）ランジスタ１６のコレクタに接続され且つそ
のコレクタは抵抗２３を介して電源１１に接続される。
しかも、このトランジスタ１６のコレクタは抵抗１９を
介してＧＮＤに接続され、そのベースは抵抗２０を介し
て電源１１に且つ抵抗２１を介してＧＮＤへそれぞれ接
続される。更に、このＰＮＰトランジスタ１６のコレク
タは抵抗１８を介して電源１１に接続され且つＮＰＮ）
ランジスタ１４のコレクタ・ベースショートに接続され
ている。このＮＰＮ）ランジスタ１４のエミッタはＮＰ
Ｎトランジスタ１５のコレクタ・ペースショートに接続
され、しかもこのＮＰＮトランジスタ１５のエミッタは
ＧＮＤに接続される。
介してＧＮＤに接続され、そのベースは抵抗２０を介し
て電源１１に且つ抵抗２１を介してＧＮＤへそれぞれ接
続される。更に、このＰＮＰトランジスタ１６のコレク
タは抵抗１８を介して電源１１に接続され且つＮＰＮ）
ランジスタ１４のコレクタ・ベースショートに接続され
ている。このＮＰＮ）ランジスタ１４のエミッタはＮＰ
Ｎトランジスタ１５のコレクタ・ペースショートに接続
され、しかもこのＮＰＮトランジスタ１５のエミッタは
ＧＮＤに接続される。
本実施例では、抵抗２０および２１を適当な値に設定す
ることにより、第２図で示したタイミングと同様にパル
スを得ることができるので、電源オン時に安定なタロツ
クを分周器に入力することができる。
ることにより、第２図で示したタイミングと同様にパル
スを得ることができるので、電源オン時に安定なタロツ
クを分周器に入力することができる。
以上説明したように、本発明の水平同期信号処理回路は
、電源電圧の立上り途中における任意の設定電圧を検出
して出力するパルス発生回路と、それによってクロック
出力をＯＮ、ＯＦＦする回路とを付加することにより、
電源オン時に安定したクロックを分周器に入力すること
が出来るという効果がある。
、電源電圧の立上り途中における任意の設定電圧を検出
して出力するパルス発生回路と、それによってクロック
出力をＯＮ、ＯＦＦする回路とを付加することにより、
電源オン時に安定したクロックを分周器に入力すること
が出来るという効果がある。
第１図は本発明の第一の実施例を示す水平同期信号処理
回路図、第２図は第１図に示すパルス発生回路の出力タ
イミング図、第３図は本発明の第二の実施例を示す水平
同期信号処理回路図、第４図は従来の一例を示す水平同
期信号処理回路図である。 １・・・３２ｆＨ発振回路、２・・・分周器、３〜５゜
７〜９，１２．１４〜１７・・・トランジスタ、１０゜
１８〜２ ３・・・抵抗、 １・・・電源、 ３・・・パルス発 主回路。
回路図、第２図は第１図に示すパルス発生回路の出力タ
イミング図、第３図は本発明の第二の実施例を示す水平
同期信号処理回路図、第４図は従来の一例を示す水平同
期信号処理回路図である。 １・・・３２ｆＨ発振回路、２・・・分周器、３〜５゜
７〜９，１２．１４〜１７・・・トランジスタ、１０゜
１８〜２ ３・・・抵抗、 １・・・電源、 ３・・・パルス発 主回路。
Claims (1)
- 【特許請求の範囲】 １、水平周波数の整数倍（ｎ倍）の発振を行わせるｎｆ
＿Ｈ発振回路と、前記ｎｆ＿Ｈ発振回路の出力をクロッ
クとして分周する分周器と、電源オン時の電源電圧が立
上がり途中の任意の設定電圧に達したことを検出しパル
スを発生するパルス発生回路とを具備し、前記電源電圧
が任意の設定電圧に達するまでは前記ｎｆ＿Ｈ発振回路
のクロックが前記分周器に入力されるのを禁止するよう
にしたことを特徴とる水平同期信号処理回路。 ２、電源電圧の立上り途中の任意の電圧に設定されたパ
ルス発生回路と、前記パルス発生回路の出力によりクロ
ック出力を分周器へ入力させないオン・オフ回路とを含
むことを特徴とする水平同期信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21608290A JPH0498975A (ja) | 1990-08-16 | 1990-08-16 | 水平同期信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21608290A JPH0498975A (ja) | 1990-08-16 | 1990-08-16 | 水平同期信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0498975A true JPH0498975A (ja) | 1992-03-31 |
Family
ID=16682974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21608290A Pending JPH0498975A (ja) | 1990-08-16 | 1990-08-16 | 水平同期信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0498975A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02165778A (ja) * | 1988-12-19 | 1990-06-26 | Nec Corp | 水平同期信号処理回路 |
-
1990
- 1990-08-16 JP JP21608290A patent/JPH0498975A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02165778A (ja) * | 1988-12-19 | 1990-06-26 | Nec Corp | 水平同期信号処理回路 |
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